TW574692B - Refresh control method of semiconductor memory device and semiconductor memory device comprising the same control method - Google Patents

Description

五、發明說明（1 ) 本發明係有關於一種需要更新運作的半導體記憶體聲 置及一種更新控制方法，更特別地，係有關於一種在執行 更新運作的時候能夠控制該更新運作作為一個與外部存取 運作無關之内部存取運作的半導體記憶體裝置及_種更新 控制方法。 由動態隨機存取記憶體（於此後稱為DRAM)所代表的 半導體6己憶體裝置係被要求周期性地執行更新運作俾可維 持被儲存於一記憶體細胞内的資料。 第10圖顯示在習知之該等普通更新運作之中之所謂自 我更新運作中的運作波形，自我更新運作的意思是為在待 機狀態中於每一預定周期内所執行的自動更新運作。第 10(A)圖顯示在非同#DRAM之情況中的控制，在其中，該 自我更新運作係在RAS更新運作之前於CAS執行。即，就 該等外部控制訊號/RAS和/CAS而言，該自我更新運作係 以一個與正常存取運作之訊號轉變順序相反的訊號轉變順 序來被控制，在其中，該/CAS訊號係在該/RAsm號的低 邏輯位準轉變之前被轉變成低邏輯位準。當該等外部控制 訊號/RAS,/CAS係處於低邏輯位準時，自我更新運作的狀 態係能夠被維持。此外，第10(B)圖顯示在同步dram (於 此後稱為SDRAM)之情況中的控制，在其中，該自我更新 、乍係以個與時鐘汛號CLK同步化的命令輸入來被執 行。該自我更新運作係以-個更新運作的起始命令卿來 破起始而其後該自我更新狀態係被維持。當一命令Εχιτ 被發出時，該自我更新狀態係被取消。 574692

五、發明說明（3) 的偽SRAM是為内建的。此外，為了將來高速運作的需求， 作為實現一種具有SDRAM之細胞之同步SRAM (於此後稱為 SSRAM)的手段，該偽SSRAM的規格目前業已變成實際的手 段〇 由於偽SRAM或偽SSRAM在電路運作上確保與SRA]y^ SSRAM可相容性，其係被指定只要被要求便自動地執行更 新運作。因此，作為内部存取運作的更新運作和作為外部 存取運作的正常資料讀取/寫入運作係在想要的時序中被 獨立地執行。 第11圖顯示在習知之偽SRAM2外部存取運作與更新 運作中的波形。由於作為内部存取運作的更新運作係與作 為外部存取運作之讀取/寫入運作獨立地 告 運作係重疊時，仲繼Wn)表= :更新運作與料存取運作的4疊…外转取起始要求 訊號REQ(0)係在一個從一更新運作起始要求訊號卿⑴ 起的延遲下被輸出。當該單一更新運作和單—外部存取運 作係重叠時，存取運作的仲裁係被處理俾可執行任何一個 具有優先權的單-運作而然後在—若干延遲下稍後執行另 一個單一運作。在第11圖中，該更新位她的更新運作係 優先被執彳《其後位址㈣外部存取運作練處理。該更 新運作係在沒有任何相對於該更新運作起始要求訊號 Γ(Ι)岐遲來被執行。另―方面，該外部存取運作係 =個從該外部存取起始要求訊號REq(q)_ 下被執行。 I〜夂 五、發明說明（4) 第11圖的（III)顯示要被執行渡過更新運作之像頁面 運作（page operation)般的外部連續存取運作。該更新 運作起始要求訊號REQ (I)係在該連續外部存取起始要求 訊號REQ (〇）的周期期間被發出。通常，由於一個高速連 續存取運作在該外部連績存取運作中係被要求，該更新運 作的執行係被禁止直到如此之連續運作被完成且仲裁係被 處理來執行在該外部連續存取運作之完成後面的更新運 作。该外部連續存取運作係就位址# c至# c + k來優先被執 行而其後該更新運作係就更新位址# 3來被執行。該外部連 續存取運作係在沒有該外部存取起始要求訊號rEq (〇)的 延遲之下被執行。相對地，該更新運作係在一個從該更新 運作起始要求訊號REQ (I)起的延遲之下來被執行。 此外’像/f于動電話和數位相機等等般的行動裝置通常 係處於待機狀態一段較長的周期而因此，這行動裝置在待 機狀態中係經常需要降低電流消耗到終極程度俾可在該裝 置係以電池運作時改進連續工作時間特性。因此，降低 DRAM或其類似即使在待機狀態期間係被周期性地處理之 像自我更新運作般之更新運作上的電流消耗係必然的事 情。作為一種在更新運作期間降低電流消耗的方法，兩種 方法業已被提出，其中一種方法是為更新疏開運作 (refresh-thinning-out operation)而另一種方法 是為部份更新運作（partial refresll operation)。 第12圖顯示在對應於該更新疏開運作之更新運作中的 波形。在被裝載至一半導體記憶體裝置之記憶體細胞的情 574692 五、發明說明（5) 況中，其之電氣特性通常係被提供一個預定寬度。被儲存 於該等記憶體細胞内的資料保持特性亦具有預定寬度而且 該更新運作的更新周期Trf係必須就該資料保持特性的最 差值來被設定。另一方面，就具有優良之資料保持特性的 記憶體細胞而言，當該更新運作係在比預設之更新周期 t R F長的周期中被執行時其係足夠的。因此，該等記憶體 細胞係被設定具有該更新運作係就該更新周期tRF之每兩 個周期被處理一次之優良的資料保持特性。藉此，每一預 定時間之更新運作的數目係被縮減而據此在該更新運作中 的電流消耗亦能夠被減少。 在第12圖中’該更新位址# 1的記憶體細胞係對應於如 此的δ己憶體細胞。該更新運作係每兩個周期被禁止一次俾 可執行該更新疏開運作的控制。就該更新疏開運作的控制 而言，位址的相稱/不相稱係必須藉由事先地把具有優良 資料保持特性之記憶體細胞的位址儲存到該内部儲存裝置 而然後把該等位址與來自該更新位址計數器之每逢更新運 作起始要求訊號REQ (I)就被合計的更新位址訊號Add (c) 作比較來被判斷。當該等位址由於比較的結果而係相稱 時，一比較訊號CMP係被反相成高邏輯位準俾可禁止該更 新運作。因此，係必須在該更新執行訊號的輸出之前端視 該更新運作起始要求訊號REQ (工）而定來利用一合計訊號 COUNT總計一更新計數器。 第13圖顯示對應於該部份更新運作之更新運作的波 形。在這部份更新運作中，該更新運作不是對該半導體裝

五、發明說明（Ο 置内之預定的記憶體細胞區域執行而是僅對要求資料保持 的記憶體細胞區域執行。藉此，每一預定時間之更新運作 的數目係能夠被減少而且在更新運作中的電流消耗亦能夠 被降低。 在第I3圖中，位址至#k+2的記憶體細胞區域係對應 於如此的部份更新運作。該更新運作係被禁止對這些位址 區域執行卻係對其他位址執行。用於禁止該更新運作的控 制係以與該更新疏開運作之控制相同的形式來被執行。位 址的相稱/不相稱係藉著把不要求資料之保持之記憶體細 胞區域的位址儲存至該内部儲存裝置而然後把這些位址與 來自該更新位址計數器之每逢更新運作起始要求訊號 REQ(I)就被合計之更新位址訊號Add (C)作比較來被判 斷。當該等位址由於比較的結果而係相稱時，一比較訊號 CMP係被反相成高邏輯位準俾可禁止該更新運作。因此， 係必須在該更新執行訊號的輸出之前端視該更新運作起始 要求訊號REQ (I )的輸出而定把該更新位址計數器與一合 計訊號COUT合計。 v然而，當在該偽SRAM與偽SSRAM中之該外部存取運作 和更新運作係要獨立地被執行且在待機狀態中之電流消耗 的減少係經由更新疏開運作與部份更新運作來被實現時， 恐怕係有數個如下所述的運作問題產生。因此，當需要 DRAM和SDRAM或其類似之更新運作的半導體記憶體裝置 係被使用於作為在行動裝置中使用之半導體記憶體裝置之 偽SRAM和偽SSRAM的可相容規格時，一個問題於此係產 9 五、發明說明（7) 生因A要同時貫現在待機狀態中由於該更新疏開運作與 部份更新運作而引起的低電流消耗特性及與更新運作無關 地被執行之大容量資料的存取特性或高速資料存取特性是 不可能的。 一第一問題係被描繪於第圖中。藉由更複雜之系統 的實現，大容量資料的高速傳輸能力係被要求且在該系統 中之;E/Ο匯流排之資料佔用率上的改進亦被要求。在這情 況中，像隨機頁運作與叢發運作或其類似般的外部連續存 取運作係被要求持續一段長時間。這持續的周期亦被考量 持續超過數個更新周期。 第14圖描繪一個例子，在其中，該外部連續存取運作 係持續三個更新周期而該外部位址Add(〇）在藉由輸入一 設定訊號（第I4圖中的（A))或者預定的命令到預定的外 部端來被設定的外部連續存取運作期間係被連續地切換。 在這二個周期期間，更新運作係被禁止。然而，該合計訊 號COUNT係在該更新運作起始要求訊號REQ (1)的三個輸 出期間被輸出而藉此該更新位址訊號Add (C)被遞增（位 址#1至#3)。由於該更新疏開運作與部份更新運作係於此 被設定，該更新位址計數器係與該更新運作起始要求訊號 REQU) —起被遞增。 在這情況中，由於在高速資料傳輸能力與工/〇匯流排佔 用率上的改進係被要求，由於在該外部連續存取運作期間 所產生之更新運作起始要求訊號REQ (I)而引起的更新運 作係在該外部連續存取運作的完成之後被執行。然而，如 五、發明說明（8) 果該外部連續存取運作周期持續超過三個更新周期的話， 要在該外部連續存取運作之後被執行之更新運作的位址變 成違由二次合計所設定的更新位址# 3。就在位址# 3之前的 更新位址#1和#2而言，該更新運作係不被執行直到在一個 更新週期之後之下一個更新運作的時序為止。當該外部連 續存取運作係在下一個更新運作的時序中被執行時，這存 取運作，在某些情況中，係被進一步延伸到下一個更新運 作時序。因此，恐怕係有資料在這周期期間會被遺失的問 題產生。 第1S圖描繪一個第二問題。在高速資料存取係由於系 統功能被進一步複雜化而被要求的情況中，亦被考量的 是，在沒有更新運作的影響之下，該外部存取運作係可能 必須被設定有優先權。 在第15圖中，像偽SRAM4其類似般的半導體記憶體裝 置係被假定作為一個具有藉由該設定訊號或該預定命令至 该預疋之外部端的輸入來設定該外部存取運作優先模式之 功能的裝置。即使在該外部存取運作優先模式係被設定來 禁止忒更新運作時，該合計訊號c〇unt係在兩個更新運作 起始要求訊號req(i)的每一輸出期間被輸出 而藉此該更 新位址訊號Add (C)係被遞增（位址#1，位址#2)。原因是 為由於该更新疏開運作與部份更新運作係被設定 ，該更新 位址4數器係與該更新運作起始要求訊號req⑴一起被 遞增。 在1^清况中’由於高速資料存取性能係被要求，因在 574692 五、發明說明（9) 該外部存取運作優先模式周期中所產生之更新運作起始要 求訊號REQ (I)而起的更新運作係在該外部存取運作優先 模式之設定被取消之後被執行。然而，當該外部存取運作 優先模式的周期係如上所述連續超過兩個更新周期時，要 在該外部存取運作優先模式被取消之後被執行之更新運作 的位址係變成該由於連續的合計而被設定的更新位址 #3。至於在該位址#3之前的更新位址, #2，該更新運作 係不被執行直到在一個更新週期之後之下一個更新運作的 時序為止。當該外部存取運作優先模式係在下一個更新運 作的時序中被設定時，該更新運作在某些情況中係被進一 步延遲直到下一個更新運作的時序為止。在這裡，亦產生 該資料在這周期期間會被遺失的問題。 本發明係被提出來克服習知技術的問題而因此本發明 之目的是為提供能夠執行更新運作的一種半導體記憶體裝 置及一種更新控制方法，該更新運作能夠於在執行作為與 外部存取運作無關之内部存取運作之更新運作之時候實現 低電流消耗的同時，在沒有外部存取之任何問題之下被確 實地實現。 根據本發明之一特徵，一種半導體記憶體裝置的更新 控制方法係被提供’該方法包含一個根據一外部要求來被 執行的外部存取運作及一個内部地且自動地被執行的更新 運作’其中，更新運作起始要求之產生的數目於該外部存 取運作比該更新運作優先執行的周期期間係被監視，而在 該更新運作中的内部運作係端視該更新運作起始要求之產 12 574692

生的數目而定來被控制。 此外，根據本發明之一特徵，一種半導體記憶體裳置 亦被提供，該半導體記憶體裝置係根據一外部要求來執行 一外部存取運作及一自動地於其内被處理的更新運作，該 半導體記憶體裝置包含：一用於通知該外部存取運作與該 更新運作之在運作中狀態的在運作中狀態通知部份；及一 用於輸出一更新運作起始要求訊號的更新運作起始要求產 生部份；及一用於在該在運作中狀態通知部份正通知該外 部存取運作之在運作中狀態時監視該更新運作起始要求訊 號之產生之數目俾可端視該更新運作起始要求訊號之產生 之數目而定來控制該更新運作中之内部運作的監視部份。 在该半導體更新控制方法及如此的半導體記憶體裝置 中，即使在該更新運作起始要求訊號係在該外部存取運作 比更新運作優先執行之周期期間被產生來要求該更新運作 的起始時，在該更新運作中的内部運作係端視該更新運作 起始要求訊號之產生的數目而定來被控制。 藉此’即使在該比該更新運作優先執行之外部存取運 作的周期期間，該更新運作所要求之内部運作的控制狀態 係如所要求被保持而藉此後續的更新運作係能夠被確實地 執行。 此外’根據本發明的另一特徵，一種半導體記憶體裝 置的更新控制方法亦被提供，該方法包含一個根據一外部 要求來被執行的外部存取運作及一個内部地且自動地被執 行的更新運作，其中，該更新運作起始要求之產生的數目 13 五、發明說明（11) 於在其内該更新運作之執行由於外部存取運作端視從外部 之設定而定來被優先執行而被禁止的周期期間被監視，而 在該更新運作中的内部運作係端視該更新運作起始要求之 產生的數目而定來被控制。 此外，根據本發明的另一特徵，一種半導體記憶體裝 置亦被提供，該半導體記憶體裝置根據一外部要求來執行 一外部存取運作及一於其内自動地處理的更新運作，該半 導體記憶體裝置包含：一用於根據該更新運作之外部執行 禁止設定來通知該更新運作之執行禁止狀態的禁止設定通 知部份；一用於輸出一更新運作起始要求訊號的更新運作 起始要求產生部份；及一用於在該禁止設定通知部份正通 知該更新運作之執行禁止狀態時監視該更新運作起始要求 汛唬之產生之數目俾可端視該更新運作起始要求訊號之產 生之數目而定來控制該更新運作中的内部運作。 在该半導體記憶體裝置更新控制方法及該半導體記憶 體裝置中，即使在該更新運作起始要求訊號於該在其内該 更新運作之執行係由於該外部設定而被禁止的周期期間係 被產生來要求該更新運作的起始，在該更新運作中的内部 運作係端視該更新運作起始要求訊號之產生的數目而定來 被控制。 據此’即使在該於其内該更新運作係由於該外部設定 而被禁止的周期期間，該更新運作所需的内部運作控制狀 態係能夠因要求而被保持而藉此後續的更新運作能夠被確 實地執行。 574692 五、發明說明（u) 本發明之以上和進一步之目的與新穎的特徵在後面之 詳細描述配合附圖閱讀時將會自該詳細描述更完全地呈 現。然而’應要了解的是，該等圖式係僅作為描繪的用途 而不是傾向於作為本發明之限制的定義。 第1圖是為本發明之第一原理說明圖。 第2圖是為本發明之第二原理說明圖。 第3圖是為本發明之第一實施例的電路方塊圖。 第4圖是為本發明之第二實施例的電路方塊圖。 苐5圖疋為顯示一更新運作起始要求產生電路之實際 例子的電路方塊圖。 第6圖是為顯示一合計監視電路之實際例子的電路圖。 第7圖是為顯示該實際例子之電路運作的時序圖。 第8圖疋為顯示該第一實施例之運作的時序圖。 第9圖疋為顯示該第二實施例之運作的時序圖。 第1〇圖是為顯示習知技術之更新運作（1)的時序圖。 第11圖是為顯示習知技術之更新運作（2)的時序圖。 第12圖是為顯示一更新疏開運作的時序圖。 第13圖是為顯示一部份更新運作的時序圖。 第14圖是為顯示由於一外部存取運作而起之問題的時 序圖。 第is圖是為顯示在一外部存取運作優先模式被設定時 所產生之問題的時序圖。 該半導體記憶體裝置更新控制方法及包括本發明之控 制方法的半導體記憶體裝置將會配合該等附圖根據其之第 五、發明說明（13) 和第一實施例來在下面更詳細地作說明。 第1圖疋為本發明的第一原理說明圖。在該第一原理說 明圖中，-外部存取運作係比一更新運作優先被執行。當 一外部存取運作起始要求係因—設定訊號或-命令至-控 制端的輸入而被發出⑴時，該外部存取運作的執行被起 α ) 4外°卩存取運作代表由從半導體記憶體裝置之資 料:取運作與到半導體記憶體裝置之資料寫入運作所表示 之貝料在一半導體記憶體裝置之内部側與外部側之間經由 資料輸入/輸出端的輸入和輸出。在這裡，該外部存取運 作可以包括’除了該資料讀取與寫入運作之外，根據來自 該外部側與其他控制命令之指示的更新運作。此外，作為 該等外部存取運作，需要在從執行之起始⑵到外部存取 運作之終止⑷之周期之間之預定周期之執行時間⑶的 那些亦被假定且該等制料係由像頁運作 等般之持續存取運作代表。 由於該外部存取運作係比該更新運作優先被執行，在 該外部存料作的齡周期⑶㈣該賤運料執行係 被禁止。然而’由於在該半導體記憶體裝置内的内部控制 係正運作，該内部控制在被設定要在每一預定時間執行之 更新運作之預定時間間隔輸出該更新運作起始要求。當該 外部存取運作的執行周期（3)在該内部控制之下係被^ 超過該預料間間隔時，該等更新運作起始要求⑻至 (10)係於每一預定時間輸出。對於在外部存取運作之執行 ⑶期間被輸出的第一更新運作起始要求⑻而言，於該 574692

五、發明說明（14) 更新運作中的内部運作係被控制（1D但對於第二與後續 的更新運作起始要求（9), (10)而言，在該更新運作中之 内部運作的執行係被禁止（I2) , (I3)。因此，即使在該半 導體記憶體裝置之内部控制下輸出的該等更新運作起始要 求（9)至（10)係於該在其中該外部存取運作係被執行（3) 且更新運作之執行係被禁止的周期期間被先前地輸出，僅 該更新運作中的内部運作係永不被先前地處理且該更新運 作在該外部存取運作的結束（4)之後係被確實地執行。 第"2圖是為本發明的第二原理說明圖。在這第二原理說 明圖中，外部存取運作優先模式係被設定。當該外部存取 運作優先模式係藉由該設定訊號或命令到該控制端的輸入 來被設定時（5)，作為内部存取運作的更新運作在該設定 周期（6 )期間係被禁止直到該外部存取運作優先模式係藉 由一取消訊號或命令到該控制端的輸入來被取消（7 )為 止。由於在這設定周期（6)期間經常把最高優先權的運作 性忐給予該因需要而被外部地輸入的外部存取運作，與該 外部存取運作獨立地被執行的該更新運作係被禁止俾可消 除在該外部存取運作與更新運作之間的干擾及在該等運作 之間之像仲裁般的調整時間。 在該於其那裡該外部存取運作優先模式係被設定的周 期（6 )期間，如同在該於其那裡該第一原理說明圖中之外 °P存取運作係被執行之周期（3)的情況一樣，該更新運作 的執行係被禁止。然而，由於在該半導體記憶體裝置中的 内部控制於這情況中亦為有效，該内部控制在被設定要於

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五、發明說明（15) 每—預定時間執行之該更新運作之預定時間間隔發出一更 ^運作起始要求。因此，#料部絲運作優先模式的周 期⑷係持續超過該内部控制的預定時間間隔時，對料 第一更新運作起始要求⑻而言，於該更新運作中的内部 運作係被控制而對於該第二和後續的更新運作起始要求 ⑼和U0)而[在該更新運作中的内部係被禁止。藉 此，即使當由該内部控制所輸出的該等更新運作起始要求 (8)至（10)係被先前地輸出若干次而該在其中該更新運 作之執行係被禁止的外部存取運作優先模式係被設定⑹ 時，僅在該更新運作中的内部運作係不被先前地執行而藉 此在該外部存取運作優先模式的取消⑺之後的更新運作 係能夠被確實地執行。 在第3圖中所示的第一實施例係對應於第1圖的第一原 理說明圖’描㈣於該更新控制方法的電路方塊結構圖， 在該方法中’比一更新運作優先的一外部存取運作係被執 行0 輸入至一半導體記憶體裝置或者從一半導體記憶體裝 置輸出之像控制⑽般的各種訊號、各種命令、位址與資 料或其類似係經由控制端或命令輸入端、位址端、與資料 輸入/輸出端或其類似來被冑人到該半導體記憶體裝置之 内的-工/〇系統電路21或者從該半導體記憶體裝置之内的 該工/〇系統電路U輸出。在該系統電路Η中，各種輸 入訊號在由於訊號位準之侦測與波形整形或其類似而因需 要的解碼之後係經由該等輸人缓衝器輸出到每—内部控制 574692 五、發明說明（Ιό) 電路。此外，像讀取資料般的輸出訊號係透過該等輸出緩 衝器或其類似來從輸出端輸出到外部電路。 藉由從控制端或命令輸入端輸入之控制訊號和命令中 之單-之預定控制訊號或命令的輸入或藉由數個預定控制 訊號或命令之輸入的組合，該外部存取起始要求訊號 REQ (〇）係被產生且然後係被輸出到一存取仲裁器。

另一方面，為了作為該於其内該半導體記憶體裝置本 身控制在每一預定周期中之該運作之執行的内部存取運作 的更新運作，該更新運作起始要求訊號1^£；(3(1)係在每一 預定周期從該更新運作起始要求產生電路Μ輸出而這訊 唬REQ (1)係被輸入至該存取仲裁器2 3且然後係被輸入到 一合計監視電路2,5。

β亥存取仲裁器2 3執行像執行時序與該外部存取運作和 更新運作之執行優先順序般的仲裁。該存取仲裁器”是 為，例如，一仲裁電路，其在該外部存取起始要求訊號 REQ (0)和更新運作起始要求訊號REQ (1)同時地或在重 疊形式下被輸入時仲裁用於決定要被優先執行之運作與用 於延遲该運作的時序。仲裁的結果係被輸出到一記憶體核 心控制電路24作為一存取觸發訊號TG。此外，指示該外部 存取運作式更新運作係處於可執行狀態的該外部存取狀態 訊號ST (0)或一更新狀態訊號ST (I)係被輸出到該合計監 視電路2 5。 該更新運作起始要求訊號REQ (：：)係與該外部存取狀 態訊號ST(〇)或更新狀態訊號st(I)及這更新運作起始要 574692 五、發明說明（17) 求訊號REQ (工）一起被輸入到該合計監視電路2 5，而該合 計監視電路2 5係端視依據該外部存取狀態訊號ST ( 〇 )或 更新狀態訊號ST(I)的存取運作狀態來響應於該更新運作 起始要求訊號REQ (工）把該用於控制該更新位址計數器26 之合計運作的合計訊號COUNT輸出。即，在該外部存取運 作係被執行且該外部存取狀態訊號ST ( 0 )係被設定的狀態 之下，該合計訊號COUNT係被控制不會因該第二和後續的 更新運作起始要求訊號REQ(I)而被輸出。 該更新位址計數器2 6藉由接收該合計訊號COUNT來連 續地合計並且輸出要被更新的更新位址訊號Add ( C )。此 外，一更新禁止位址設定電路係先前地設定該等在所謂之 更新疏開運作與部份更新運作之時該更新運作不對其執行 的位址。這電路能夠導入先前地把該位址儲存到一像熔絲 元件和非揮發性記憶體（ROM)或其類似般之非可程式規劃 儲存裝置及當被要求時把該位址儲存到一像快閃記憶體和 揮發性記憶體（RAM)或其類似般之可寫入儲存裝置的結 構。此外，要構築一個像一能夠保持資訊之暫存器般的儲 存裝置亦是有可能的。從該更新位址計數器2 6輸出的更新 位址訊號Add (C)與從該更新禁止位址設定電路27輸出的 更新禁止位址訊號Add (INH)係被輸入到一更新位址仲裁 器28。此外，該更新位址訊號Add(C)係被輸入到該記憶 體核心控制電路2 4。 為了判斷，該更新位址仲裁器2 8把該更新位址訊號 Add (C)與該更新禁止位址訊號Add (INH)作比較。當該部 20 574692 五、發明說明（is) 份更新運作被設定時，如果被比較的位址訊號係相稱的 話’一比較訊號CMP係被輸出到該記憶體核心控制電路2 4 而當該更新疏開運作被設定時，如果被比較的位址訊號係 相稱的話，且如果來自該預設更新位址訊號Add (C)之先 前之更新運作的資料保持時間係比該預定時間短的話，一 比較訊號CMP係被輸出到該記憶體核心控制電路2 4。 在該外部存取運作期間，該位址訊號Add (0)係從該 工/〇系統電路2 1輸入到該記憶體核心控制電路2 4，而且與 該比較訊號CMP—起的更新位址訊號Add (C)亦被輸入。此 外，藉由從該存取仲裁器23接收該存取觸發訊號TG，該内 部位址訊號Add (I)係與該控制訊號CNT (圖中未示）一起 被供應到該記憶體核心2 9。利用這些訊號，該資料輸入/ 輸出係在該記憶體核心29與I/O系統電路21之間被執行。 在該外部存取運作不被執行且該外部存取起始要求訊 號REQ(〇）不從該I/O系統電路21輸出的情況中，當該更新 運作起始要求訊號R E Q (工）係從該更新運作起始要求產生 電路22輸入到該存取仲裁器23時，該更新運作係藉由該仲 裁功能而被執行。即，該更新狀態訊號ST (工）係被設定且 該更新運作的存取觸發訊號TG係被輸入到該記憶體核心 控制電路2 4。此外，該更新運作起始要求訊號REQ (I)係 與該更新狀態訊號ST (I) —起被輸入到該合計監視電路 25。由於更新該更新位址訊號Add (C)的緣故，該合計監 視電路2 5輸出該合計訊號COUNT俾可合計該更新位址計 數器26。 21 574692 五、發明說明（l9) 在該記憶體核心控制電路24中，來自該更新位址計數 器26的更新位址訊號Add (C)係根據該更新運作的存取觸 發訊號TG來被設定作為該内部位址訊Add (I)。該記憶體 核心29係由該控制訊號CNT控制。藉此，該更新運作係被 控制。 在一外部存取運作係被產生且一外部存取起始要求訊 號REQ (0)係被產生於該l/ο系統電路21的情況中，當該外 部存取起始要求訊號REQ ( 0 )係被輸入到該存取仲裁器2 3 時，該外部存取運作係藉著該仲裁功能而被優先執行。即， 在沒有與來自該更新運作起始要求產生電路22的更新運 作起始要求訊號REQ (工）有關之下該更新狀態訊號ST (工） 不被設定且僅該外部存取狀態訊號ST (0 )係被設定而該外 部存取運作的存取觸發訊號TG係被輸入到該記憶體核心 控制電路2 4。 在該記憶體核心控制電路2 4中，來自該]：/〇系統電路 2 1之外部存取運作的位址訊號Add (0 )係根據該外部存取 運作的存取觸發訊號TG來被設定作為該内部位址訊號 Add (I)。該記憶體核心2 9係藉由一控制訊號cNt來被控 制。藉此，該外部電路的資料輸入/輸出控制係經由該工/〇 系統電路21來被執行。 另一方面，該預設的外部存取狀態訊號ST (0)係被輸入 到該合計監視電路2 5俾可執行該更新位址計數器2 6的合 計控制。在外部存取運作之執行係藉著該存取仲裁器23來 被給予優先權的情況中，雖然該設定係被作成以致於該記 22 574692 五、發明說明（2〇) 憶體核心控制電路24係藉由該存取觸發訊號TG來被控制 及僅該外部存取運作係被執行，不因該存取仲裁器23與記 憶體核心控制電路24而被控制的該更新運作起始要求產 生電路22在每一預定周期輸出該更新運作起始要求訊號 REQ(I) 〇這更新運作起始要求訊號REQ(I)係被輸入到該 存取仲裁器23且亦被輸入到該合計監視電路25。 在這情況中，由於該外部存取起始要求訊號REQ(〇）係 被輸入到該存取仲裁器23，該存取觸發訊號TG不因該更新 運作起始要求訊號REQ (I)而被輸出。此外，在該外部存 取狀態訊號ST (0)被設定作為在該合計監視電路2 5中之 輸入的狀態下，該合計訊號COUNT係僅因該第一更新運作 起始要求訊號REQ (I)而被輸出，但該合計訊號c〇uNT係永 不因該第二和後續的更新運作起始要求訊號REQ (工）而被 輸出。據此，在該更新運作起始要求訊號REQ(I)係在該 外部存取運作被完成且該外部存取起始要求訊號Q (〇） 被重置之後被設定之前’該必須的更新位址訊號Add(c) 係藉由從該存取仲裁器2 3輸出之更新運作之存取觸發訊 號TG來被維持在該更新位址計數器26中。 在這裡’當該更新運作起始要求訊號req(i)*在該外 部存取起始要求訊號REQ (0)於該外部存取運作之完成之 後被重置的時序中被設定時，亦被考量的是來自該合計監 視電路25的合計訊號COUNT係被輸出。在這情況中，要執 行該控制以致於連續兩個週期的運作係藉由連續地將該更 新位址訊號Add (C)與來自該存取仲裁器a之更新運作之

574692 五、發明說明（21) 存取觸發訊號TG切換來被執行，且同時藉由一個圖中未示 之计數器控制電路或其類似來處理像該合計訊號C〇UNT之 輸出時序之仲裁般的控制是有可能的。 在具有更新疏開運作或部份更新運作或其類似之功能 俾可減少在更新運作期間之電流消耗的半導體記憶體裝置 中’在該更新運作係被執行的階段中，從該更新位址計數 器2 6輸出的更新位址訊號Add (C)係被比較，俾可判斷其 是否與該因為它該更新運作係被禁止的更新禁止位址訊號 Add (工NH)相稱。在該更新疏開運作被提供的情況中，判 斷該更新疏開運作是否應該被執行係端視該輸出更新位址 訊號Add ( C )之資料保持特性而定來被執行。當該更新運 作應該被禁止之判斷的結果係被得到時，該記憶體核心控 制電路24的控制係被禁止而藉此到該記憶體核心29之控 制訊號CNT的輸出係被禁止。當該更新運作應該被執行的 結果係被獲得時，低邏輯位準的比較訊號CMP係被輸出而 在该記憶體核心控制電路2 4之控制下該控制訊號CNT係被 輸出到該記憶體核心2 9且藉此該更新運作係被執行。 第4圖顯示一個對應於第2圖之第二原理說明圖的第二 實施例，其是為與該在其中該外部存取運作優先模式係被 設定之更新控制方法有關的電路方塊結構圖。在該第二實 施例中，一工/〇系統電路3丄和一存取仲裁器3 3係被設置代 替該第一實施例的工/〇系統電路2丄和存取仲裁器2 3而且 一更新運作執行禁止訊號INH (工）係從該工/〇系統電路3工 輸出到該存取仲裁器31。 24 574692

五、發明說明（Μ) 該外部存取運作優先模式係藉由該單一預定之控制訊 號或命令的輸入或藉由數個預定之控制訊號或命令之輸入 的組合來被設定。當該外部存取運作優先模式被設定時， 該更新運作執行禁止訊號INH(I)係從該1/〇系統電路31 輸出而該外部存取起始要求訊號REQ (〇)係在沒有與該外 部存取運作有關之下被輸入到該存取仲裁器3 3俾可把該 存取仲裁器3 3設定到該在其内該更新運作係被禁止的狀 態。 即’該存取仲裁器33不設定該更新狀態訊號311 (工）但 設定該外部存取狀態訊號ST(〇)而且與在第一實施例中之 外部存取運作之執行的情況中一樣，該合計訊號c〇UNT. 僅因該第一更新運作起始要求訊號REQ (工）而被輸出但該 合計訊號COUNT係永不因該第二和後續的更新運作起始要 求訊號REQ(I)而被輸出。該存取觸發訊號1]?(3係僅因該外 部存取起始要求訊號REQ(〇）而被輸出而因此高速外部存 取運作係能夠被執行。 以與第一實施例中之電路方塊相同之標號標示的電路 方塊具有相同的功能而相同的說明於此係不被重覆。 在顯不第5圖之更新運作起始要求產生電路之實際電 路例子的電路圖中，該更新運作起始要求訊號REQ (工）係 在每一預定時間間隔被輸出作為高邏輯位準的脈衝訊號。 在該半導體記憶體裝置中，係要求該更新運作起始要求訊 號R E Q (I)必須端視該記憶體細胞之資料保持特性而定來 在每一更新周期被輸出。

25 574692 、發明說明（ 由環形振盪器或其類似形成之振盪器4 1的振盪頻率輸 出係由分頻器42分割而一個具有與該更新周期相同之預 疋周期的振盪頻率分割訊號RCLK係從該分頻器42輸出。 攻振堡頻率分割訊號RCLK係被直接輸入到一]sr〇R邏輯間 4 4的個輪入端而然後係被輸入到一個由一組CR延遲電 路形成的延遲單元43，該CR延遲電路由被串聯地連接至該 二級反相器邏輯閘和該三級反相器邏輯的一電阻元件與一 電容元件構成。一脈衝產生電路45係由該延遲單元43與該 nor邏輯閘4 4形成並且輸出具有從該振盪頻率分割訊號 RCLK之降緣起之在該延遲單元4 3内被設定之該延遲時間 之時間持續期間之高邏輯位準的脈衝訊號。這脈衝訊號係 被輸出作為該更新運作起始要求訊號REQ(I)。 在這裡，當奇數的邏輯閘被連接時被連接來形成該延 遲單元4 3之反相器邏輯閘的數目係不受限制為三級且兩 或更多組的CR延遲電路係可以被設置或者這CR延遲電路 可以比其之兩組少。在該延遲單元43之輸出訊號是為一邏 輯反相延遲訊號的結構中，奇數之反相器之連接的數目及 該CR延遲電路之連接的數目可以被自由地選擇。此外，要 導入該反相器邏輯閘與CR延遲電路以外的結構亦是有可 能的。 在顯示第6圖之合計監視電路之實際例子的電路圖 中，至該更新運作起始要求訊號REQ (I)之該合計訊號 COUNT的輸出係端視該外部存取狀態訊號ST (〇）與更新狀 態訊號STU)之設定狀態而定來被控制。在第6圖的實際 26 574692

五、發明說明（24) 例子中，該外部存取狀態訊號ST(〇）係藉著由於該外部存 取運作之產生而起之外部存取起始要求訊號卿⑼來從 5玄存取仲裁器23輸出而且是為在第一實施例中的實際例 子。此外，當該外部存取狀態訊號ST(〇)係被假定為 由於 該因該外部存取㈣優先H之設定—之更新運作執行 禁止訊號工NH⑴之作用而從該存取仲裁器33輸出的訊號 時，這訊號亦可以適於作為該第二實施例的實際例子。在 後面的說明中，為了方便說明，該第一實施例的例子係被 假定。當該存取仲裁器23係以該存取仲裁器33代替及此 外，該描述"該外部存取狀態訊號ST ( 〇 )的輸出係由該外 部存取起始要求訊號REQ(0)來控制,,係以該描述,,該外部 存取狀態訊號ST (0)的輸出係由該更新運作執行禁止訊號 工NH (I )來被控制"代替時，後面的說明當然能夠被施加到 該第二實施例。 該更新狀態訊號ST (I)係經由該兩級反相器邏輯閘來 被輸入至該具有與該脈衝產生電路45(參閱第5圖）之結構 相同之結構的脈衝產生電路51。該脈衝產生電路S1的輸出 端係經由該反相器邏輯閘來連接至作為該端N03之一 NAND邏輯閘5 5的一個輸入端。因此，從該脈衝產生電路 51輸出之高邏輯位準的脈衝訊號係被傳輸到該端N〇3作為 低邏輯位準的脈衝訊號而然後係被輸入到該NAND邏輯問 5 5的一個輸入端。 該外部存取狀態訊號ST (〇）係經由該反相器邏輯閑來 傳輸到該端NO 2作為一反相訊號且亦被輸入到一傳輸閘5 2 27 574692 五、發明說明（25) 和一 NAND邏輯閘53。該傳輸閘52亦係連接到該NAND邏輯 閘5 5的另一輸入端。此外，該NAND邏輯閘5 3的輸出端係 經由該反相器邏輯閘來連接至一個具有與該脈衝產生電路 45(參閱第5圖）相同之結構的脈衝產生電路54。該脈衝產 生電路5 4的輸出端係直接連接至作為該端NO 4之該傳輸閘 5 2之NMOS電晶體的閘極端而且亦經由該反相器邏輯閘來 連接至該PMOS電晶體的閘極端。該傳輸閘52係藉由一個 來自該脈衝產生電路54之高邏輯位準的脈衝訊號來被控 制變成ON與OFF狀態。 該NAND邏輯閘55與該反相器邏輯閘56結合來形成一 閂電路，該NAND邏輯閘55的輸出訊號係回饋至該反相器 邏輯閘56之連接到該傳輸閘52的輸入端。是為該閘電路之 輸出端之該NAND邏輯閘55的輸出端係經由兩級反相器邏 輯閘來連接至作為一端NO 5之NAND邏輯閘57的一個輸入 端。該NAND邏輯閘57的另一輸入端接收該更新運作起始 要求訊號REQ(I)。該合計訊號COUNT的輸出係經由該反相 器邏輯閘來由該NAND邏輯閘57控制。 接著，該合計訊號COUNT的輸出控制將會根據第7圖的 時序圖來作說明。第5圖的更新運作起始要求產生電路於 每一預定時間間隔自該振盪頻率分割訊號RCLK的降緣起 產生該更新運作起始要求訊號REQ (工）作為高邏輯位準的 脈衝訊號。被輸入有該更新運作起始要求訊號REQ(I)之 第6圖的NAND邏輯閘57係藉由該由低邏輯位準所設定之 外部存取狀態訊號ST (0 )和該由高邏輯位準所設定之更新 28 574692 五、發明說明（26) 狀態訊號s T (工）來被控制俾可執行該合計訊號c〇UNT的輸 出控制。 在該外部存取運作與更新運作未被執行的狀態下，該 外部存取狀態訊號ST(〇)係被設定成高邏輯位準，而該更 新狀態訊號ST(I)係被設定成低邏輯位準。在這狀態下， 該端N〇2係處於低邏輯位準，該端N〇3係處於高邏輯位準 而0玄、N 0 4係處於低邏輯位準。因此，該傳輸閘5 2係被維 持在OFF狀態俾可截止訊號從該端]^〇2傳輸而且該11；^[]〇邏 輯閘55變成輸入端被連接至該反相器邏輯閘56之輸出端 的邏輯反相閘俾可與該反相器邏輯閘％結合來維持該輸 出訊號的閂鎖狀態。更實際上，該NAND邏輯閘5 5與該反 相器邏輯閘56構成一閂電路，該閂電路閂鎖一個該端n03 係由先前之更新運作起始要求訊號REQ (工）設定成低邏輯 脈衝且該端N〇5係，結果，處於高邏輯位準的記錄。 在這狀態下，由於該NAND邏輯閘57係作用如該邏輯反 相閘’當高邏輯脈衝的更新運作起始要求訊號叩…以被 輸入時’高邏輯位準的合計訊號COUNT被輸出（第7圖中的 (1))。藉此，該更新位址計數器％係合計。在這情況中， 局邏輯位準的合計訊號COUNT係被回饋到該NAND邏輯閘 53但由於該端N〇2維持低邏輯位準，該NAND邏輯閘53的輸 出端係維持在高邏輯位準且該傳輸閘5 2的〇FF狀態亦被維 持。其後，該更新運作的存取觸發訊號TG.由該存取仲裁 器2 3輸出且高邏輯位準的更新狀態訊號ST (工）亦被輸出 (第7圖的（2))。一低邏輯位準訊號係在該更新狀態訊號 29 574692 五、發明說明（27 ST⑴的降緣處被輸出到該物3但電路的運作狀態係永 不轉態。

接著，當低邏輯位準的外部存取起始要求訊號_(〇) 被輸出時，該端N〇2係被反相成高邏輯位準且該合計監視 電路轉態成外部存取運作執行狀態（在第二實施例中，於 該外部存取運作優先模式的設定期間）（第7圖的（川。在 該轉態期間該更新運作起始要求訊號卿⑴的輸出狀態 將會作說明。由於該傳輸閘52係因該第一更新運作起始要 求訊號REQU)而處於該0FF狀態，該端N〇5維持高邏輯位 準。因此，該合計訊號COUNT係如同原來的合計訊號一樣 被輸出作為高邏輯脈衝訊號（第7圖的（4 ))。

在這情況中，南邏輯位準的合計訊號c〇UNT係被回饋到 該NAND邏輯閘53而該NAND邏輯閘53的輸出端係藉由高 邏輯位準的端NO2來被反相。高邏輯位準的脈衝訊號係由 該反相器邏輯閘與脈衝產生電路54來輸出到該端]^〇4 (第 7圖的（5))。因此，該傳輸閘52被轉變成〇：^俾可把該由 NAND邏輯閘55與反相器邏輯閘％構成的閂電路反相。結 果，該端N〇5的訊號位準係被反相成低邏輯位準（第7圖的 (6))。由於該NAND邏輯閘57的一個輸入端係被閂鎖成低 邏輯端，該合計訊號COUNT係被固定於低邏輯位準。 因此，即使在該第二與後續的更新運作起始要求訊號 REQ (I )被輸入且高邏輯位準的脈衝被輸入到該nanD邏輯 閘5 7的另一個輸入端時，高邏輯位準的合計訊號COUNT永 不被輸出（第7圖的（7 ))。這狀態係被持續直到低邏輯位 30 574692

五、發明說明（28)

準的外部存取狀態訊號ST(〇）被完成（第7圖的（8))、高邏 輯位準的更新狀態訊號ST (工）被輸出且該閂電路的閃鎖訊 號係與該更新狀態訊號s τ (I)的降緣同時地被反相（第7 圖的（9)至（11))為止。當該在該外部存取狀態訊號31<(〇) 被輸出時由該存取仲裁器2 3停止之更新運作係在該外部 存取狀態訊號S T (0)的完成之後被執行時，該更新狀態訊 號ST(I)係被輸出。此外，當該更新運作要求在該外部存 取狀態訊號S T (0 )正被輸出時係未被禁止時，該更新狀熊 訊號ST(I)亦由於該在外部存取狀態訊號ST(0)之完成之 後被重新輸出的更新運作起始要求訊號REQ (J)而被輸 出。

V在第7圖中，該更新運作係被禁止，雖然該更新運作起 始要求訊號REQ (I)係被輸出且該外部存取狀態訊號ST (〇） 係被輸出。在該外部存取狀態訊號ST(〇）的完成（第7圖中 的（8 ))之後，當該存取觸發訊號TG係為了該更新運作而 由該存取仲裁器2 3輸出時，該更新運作係被執行。同時 地’該更新狀態訊號ST (I)亦被輸出（第7圖的（9 ))。該閂 電路的閂鎖訊號係於該更新狀態訊號ST (工）之降緣處藉由 被輸出到該端N〇3之低邏輯位準的脈衝訊號來被反相（第7 圖的（10))而藉此該端N〇5的邏輯位準係被反相成高邏輯 位準（第7圖的（1!))。藉此，該NAND邏輯閘5 7能夠接受 該更新運作起始要求訊號REQ(I)且該合計訊號C〇UNt亦 能夠被輸出（第7圖的（12))。 接著’這實施例的運作時序圖係被顯示。第8圖是為該 31 574692 五、發明說明（29) 第一實施例的運作時序圖，在該第一實施例中，該更新運 作係在該外部連續存取運作期間被控制。在第8圖中，在 關於習知技術之第一問題之第Μ圖之相同狀態下的運作 時序圖係被描繪。 在/藉著一設定訊號（第8圖之（A))或預定命令（第8圖 之（B))到该預定外部端之輸入的外部連續存取運作期 間，該更新運作起始要求訊號REQ(I)係被輸出三次（（工） 至（I工I))。由於高邏輯位準的合計訊號c〇UNT係因該第一 更新運作起始要求訊號REQ (工）而被輸出（第8圖的 (工）），該更新位址計數器％執行合計運作而該更新位址 Λ號Add (C)係從# 〇增加成# 。然而，由於該外部連續存 取運作係正被執行，該存取仲裁器23的存取控制係被設定 為該外部存取而藉此該存取觸發訊號TG係為了該外部存 取運作而被輸出。據此，該更新運作不被執行。結果，該 更新位址#1的更新運作係被禁止。 此外，由於該外部存取狀態訊號ST (〇 )係從該存取仲裁 器2 3輸入到該合計監視電路2 5，該合計訊號C〇UNT的輸出 係為了該第二和第三更新運作起始要求訊號rEq (工）來被 控制（第8圖的（11) , (11工））。因此，該更新位址計數器 2 6不執行合計運作而該更新位址訊號Add ( C )係維持在位 址# 1。這狀態在第四和後續之更新運作起始要求訊號 REQ (I)期間亦被維持且在該外部連續存取運作之周期期 間該更新位址訊號Add (C)係維持在位址#1。 在該外部連續存取運作期間被禁止之更新位址#1的更 32 五、發明說明（3(〇 新運作係在該外部連續存取運作的完成之時被執行。更實 際上’該更新運作係在該彳貞測該外部存取起始要求訊號 REQ⑼之完成的存取仲裁器23輸出該更新運作的存取觸 發訊號TG時被執行。在這情況中’該更新位址訊號福⑻ 具有在該外部連續存取運作期間由該第—更新運作起始要 求訊號REQ(I)設定的位址#1且在該外部連續存取運作期 間被禁止的更新運錢在該外料續存取運作的完成之時 被執行。 V第9圖是為顯示在該外部存取運作優先模式之設定下 之更新運作控制之第二實施例的運作時序圖。在第9圖 中在與$知技術之第二問題之第1 5圖之相同之狀態下的 運作時序圖係被描繪。 當該外部存取運作優先模式係由該預定外部端或該預 定命令或其類似來設定時，該更新運作起始要求訊號 REQ (工）係被輸出兩次（第9圖的（工。由於高邏輯 位準的合計訊號C0UNT係因該第一更新運作起始要求訊號 REQ (工）而被輸出（第9圖的（工v))，該更新位址計數器％ 執行合計運作俾可把該更新位址訊號Add ( C)從#〇增加到 #1。然而，由於該外部存取運作優先模式係正被設定，該 更新運作執行禁止訊號工NH (I)係被輸入到該存取仲裁器 3 3俾可禁止該更新運作。因此，該更新位址#丄的更新運作 不被執行。 此外，由於由該更新運作執行禁止訊號工NH (工）設定的 該外部存取狀態訊號ST (0)係被輸入到該合計監視電路 33 574692 五、發明說明（3i) 25’該合計訊·__輸出係為了該第三更新運作起始 要求訊號REQ(I)而被控制（第9圖的（v))。因此，該更新 位址計數器26不執行合計運作而該更新位址訊號副⑻ 係被持續地設定為位址#1。就該第三和後續之更新運作起 始要求訊號REQ⑴的輸出而言，這狀態亦被維持且在該 於其内該外部存取運作優先模式被設定的周期期間該更新 位址訊號Add (C)亦被維持在位址。

於該外部存取運作優先模式設定周期期間被禁止之更 新位址#1的更新運作係在該外部連續存取運作的完成之 時被執行。更實際上，這更新運作係在該偵測該更新運作 執行禁止訊號工NH⑴之完成的存取仲裁器33輸出該更新 運作的存取觸發訊號節寺被執行。在這情況中，該更新位 址訊號Add(C)具有該在該外部連續存取運作期間由該第 一更新運作起始要求訊號REQ (工）設定的位址#1且在該外 部存取運作優先模式設定周期期間被禁止的該更新運作係 在該外部存取運作優先模式的取消之時被執行。在第頂 中，一個新的更新運作起始要求訊號req(i)係在這時序 被輸出。在這情況中，要在該更新位址#1之更新運作的執 行之後於該存取仲裁器33或其類似的控制下藉由以該合 汁監視電路2 5來控制該合計訊號c〇unt之輸出來設定該 更新位址#2之更新運作的執行是有可能的。 如上詳細地所述，根據該第一和第二實施例，即使在 該比更新運作優先被執行之像外部連續存取運作或其類似 般之外部存取運作的周期與在該於其内該更新運作係端視 34 574692

五、發明說明（32) 來自外部電路之設定而定來被禁止之外部存取運作優先 模式設定的周期中，更新運作所需之更新位址計數器％之 内部運作的控制狀態係因需要而被保持而藉此後續的更新 運作係能夠被確實地執行。 即’即使在該第二與後續的更新運作起始要求訊號 REQ (工）被產生時，該合計訊號c〇UNt不能夠因為該第二和 後續的更新運作起始要求訊號REq (工）而被輸出且該更新 位址計數器26之更新位址訊號Add(C)的值永不被代替。 由於準確之合計訊號c〇UNT的輸出，在該外部存取運作之 執行期間及在該外部存取運作優先模式的設定期間被禁止 而然後在該外部存取運作之完成之像及在該外部存取運作 優先模式之取消之後被執行的更新運作係為所有的更新位 址訊號Add(C)執行且該更新運作係經常被確實地執行。 v，在這些更新運作控制中，該更新運作係能夠僅為需要 更新運作的更新運作執行而關於包括該等就它們而言像更 新疏開運作和部份更新運作般之更新運作不執行之更新位 址之更新運作規格之不必要的更新運作能夠被避免。在該 更新疏開運作與部份更新運作中，該等更新位址，就它們 而言該更新運作是必須的，係端視該資料保持能力而定來 因需要而先前地被決定。藉此，適當的資料保持能力能夠 在要求最少的更新運作下來獲得而不必要的更新運作係能 夠被消除。 本發明並不受限於以上的實施例並且在不離開申請專 利範圍的範圍之内允許各種的修改和變化。 35 574692 五、發明說明（33) 例如，在以上所述之本發明的實施例中，該更新位址 計數器2 6之合計運作的例子係被說明作為要在該更新運 作起始要求訊號REQ(I)之實際更新運作之執行之前被先 刚地執行的内部運作且合計之合計訊號c〇UNT的控制係被 控制。然而，本發明並不受限於這樣而係亦能夠被施加到 任何其他要被先前地執行的控制運作。 根據本發明，要提供一種半導體記憶體裝置和一種半 導體記憶體裝置更新控制方法是有可能的，其中，執行與 外部存取運作不同之内部存取運作的更新運作係能夠在沒 有任何施加到該外部存取運作上之問題下且另一方面像更 新疏開運作與部份更新運作般之低電流消耗運作係被執行 時被確實地實現。 元件標號對照表 /CAS外部控制訊號 /RAS外部控制訊號 CLK 時鐘訊號 ref 命令 EXIT 命令

COUNT 合計訊號 REQ(I)更新運作起始要求訊號 Add (C) 更新位址訊號 REQ(0)外部存取起始要求訊號 21 工/〇系統電路 23 24 記憶體核心控制電路 TG ST (0) 外部存取狀態訊號 ST (工) 25 合计監視電路 26 27 更新禁止位址設定電路 存取仲裁器 存取觸發訊號 更新狀態訊號 更新位址計數器 36 574692

五、發明說明（34) 28 更新位址仲裁器 Add (工NH) 更新禁止位址訊號 CMP 比較訊號 Add (0) 位址訊號 29 記憶體核心 CNT 控制訊號 31 工/〇系統電路 33 存取仲裁器 41 振盪器 42 分頻器 RCLK 振盪頻率分割訊號 43 延遲單元 44 NOR邏輯閘 45 脈衝產生電路 51 脈衝產生電路 55 NAND邏輯閘 N03 端 N02 端 52 傳輸閘 53 NAND邏輯閘 54 脈衝產生電路 N02 端 N03 端 N04 端 55 N AND邏輯閘 56 反相器邏輯閘 57 N AND邏輯閘 N05 端 37

Claims (1)

1. 574692 六、申請專利範圍 νι · —種半導體記憶體裝置的更新控制方法，該方法包含一 個根據一外部要求來被執行的外部存取運作及一個内部 地且自動地執行的更新運作， 其中，該更新運作起始要求之產生的數目係在該外 部存取運作比該更新運作優先被執行之周期期間被監 視，且在該更新運作中的内部運作係端視該更新運作起 始要求之產生的數目而定來被控制。 2·—種半導體記憶體裝置的更新控制方法，該方法包含一 個根據一外部要求來被執行的外部存取運作及一個内部 地且自動地被執行的更新運作， 其中，該更新運作起始要求之產生的數目係在該於 其内該更新運作之執行係由於該外部存取運作端視來自 外部之設定而定來被優先執行而被禁止的周期期間被監 視，且在該更新運作中的内部運作係端視該更新運作起 始要求之產生的數目而定來被控制。 4如申凊專利範圍第1項所述之半導體記憶體裝置的更新 控制方法，其中，當該更新運作起始要求之產生的數目 是為二或更多時，該内部運作係不因該第二與後續的更 新運作起始要求來被執行。 <如申請專利範圍第i項所述之半導體記憶體裝置的更新 控制方法’其中’該内部運作是為該更新運作為了它而 被執行之更新位址的產生。 5·如申請專利範圍第4項所述之半導體記憶體裝置的更新 控制方法，其中，於該外部存取運作期間被產生之更新 38 574692

   六、申請專利範圍 位址的更新運作係在該外部存取運作周期的完成之後被 執行。 ♦ •如申請專利範圍第4項所述之半導體記憶體裝置的更新 控制方法，其中，該更新位址的產生係於該更新運作起 始要求的每一次產生時被執行且該更新運作的執行係端

   視由於該更新位址之產生運作所產生的更新位址而定來 被決定。 X如申請專利範圍第6項所述之半導體記憶體裝置的更新 控制方法，其中，該更新運作係僅在由於該更新位址之 產生運作的更新位址產生是為預定位址時被執行。 $•如申巧專利範圍第7項所述之半導體記憶體裝置的更新 控制方法’其中’該預定位址減前地被決定，該預定 位址的更新運作係根據端視該資料保持能力而定的更新 周期來被控制。

   <如申請專利範圍第i項所述之半導體記憶體裝置的更新 控制方法’其巾’該外部存取運作&括外部連續存取運 作，在該等外部連續存取運作中，數個外部存取運作係 連續地持續。 施如申請專利_第2項所述之半導體記憶體裝置的更新 工制方法#中’料部設定係藉由到—預定控制端之 1 一至少:健制訊號或至少—個狀命令來被執行。 •一種：導體記憶體裝置，該裝置根據一外部要求來執行 1部存取運作及執行_個於心自動地纟 運作，該裝置包含： 39 574692 六、申請專利範圍 "I 個用於通知該外部存取運作與該更新運作之運 作中狀態的運作中狀態通知部份；及 一個用於輸出一更新運作起始要求訊號的更新運 作起始要求產生部份；及 · 一個用於在該運作中狀態通知部份正通知該外部 , 存取運作之運作中狀態時監視該更新運作起始要求訊 號之產生之數目俾可端視該更新運作起始要求訊號之 產生之數目而定來控制該更新運作中之内部運作的監 · 視部份。 I -種半導體記憶體裝置，該裝置根據—外部要求來執行 -外部存取運作及執行—個於其内自動地處理的更新 運作，該裝置包含： 一個用於根據該更新運作之外部執行禁止設定來 通知該更新運作之執行禁止狀態的禁止設定通知部份； 一個用於輸出一更新運作起始要求訊號的更新運 作起始要求產生部份；及 ^ 一個用於在該禁止設定通知部份正通知該更新運 作之執行禁止狀態時監視該更新運作起始要求訊號之 產生之數目俾可端視該更新運作起始要求訊號之產生 · 之數目來控制該更新運作中之内部運作的監視部份。 ^ 队如申請專利範圍第12項所述之半導體記憶體裝置，其 中，該禁止設定通知部份係以一個用於通知該外部存取 運作’及該更新運作之運作中狀態的運作中狀態通知部 份取代且該運作中狀態通知部份係根據該更新運作的 40 申睛專利範圍 卜P執行禁止设定來輸出一個表示該外部存取運作之 運作中狀態的通知訊號。 申明專利範圍第11項所述之半導體記憶體裝置，其 中，該監視部份不因該第二與後績的更新運作起始要求 訊號而執行該更新運作中的内部運作。 I5·如申請專利範圍第u項所述之半導體記憶體裝置，一更 新位址計數器係被提供作為該更新運作中之更新位址 的管理之用且該更新運作中的内部運作是為到該更新 位址計數器之合計運作之命令的產生。 枝如申請專利範圍第15項所述之半導體記憶體裝置，其中 更包含： 個用於儲存一更新禁止位址的禁止位址記憶體 部份，該更新禁止位址係用於在該更新運作周期中禁止 該更新運作；及 一個用於藉由把從該更新位址計數器輸出之更新 位址與該更新禁止位址作比較以供判斷來控制該更新 運作之執行的更新位址仲裁電路。 17.如申請專利範圍第16項所述之半導體記憶體裝置，其 中，該更新位址仲裁電路在該更新位址係與該更新禁止 位址相稱時，或者在該更新位址係與該更新禁止位址相 稱且在該更新位址中的資料保持時間不到達該端視該 資料保持能力而定來被設定的更新周期時不執行該更 新運作。 It如申請專利範圍第u項所述之半導體記憶體裝置，其 41

   中 取運作，在該等外 取運作係被連續地執 作包括㈣ 錢續存料作中，數個外部存 行。 ★申明專利範圍第12項所述之半導體記憶體裝置，其 中’ 4更新運作的外部執行禁止設定係以到該預定控制 端之至少一個控制訊號或者至少一個預定命令來被執 行。 42