JPH06223564A

JPH06223564A - Ｄｒａｍリフレッシュ装置

Info

Publication number: JPH06223564A
Application number: JP5029936A
Authority: JP
Inventors: Tsukasa Kobayashi; 司小林
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1993-01-26
Filing date: 1993-01-26
Publication date: 1994-08-12

Abstract

(57)【要約】【目的】不必要なリフレッシュを抑制し、リフレッシ
ュ回数を減らす。【構成】プロセッサからデータがライトされるとき、
被ライトページ判定回路８７のアドレスセレクタ１にラ
イト信号ｊを入力し、プロセッサアドレスｆをＳＲＡＭ
２に入力する。また、ＳＲＡＭ２のライトイネーブル端
子にライト信号ｊを入力する。これにより、ＤＲＡＭの
ライトされたページに対応するＳＲＡＭ２のビットを有
効とする。リフレッシュ時は、被ライトページ判定回路
８７のアドレスセレクタ１にリフレッシュ予告信号ｏを
入力し、リフレッシュアドレスｇをＳＲＡＭ２に入力す
る。また、ＳＲＡＭ２のアウトイネーブル端子にリフレ
ッシュ予告信号ｏを入力する。これにより、被ライト判
定信号ｌを有効とし、ＳＲＡＭ２の有効ビットに対応す
るページのリフレッシュを抑制する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、情報処理装置における
主記憶装置に用いられるＤＲＡＭのリフレッシュを行な
うためのＤＲＡＭリフレッシュ装置に関するものであ
る。

【０００２】

【従来の技術】ＤＲＡＭ（ダイナミック・ランダム・ア
クセス・メモリ）は、周知のように、ＭＯＳ型トランジ
スタから成り、電荷の蓄積により情報を記憶するため、
一定時間ごとに電荷を補うためのリフレッシュが必要で
ある。図２は、従来のＤＲＡＭリフレッシュ方式による
情報処理装置の構成図である。図２において、プロセッ
サ２１は、ＤＲＡＭタイミング制御回路２５を介してＤ
ＲＡＭ２６をアクセスする。一方、リフレッシュサイク
ル発生回路２２は、ＤＲＡＭ２６の各ページを一定時間
ごとにアクセスしてリフレッシュを行なう。プロセッサ
２１からのアクセスと、リフレッシュサイクル発生回路
２２からのアクセスは、調停回路２３により調停され
る。この場合、リフレッシュサイクル発生回路２２の方
が優先される。調停回路２３による調停の結果、アドレ
ス選択回路２４がプロセッサ２１又はリフレッシュサイ
クル発生回路２２のいずれかのアドレスを選択してＤＲ
ＡＭ２６に出力する。

【０００３】次に、図２に示すブロック図内の各信号を
説明する。ＣＰＵアクセス要求信号ａは、プロセッサ２
１からのＤＲＡＭ２６に対するアクセス要求を示す。ま
た、リフレッシュ要求信号ｂは、リフレッシュサイクル
発生回路２２からのＤＲＡＭ２６に対するアクセス要求
を示す。リフレッシュ応答信号ｃは、リフレッシュ要求
信号ｂに対する調停回路２３からの応答を示す。選択信
号ｄは、調停回路２３からアドレス選択回路２４及びＤ
ＲＡＭタイミング制御回路２５に与えられる信号であ
り、プロセッササイクルかリフレッシュサイクルかの選
択を示す。ＤＲＡＭ制御信号ｅは、ＤＲＡＭ２６に対す
る行アドレス信号又は列アドレス信号である。プロセッ
サアドレスｆは、プロセッサ２１からのアクセスアドレ
スを示す。リフレッシュアドレスｇは、リフレッシュサ
イクル発生回路２２からのリフレッシュアドレスを示
す。メモリアドレスｈは、プロセッサアドレスｆ又はリ
フレッシュアドレスｇのいずれかを選択した信号であ
る。データｉは、ライトアクセス時にはプロセッサ２１
からＤＲＡＭ２６に転送され、リードアクセス時にはＤ
ＲＡＭ２６からプロセッサ２１に転送される。ライト／
リード信号ｊは、プロセッサ２１からのアクセスの種類
がライトかリードかを示す。レディ信号ｋは、プロセッ
サ２１からのアクセス時のサイクルの終結を示す。

【０００４】図３は、リフレッシュサイクル発生回路の
構成を示す回路図である。図３において、リフレッシュ
タイマ３１が一定時間ごとにリフレッシュ要求セット信
号ｓによってリフレッシュ要求ラッチ３３にリフレッシ
ュ要求信号ｂの出力を開始させる。すると、図２に示す
リフレッシュサイクル発生回路２２の外部でリフレッシ
ュアドレスカウンタ３２からの出力であるリフレッシュ
アドレスｇに対応したリフレッシュが行なわれ、リフレ
ッシュ応答信号ｃが返る。この信号によってリフレッシ
ュタイマ３１がリセットされ、次のリフレッシュ周期ま
でのカウントが開始されると同時に、リフレッシュアド
レスカウンタ３２がインクリメントされ、次のリフレッ
シュアドレスｇが出力される。

【０００５】次に、上述した回路の動作を説明する。図
２において、プロセッサ２１からＤＲＡＭ２６にアクセ
スする場合でリフレッシュとの競合がない場合は、以下
のような動作となる。まず、プロセッサ２１からアクセ
ス要求信号ａによってアクセス要求が与えられると、調
停回路２３はリフレッシュサイクル発生回路２２からの
要求と競合していないため、サイクル選択信号ｄによっ
てＤＲＡＭタイミング制御回路２５にプロセッササイク
ルの起動を指示する。これにより、アドレス選択回路２
４にプロセッサアドレスｆを選択してメモリアドレスｈ
とすることを指示する。ＤＲＡＭ２６は、ＤＲＡＭ制御
信号ｅによって動作し、ライト／リード信号ｊがライト
信号を示していればプロセッサ２１はデータｉをメモリ
アドレスｈが示すアドレスにライトする。ここで、ＤＲ
ＡＭタイミング制御回路２５がプロセッサ２１にレディ
信号ｋを与えることによってプロセッササイクルが終結
する。このときの動作タイミングは、図４に示すように
なる。

【０００６】図４は、プロセッサアクセスタイミングを
説明するタイムチャートである。この図及び以下のタイ
ムチャートにおいて、“＊”を付した信号は、ロウアク
ティブであることを示す。図４（ａ）に示すように、プ
ロセッサ２１からアドレス選択回路２４を介してＤＲＡ
Ｍ２６に送られるプロセッサアドレスｆは、上位アドレ
スと下位アドレスから成る。このプロセッサアドレスｆ
に対し、図４（ｂ）に示すように、調停回路２３から送
られるサイクル選択信号ｄを起動信号としてＤＲＡＭタ
イミング制御回路２５によりアクセス動作が開始され
る。ＤＲＡＭ２６内では、メモリアドレスｈは、図４
（ｃ）に示すように、上位アドレスと下位アドレスを多
重化して時分割で使用される。これは、周知のように、
ＲＡＭ２６のアドレス信号ピン数を減らすためである。

【０００７】即ち、図４（ｄ）に示すように、メモリ制
御信号としてロウアドレスストローブ（ＲＡＳ）信号が
入力されると、上位アドレスによりＤＲＡＭ２６内のペ
ージが選択される。次に、この選択されたページ内で、
図４（ｅ）に示すように、コラムアドレスストローブ
（ＣＡＳ）信号が入力されると、下位アドレスによりア
クセス対象であるデータが特定される。この後、ＤＲＡ
Ｍタイミング制御回路２５から、図４（ｆ）に示すよう
に、レディ信号ｋが出力されると、プロセッサ２１がデ
ータ転送を行なう。次に、リフレッシュサイクル発生回
路２２からＤＲＡＭ２６にアクセスする場合でプロセッ
サ２１との競合がない場合の動作を説明する。図２にお
いて、まず、リフレッシュサイクル発生回路２２がリフ
レッシュアドレスｇを出力し、リフレッシュ要求信号ｂ
によって調停回路２３にリフレッシュ要求を行なう。す
ると、調停回路２３は、プロセッサ２１からの要求と競
合していないため、サイクル選択信号ｄによってＤＲＡ
Ｍタイミング制御回路２５にリフレッシュサイクルの起
動を指示する。また、アドレス選択回路２４にリフレッ
シュアドレスｇを選択してメモリアドレスｈとすること
を指示する。

【０００８】これにより、ＤＲＡＭ２６は、ＤＲＡＭ制
御信号ｅによって動作し、メモリアドレスｈが示すペー
ジをＲＡＳオンリリフレッシュモードでリフレッシュす
る。即ち、ＤＲＡＭ２６は、ページごとにアクセスされ
てリフレッシュされる。リフレッシュが終了すると、Ｄ
ＲＡＭタイミング制御回路２５がプロセッサ２１及び調
停回路２３を介してリフレッシュサイクル発生回路２２
にリフレッシュ応答信号ｃを送る。このリフレッシュ応
答信号ｃにより、リフレッシュサイクル発生回路２２
は、リフレッシュサイクルの終結を知り、リフレッシュ
アドレスｇに次のアドレスを出力して次のリフレッシュ
要求を出すタイミングになるまで待ち状態になる。この
ときの動作タイミングは、図５に示すようになる。

【０００９】図５は、リフレッシュタイミングを説明す
るタイムチャートである。図５（ａ）に示すように、リ
フレッシュアドレスｇは、リフレッシュが行なわれる都
度、“ｎ”、“ｎ＋１”とインクリメントされる。即
ち、リフレッシュアドレスｇが“ｎ”のとき、図５
（ｂ）に示すように、リフレッシュサイクル発生回路２
２がリフレッシュ要求信号を出力すると、ＤＲＡＭタイ
ミング制御回路２５によりリフレッシュが行なわれる。
リフレッシュが終ると、図５（ｃ）に示すように、リフ
レッシュ応答信号が送られ、リフレッシュサイクル発生
回路２２はリフレッシュアドレスｇを“ｎ＋１”とす
る。リフレッシュアドレスｇは、プロセッサアドレスｆ
の上位アドレスに相当し、リフレッシュサイクルは図５
（ｄ）に示すように、上位アドレス“ｎ”のみとされ
る。このため、メモリ制御信号は、図５（ｅ）に示すよ
うに、ロウアドレスストローブ信号のみが出力される。

【００１０】図６は、ＤＲＡＭの構成の説明図である。
図６に示すように、ＤＲＡＭ２６はページに分割されて
おり、プロセッサアクセスの際は、まず、上位アドレス
（ロウアドレス）によりページが選択され、次に、下位
アドレス（コラムアドレス）によりページ内のデータが
特定される。一方、リフレッシュの際は、上位アドレス
の指定により該当するページの全体がリフレッシュされ
る。次に、プロセッサ２１とリフレッシュサイクル発生
回路２２が同時にＤＲＡＭ２６にアクセスする場合の動
作について説明する。図２において、プロセッサ２１が
プロセッサアクセス要求信号ａによってＤＲＡＭ２６に
対するアクセス要求を出したとき、同時にリフレッシュ
サイクル発生回路２２がリフレッシュ要求信号ｂによる
リフレッシュ要求を出していた場合には、調停回路２３
で競合動作が行なわれる。この場合、リフレッシュサイ
クル発生回路２２のプライオリティがプロセッサ２１の
プライオリティより高いため、プロセッサアクセスより
先にリフレッシュが行なわれる。この間、プロセッサ２
１は待たされることになる。そして、リフレッシュが終
ると、プロセッサアクセスが行なわれる。このときの動
作タイミングを図７に示す。

【００１１】図７は、競合動作タイミングを説明するタ
イムチャートである。図７（ａ）に示すように、プロセ
ッサ２１は、上位アドレスと下位アドレスから成るプロ
セッサアドレスを出力する。そして、図７（ｂ）に示す
ように、プロセッサ２１から起動信号としてリフレッシ
ュ要求信号ｂが出力されるが、図７（ｈ）に示すよう
に、すでにリフレッシュサイクル発生回路２２からリフ
レッシュ要求信号ｂが出力されている。従って、調停回
路２３でリフレッシュサイクルが選択される。この結
果、図７（ｃ）に示すように、メモリアドレスｈは、リ
フレッシュアドレス“ｎ”とされる。一方、図７（ｄ）
に示すように、ＤＲＡＭ２６内においてメモリ制御信号
としてロウアドレスストローブ信号が出力され、ＤＲＡ
Ｍ２６のページ“ｎ”のリフレッシュが行なわれる。こ
のリフレッシュが終了すると、図７（ｉ）に示すよう
に、ＤＲＡＭタイミング制御回路２５からプロセッサ２
１及び調停回路２３を介してリフレッシュ応答信号ｃが
出力される。

【００１２】このリフレッシュ応答信号ｃにより、図７
（ｇ）に示すように、リフレッシュアドレスｇは“ｎ”
から“ｎ＋１”にインクリメントされるが、図７（ｂ）
に示すように、プロセッサ２１から起動信号が出力され
ていたので、プロセッサアクセスが開始される。即ち、
調停回路２３により、図７（ｃ）に示すように、メモリ
アドレスｈが上位アドレスと下位アドレスから成るプロ
セッサアドレスｆに切換えられ、図７（ｄ）、（ｅ）に
示すように、ロウアドレスストローブ信号とコラムアド
レスストローブ信号が出力される。これにより、プロセ
ッサ２１のアクセス対象のデータが特定され、図７
（ｆ）に示すように、ＤＲＡＭタイミング制御回路２５
からプロセッサ２１にレディ信号ｋが出力される。

【００１３】

【発明が解決しようとする課題】しかしながら、上述し
た従来の技術には、次のような問題があった。即ち、Ｄ
ＲＡＭ内でもプロセッサからのデータがライトされてい
ないページはリフレッシュによってデータを保持する必
要がない。ところが、そのようなページも、一定時間の
リフレッシュ周期内にリフレッシュされていた。また、
ＤＲＡＭの性質として、プロセッサアクセスを受けたペ
ージはリフレッシュされたのと同じであり、そのアクセ
スがあったリフレッシュ周期内ではリフレッシュする必
要はない。それにもかかわらず、一定時間のリフレッシ
ュ周期内にリフレッシュされていた。以上のように、一
定時間ごとの無条件なリフレッシュによって不必要なリ
フレッシュサイクルが多数発生することになる。そし
て、このようなリフレッシュサイクルとプロセッササイ
クルが競合することによって、図７に示すように、プロ
セッササイクルがリフレッシュサイクルの終了まで延ば
される。このため、システムのデータ処理の性能が低下
するという問題があった。本発明は、以上の点に着目し
てなされたもので、リフレッシュが不要なページを判別
し、それらのページのリフレッシュサイクルを抑制する
ことによって、リフレッシュの回数を減らし、システム
のデータ処理の性能を向上させるようにしたＤＲＡＭリ
フレッシュ装置を提供することを目的とするものであ
る。

【００１４】

【課題を解決するための手段】本発明のＤＲＡＭリフレ
ッシュ装置は、ＤＲＡＭにより構成される主記憶装置を
備えた情報処理装置において、以下を特徴とするもので
ある。即ち、第１の発明は、ＤＲＡＭの各ページごと
に、そのページに保持すべきデータが格納されているか
否かを判定するための情報を記憶し、その判定を行なう
被アクセスページ判定回路と、当該被アクセスページ判
定回路の判定結果に応じて前記ページに保持すべきデー
タが格納されているとき、そのページに対するリフレッ
シュサイクルを停止するリフレッシュサイクル発生回路
とを備えたことを特徴とする。

【００１５】また、第２の発明は、ＤＲＡＭの各ページ
ごとに、そのページがリフレッシュ周期内にプロセッサ
からのアクセスを受けたか否かを判定するための情報を
記憶し、判定する被ライトページ判定回路と、当該被ラ
イトページ判定回路の判定結果に応じて前記ページがリ
フレッシュ周期内にプロセッサからのアクセスを受けて
いるとき、そのページに対するリフレッシュサイクルを
停止するリフレッシュサイクル発生回路とを備えたこと
を特徴とする。

【００１６】

【作用】本発明のＤＲＡＭリフレッシュ装置において
は、ＤＲＡＭの各ページごとに１ビットの情報を記憶す
るＳＲＡＭ等の不揮発性メモリを設ける。第１の発明で
は、プロセッサによりＤＲＡＭにデータがライトされた
場合にそのライトされたページに対応したＳＲＡＭのビ
ットを有効とする。そして、リフレッシュ時はＳＲＡＭ
の該当するビットをリードし、そのビットが有効な場合
のみリフレッシュを行なう。第２の発明では、プロセッ
サによりＤＲＡＭがアクセスされた場合にそのアクセス
されたページに対応したＳＲＡＭのビットに次のリフレ
ッシュ周期ではリフレッシュが不要である旨を記憶す
る。そして、次のリフレッシュ時はＳＲＡＭの該当する
ビットをリードし、そのビットにリフレッシュが不要の
旨が示されているときは、リフレッシュを抑制する。こ
のとき、その次のリフレッシュ時はリフレッシュが必要
となるので、そのページに対応したＳＲＡＭのビットに
リフレッシュが必要である旨を記憶する。

【００１７】

【実施例】以下、本発明の実施例を図面を参照して詳細
に説明する。図８は、本発明によるメモリシステム構成
図である。図８において、プロセッサ８１は、ＤＲＡＭ
８６をアクセスする。また、リフレッシュサイクル発生
回路８２は、ＤＲＡＭ８６に対し、リフレッシュを行な
う。調停回路８３は、プロセッサ８１及びリフレッシュ
サイクル発生回路８２からＤＲＡＭ８６へのアクセス要
求を調停する。アドレス選択回路８４は、調停回路８３
からの指示によりプロセッサ８１及びリフレッシュサイ
クル発生回路８２のアドレスを切り替えてＤＲＡＭ８６
に与える。ＤＲＡＭタイミング制御回路８５は、ＤＲＡ
Ｍ８６の制御信号を操作する。

【００１８】次に、図８のブロック図内の信号を説明す
る。プロセッサアクセス要求信号ａは、プロセッサ８１
からＤＲＡＭ８６に対するアクセス要求を示す。リフレ
ッシュ要求信号ｂは、リフレッシュサイクル発生回路８
２からＤＲＡＭ８６に対するアクセス要求を示す。リフ
レッシュ応答信号ｃは、リフレッシュ要求信号ｂに対す
る調停回路８３からの応答を示す。サイクル選択信号ｄ
は、調停回路８３からアドレス選択回路８４及びＤＲＡ
Ｍタイミング制御回路８５に与えられ、プロセッササイ
クルかリフレッシュサイクルかを選択する信号である。
ＤＲＡＭ制御信号ｅは、ＤＲＡＭタイミングを制御する
ための信号である。プロセッサアドレスｆは、プロセッ
サ８１からＤＲＡＭ８６に向けて出力されるアクセスア
ドレス信号である。リフレッシュアドレスｇは、リフレ
ッシュサイクル発生回路８２からＤＲＡＭ８６に向けて
出力されるリフレッシュアドレス信号である。メモリア
ドレスｈは、プロセッサアドレスｆ又はリフレッシュア
ドレスｇから選択されるメモリアドレス信号である。デ
ータｉは、プロセッサ８１からのライトアクセス時にプ
ロセッサ８１からＤＲＡＭ８６に転送され、リードアク
セス時にＤＲＡＭ８６からプロセッサ８１に転送される
データである。ライト／リード信号ｊは、プロセッサ８
１からのアクセスの種類がライトかリードかを示す信号
である。レディ信号ｋは、プロセッサ８１からのアクセ
ス時のサイクルの終結を示す。

【００１９】また、被ライト判定信号ｌは、リフレッシ
ュサイクル発生回路８２がリフレッシュしようとするペ
ージが、プロセッサ８１によりライトされたページであ
るかどうかを被ライトページ判定回路８７により判定し
て出力される信号である。被アクセス判定信号ｍは、リ
フレッシュサイクル発生回路８２がリフレッシュしよう
とするページについて、一定時間のリフレッシュ周期内
にプロセッサ８１からのアクセスがあったかどうかを被
アクセスページ判定回路８８により判定して出力される
信号である。個別データクリア信号ｎは、被ライトペー
ジ判定回路８７に記憶されたページごとの情報をクリア
する信号である。リフレッシュ予告信号ｏは、被ライト
ページ判定回路８７及び被アクセスページ判定回路８８
にリフレッシュの予告を行なう信号である。

【００２０】被ライトページ判定回路８７は、次にリフ
レッシュされる予定のページが保持すべきデータを格納
しているかどうかを判定する。また、被アクセスページ
判定回路８８は、次にリフレッシュされる予定のページ
がリフレッシュの前のリフレッシュ周期内にプロセッサ
８１からのアクセスを受けたかどうかを判定する。これ
らの被ライトページ判定回路８７及び被アクセスページ
判定回路８８は、図８に示すように、双方を設けるよう
にする場合に限らず、いずれか一方を設けるようにして
も差し支えない。即ち、図８において、本発明の要部
は、被ライトページ判定回路８７と、被アクセスページ
判定回路８８の２か所存在する。

【００２１】図１は、本発明のＤＲＡＭリフレッシュ装
置の要部の一実施例の回路図である。図１は、被ライト
ページ判定回路８７の詳細な構成を示す。図１に示すよ
うに、被ライトページ判定回路８７は、アドレスセレク
タ１、ＳＲＡＭ２等から成る。アドレスセレクタ１は、
プロセッサアドレスｆと次リフレッシュアドレスｇを切
換える。ＳＲＡＭ２は、ＤＲＡＭ８６のページごとに当
該ページ内にデータが存在するか否かを示す被ライト情
報を記憶する。このＳＲＡＭ２は、フリップフロップ等
により情報を記憶する不揮発性メモリである。図８に示
すプロセッサ８１からのデータのライト時には、アドレ
スセレクタ１がＳＲＡＭ２にプロセッサアドレスｆを与
えて、対応するアドレスに有効ビット“１”を書き込
む。一方、リフレッシュ時には、次リフレッシュアドレ
スｇをＳＲＡＭ２に与え、対応するアドレスのリードデ
ータを被ライト判定信号ｌとして出力する。

【００２２】内部のＳＲＡＭ２は、個別データクリア信
号ｎによって、任意のアドレスのビットを個別にクリア
することができる。この機能により、ＤＲＡＭ８６のラ
イト／リードチェック等によって、その後には不要にな
ると判定されるデータがライトされたページのビットを
無効とする。一方、リフレッシュサイクル発生回路８２
は、被ライトページ判定回路８７及び被アクセスページ
判定回路８８にリフレッシュ予告信号ｏを送信する。ま
た、被ライトページ判定回路８７は、リフレッシュサイ
クル発生回路８２に被ライト判定信号ｌを送信する。そ
して、被アクセスページ判定回路８８は、リフレッシュ
サイクル発生回路８２に被アクセス判定信号ｍを送信す
る。

【００２３】図９は、リフレッシュサイクル発生回路の
構成を示す回路図である。図９のリフレッシュサイクル
発生回路は、図３のリフレッシュサイクル発生回路にリ
フレッシュ予告信号ｏを出力する機能と、被ライト判定
信号ｌ又は被アクセス判定信号ｍによってリフレッシュ
要求信号ｂを抑制する機能を追加したものである。即
ち、図９において、リフレッシュタイマ９１、リフレッ
シュアドレスカウンタ９２、リフレッシュ要求ラッチ９
３は、図３の３１、３２、３３と同様のものであり、リ
フレッシュタイマ９１はリフレッシュ要求セット信号ｓ
をリフレッシュ予告信号ｏとして出力する。また、被ラ
イト判定信号ｌ又は被アクセス判定信号ｍによってリフ
レッシュ要求信号を抑制するため、アンド回路９４、第
１遅延回路９５、アンド回路９６、第２遅延回路９７、
オア回路９８、ナンド回路９９を備えている。被ライト
判定信号ｌ及び被アクセス判定信号ｍは、ナンド回路９
９に入力される。これらの信号は、ロウアクティブであ
り、リフレッシュが不要であると判定される場合にロウ
レベルとなる。従って、いずれかの信号によりリフレッ
シュが不要であるとされるときは、ナンド回路９９の出
力はハイレベルとなり、オア回路９８の出力がハイレベ
ルに維持される。一方、いずれの信号によってもリフレ
ッシュが不要であるとされないときは、ナンド回路９９
の出力はロウレベルとなり、リフレッシュ要求ラッチ９
３の出力が第２遅延回路９７及びオア回路９８を介して
リフレッシュ要求信号ｂ（ロウアクティブ）として出力
される。

【００２４】他方、オア回路９８によりリフレッシュ要
求信号ｂの出力が阻止されるときはリフレッシュが抑制
されるので、リフレッシュ応答信号ｃが戻ってこない。
このため、これに代わる信号をアンド回路９６により出
力する。即ち、ナンド回路９９の出力がハイレベルとな
るときは、リフレッシュ要求ラッチ９３の出力が第１遅
延回路９５及びアンド回路９６を介してリフレッシュ応
答信号ｃの代わりの信号（ロウアクティブ）として出力
される。この信号は、アンド回路９４を介してリフレッ
シュタイマ９１及びリフレッシュアドレスカウンタ９２
に入力される。この結果、リフレッシュを行なわなかっ
たときも、リフレッシュタイマ９１のクリア及びリフレ
ッシュアドレスカウンタ９２のインクリメントが行なわ
れる。一方、被アクセスページ判定回路８８は、次にリ
フレッシュされる予定のページが一定時間内にアクセス
されたかどうかを判定する。この部分も、本発明の要部
である。

【００２５】図１０は、本発明のＤＲＡＭリフレッシュ
装置の要部の他の実施例の回路図である。図１０は、被
アクセスページ判定回路８８の構成を示す。図１０に示
すように、被アクセスページ判定回路８８は、アドレス
セレクタ１１、ＳＲＡＭ１２等から成る。アドレスセレ
クタ１１は、プロセッサアドレスｆと次リフレッシュア
ドレスｇを切り替える。ＳＲＡＭ１２は、被アクセス情
報を保持する。図８に示すプロセッサ８１からのライト
時にはライト／リード信号ｊの入力によりアドレスセレ
クタ１１がＳＲＡＭ１２にプロセッサアドレスｆを与え
る。また、ライト／リード信号ｊがオア回路１３を介し
てＳＲＡＭ１２のライトイネーブル端子に入力される。
これにより、ＳＲＡＭ１２上のプロセッサアドレスｆの
上位アドレスに対応するアドレスに有効ビットをライト
する。これにより、この有効ビットに対応するＤＲＡＭ
２６上のページにアクセスがあったことが記憶される。

【００２６】一方、リフレッシュ時にはリフレッシュ予
告信号ｏの入力によりアドレスセレクタ１１が次リフレ
ッシュアドレスｇをＳＲＡＭ１２に与える。また、リフ
レッシュ予告信号ｏがＳＲＡＭ１２のアウトイネーブル
端子に入力される。これにより、リフレッシュアドレス
ｇに対応するアドレスのビットがＳＲＡＭ１２からリー
ドされる。そして、そのビットが有効ビットである場合
は、被アクセス判定信号ｍ（ロウアクティブ）をロウレ
ベルとして出力する。その後、第３遅延回路１４により
遅延されたリフレッシュ予告信号ｏがオア回路１３を介
してＳＲＡＭ１２のライトイネーブル端子に入力される
とともに、ナット回路１６を介してＳＲＡＭ１２のデー
タ入力端子に入力される。これにより、リフレッシュア
ドレスｇに対応したＳＲＡＭ１２のアドレスに無効ビッ
トがライトされる。従って、次回に当該ページについて
リフレッシュ予告信号ｏがＳＲＡＭ１２のアウトイネー
ブル端子に入力されるときは、被アクセス判定信号ｍは
ハイレベルとして出力される。即ち、次のリフレッシュ
周期内に新たに当該ページにプロセッサ８１からのアク
セスがない限り、リフレッシュが行なわれる。

【００２７】図１１は、ＤＲＡＭの使用状況の説明図で
ある。図１１に示すように、ＤＲＡＭ８６の各ページの
うちプロセッサ８１がデータをライトしているページ
は、斜線に示すように一部分である。従って、このよう
な部分のみリフレッシュが必要となる。また、このよう
な部分も、プロセッサ８１がデータをライトした直後の
リフレッシュ周期内においてはリフレッシュが不要とな
る。次に、上述した装置の動作を説明する。プロセッサ
アクセス時の動作は、前述した従来の場合と同様であ
る。ただし、リフレッシュは毎回行なわれるのではない
ため、リフレッシュとプロセッサアクセスとの競合は少
なくなる。

【００２８】リフレッシュが抑制されない場合の動作は
以下のようになる。リフレッシュサイクル発生回路８２
は、被ライトページ判定回路８７及び被アクセスページ
判定回路８８に対してリフレッシュ予告信号ｏを出力す
る。そして、そこから返ってきた被ライト判定信号ｌ及
び被アクセス判定信号ｍがリフレッシュが必要であるこ
と示している場合には、前述した従来と同様のリフレッ
シュ動作を行なう。このリフレッシュ動作は、プロセッ
サアクセスと競合した場合にはそれより優先されること
は前述した通りである。

【００２９】図１２は、本発明でのリフレッシュ動作タ
イミングを説明するタイムチャートである。図１２
（ａ）に示すように、リフレッシュ要求セット信号ｓ
は、図１２（ｂ）に示すように、リフレッシュ予告信号
ｏとして出力される。このリフレッシュ予告信号ｏによ
り、図１２（ｆ）に示すように、被ライトページ判定回
路８７及び被アクセスページ判定回路８８でハイレベル
の被ライト／アクセス判定信号ｌ，ｍが出力される。こ
の結果、図１２（ｃ）に示すように、リフレッシュ要求
信号ｂがロウアクティブとされる。リフレッシュが終了
すると、図１２（ｄ）に示すように、リフレッシュ応答
信号ｃが出力され、これにより、リフレッシュ要求信号
ｂがハイレベルに戻される。これとともに、図１２
（ｅ）に示すように、リフレッシュアドレスｇがインク
リメントされる。

【００３０】次に、データがライトされていないページ
に対するリフレッシュ抑制動作について説明する。この
場合、リフレッシュサイクル発生回路８２がリフレッシ
ュ予告信号ｏを発生すると、被ライトページ判定回路８
７がリフレッシュサイクル発生回路８２が出力している
次リフレッシュアドレスｇからそれに対応するページの
被ライト判定信号ｌを発生する。被ライト判定信号ｌが
無効であれば、そのページには保持すべきデータがない
ので、リフレッシュサイクル発生回路８２はリフレッシ
ュ要求信号ｂを出さずに、リフレッシュアドレスカウン
タ９２をインクリメントし、リフレッシュタイマ９１を
リセットして、次のリフレッシュタイミングまで待ち状
態に入る。

【００３１】次に、リフレッシュ周期内、即ち前回のリ
フレッシュから今回のリフレッシュまでの間にプロセッ
サがアクセスしていたページに対するリフレッシュ抑制
動作について説明する。この場合、リフレッシュサイク
ル発生回路８２がリフレッシュ予告信号ｏを発生する
と、被アクセスページ判定回路８８がリフレッシュサイ
クル発生回路８２が出力している次リフレッシュアドレ
スｇからそれに対応するページの被アクセス判定信号ｍ
を発生する。被アクセス判定信号ｍによりリフレッシュ
周期内にアクセスがあったときは、リフレッシュが不要
であるので、リフレッシュサイクル発生回路８２はリフ
レッシュ要求信号ｂを出さずに、リフレッシュアドレス
カウンタ９２をインクリメントし、リフレッシュタイマ
９１をリセットして、次のリフレッシュタイミングまで
待ち状態に入る。また、被アクセスページ判定回路８８
は、リフレッシュアドレスｇがインクリメントされる前
に、そのアドレスに対応するＳＲＡＭ１２内のビットを
無効とする。

【００３２】図１３は、リフレッシュ抑制時の動作タイ
ミングを説明するタイムチャートである。図１３（ａ）
に示すように、リフレッシュ要求セット信号ｓは、図１
３（ｂ）に示すように、リフレッシュ予告信号ｏとして
出力される。このリフレッシュ予告信号ｏにより、図１
３（ｆ）に示すように、被ライトページ判定回路８７及
び被アクセスページ判定回路８８でロウレベルの被ライ
ト／アクセス判定信号ｌ，ｍが出力される。この結果、
図１３（ｃ）に示すように、リフレッシュ要求信号ｂが
ロウアクティブとされる。このため、リフレッシュは行
なわれず、図１３（ｄ）に示すように、リフレッシュ応
答信号ｃがハイレベルに維持される。これとともに、図
１３（ｅ）に示すように、前述したリフレッシュ応答信
号ｃの代わりの信号によりリフレッシュアドレスｇがイ
ンクリメントされる。

【００３３】次に、上述のようにしてリフレッシュ動作
を抑制した場合のシステムの性能向上率について説明す
る。図１４は、性能向上率の説明図である。図１４
（ａ）に示すように、従来は一定のリフレッシュ周期ご
とにリフレッシュが行なわれる。図において、斜線部は
リフレッシュサイクル時間を示す。一方、本発明では、
図１４（ｂ）に示すように、ライトされていないページ
及びリフレッシュ周期内にプロセッサ８１がアクセスし
たページのリフレッシュが抑制される。従って、リフレ
ッシュサイクルが一定時間のリフレッシュ周期内に発生
しない場合もある。図１４（ａ）に示す従来の場合にプ
ロセッサアクセスがリフレッシュと競合する確率をｒ０
とし、図１４（ｂ）に示す本発明の場合にプロセッサ８
１がリフレッシュと競合する確率をｒ１とすると、ｒ１
＜ｒ０となる。ここに、ｒ０は、次式により表わされ
る。ｒ０＝Ｔｒ／Ｔｃここに、Ｔｒは、リフレッシュサイクル時間である。ま
た、Ｔｃは、リフレッシュ周期である。また、ｒ１は、
次式により表わされる。ｒ１＝（Ｔｒ／Ｔｃ）×（１−ｒ２−ｒ３）ここに、ｒ２は、被ライトページによりリフレッシュが
抑制される確率である。また、ｒ３は、被アクセスペー
ジによりリフレッシュが抑制される確率である。

【００３４】以上により、従来のシステムの平均サイク
ルタイムＴｃは、次式により表わされる。Ｔｃ＝（１−ｒ０）×ｔｃ＋ｒ０×ｔｒここに、ｔｃは、リフレッシュが競合しなかった場合に
プロセッサがメモリアクセスに要する時間、即ちプロセ
ッサのサイクル時間である。また、ｔｒは、リフレッシ
ュが競合した場合にプロセッサがメモリアクセスに要す
る時間である。一方、本発明によるシステムの平均サイ
クルタイムＴｃ′は、次式により表わされる。Ｔｃ′＝
（１−ｒ１）×ｔｃ＋ｒ１×ｔｒ従って、システムの性能向上率は、次式により表わされ
る。Ｔｃ／Ｔｃ′

【００３５】尚、上述した実施例においては、図８に示
すようにシステムに被ライトページ判定回路８７、被ア
クセスページ判定回路８８の両方を備えた場合について
説明したが、本発明はこれに限定されることなく、これ
らのいずれか一方のみを備えるようにしてもよい。

【００３６】

【発明の効果】以上説明したように、本発明のＤＲＡＭ
リフレッシュ装置によれば、ＤＲＡＭの使用状況に応じ
て必要最小限のリフレッシュのみを行なうようにしたの
で、プロセッサからＤＲＡＭへのアクセスがＤＲＡＭに
対するリフレッシュ動作と競合する確率を減少させるこ
とができ、これにより、プロセッサからＤＲＡＭへのア
クセス時間を短縮してシステムの性能を向上させること
ができる。即ち、第１発明によりプロセッサからのデー
タがライトされていないためにリフレッシュされる必要
のない場合のリフレッシュを抑制することができる。ま
た、第２発明によりプロセッサアクセスを受けたために
リフレッシュされる必要のない場合のリフレッシュを抑
制することができる。

【図面の簡単な説明】

【図１】本発明のＤＲＡＭリフレッシュ装置の要部の一
実施例のブロック図である。

【図２】従来方式の構成図である。

【図３】リフレッシュサイクル発生回路の構成図であ
る。

【図４】プロセッサアクセスタイミングを説明するタイ
ムチャートである。

【図５】リフレッシュタイミングを説明するタイムチャ
ートである。

【図６】ＤＲＡＭの構成図である。

【図７】競合動作タイミングを説明するタイムチャート
である。

【図８】本発明によるメモリシステムの構成図である。

【図９】リフレッシュサイクル発生回路の構成図であ
る。

【図１０】本発明のＤＲＡＭリフレッシュ装置の要部の
他の実施例のブロック図である。

【図１１】ＤＲＡＭの使用状況の説明図である。

【図１２】本発明でのリフレッシュ動作タイミングを説
明するタイムチャートである。

【図１３】本発明でのリフレッシュ抑制時の動作タイミ
ングを説明するタイムチャートである。

【図１４】性能向上率の説明図である。

【符号の説明】

１、１１アドレスセレクタ２、１２ＳＲＡＭ８１プロセッサ８２リフレッシュサイクル発生回路８３調停回路８６ＤＲＡＭ８７被ライトページ判定回路８８被アクセスページ判定回路

Claims

【特許請求の範囲】

【請求項１】ＤＲＡＭにより構成される主記憶装置を
備えた情報処理装置において、ＤＲＡＭの各ページごとに、そのページに保持すべきデ
ータが格納されているか否かを判定するための情報を記
憶し、その判定を行なう被アクセスページ判定回路と、当該被アクセスページ判定回路の判定結果に応じて前記
ページに保持すべきデータが格納されているとき、その
ページに対するリフレッシュサイクルを停止するリフレ
ッシュサイクル発生回路とを備えたことを特徴とするＤ
ＲＡＭリフレッシュ装置。
【請求項２】ＤＲＡＭにより構成される主記憶装置を
備えた情報処理装置において、ＤＲＡＭの各ページごとに、そのページがリフレッシュ
周期内にプロセッサからのアクセスを受けたか否かを判
定するための情報を記憶し、判定する被ライトページ判
定回路と、当該被ライトページ判定回路の判定結果に応じて前記ペ
ージがリフレッシュ周期内にプロセッサからのアクセス
を受けているとき、そのページに対するリフレッシュサ
イクルを停止するリフレッシュサイクル発生回路とを備
えたことを特徴とするＤＲＡＭリフレッシュ装置。