JPH06267278A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH06267278A JPH06267278A JP5051885A JP5188593A JPH06267278A JP H06267278 A JPH06267278 A JP H06267278A JP 5051885 A JP5051885 A JP 5051885A JP 5188593 A JP5188593 A JP 5188593A JP H06267278 A JPH06267278 A JP H06267278A
- Authority
- JP
- Japan
- Prior art keywords
- memory cell
- data
- signal
- word line
- transfer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】
【目的】 半導体記憶装置への書き込みデータを記憶手
段に書き込む前に、すでに格納されている記憶手段のデ
ータを同じ記憶手段内部に保持しておき、書き込みの行
なわれた記憶手段に対して再び読み出しの要求がある場
合、同一の記憶手段内に保持されたデータを取り出す。 【構成】 記憶手段内に第１のワード線信号１ＷＬで制
御される第１のメモリセルと、第２のワード線信号２Ｗ
Ｌで制御される第２のメモリセルと、転送制御信号ＴＥ
で制御される転送手段とを有し、第１のメモリセルから
前記転送手段を介して第２のメモリセルにデータ転送を
行なう。第１のワード線信号１ＷＬおよび第２のワード
線信号２ＷＬと、転送制御信号ＴＥを生成するセル制御
手段２０２とを備えることにより、記憶手段内のデータ
の書き込みおよび読み出しそしてデータの転送を制御す
る。
段に書き込む前に、すでに格納されている記憶手段のデ
ータを同じ記憶手段内部に保持しておき、書き込みの行
なわれた記憶手段に対して再び読み出しの要求がある場
合、同一の記憶手段内に保持されたデータを取り出す。 【構成】 記憶手段内に第１のワード線信号１ＷＬで制
御される第１のメモリセルと、第２のワード線信号２Ｗ
Ｌで制御される第２のメモリセルと、転送制御信号ＴＥ
で制御される転送手段とを有し、第１のメモリセルから
前記転送手段を介して第２のメモリセルにデータ転送を
行なう。第１のワード線信号１ＷＬおよび第２のワード
線信号２ＷＬと、転送制御信号ＴＥを生成するセル制御
手段２０２とを備えることにより、記憶手段内のデータ
の書き込みおよび読み出しそしてデータの転送を制御す
る。
Description
【０００１】
【産業上の利用分野】本発明は、コンピュータシステム
において、読み出しおよび書き込みの高速化を図る半導
体記憶装置に関するものである。
において、読み出しおよび書き込みの高速化を図る半導
体記憶装置に関するものである。
【０００２】
【従来の技術】近年、半導体記憶装置は、電気、通信、
情報など様々な産業分野で使用されている電子機器、コ
ンピュータシステム等においてデータを記憶する手段と
して使用される。以下図面を参照しながら、上記した従
来の半導体記憶装置について説明する。
情報など様々な産業分野で使用されている電子機器、コ
ンピュータシステム等においてデータを記憶する手段と
して使用される。以下図面を参照しながら、上記した従
来の半導体記憶装置について説明する。
【０００３】図５は従来の半導体記憶装置の記憶手段の
回路図を示す。１０はデータを記憶する記憶手段、１
１、１２はワード線ＷＬ０の信号によりそれぞれビット
線Ｂ０およびＢ０の反転に対応するビット線ＸＢ０と記
憶手段１０の間でデータの転送を行なうためのＮチャネ
ルトランジスタである。以上のように構成された記憶手
段を半導体記憶装置の基本単位とする。
回路図を示す。１０はデータを記憶する記憶手段、１
１、１２はワード線ＷＬ０の信号によりそれぞれビット
線Ｂ０およびＢ０の反転に対応するビット線ＸＢ０と記
憶手段１０の間でデータの転送を行なうためのＮチャネ
ルトランジスタである。以上のように構成された記憶手
段を半導体記憶装置の基本単位とする。
【０００４】図６は従来の半導体記憶装置の構成図を示
す。例えば、「ＣＭＯＳ ＶＬＳＩ設計の原理」富沢孝
監訳の３０６〜３１２ページで従来の回路構成の一例を
参照することができる。２０は前記記憶手段を基本単位
とし、これを２次元に拡張したメモリセルアレイであ
り、ＭＣは記憶手段を示す。ここでは説明を簡単化する
ために行数×列数が３×３であり１ワードが３ビットの
構成と仮定する。２１は行アドレスＡＤＤＲをデコード
しワード線ＷＬ０、ＷＬ１、ＷＬ２の信号を生成する行
デコーダである。２２は書き込みイネーブル信号ＷＥに
より読み出しおよび書き込みのデータＤＡＴＡを転送制
御するための読み出し／書き込み手段である。記憶手段
ＭＣに対し、データの読み出しまたは書き込みを行うた
めに各記憶手段ＭＣに対応するビット線をＢ０， ＸＢ
０， Ｂ１， ＸＢ１， Ｂ２， ＸＢ２で示す。以上のよ
うに構成された半導体記憶装置について、以下その動作
について説明する。
す。例えば、「ＣＭＯＳ ＶＬＳＩ設計の原理」富沢孝
監訳の３０６〜３１２ページで従来の回路構成の一例を
参照することができる。２０は前記記憶手段を基本単位
とし、これを２次元に拡張したメモリセルアレイであ
り、ＭＣは記憶手段を示す。ここでは説明を簡単化する
ために行数×列数が３×３であり１ワードが３ビットの
構成と仮定する。２１は行アドレスＡＤＤＲをデコード
しワード線ＷＬ０、ＷＬ１、ＷＬ２の信号を生成する行
デコーダである。２２は書き込みイネーブル信号ＷＥに
より読み出しおよび書き込みのデータＤＡＴＡを転送制
御するための読み出し／書き込み手段である。記憶手段
ＭＣに対し、データの読み出しまたは書き込みを行うた
めに各記憶手段ＭＣに対応するビット線をＢ０， ＸＢ
０， Ｂ１， ＸＢ１， Ｂ２， ＸＢ２で示す。以上のよ
うに構成された半導体記憶装置について、以下その動作
について説明する。
【０００５】書き込みイネーブル信号ＷＥが”ＨＩＧ
Ｈ”の場合を書き込み、”ＬＯＷ”の場合を読み出しと
定義する。今、行アドレスＡＤＤＲを行デコーダにより
デコードしワード線ＷＬ０が活性化されたとする。書き
込みイネーブル信号ＷＥが”ＬＯＷ”で読み出し動作が
行われる場合は、ワード線ＷＬ０に接続される記憶手段
ＭＣに記憶されている１ワードのデータをビット線Ｂ
０， ＸＢ０， Ｂ１， ＸＢ１， Ｂ２， ＸＢ２に読み
出し、読み出し／書き込み手段２２により駆動しデータ
ＤＡＴＡを読み出す。一方、書き込みイネーブル信号Ｗ
Ｅが”ＨＩＧＨ”で書き込み動作が行われる場合は、１
ワードの書き込みデータＤＡＴＡを読み出し／書き込み
手段２２により駆動し、ビット線Ｂ０， ＸＢ０， Ｂ
１， ＸＢ１，Ｂ２， ＸＢ２を介して記憶手段ＭＣに書
き込む。
Ｈ”の場合を書き込み、”ＬＯＷ”の場合を読み出しと
定義する。今、行アドレスＡＤＤＲを行デコーダにより
デコードしワード線ＷＬ０が活性化されたとする。書き
込みイネーブル信号ＷＥが”ＬＯＷ”で読み出し動作が
行われる場合は、ワード線ＷＬ０に接続される記憶手段
ＭＣに記憶されている１ワードのデータをビット線Ｂ
０， ＸＢ０， Ｂ１， ＸＢ１， Ｂ２， ＸＢ２に読み
出し、読み出し／書き込み手段２２により駆動しデータ
ＤＡＴＡを読み出す。一方、書き込みイネーブル信号Ｗ
Ｅが”ＨＩＧＨ”で書き込み動作が行われる場合は、１
ワードの書き込みデータＤＡＴＡを読み出し／書き込み
手段２２により駆動し、ビット線Ｂ０， ＸＢ０， Ｂ
１， ＸＢ１，Ｂ２， ＸＢ２を介して記憶手段ＭＣに書
き込む。
【０００６】
【発明が解決しようとする課題】しかしながら上記のよ
うな構成では、記憶手段に新しい書き込みデータを書き
込む場合、すでに記憶手段に格納されていたデータは更
新され書き換えられる。従って、書き込む前のデータが
必要な場合には、再度そのデータを生成するための処理
時間を必要とするという問題点を有していた。
うな構成では、記憶手段に新しい書き込みデータを書き
込む場合、すでに記憶手段に格納されていたデータは更
新され書き換えられる。従って、書き込む前のデータが
必要な場合には、再度そのデータを生成するための処理
時間を必要とするという問題点を有していた。
【０００７】本発明は上記問題点に鑑み、半導体記憶装
置への書き込みデータを記憶手段に書き込む前に、すで
に格納されている記憶手段のデータを同じ記憶手段内部
に保持しておき、そのデータを再び読み出すことができ
る半導体記憶装置を提供するものである。
置への書き込みデータを記憶手段に書き込む前に、すで
に格納されている記憶手段のデータを同じ記憶手段内部
に保持しておき、そのデータを再び読み出すことができ
る半導体記憶装置を提供するものである。
【０００８】
【課題を解決するための手段】上記課題を解決するため
に本発明の半導体記憶装置は、第１のワード線信号で制
御される第１のメモリセルと、第２のワード線信号で制
御される第２のメモリセルと、第１のメモリセルおよび
第２のメモリセルに接続されるビット線と、転送制御信
号で制御される転送手段とを有し、第１のメモリセルか
ら前記転送手段を介して第２のメモリセルにデータ転送
を行なう記憶手段と、半導体記憶装置に要求される読み
出しまたは書き込みに対応するデータのアドレスを入力
とする行デコーダと、前記行デコーダの出力信号と、前
記第１のワード線信号を活性化させるための第１のイネ
ーブル信号と、前記第２のワード線信号を活性化させる
ための第２のイネーブル信号と、前記転送制御信号を活
性化させるための転送イネーブル信号を入力とし、前記
第１のワード線信号および前記第２のワード線信号と、
前記転送制御信号を生成するセル制御手段と、前記記憶
手段を２次元に拡張し構成したメモリセルアレイと、前
記記憶手段内部の第１のメモリセルおよび第２のメモリ
セルに対し、前記ビット線を介して読み出しまたは書き
込みを行なうための読み出し／書き込み手段とを備え、
半導体記憶装置への書き込みデータを前記第１のメモリ
セルに書き込む前に、前記第１のメモリセルのデータを
前記第２のメモリセルに転送し保持しておくことによ
り、前記書き込みデータで更新される前のデータを前記
第２のメモリセルから読み出すことを特徴とする。
に本発明の半導体記憶装置は、第１のワード線信号で制
御される第１のメモリセルと、第２のワード線信号で制
御される第２のメモリセルと、第１のメモリセルおよび
第２のメモリセルに接続されるビット線と、転送制御信
号で制御される転送手段とを有し、第１のメモリセルか
ら前記転送手段を介して第２のメモリセルにデータ転送
を行なう記憶手段と、半導体記憶装置に要求される読み
出しまたは書き込みに対応するデータのアドレスを入力
とする行デコーダと、前記行デコーダの出力信号と、前
記第１のワード線信号を活性化させるための第１のイネ
ーブル信号と、前記第２のワード線信号を活性化させる
ための第２のイネーブル信号と、前記転送制御信号を活
性化させるための転送イネーブル信号を入力とし、前記
第１のワード線信号および前記第２のワード線信号と、
前記転送制御信号を生成するセル制御手段と、前記記憶
手段を２次元に拡張し構成したメモリセルアレイと、前
記記憶手段内部の第１のメモリセルおよび第２のメモリ
セルに対し、前記ビット線を介して読み出しまたは書き
込みを行なうための読み出し／書き込み手段とを備え、
半導体記憶装置への書き込みデータを前記第１のメモリ
セルに書き込む前に、前記第１のメモリセルのデータを
前記第２のメモリセルに転送し保持しておくことによ
り、前記書き込みデータで更新される前のデータを前記
第２のメモリセルから読み出すことを特徴とする。
【０００９】
【作用】本発明は上記した構成によって、半導体記憶装
置への書き込みデータを記憶手段に書き込む前に、すで
に格納されている記憶手段のデータを同じ記憶手段内部
に保持しておき、そのデータを再び読み出すことができ
る。
置への書き込みデータを記憶手段に書き込む前に、すで
に格納されている記憶手段のデータを同じ記憶手段内部
に保持しておき、そのデータを再び読み出すことができ
る。
【００１０】
【実施例】以下本発明の一実施例の半導体記憶装置につ
いて、図面を参照しながら説明する。
いて、図面を参照しながら説明する。
【００１１】図１は半導体記憶装置の構成図を示す。２
００は記憶手段ＭＣを構成要素とし２次元に構成したメ
モリセルアレイである。この記憶手段ＭＣは２つのデー
タを記憶するために第１のメモリセルと第２のメモリセ
ルを有するが、その回路構成については後述する。ここ
では説明を簡単化するために行数×列数が３×３、従っ
て１ワードが３ビットの構成と仮定する。２０１は命令
制御装置から半導体記憶装置に要求されるロード命令ま
たはストア命令に対応するロードデータまたはストアデ
ータの実効アドレスＡＤＤＲを入力とし 、ワード線信
号ＷＬ０、ＷＬ１、ＷＬ２を生成する行デコーダであ
る。２０２は行デコーダ２０１が出力するワード線信号
と、命令制御装置が出力する複数のワード線イネーブル
信号ＤＥ１， ＤＥ２， ＤＥ３と転送イネーブル信号Ｔ
Ｅを入力とし、記憶手段ＭＣの動作を制御するための信
号を生成するセル制御手段である。２０３はメモリセル
アレイ２００の各ワードに対応する記憶手段ＭＣのビッ
ト線Ｂ０， ＸＢ０， Ｂ１，ＸＢ１， Ｂ２， ＸＢ２を
介し、書き込みイネーブル信号ＷＥにより読み出しまた
は書き込みに対応するデータＤＡＴＡを転送制御する読
み出し／書き込み手段である。
００は記憶手段ＭＣを構成要素とし２次元に構成したメ
モリセルアレイである。この記憶手段ＭＣは２つのデー
タを記憶するために第１のメモリセルと第２のメモリセ
ルを有するが、その回路構成については後述する。ここ
では説明を簡単化するために行数×列数が３×３、従っ
て１ワードが３ビットの構成と仮定する。２０１は命令
制御装置から半導体記憶装置に要求されるロード命令ま
たはストア命令に対応するロードデータまたはストアデ
ータの実効アドレスＡＤＤＲを入力とし 、ワード線信
号ＷＬ０、ＷＬ１、ＷＬ２を生成する行デコーダであ
る。２０２は行デコーダ２０１が出力するワード線信号
と、命令制御装置が出力する複数のワード線イネーブル
信号ＤＥ１， ＤＥ２， ＤＥ３と転送イネーブル信号Ｔ
Ｅを入力とし、記憶手段ＭＣの動作を制御するための信
号を生成するセル制御手段である。２０３はメモリセル
アレイ２００の各ワードに対応する記憶手段ＭＣのビッ
ト線Ｂ０， ＸＢ０， Ｂ１，ＸＢ１， Ｂ２， ＸＢ２を
介し、書き込みイネーブル信号ＷＥにより読み出しまた
は書き込みに対応するデータＤＡＴＡを転送制御する読
み出し／書き込み手段である。
【００１２】図２はメモリセルアレイ２００の第１ワー
ドの１ビットに対応する記憶手段ＭＣの回路図を示す。
１００は第１のワード線信号１ＷＬ０で制御される第１
のメモリセル、１０６は第１のメモリセル１００のデー
タを保持するための第２のワード線信号２ＷＬ０で制御
される第２のメモリセルである。１０３は、第１のメモ
リセル１００のデータを第２のメモリセル１０６に転送
するための転送制御信号ＴＥ０で制御される転送手段、
１０４、１０５は転送手段１０３を構成するＮチャネル
トランジスタである。１０１、１０２はワード線１ＷＬ
０の信号によりビット線Ｂ０およびＢ０の反転に対応す
るビット線ＸＢ０と第１のメモリセル１００の間でデー
タの転送を行なうＮチャネルトランジスタである。同様
に、１０７、１０８はワード線２ＷＬ０の信号により第
２のメモリセル１０６のデータをビット線Ｂ０， ＸＢ
０に転送するためのＮチャネルトランジスタである。
ドの１ビットに対応する記憶手段ＭＣの回路図を示す。
１００は第１のワード線信号１ＷＬ０で制御される第１
のメモリセル、１０６は第１のメモリセル１００のデー
タを保持するための第２のワード線信号２ＷＬ０で制御
される第２のメモリセルである。１０３は、第１のメモ
リセル１００のデータを第２のメモリセル１０６に転送
するための転送制御信号ＴＥ０で制御される転送手段、
１０４、１０５は転送手段１０３を構成するＮチャネル
トランジスタである。１０１、１０２はワード線１ＷＬ
０の信号によりビット線Ｂ０およびＢ０の反転に対応す
るビット線ＸＢ０と第１のメモリセル１００の間でデー
タの転送を行なうＮチャネルトランジスタである。同様
に、１０７、１０８はワード線２ＷＬ０の信号により第
２のメモリセル１０６のデータをビット線Ｂ０， ＸＢ
０に転送するためのＮチャネルトランジスタである。
【００１３】図３は本発明の半導体記憶装置を用いたシ
ステム構成図を示す。３０１は命令処理装置であり、３
０２は命令の解読とその処理のための制御を行なう命令
制御装置、３０３はその処理結果を格納するためのレジ
スタファイルである。３０４はデータを格納するための
本発明の半導体記憶装置であり、３０５はプログラムを
記憶するための命令記憶装置である。ここでは説明を簡
単にするために、データと命令を独立にアクセスできる
ように命令記憶装置３０５をデータ用の半導体記憶装置
３０４とは独立に設けている。命令記憶装置３０５から
命令バスを介して転送される命令は命令制御装置３０２
でフェッチされる。ここで、レジスタファイル３０３と
半導体記憶装置３０４の間でデータ転送を行なうロード
／ストア命令を解読した場合、半導体記憶装置３０４の
動作を制御するための制御信号を生成する。このロード
／ストア命令に関して命令制御装置３０２が生成する制
御信号ＷＥ， ＴＥ， ＤＥ１， ＤＥ２， ＤＥ３は、半
導体記憶装置３０４のセル制御手段２０２に入力され、
記憶手段ＭＣの動作を制御する。命令制御装置３０２が
生成する実効アドレスＡＤＤＲはロード／ストア命令の
データの番地を指定し、半導体記憶装置３０４の行デコ
ーダ２０１に入力される。ＬＤとＳＴはそれぞれロード
命令、ストア命令においてデータの転送を行なうデータ
バスである。ＤＡＴＡは半導体記憶装置３０４に対する
データ転送に用いるデータバスであり、データバスＬＤ
およびＳＴに接続される。
ステム構成図を示す。３０１は命令処理装置であり、３
０２は命令の解読とその処理のための制御を行なう命令
制御装置、３０３はその処理結果を格納するためのレジ
スタファイルである。３０４はデータを格納するための
本発明の半導体記憶装置であり、３０５はプログラムを
記憶するための命令記憶装置である。ここでは説明を簡
単にするために、データと命令を独立にアクセスできる
ように命令記憶装置３０５をデータ用の半導体記憶装置
３０４とは独立に設けている。命令記憶装置３０５から
命令バスを介して転送される命令は命令制御装置３０２
でフェッチされる。ここで、レジスタファイル３０３と
半導体記憶装置３０４の間でデータ転送を行なうロード
／ストア命令を解読した場合、半導体記憶装置３０４の
動作を制御するための制御信号を生成する。このロード
／ストア命令に関して命令制御装置３０２が生成する制
御信号ＷＥ， ＴＥ， ＤＥ１， ＤＥ２， ＤＥ３は、半
導体記憶装置３０４のセル制御手段２０２に入力され、
記憶手段ＭＣの動作を制御する。命令制御装置３０２が
生成する実効アドレスＡＤＤＲはロード／ストア命令の
データの番地を指定し、半導体記憶装置３０４の行デコ
ーダ２０１に入力される。ＬＤとＳＴはそれぞれロード
命令、ストア命令においてデータの転送を行なうデータ
バスである。ＤＡＴＡは半導体記憶装置３０４に対する
データ転送に用いるデータバスであり、データバスＬＤ
およびＳＴに接続される。
【００１４】以上のように構成された本発明の半導体記
憶装置について、以下その動作について説明する。ここ
では書き込みイネーブル信号ＷＥが”ＨＩＧＨ”の場合
を書き込み、”ＬＯＷ”の場合を読み出しとする。以
下、命令制御装置３０２からの実効アドレスＡＤＤＲを
行デコーダ２０１に入力しワード線ＷＬ０が活性化され
たと仮定する。第１のイネーブル信号ＤＥ１が”ＨＩＧ
Ｈ”の時にセル制御手段２０２の出力１ＷＬ０がアサー
トされ、メモリセルアレイ２００の第１ワードの記憶手
段ＭＣ内部の第１のメモリセル１００をアクセスする。
同様に、第２のイネーブル信号ＤＥ２が”ＨＩＧＨ”の
時、記憶手段ＭＣ内部の第２のメモリセル１０６をアク
セスすることになる。また第３のイネーブル信号ＤＥ３
が”ＨＩＧＨ”の時は、記憶手段ＭＣ内部の転送手段１
０３により第１のメモリセル１００のデータを第２のメ
モリセル１０６にデータ転送することになる。転送イネ
ーブル信号ＴＥが”ＨＩＧＨ”の時は、セル制御手段２
０２でオアゲートに入力されるためメモリセルアレイ２
００の全ワードの記憶手段ＭＣ内部でデータ転送が行な
われる。
憶装置について、以下その動作について説明する。ここ
では書き込みイネーブル信号ＷＥが”ＨＩＧＨ”の場合
を書き込み、”ＬＯＷ”の場合を読み出しとする。以
下、命令制御装置３０２からの実効アドレスＡＤＤＲを
行デコーダ２０１に入力しワード線ＷＬ０が活性化され
たと仮定する。第１のイネーブル信号ＤＥ１が”ＨＩＧ
Ｈ”の時にセル制御手段２０２の出力１ＷＬ０がアサー
トされ、メモリセルアレイ２００の第１ワードの記憶手
段ＭＣ内部の第１のメモリセル１００をアクセスする。
同様に、第２のイネーブル信号ＤＥ２が”ＨＩＧＨ”の
時、記憶手段ＭＣ内部の第２のメモリセル１０６をアク
セスすることになる。また第３のイネーブル信号ＤＥ３
が”ＨＩＧＨ”の時は、記憶手段ＭＣ内部の転送手段１
０３により第１のメモリセル１００のデータを第２のメ
モリセル１０６にデータ転送することになる。転送イネ
ーブル信号ＴＥが”ＨＩＧＨ”の時は、セル制御手段２
０２でオアゲートに入力されるためメモリセルアレイ２
００の全ワードの記憶手段ＭＣ内部でデータ転送が行な
われる。
【００１５】次に、第１のイネーブル信号ＤＥ１が”Ｈ
ＩＧＨ”の時の、読み出しと書き込みの動作について説
明する。書き込みイネーブル信号ＷＥが”ＬＯＷ”で読
み出しが行われる場合は、ワード線１ＷＬ０に接続され
る記憶手段ＭＣ内の第１のメモリセル１００に記憶され
ているデータをビット線Ｂ０， ＸＢ０， Ｂ１， ＸＢ
１， Ｂ２， ＸＢ２に読み出し、読み出し／書き込み手
段２０３で駆動し半導体記憶装置３０４のデータバスＤ
ＡＴＡに取りだし、ロード用データバスＬＤを介してレ
ジスタファイル３０３に格納する。一方、書き込みイネ
ーブル信号ＷＥが”ＨＩＧＨ”で書き込みが行われる場
合は、レジスタファイル３０３から読み出されたストア
データをストア用データバスＳＴを介し、半導体記憶装
置３０４のデータバスＤＡＴＡに転送し、読み出し／書
き込み手段２０３で駆動しビット線Ｂ０， ＸＢ０， Ｂ
１， ＸＢ１， Ｂ２， ＸＢ２を介して記憶手段ＭＣ内
の第１のメモリセル１００に書き込む。同様に、第２の
イネーブル信号ＤＥ２が”ＨＩＧＨ”の時、ＭＣ内の第
２のメモリセル１０６に対して読み出しまたは書き込み
を行なう。
ＩＧＨ”の時の、読み出しと書き込みの動作について説
明する。書き込みイネーブル信号ＷＥが”ＬＯＷ”で読
み出しが行われる場合は、ワード線１ＷＬ０に接続され
る記憶手段ＭＣ内の第１のメモリセル１００に記憶され
ているデータをビット線Ｂ０， ＸＢ０， Ｂ１， ＸＢ
１， Ｂ２， ＸＢ２に読み出し、読み出し／書き込み手
段２０３で駆動し半導体記憶装置３０４のデータバスＤ
ＡＴＡに取りだし、ロード用データバスＬＤを介してレ
ジスタファイル３０３に格納する。一方、書き込みイネ
ーブル信号ＷＥが”ＨＩＧＨ”で書き込みが行われる場
合は、レジスタファイル３０３から読み出されたストア
データをストア用データバスＳＴを介し、半導体記憶装
置３０４のデータバスＤＡＴＡに転送し、読み出し／書
き込み手段２０３で駆動しビット線Ｂ０， ＸＢ０， Ｂ
１， ＸＢ１， Ｂ２， ＸＢ２を介して記憶手段ＭＣ内
の第１のメモリセル１００に書き込む。同様に、第２の
イネーブル信号ＤＥ２が”ＨＩＧＨ”の時、ＭＣ内の第
２のメモリセル１０６に対して読み出しまたは書き込み
を行なう。
【００１６】行デコーダ２０１の動作に従って、セル制
御手段２０２の出力である転送制御信号ＴＥ０， ＴＥ
１， ＴＥ２の中の１つの信号のみを活性化（ワード線
ＷＬ０に対応してＴＥ０がアサートされる）することに
より、メモリセルアレイ２００の第１ワードの記憶手段
ＭＣ内部の第１のメモリセル１００から第２のメモリセ
ル１０６にデータ転送を行う。一方、転送イネーブル信
号ＴＥが”ＨＩＧＨ”の場合は、転送制御信号ＴＥ０，
ＴＥ１， ＴＥ２はすべて活性化され、メモリセルアレ
イ２００の全ワードの記憶手段ＭＣ内部でデータ転送が
行なわれる。
御手段２０２の出力である転送制御信号ＴＥ０， ＴＥ
１， ＴＥ２の中の１つの信号のみを活性化（ワード線
ＷＬ０に対応してＴＥ０がアサートされる）することに
より、メモリセルアレイ２００の第１ワードの記憶手段
ＭＣ内部の第１のメモリセル１００から第２のメモリセ
ル１０６にデータ転送を行う。一方、転送イネーブル信
号ＴＥが”ＨＩＧＨ”の場合は、転送制御信号ＴＥ０，
ＴＥ１， ＴＥ２はすべて活性化され、メモリセルアレ
イ２００の全ワードの記憶手段ＭＣ内部でデータ転送が
行なわれる。
【００１７】図４は 図３で示したシステム構成図の動
作を説明するためのタイミング図を示す。 本発明の半
導体記憶装置はクロックＣＬＫに同期した動作をすると
仮定し、ＣＬＫが”ＨＩＧＨ”の時はビット線のプリチ
ャージを行い、ＣＬＫが”ＬＯＷ”の時は読み出しまた
は書き込みを行うものとする。１クロックサイクル毎に
１つのステージのパイプライン動作を行なうものとす
る。命令制御装置３０２は命令記憶装置３０５から命令
のフェッチを行なう。ここでは分岐命令をＢｒ、ストア
命令をＳＴ、ロード命令をＬＤで示し、以下これらの命
令に限定した説明とする。このフェッチされた命令を命
令制御装置３０２でデコードし実行ステージに進む。半
導体記憶装置３０４にアクセスするための実効アドレス
をこの実行ステージで演算する。次に半導体記憶装置３
０４に実効アドレスＡＤＤＲを与え、記憶装置に対して
メモリアクセスを行なう。
作を説明するためのタイミング図を示す。 本発明の半
導体記憶装置はクロックＣＬＫに同期した動作をすると
仮定し、ＣＬＫが”ＨＩＧＨ”の時はビット線のプリチ
ャージを行い、ＣＬＫが”ＬＯＷ”の時は読み出しまた
は書き込みを行うものとする。１クロックサイクル毎に
１つのステージのパイプライン動作を行なうものとす
る。命令制御装置３０２は命令記憶装置３０５から命令
のフェッチを行なう。ここでは分岐命令をＢｒ、ストア
命令をＳＴ、ロード命令をＬＤで示し、以下これらの命
令に限定した説明とする。このフェッチされた命令を命
令制御装置３０２でデコードし実行ステージに進む。半
導体記憶装置３０４にアクセスするための実効アドレス
をこの実行ステージで演算する。次に半導体記憶装置３
０４に実効アドレスＡＤＤＲを与え、記憶装置に対して
メモリアクセスを行なう。
【００１８】先ず、分岐命令Ｂｒをフェッチする。この
分岐命令Ｂｒに続く命令は分岐条件が確定した場合に限
り有効な処理となる。しかし、命令ストリームとは異な
る順序で命令を実行する機能を組み込んだ場合には、こ
の分岐条件が成立する前に分岐の有無を予測し投機的分
岐を行なうことにより高速な命令の処理を行なうことが
できる。ここでは投機的分岐の機能を組み込んだものと
して説明する。分岐命令Ｂｒをフェッチした後に続くス
トア命令ＳＴおよびロード命令ＬＤを投機的に処理する
場合を示す。但し、ストア命令ＳＴの処理では、投機的
分岐が失敗した場合にストアデータで書き込まれる前の
データが更新されないようにしなければならない。スト
ア命令ＳＴによる実効アドレスの演算結果（ＡＤＤＲ
１）と第３のイネーブル信号ＤＥ３をアサートすること
により、メモリセルアレイ２００の記憶手段ＭＣ内部の
第１のメモリセル１００のデータＭＣ１（ストアデータ
で書き込まれる前のデータＤＡＴ１）を転送手段１０３
を介して第２のメモリセル１０６にデータ転送を行ない
保持しておく（ＭＣ２）。これを転送サイクルと呼ぶ。
アドレス（ＡＤＤＲ１）はメモリセルアレイ２００の第
１のワードを選択されたと仮定する。この転送サイクル
の次にＷＥとＤＥ１をアサートし、データバスＤＡＴＡ
のデータ（ＤＡＴ２）をストア命令ＳＴによる実効アド
レス（ＡＤＤＲ１）で指定されるメモリセルアレイ２０
０の記憶手段ＭＣ内部の第１のメモリセル１００（ＭＣ
１）に書き込みを行なう。従って、ストア命令によるメ
モリアクセスはこの転送サイクルの１サイクル後に処理
されることになる。
分岐命令Ｂｒに続く命令は分岐条件が確定した場合に限
り有効な処理となる。しかし、命令ストリームとは異な
る順序で命令を実行する機能を組み込んだ場合には、こ
の分岐条件が成立する前に分岐の有無を予測し投機的分
岐を行なうことにより高速な命令の処理を行なうことが
できる。ここでは投機的分岐の機能を組み込んだものと
して説明する。分岐命令Ｂｒをフェッチした後に続くス
トア命令ＳＴおよびロード命令ＬＤを投機的に処理する
場合を示す。但し、ストア命令ＳＴの処理では、投機的
分岐が失敗した場合にストアデータで書き込まれる前の
データが更新されないようにしなければならない。スト
ア命令ＳＴによる実効アドレスの演算結果（ＡＤＤＲ
１）と第３のイネーブル信号ＤＥ３をアサートすること
により、メモリセルアレイ２００の記憶手段ＭＣ内部の
第１のメモリセル１００のデータＭＣ１（ストアデータ
で書き込まれる前のデータＤＡＴ１）を転送手段１０３
を介して第２のメモリセル１０６にデータ転送を行ない
保持しておく（ＭＣ２）。これを転送サイクルと呼ぶ。
アドレス（ＡＤＤＲ１）はメモリセルアレイ２００の第
１のワードを選択されたと仮定する。この転送サイクル
の次にＷＥとＤＥ１をアサートし、データバスＤＡＴＡ
のデータ（ＤＡＴ２）をストア命令ＳＴによる実効アド
レス（ＡＤＤＲ１）で指定されるメモリセルアレイ２０
０の記憶手段ＭＣ内部の第１のメモリセル１００（ＭＣ
１）に書き込みを行なう。従って、ストア命令によるメ
モリアクセスはこの転送サイクルの１サイクル後に処理
されることになる。
【００１９】その後、命令処理装置３０１での投機的分
岐の失敗に伴いストアされたデータ以前のデータをロー
ド命令ＬＤにより再度読み出す動作を仮定する。これ
は、実効アドレスＡＤＤＲ１とＡＤＤＲ２が一致した場
合であり、すでに処理されたストア命令が無効になる。
上記の転送サイクルにおいて、書き込みが行われる以前
のデータを記憶手段内部で保持しておいたことにより、
次のロード命令によるメモリアクセス（読み出しサイク
ル）で要求されるデータを再度読み出す必要がある。こ
の読み出しサイクルは、ＷＥを”ＬＯＷ”にかつ第２の
イネーブル信号ＤＥ２を”ＨＩＧＨ”にし、第２のメモ
リセル１０６に保持されているデータＭＣ２を読み出
し、データ（ＤＡＴ１）を得ることができる。
岐の失敗に伴いストアされたデータ以前のデータをロー
ド命令ＬＤにより再度読み出す動作を仮定する。これ
は、実効アドレスＡＤＤＲ１とＡＤＤＲ２が一致した場
合であり、すでに処理されたストア命令が無効になる。
上記の転送サイクルにおいて、書き込みが行われる以前
のデータを記憶手段内部で保持しておいたことにより、
次のロード命令によるメモリアクセス（読み出しサイク
ル）で要求されるデータを再度読み出す必要がある。こ
の読み出しサイクルは、ＷＥを”ＬＯＷ”にかつ第２の
イネーブル信号ＤＥ２を”ＨＩＧＨ”にし、第２のメモ
リセル１０６に保持されているデータＭＣ２を読み出
し、データ（ＤＡＴ１）を得ることができる。
【００２０】また転送イネーブル信号ＴＥによる転送サ
イクルは、メモリセルアレイ２００の全ワードの記憶手
段ＭＣ内部でデータ転送を行う場合である。ＴＥを”Ｈ
ＩＧＨ”にし、転送制御信号ＴＥ０， ＴＥ１， ＴＥ２
をすべて”ＨＩＧＨ”にすることにより、記憶手段ＭＣ
内の第１のメモリセル１００に格納されているデータを
第２のメモリセル１０６に転送し保持する。この動作
は、ストア命令が複数回行われた後に投機的分岐の失敗
が検出された時、それに続くロード命令の要求により以
前のデータを復帰させなければならない場合に有効であ
る。
イクルは、メモリセルアレイ２００の全ワードの記憶手
段ＭＣ内部でデータ転送を行う場合である。ＴＥを”Ｈ
ＩＧＨ”にし、転送制御信号ＴＥ０， ＴＥ１， ＴＥ２
をすべて”ＨＩＧＨ”にすることにより、記憶手段ＭＣ
内の第１のメモリセル１００に格納されているデータを
第２のメモリセル１０６に転送し保持する。この動作
は、ストア命令が複数回行われた後に投機的分岐の失敗
が検出された時、それに続くロード命令の要求により以
前のデータを復帰させなければならない場合に有効であ
る。
【００２１】以上のように本実施例によれば、記憶手段
内の２個の記憶手段の間でデータ転送を行うための転送
手段を設け、ワード単位またはメモリセルアレイ全体に
対して記憶手段内で書き込みが行なわれる前のデータを
転送し保持しておくことにより、その保持されたデータ
を再度読み出しに使用することができる。マイクロプロ
セッサの性能向上は半導体の集積度の向上により、命令
ストリームとは異なる順序で命令を実行する機能、分岐
条件が成立する前に分岐の有無を予測し投機的分岐を行
なう機能等を組み込めるようになる。この投機的分岐に
従って命令を処理する中でストア命令を処理した後に投
機的分岐が失敗した場合、ストアされる以前のデータを
再度読み出すことができる。従来では外部バスを介して
２つの半導体記憶装置間で多くの転送サイクルを必要と
したが、本実施例ではこの転送サイクルを１サイクルで
行なうことができる。これを実現するために半導体記憶
装置を２個用いる必要がなく、記憶手段内に記憶手段を
２個設けることにより周辺回路等を共通化することが可
能となり、レイアウト面積を低減できる。
内の２個の記憶手段の間でデータ転送を行うための転送
手段を設け、ワード単位またはメモリセルアレイ全体に
対して記憶手段内で書き込みが行なわれる前のデータを
転送し保持しておくことにより、その保持されたデータ
を再度読み出しに使用することができる。マイクロプロ
セッサの性能向上は半導体の集積度の向上により、命令
ストリームとは異なる順序で命令を実行する機能、分岐
条件が成立する前に分岐の有無を予測し投機的分岐を行
なう機能等を組み込めるようになる。この投機的分岐に
従って命令を処理する中でストア命令を処理した後に投
機的分岐が失敗した場合、ストアされる以前のデータを
再度読み出すことができる。従来では外部バスを介して
２つの半導体記憶装置間で多くの転送サイクルを必要と
したが、本実施例ではこの転送サイクルを１サイクルで
行なうことができる。これを実現するために半導体記憶
装置を２個用いる必要がなく、記憶手段内に記憶手段を
２個設けることにより周辺回路等を共通化することが可
能となり、レイアウト面積を低減できる。
【００２２】
【発明の効果】以上のように本発明は、第１のワード線
信号で制御される第１のメモリセルと、第２のワード線
信号で制御される第２のメモリセルと、第１のメモリセ
ルおよび第２のメモリセルに接続されるビット線と、転
送制御信号で制御される転送手段とを有し、第１のメモ
リセルから前記転送手段を介して第２のメモリセルにデ
ータ転送を行なう記憶手段と、第１のワード線信号およ
び第２のワード線信号と、転送制御信号を生成するセル
制御手段とを備え、半導体記憶装置への書き込みデータ
を記憶手段に書き込む前に、すでに格納されている記憶
手段のデータを同じ記憶手段内部に保持しておき、書き
込みの行なわれた記憶手段に対して再び読み出しの要求
がある場合に同一の記憶手段内に保持されたデータを取
り出すことができる。
信号で制御される第１のメモリセルと、第２のワード線
信号で制御される第２のメモリセルと、第１のメモリセ
ルおよび第２のメモリセルに接続されるビット線と、転
送制御信号で制御される転送手段とを有し、第１のメモ
リセルから前記転送手段を介して第２のメモリセルにデ
ータ転送を行なう記憶手段と、第１のワード線信号およ
び第２のワード線信号と、転送制御信号を生成するセル
制御手段とを備え、半導体記憶装置への書き込みデータ
を記憶手段に書き込む前に、すでに格納されている記憶
手段のデータを同じ記憶手段内部に保持しておき、書き
込みの行なわれた記憶手段に対して再び読み出しの要求
がある場合に同一の記憶手段内に保持されたデータを取
り出すことができる。
【図１】本発明の実施例における半導体記憶装置の構成
図
図
【図２】同実施例における半導体記憶装置の記憶手段の
回路図
回路図
【図３】同実施例における半導体記憶装置のシステム構
成図
成図
【図４】同実施例における動作説明のための半導体記憶
装置のタイミング図
装置のタイミング図
【図５】従来の半導体記憶装置の記憶手段の回路図
【図６】従来の半導体記憶装置の構成図
１００ 第１のメモリセル １０６ 第２のメモリセル １０１、１０２、１０４、１０５、１０７、１０８ Ｎ
チャネルトランジスタ １０３ 転送手段 ２００ メモリセルアレイ ２０１ 行デコーダ ２０２ セル制御手段 ２０３ 読み出し／書き込み手段 ３０１ 命令処理装置 ３０２ 命令制御装置 ３０３ レジスタファイル ３０４ 半導体記憶装置 ３０５ 命令記憶装置
チャネルトランジスタ １０３ 転送手段 ２００ メモリセルアレイ ２０１ 行デコーダ ２０２ セル制御手段 ２０３ 読み出し／書き込み手段 ３０１ 命令処理装置 ３０２ 命令制御装置 ３０３ レジスタファイル ３０４ 半導体記憶装置 ３０５ 命令記憶装置
Claims (1)
- 【請求項１】第１のワード線信号で制御される第１のメ
モリセルと、第２のワード線信号で制御される第２のメ
モリセルと、第１のメモリセルおよび第２のメモリセル
に接続されるビット線と、転送制御信号で制御される転
送手段とを有し、第１のメモリセルから前記転送手段を
介して第２のメモリセルにデータ転送を行なう記憶手段
と、 半導体記憶装置に要求される読み出しまたは書き込みに
対応するデータのアドレスを入力とする行デコーダと、 前記行デコーダの出力信号と、前記第１のワード線信号
を活性化させるための第１のイネーブル信号と、前記第
２のワード線信号を活性化させるための第２のイネーブ
ル信号と、前記転送制御信号を活性化させるための転送
イネーブル信号を入力とし、前記第１のワード線信号お
よび前記第２のワード線信号と、前記転送制御信号を生
成するセル制御手段と、 前記記憶手段を２次元に拡張し構成したメモリセルアレ
イと、 前記記憶手段内部の第１のメモリセルおよび第２のメモ
リセルに対し、前記ビット線を介して読み出しまたは書
き込みを行なうための読み出し／書き込み手段とを備
え、 半導体記憶装置への書き込みデータを前記第１のメモリ
セルに書き込む前に、前記第１のメモリセルのデータを
前記第２のメモリセルに転送し保持しておくことによ
り、前記書き込みデータで更新される前のデータを前記
第２のメモリセルから読み出すことを特徴とする半導体
記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5051885A JPH06267278A (ja) | 1993-03-12 | 1993-03-12 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5051885A JPH06267278A (ja) | 1993-03-12 | 1993-03-12 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06267278A true JPH06267278A (ja) | 1994-09-22 |
Family
ID=12899344
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5051885A Pending JPH06267278A (ja) | 1993-03-12 | 1993-03-12 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06267278A (ja) |
-
1993
- 1993-03-12 JP JP5051885A patent/JPH06267278A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5953738A (en) | DRAM with integral SRAM and arithmetic-logic units | |
| JP6170093B2 (ja) | 原子メモリ装置 | |
| US5339268A (en) | Content addressable memory cell and content addressable memory circuit for implementing a least recently used algorithm | |
| US5239642A (en) | Data processor with shared control and drive circuitry for both breakpoint and content addressable storage devices | |
| US5367494A (en) | Randomly accessible memory having time overlapping memory accesses | |
| JP3304577B2 (ja) | 半導体記憶装置とその動作方法 | |
| US6021461A (en) | Method for reducing power consumption in a set associative cache memory system | |
| US20060101231A1 (en) | Semiconductor signal processing device | |
| US5355335A (en) | Semiconductor memory device having a plurality of writing and reading ports for decreasing hardware amount | |
| JPH1097461A (ja) | メモリ用マルチ・スレッド・セル | |
| US5455955A (en) | Data processing system with device for arranging instructions | |
| JPH0612863A (ja) | デュアルポートｄｒａｍ | |
| US6128244A (en) | Method and apparatus for accessing one of a plurality of memory units within an electronic memory device | |
| US4835684A (en) | Microcomputer capable of transferring data from one location to another within a memory without an intermediary data bus | |
| JPH0346850B2 (ja) | ||
| US6834024B2 (en) | Reduced size multi-port register cell | |
| US20180301173A1 (en) | Element value comparison in memory | |
| JPS6128198B2 (ja) | ||
| JP2000339982A (ja) | 半導体記憶装置及びそれを用いたセンサ | |
| US5001629A (en) | Central processing unit with improved stack register operation | |
| US5151993A (en) | Data processor performing operation on data having length shorter than one-word length | |
| JPH06267278A (ja) | 半導体記憶装置 | |
| US6901490B2 (en) | Read/modify/write registers | |
| US4805133A (en) | Processor memory element and a new computer architecture | |
| JP2945525B2 (ja) | プロセッサ、メモリ、およびデータ処理装置 |