JPS60138667A - マルチプロセツサシステムの記憶装置 - Google Patents
マルチプロセツサシステムの記憶装置Info
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- JPS60138667A JPS60138667A JP58246352A JP24635283A JPS60138667A JP S60138667 A JPS60138667 A JP S60138667A JP 58246352 A JP58246352 A JP 58246352A JP 24635283 A JP24635283 A JP 24635283A JP S60138667 A JPS60138667 A JP S60138667A
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
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- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、マルチプロセッサシステムに係わり、複数の
プロセッサ相互間のデ〜り転送用として使用される記憶
装置の改良に関する。
プロセッサ相互間のデ〜り転送用として使用される記憶
装置の改良に関する。
近年、高速性および信頼性の高いプロセッサシステムと
して、複数のプロセッサを使用して−ツｏ システムを
構成するマルチプロセッサシステムが知られている。こ
の種のシステムは、プロセッサ相互間のデータ転送を主
として各プロセッサが共有する記憶装置を介して行なっ
ているが、この記憶（置の一つに複数の人出カボートを
有してこれらの各ボートから同時にアクセス可能な、い
わゆるマルチボートメモリを使用したものがある。
して、複数のプロセッサを使用して−ツｏ システムを
構成するマルチプロセッサシステムが知られている。こ
の種のシステムは、プロセッサ相互間のデータ転送を主
として各プロセッサが共有する記憶装置を介して行なっ
ているが、この記憶（置の一つに複数の人出カボートを
有してこれらの各ボートから同時にアクセス可能な、い
わゆるマルチボートメモリを使用したものがある。
第１図はその回路構成の一例を示すものである。同図に
おいて、１，２はプ覧セッサ入およびプロセッサＢであ
シ、プロセッサ八１にはマルチポートメモリとしてのデ
ュアルポートＲＡ）Ｊ３および通常のＲＡＩＪ（がそれ
ぞれ接続されている。一方、プロセッサＢ２には、上記
デュアルボー） ＲＡＭＪ 、通常ＲＡＩＪＩ５および
周辺機器の接続用デバイス６が接続されている。プロセ
ッサＡＩは、内部データの処理のみを行なうもので、プ
ロセッサＢ２によりデュアルポートＲＡＩＪ３に書込ま
れたデータを入力して処理を行ない、その処理データを
デュアルポートＲＡＭ３へ出力する。またプロセッサＢ
２は、デバイス６を介して周辺機器に対するデータの入
出力のみを行なうもので、デュアルポー） ＲＡＭ３か
ら処理データを入力して周辺機器へ出力するとともに、
周辺機器からのソースデータを入力してデュアルポート
ＲｋＭ３へ出力する。すなわち、この記１意装置は、デ
ュアルポートＲＡｌｖ１３により、各プロセッサ１，２
相互間のデータの転送を見掛上双方向で同時に行なって
データ転送の高速化をはかつている。
おいて、１，２はプ覧セッサ入およびプロセッサＢであ
シ、プロセッサ八１にはマルチポートメモリとしてのデ
ュアルポートＲＡ）Ｊ３および通常のＲＡＩＪ（がそれ
ぞれ接続されている。一方、プロセッサＢ２には、上記
デュアルボー） ＲＡＭＪ 、通常ＲＡＩＪＩ５および
周辺機器の接続用デバイス６が接続されている。プロセ
ッサＡＩは、内部データの処理のみを行なうもので、プ
ロセッサＢ２によりデュアルポートＲＡＩＪ３に書込ま
れたデータを入力して処理を行ない、その処理データを
デュアルポートＲＡＭ３へ出力する。またプロセッサＢ
２は、デバイス６を介して周辺機器に対するデータの入
出力のみを行なうもので、デュアルポー） ＲＡＭ３か
ら処理データを入力して周辺機器へ出力するとともに、
周辺機器からのソースデータを入力してデュアルポート
ＲｋＭ３へ出力する。すなわち、この記１意装置は、デ
ュアルポートＲＡｌｖ１３により、各プロセッサ１，２
相互間のデータの転送を見掛上双方向で同時に行なって
データ転送の高速化をはかつている。
ところで、上記デュアルポー） ＲＩＪ、？は、従来列
えは第２図に示す如く構成されている。すなわち、この
ＲへＭ３ｆ′ｉ、前記各プロセッサＡＺ。
えは第２図に示す如く構成されている。すなわち、この
ＲへＭ３ｆ′ｉ、前記各プロセッサＡＺ。
Ｂ２からのアドレスを択一的に入力するアドレスマルチ
プレクサ３１と、各プロセッサｋｌ。
プレクサ３１と、各プロセッサｋｌ。
Ｂ２に対するデータの入出力を行なう一対のパスバッフ
ァ３２ａ、３２ｂとを有している。そして、上記アドレ
スマルチプレクサ３Ｉからのアドレスバスを記憶ブロッ
クを構成する複数のＲＡＭ ３３ａ 、 〜、３．９ｍ
に接続し、一方上記各バスバツフ７３２ ａ ＋ ３２
ｂのデータバスを共通化したのち上記各ＲｋＭ３３ａ
、〜、３３ｎにそれぞれ接続している。なお、３４ａ
、３４ｂはＲＡＭ ３３ ａｒ 〜ｒ ３３ ｎからの
出力データをパスバッファ３２ ａ ｐ ３２ ｂに送
るためのデータラッチである。また、本装置は、メモリ
コントローラ３５を有しており、このメモリコントロー
ラ３５により前記各プロセッサ八１．Ｂ２に対する各種
制御信号Ｃ０ＮＴＲ０ＬＡ 、 Ｃ０ＮＴＲ０ＬＢの授
受を行なうとともに、前記パスバッファ３２ａ、３２ｂ
、アドレスマルチプレクサ３１および各ＲＡＭ３３ａ、
〜、３３ｎをそれぞれ所定のタイミングで制御している
。なお、ＣＬＯＫはメモリコントローラ３５の動作タイ
ミングを規定するシステムクロックである。
ァ３２ａ、３２ｂとを有している。そして、上記アドレ
スマルチプレクサ３Ｉからのアドレスバスを記憶ブロッ
クを構成する複数のＲＡＭ ３３ａ 、 〜、３．９ｍ
に接続し、一方上記各バスバツフ７３２ ａ ＋ ３２
ｂのデータバスを共通化したのち上記各ＲｋＭ３３ａ
、〜、３３ｎにそれぞれ接続している。なお、３４ａ
、３４ｂはＲＡＭ ３３ ａｒ 〜ｒ ３３ ｎからの
出力データをパスバッファ３２ ａ ｐ ３２ ｂに送
るためのデータラッチである。また、本装置は、メモリ
コントローラ３５を有しており、このメモリコントロー
ラ３５により前記各プロセッサ八１．Ｂ２に対する各種
制御信号Ｃ０ＮＴＲ０ＬＡ 、 Ｃ０ＮＴＲ０ＬＢの授
受を行なうとともに、前記パスバッファ３２ａ、３２ｂ
、アドレスマルチプレクサ３１および各ＲＡＭ３３ａ、
〜、３３ｎをそれぞれ所定のタイミングで制御している
。なお、ＣＬＯＫはメモリコントローラ３５の動作タイ
ミングを規定するシステムクロックである。
例えば、プロセッサＡＩよりデータを書込むための制御
信号およびアドレスが到来すると、メモリコントローラ
３５は先ずアドレスマルチプレクサ３１によりプロセッ
サＡｌ側のアドレスバス八ＲＡＳＡを選択してアドレス
を各ＲＡＭ３３ａ、〜、３３ｎに供給し、かつアドレス
の上位ビットからアクセスするＲＡＭ’（１″識別して
チップセレクト信号、アウトプットイネーブル信号等の
メモリ制御信号をＲｋＭ３３ａ、〜、−３ ’３ ｎに
供給し、ＲＡＭを選択的に動作させる。
信号およびアドレスが到来すると、メモリコントローラ
３５は先ずアドレスマルチプレクサ３１によりプロセッ
サＡｌ側のアドレスバス八ＲＡＳＡを選択してアドレス
を各ＲＡＭ３３ａ、〜、３３ｎに供給し、かつアドレス
の上位ビットからアクセスするＲＡＭ’（１″識別して
チップセレクト信号、アウトプットイネーブル信号等の
メモリ制御信号をＲｋＭ３３ａ、〜、−３ ’３ ｎに
供給し、ＲＡＭを選択的に動作させる。
またそれとともに、パスバッファ３２ａを導通させてデ
ータをＲＡＩＪに導びき、記憶させる。
ータをＲＡＩＪに導びき、記憶させる。
この間、プロセッサＢ２から制御信号が到来しても受付
けない。そして、上記書込み終了後、プロセッサＢ２か
ら上記記憶デー、夕を読出すためめ制御信号が到来する
と、メモリコントローラ３５は上記プロセッサＡＩの場
合と同様にアドレスマルチプレクサ３Ｉによりプロセッ
サＢ ２ （Ｉｌｌのアドレスバス八ＢＡＳＢを選択す
るとともにアクセスすべきＲＡ’Ｍ ３３ａ 、〜、
３ Ｊｎを選択動作させ、これにより記憶データをＲＡ
Ｕから読出してデータラッチ３４ｂおよびパスバッファ
３２ｂをそれぞれ介してプロセッサＢ２へ送出させる。
けない。そして、上記書込み終了後、プロセッサＢ２か
ら上記記憶デー、夕を読出すためめ制御信号が到来する
と、メモリコントローラ３５は上記プロセッサＡＩの場
合と同様にアドレスマルチプレクサ３Ｉによりプロセッ
サＢ ２ （Ｉｌｌのアドレスバス八ＢＡＳＢを選択す
るとともにアクセスすべきＲＡ’Ｍ ３３ａ 、〜、
３ Ｊｎを選択動作させ、これにより記憶データをＲＡ
Ｕから読出してデータラッチ３４ｂおよびパスバッファ
３２ｂをそれぞれ介してプロセッサＢ２へ送出させる。
以後、各プロセッサＡＩ、Ｂ２からの要求に応じて上記
したようなデータの入出力を繰り返す。
したようなデータの入出力を繰り返す。
ところで、以上の説明から明らかなように、上記従来の
記憶装置は各プロセッサｋｌ、Ｂ２に対するデータの入
出力を時分割で行なっている。このため、この記憶装置
のデータ入出力動作を外から見て同時に行なわれている
ように見せるには、ＲＡＭ ３３ａ 、 〜、 ３３ｍ
に対するデータの入出力速度を通常の２倍に設定しなけ
ればならない。ところが、このようにデータの入出力速
度を２倍に設定すると、それだけＲＡＩＪ３３ａ、〜、
３３ｎとしてアクセス速明の速いものを使用しなければ
ならなくなり、装置が高価になる。
記憶装置は各プロセッサｋｌ、Ｂ２に対するデータの入
出力を時分割で行なっている。このため、この記憶装置
のデータ入出力動作を外から見て同時に行なわれている
ように見せるには、ＲＡＭ ３３ａ 、 〜、 ３３ｍ
に対するデータの入出力速度を通常の２倍に設定しなけ
ればならない。ところが、このようにデータの入出力速
度を２倍に設定すると、それだけＲＡＩＪ３３ａ、〜、
３３ｎとしてアクセス速明の速いものを使用しなければ
ならなくなり、装置が高価になる。
また、プロセッサｋ Ｚ ＊ Ｂ ２相互間の転送情報
量が１バイトあるいは１ワードというように１回のアク
セスでＲＡＭ３．９ａ 、〜、３．９ｎ に書込める量
であるときには問題はないが、複数バイトあるいは複数
ワードで構成されていると、送信側のプロセッサがデー
タを書込んでいる間には受信側のプロセッサは読出しを
行なえないことになり、このためデータの処理時間が長
くなる欠点を生じる。
量が１バイトあるいは１ワードというように１回のアク
セスでＲＡＭ３．９ａ 、〜、３．９ｎ に書込める量
であるときには問題はないが、複数バイトあるいは複数
ワードで構成されていると、送信側のプロセッサがデー
タを書込んでいる間には受信側のプロセッサは読出しを
行なえないことになり、このためデータの処理時間が長
くなる欠点を生じる。
本発明は、通常アクセス速度のＲＡＭを使用可能とし、
かつ各プロセッサによるデータ入出力を並行して行なえ
るようにして、安価でデータ転送速度の向上をはかり得
るマルチプロセッサシステムの記憶装置を提供すること
を目的とする。
かつ各プロセッサによるデータ入出力を並行して行なえ
るようにして、安価でデータ転送速度の向上をはかり得
るマルチプロセッサシステムの記憶装置を提供すること
を目的とする。
本発明は、上記目的を達成するために、複数のプロセッ
サに個々に対応して複数のメモリ回路を設けるとともに
、これらのメモリ回路を上記各プロセッサに対し互いに
接続相手を異ならせて択一的に接続する複数の切換回路
を設け、かつ上記各プロセッサのアクセス終了を検出す
る回路を設けて、この回路により全プロセッサのアクセ
ス終了が検出される毎に上記各切換回路を所定の位置に
切換えるようにしたものである。
サに個々に対応して複数のメモリ回路を設けるとともに
、これらのメモリ回路を上記各プロセッサに対し互いに
接続相手を異ならせて択一的に接続する複数の切換回路
を設け、かつ上記各プロセッサのアクセス終了を検出す
る回路を設けて、この回路により全プロセッサのアクセ
ス終了が検出される毎に上記各切換回路を所定の位置に
切換えるようにしたものである。
第３図は、本発明の一実施例における記憶装置の回路構
成図である。なお本実施例では、２個のプロセッサを使
用した場合について説明する。
成図である。なお本実施例では、２個のプロセッサを使
用した場合について説明する。
本実施列の記憶装置は、プロセッサＡ、１゜Ｂ２に個々
に対応して第１および第２のメモリ回路４０ｈ、４０ｂ
を有している。これらのメモリ回路４０ａ、４０ｂＦｉ
、複数のＲＡＭから構成される。また、各プロセッサ八
Ｚ、Ｂ２と各メモリ回路４０ａ、４０ｂとの間にはそれ
ぞれ第１および第２の切換回路４１ａ、４１ｂが設けで
ある。これらの切換回路４１ａ、４１ｂは、例えばマル
チプレクサからなり、プロセッサＡＺ、Ｂ２と各メモリ
回路４θａ、４０ｂとの間を接続するアドレスバス、デ
ータバス、および各種制御信号線を一括して切換接続す
るものである。さらに、本記憶装置は、各プロセッサ八
１．Ｂ２に個々に対応して設けられた第１および第２の
ステータスフリラグフロップ（以ｌ５−Ｆ／Ｆと呼称す
る） ４ Ｊ’ ａ ｚ ４３ ｂと、切換制御回路４
４とをそれぞれ有している。上記各３Ｆ ／ Ｆ ４３
ａ＊ ４．３ ｂは、各プロセッサｋ１．Ｆ３２から
メモリ回路４１ａ、４１ｂのアクセス終了時に到来する
アクセス終了ステータス（”１”レベル）ｗＮｏ八、Ｅ
ＮＤＢを検出するもので、検出時にセット状態となって
ｌ′１″レベルの検出信号ＤＳＡ、ＤＳＢを出力する。
に対応して第１および第２のメモリ回路４０ｈ、４０ｂ
を有している。これらのメモリ回路４０ａ、４０ｂＦｉ
、複数のＲＡＭから構成される。また、各プロセッサ八
Ｚ、Ｂ２と各メモリ回路４０ａ、４０ｂとの間にはそれ
ぞれ第１および第２の切換回路４１ａ、４１ｂが設けで
ある。これらの切換回路４１ａ、４１ｂは、例えばマル
チプレクサからなり、プロセッサＡＺ、Ｂ２と各メモリ
回路４θａ、４０ｂとの間を接続するアドレスバス、デ
ータバス、および各種制御信号線を一括して切換接続す
るものである。さらに、本記憶装置は、各プロセッサ八
１．Ｂ２に個々に対応して設けられた第１および第２の
ステータスフリラグフロップ（以ｌ５−Ｆ／Ｆと呼称す
る） ４ Ｊ’ ａ ｚ ４３ ｂと、切換制御回路４
４とをそれぞれ有している。上記各３Ｆ ／ Ｆ ４３
ａ＊ ４．３ ｂは、各プロセッサｋ１．Ｆ３２から
メモリ回路４１ａ、４１ｂのアクセス終了時に到来する
アクセス終了ステータス（”１”レベル）ｗＮｏ八、Ｅ
ＮＤＢを検出するもので、検出時にセット状態となって
ｌ′１″レベルの検出信号ＤＳＡ、ＤＳＢを出力する。
一方切換制御回路４４は、各Ｓ−Ｆ／Ｆ ４ ｓ ａ
、４３ｂの検出信号Ｄ８Ｎ、ＤＳＢのレベルが不一致の
とき１１１１ルベル、また一致したときに”０ｗレベル
となる検出信号ＤＥＳを出力する排他的論理和回路４５
と、この回路４６の検出信号ＤｇＳが１１”レベルとな
った時点で動作して所定幅の検出パルスＤＰＳを発生す
る単安定マルチバイブレータ（モノマルチ）４６とを有
している。
、４３ｂの検出信号Ｄ８Ｎ、ＤＳＢのレベルが不一致の
とき１１１１ルベル、また一致したときに”０ｗレベル
となる検出信号ＤＥＳを出力する排他的論理和回路４５
と、この回路４６の検出信号ＤｇＳが１１”レベルとな
った時点で動作して所定幅の検出パルスＤＰＳを発生す
る単安定マルチバイブレータ（モノマルチ）４６とを有
している。
そして、このモノマルチ４６で発生された検出パルスＤ
ＰＳ’ｊ）スイッチングフリップフロップ（ＥＩＷ−Ｆ
／Ｆ ） −４７に導びいて状態を変化させ、そのＱ出
力ＱＳおよびη出力０を各切換回路４１ａ、４１ｂに供
給して相反的に切換えている。また、上記モノマルチ４
６の検出パルスＤ’Ｐ Ｓを前記各Ｓ−Ｆ’／Ｆ ４３
ａ 、 ４３ ｂに供給してこれらをリセットしている
。さらに本切換制御回路４４は、前記排他的論理和回路
４５から出力された″ＩＷレベルの検出信号ＤＥ８をゲ
ート回路４８ａ、４８ｂを介して待機信号として前記各
プロセッサｋ１．Ｂ２に送り、これにより各プロセッサ
ｋｌ、Ｆ３２にそのうちの一方がアクセス中であること
を伝えている。なお、４９は、前記各Ｂ−Ｆ／Ｆ ４
、？ ａ 、 ４３ ｂの動作タイミングを規定するた
ぬのクロック発生回路で、各Ｂ−Ｆ／Ｆ４３ａ、４３ｂ
が同時に動作しないように位相差を有するクロックＣＫ
Ａ。
ＰＳ’ｊ）スイッチングフリップフロップ（ＥＩＷ−Ｆ
／Ｆ ） −４７に導びいて状態を変化させ、そのＱ出
力ＱＳおよびη出力０を各切換回路４１ａ、４１ｂに供
給して相反的に切換えている。また、上記モノマルチ４
６の検出パルスＤ’Ｐ Ｓを前記各Ｓ−Ｆ’／Ｆ ４３
ａ 、 ４３ ｂに供給してこれらをリセットしている
。さらに本切換制御回路４４は、前記排他的論理和回路
４５から出力された″ＩＷレベルの検出信号ＤＥ８をゲ
ート回路４８ａ、４８ｂを介して待機信号として前記各
プロセッサｋ１．Ｂ２に送り、これにより各プロセッサ
ｋｌ、Ｆ３２にそのうちの一方がアクセス中であること
を伝えている。なお、４９は、前記各Ｂ−Ｆ／Ｆ ４
、？ ａ 、 ４３ ｂの動作タイミングを規定するた
ぬのクロック発生回路で、各Ｂ−Ｆ／Ｆ４３ａ、４３ｂ
が同時に動作しないように位相差を有するクロックＣＫ
Ａ。
ＣＫＢを各ｓ−Ｆ／Ｆ４．ｙａ、４．ｙｂに供給してい
る。
る。
次に、以上のように構成された装置の作用を第４図のタ
イミング図を参照して説明する。先ず、切換回路４１ａ
、４１ｂはそれぞれメモリ回路４０ａ側、メモリ回路４
’Ｏｂ側に切換わっているものとする。この状態では、
プロセッサＡＩはメモリ回路４０ａに、またプロセッサ
Ｂ２はメモリ回路４０’ｂに接続され、それぞれアクセ
ス可能となっている。しだがって、例えばプロセッサ八
１がメモリ回路４０ａに対しデータの書込みを行なって
いる期間に、プロセッサＢ２はそれと並行してメモリ回
路４０ｂに対しデータの書込みを行なうことができる。
イミング図を参照して説明する。先ず、切換回路４１ａ
、４１ｂはそれぞれメモリ回路４０ａ側、メモリ回路４
’Ｏｂ側に切換わっているものとする。この状態では、
プロセッサＡＩはメモリ回路４０ａに、またプロセッサ
Ｂ２はメモリ回路４０’ｂに接続され、それぞれアクセ
ス可能となっている。しだがって、例えばプロセッサ八
１がメモリ回路４０ａに対しデータの書込みを行なって
いる期間に、プロセッサＢ２はそれと並行してメモリ回
路４０ｂに対しデータの書込みを行なうことができる。
さて、このようなアクセス状態で、例えばプロセッサＡ
Ｉがアクセスを終了して第４図ｔ１の時点でアクセス終
了ステータスＥＮＤ Ａ を出力すると、 Ｓ−Ｆ／Ｆ
４３ ａがセットされて上記アクセスの終了が検出さ
れる。そして、このＳ−Ｆ／Ｆ４３ａから検出信号Ｄｓ
Ａ（”ｔ”レベル）が出力されると、排他的論理和回
路４５の検出信号ＤＥ８が７１′ルベルとなり、この信
号ＤｇＳは待機信号としてプロセッサＡＺに送られる。
Ｉがアクセスを終了して第４図ｔ１の時点でアクセス終
了ステータスＥＮＤ Ａ を出力すると、 Ｓ−Ｆ／Ｆ
４３ ａがセットされて上記アクセスの終了が検出さ
れる。そして、このＳ−Ｆ／Ｆ４３ａから検出信号Ｄｓ
Ａ（”ｔ”レベル）が出力されると、排他的論理和回
路４５の検出信号ＤＥ８が７１′ルベルとなり、この信
号ＤｇＳは待機信号としてプロセッサＡＺに送られる。
このため、フ“ロセツサＡＩは自己のアクセスが終了し
ても、プロセッサＢ２がアクセスしている期間は待機状
態となる。そして、ｔ２の時点でプロセッサＢ２のアク
セスが終了し、これがＳ−Ｆ／Ｆ ４ ｓ ｂで検出さ
れると、このＳ−Ｆ／Ｆ ４ ｓ ｂから出力された検
出信号ＤＳＢ（１”レベル）により排他的論理和回路４
５の検出信号ＤＥＳが″Ｏ１＋レベルとなり、この結果
プロセッサＡＩの待機状態は解除される。またそれと同
時に、モノマルチ４６から検出パルスＤＰＳが発生され
てＳ Ｗ−Ｆ／Ｆ ４７の状態が変化し、これにより切
換信号ＱＢ、ＱＢの信号レベルが反転して各切換回路４
１ａ、４１ｂが相反的に切換わる。したがって、プロセ
ッサ八１はメモリ回路４０ａに代わってメモリ回路４０
ｂに接続され、またプロセッサＢ２はメモリ回路Ｂ２に
代わってメモリ回路ＡＩに接続され、それぞれアクセス
可能となる。このアクセスでは、例えばプロセッサＡＩ
は、先にプロセッサＢ２によりメモリ回路４０ｂに引込
まれたデータを読出してデータ処理を行ない、一方プロ
セッサＢ２はプロセッサＡＩによりメモリ回路４０ａに
書込まれたデータを読出してこのデータを周辺機器に出
力する。なお、上記モノマルチ４６の検出パルスＤＰＳ
により各Ｓ−Ｆ／Ｆ ４３ ａ 。
ても、プロセッサＢ２がアクセスしている期間は待機状
態となる。そして、ｔ２の時点でプロセッサＢ２のアク
セスが終了し、これがＳ−Ｆ／Ｆ ４ ｓ ｂで検出さ
れると、このＳ−Ｆ／Ｆ ４ ｓ ｂから出力された検
出信号ＤＳＢ（１”レベル）により排他的論理和回路４
５の検出信号ＤＥＳが″Ｏ１＋レベルとなり、この結果
プロセッサＡＩの待機状態は解除される。またそれと同
時に、モノマルチ４６から検出パルスＤＰＳが発生され
てＳ Ｗ−Ｆ／Ｆ ４７の状態が変化し、これにより切
換信号ＱＢ、ＱＢの信号レベルが反転して各切換回路４
１ａ、４１ｂが相反的に切換わる。したがって、プロセ
ッサ八１はメモリ回路４０ａに代わってメモリ回路４０
ｂに接続され、またプロセッサＢ２はメモリ回路Ｂ２に
代わってメモリ回路ＡＩに接続され、それぞれアクセス
可能となる。このアクセスでは、例えばプロセッサＡＩ
は、先にプロセッサＢ２によりメモリ回路４０ｂに引込
まれたデータを読出してデータ処理を行ない、一方プロ
セッサＢ２はプロセッサＡＩによりメモリ回路４０ａに
書込まれたデータを読出してこのデータを周辺機器に出
力する。なお、上記モノマルチ４６の検出パルスＤＰＳ
により各Ｓ−Ｆ／Ｆ ４３ ａ 。
４３ｂはそれぞれリセットされる。
以下同様に、待機信号ＤＥＳにより両プロセッサＡ Ｉ
、Ｉ Ｂ ２間の同期をとりながらアクセスが行なわ
れ、両プロセッサＡＺ、Ａ２がともにアクセスを終了す
る毎に切換回路４ Ｚ ａ ＋ ４１ｂが切換わって各
プロセッサＮＺ、Ｂ２に接続されるメモリ回路４０ａ、
４０ｂが切換わる。
、Ｉ Ｂ ２間の同期をとりながらアクセスが行なわ
れ、両プロセッサＡＺ、Ａ２がともにアクセスを終了す
る毎に切換回路４ Ｚ ａ ＋ ４１ｂが切換わって各
プロセッサＮＺ、Ｂ２に接続されるメモリ回路４０ａ、
４０ｂが切換わる。
このように本実施例であれば、２個のメモリ回路４θａ
、４０ｂ’ｒ設け、これらのメモリ回路４０ａ、４０ｂ
を切換回路４１ａ、４Ｚｂにより相反的に切換えて各プ
ロセッサＡｌｌＢ２に接続し、アクセスするようにした
ので、プロセッサｋｌ、Ｂ２は同時にデータの入出力を
行なうことができる。したがって、各プロセッサｋ１．
Ｂ２のアクセスを時分割で交互に行なう従来の装置で用
いた高速のメモリは不要となり、通常のアクセス速度の
メモリを使用可能となるので、その分装置を安価にする
ことができる。
、４０ｂ’ｒ設け、これらのメモリ回路４０ａ、４０ｂ
を切換回路４１ａ、４Ｚｂにより相反的に切換えて各プ
ロセッサＡｌｌＢ２に接続し、アクセスするようにした
ので、プロセッサｋｌ、Ｂ２は同時にデータの入出力を
行なうことができる。したがって、各プロセッサｋ１．
Ｂ２のアクセスを時分割で交互に行なう従来の装置で用
いた高速のメモリは不要となり、通常のアクセス速度の
メモリを使用可能となるので、その分装置を安価にする
ことができる。
また、データの転送手順が極めて簡単であり、しかも切
換制御をハードウェアにより構成して行なっているので
、データ転送速度を高速化することができる。
換制御をハードウェアにより構成して行なっているので
、データ転送速度を高速化することができる。
なお、本発明は上記実施列に限定されるものではない。
？＋１えば、前記実施例ではプロセッサを２個設けた場
合について述べたが３個以上の場合にも同様に実施でき
る。
合について述べたが３個以上の場合にも同様に実施でき
る。
すなわち、各プロセッサには、各メモリを所定の順序で
サイクリックに切換接続するように構成すればよい。ま
た、各プロセッサのアクセス終了検出および切換制御を
、マイクロプロセッサを備えた制御回路によりソフト的
に行なってもよい。その他、メモリ回路、切換回路、ア
クセス終了検出回路および切換制御回路の構成について
も、本発明の要旨を逸脱しない範囲で種々変形して実施
できる。
サイクリックに切換接続するように構成すればよい。ま
た、各プロセッサのアクセス終了検出および切換制御を
、マイクロプロセッサを備えた制御回路によりソフト的
に行なってもよい。その他、メモリ回路、切換回路、ア
クセス終了検出回路および切換制御回路の構成について
も、本発明の要旨を逸脱しない範囲で種々変形して実施
できる。
以上詳述したように本発明は、複数のプロセッサに個々
に対応して複数のメモリ回路を設けるとともに、これら
のメモリ回路を上記各プロセッサに対し互いに接続相手
を異ならせて択一的に接続する複数の切換回路を設け、
かつ上記各プロセッサのアクセス終了を検出する回路を
設けて、この回路により全プロセッサのアクセス終了が
検出される毎に上記各切換回路を所定の位置に切換える
ようにしたものである。
に対応して複数のメモリ回路を設けるとともに、これら
のメモリ回路を上記各プロセッサに対し互いに接続相手
を異ならせて択一的に接続する複数の切換回路を設け、
かつ上記各プロセッサのアクセス終了を検出する回路を
設けて、この回路により全プロセッサのアクセス終了が
検出される毎に上記各切換回路を所定の位置に切換える
ようにしたものである。
したがって、本発明によれば、通常アクセス速度のＲＡ
Ｍを使用でき、かつ各プロセッサによるデータ入出力を
並行して行なうことができ、安価でデータ転送速度の同
上をはかり得るマルチプロセッサシステムの記憶装置を
提供することができる。
Ｍを使用でき、かつ各プロセッサによるデータ入出力を
並行して行なうことができ、安価でデータ転送速度の同
上をはかり得るマルチプロセッサシステムの記憶装置を
提供することができる。
第１図およびｖＪｚ図は従来説明に用いるためのもので
、第１図はマルチプロセッサシステムのブロック構成図
、第２図はデユア夾ボー）ＲＡＭの回路ブロック図、第
３図および第４図は本発明の一実施例を説明するための
もので、第３図は記憶装置の回路構成図、第４図は同装
置の作用説明に用いるためのタイミング図でめる。 ！・・・プロセッサ八、２・・・プロセッサＢ１４θａ
、 ４０ ｂ−・−メモリ回路、４１ａ、４１ｂ・・
・切換回路、４．１ａ、４３ｂ・・・ステータスフリッ
プフロップ（８−Ｆ／Ｆ）、４４・・・切換制御回路、
４５・・・排他的論理和回路、４６・・・モノマルチ、
４７・・・スイッチングフリップフロップ（ＳＷＦ／Ｆ
）、４８ａ、４８ｂ＝−ゲート回路、４９・・・クロッ
ク発生回路。 出願人代理人 弁理士 鈴 江 武 彦１ 第１図 Ｃ０ＮＴＲ０Ｌ ０目 」Ｓノ ５Ｉ ＵＳ。 第２図 ・０に ３５ ６（・メ モ ＋１ Ｒ つ Ａ ３３ａ ３（１′ ロ ウ １Ｍ ＼ １ イ了 １ 麩 ・ ！ ３” Ｒ３３ｃ ３２ａ Ｍ 、 ・汐 −口 第３図 第４図
、第１図はマルチプロセッサシステムのブロック構成図
、第２図はデユア夾ボー）ＲＡＭの回路ブロック図、第
３図および第４図は本発明の一実施例を説明するための
もので、第３図は記憶装置の回路構成図、第４図は同装
置の作用説明に用いるためのタイミング図でめる。 ！・・・プロセッサ八、２・・・プロセッサＢ１４θａ
、 ４０ ｂ−・−メモリ回路、４１ａ、４１ｂ・・
・切換回路、４．１ａ、４３ｂ・・・ステータスフリッ
プフロップ（８−Ｆ／Ｆ）、４４・・・切換制御回路、
４５・・・排他的論理和回路、４６・・・モノマルチ、
４７・・・スイッチングフリップフロップ（ＳＷＦ／Ｆ
）、４８ａ、４８ｂ＝−ゲート回路、４９・・・クロッ
ク発生回路。 出願人代理人 弁理士 鈴 江 武 彦１ 第１図 Ｃ０ＮＴＲ０Ｌ ０目 」Ｓノ ５Ｉ ＵＳ。 第２図 ・０に ３５ ６（・メ モ ＋１ Ｒ つ Ａ ３３ａ ３（１′ ロ ウ １Ｍ ＼ １ イ了 １ 麩 ・ ！ ３” Ｒ３３ｃ ３２ａ Ｍ 、 ・汐 −口 第３図 第４図
Claims (1)
- 記憶プロセッサに個々に対応して配設されたメモリ回路
と、これらのメモリ回路を前記各プロセッサに対し互い
に接続相手を異ならせて択一的に接続する切換回路と、
前記各プロセッサのアクセス終了を検出するアクセス終
了検出回路と、このアクセス終了検出回路によりすべて
のプロセッサのアクセス終了が検出された時点で前記切
換回路を切換える切換制御回路とを具備したことを特徴
とするマルチプロセッサシステムの記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58246352A JPS60138667A (ja) | 1983-12-27 | 1983-12-27 | マルチプロセツサシステムの記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58246352A JPS60138667A (ja) | 1983-12-27 | 1983-12-27 | マルチプロセツサシステムの記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60138667A true JPS60138667A (ja) | 1985-07-23 |
Family
ID=17147278
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58246352A Pending JPS60138667A (ja) | 1983-12-27 | 1983-12-27 | マルチプロセツサシステムの記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60138667A (ja) |
-
1983
- 1983-12-27 JP JP58246352A patent/JPS60138667A/ja active Pending
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