JPS59206924A - 入出力制御装置 - Google Patents
入出力制御装置Info
- Publication number
- JPS59206924A JPS59206924A JP8200283A JP8200283A JPS59206924A JP S59206924 A JPS59206924 A JP S59206924A JP 8200283 A JP8200283 A JP 8200283A JP 8200283 A JP8200283 A JP 8200283A JP S59206924 A JPS59206924 A JP S59206924A
- Authority
- JP
- Japan
- Prior art keywords
- input
- output control
- control device
- output
- address
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
との発明は、各々が入出力制御装置アドレスを固有に有
する入出力制御装置に関するものである。
する入出力制御装置に関するものである。
従来この種の入出力制御装置としては、第１図に示すも
のがあった。第１図は従来の入出力制御装置を示すブロ
ック構成図である。図において、１は主記憶装置、２は
中央処理装置、３はメモリ・バス、４，５，６は主記憶
装置１とメモリ・バス３を通じてデータの入出力を制御
するそれぞれ入出力制御装置、７，８．９は各入出力制
御装置４．５．６の各々に固有に割り付けられたそれぞ
れ入出力制御装置アドレス（４）ｔ （Ｂ） ｔ （Ｉ
ＶＯの格納部、１０．１１．１２はそれぞれ入出力装置
である。
のがあった。第１図は従来の入出力制御装置を示すブロ
ック構成図である。図において、１は主記憶装置、２は
中央処理装置、３はメモリ・バス、４，５，６は主記憶
装置１とメモリ・バス３を通じてデータの入出力を制御
するそれぞれ入出力制御装置、７，８．９は各入出力制
御装置４．５．６の各々に固有に割り付けられたそれぞ
れ入出力制御装置アドレス（４）ｔ （Ｂ） ｔ （Ｉ
ＶＯの格納部、１０．１１．１２はそれぞれ入出力装置
である。
次に、上記第１図の動作について説明する。各入出力装
置１０〜１２に対する１回の起動に先立って、中央処理
装置２は入出力制御装置アドレスを送出するととによシ
、各入出力制御装置４〜６を選択し、転送に必要な起動
情報を与える。起動を掛けられた各入出力制御装置４〜
６はメモリ・バス３を介して主記憶装置１と各入出力装
置１０〜１２との間でデータ転送を開始する。各入出力
制御装置４〜６は、中央処理装置２が送出する入出力制
御装置アドレスと、各入出力制御装置アドレス■、ω）
、（ロ）の格納部７〜９に格納されている固有の入出力
制御装置アドレスとが一致することにより選択される。
置１０〜１２に対する１回の起動に先立って、中央処理
装置２は入出力制御装置アドレスを送出するととによシ
、各入出力制御装置４〜６を選択し、転送に必要な起動
情報を与える。起動を掛けられた各入出力制御装置４〜
６はメモリ・バス３を介して主記憶装置１と各入出力装
置１０〜１２との間でデータ転送を開始する。各入出力
制御装置４〜６は、中央処理装置２が送出する入出力制
御装置アドレスと、各入出力制御装置アドレス■、ω）
、（ロ）の格納部７〜９に格納されている固有の入出力
制御装置アドレスとが一致することにより選択される。
従来の入出力制御装置は以−トの様に構成されているの
で、１回の起動に対しては１つの入出力制御装置しか動
作できず、主記憶装置１上の同一ブロックのデータを複
数の入出力制御装置へ転送するためには、複数回の起動
を掛けることが必要であり、また、複数の入出力制御装
置が時分割でメモリ・サイクルを使用するため、メモリ
・サイクルの使用効率が悪いなどの欠点があった。
で、１回の起動に対しては１つの入出力制御装置しか動
作できず、主記憶装置１上の同一ブロックのデータを複
数の入出力制御装置へ転送するためには、複数回の起動
を掛けることが必要であり、また、複数の入出力制御装
置が時分割でメモリ・サイクルを使用するため、メモリ
・サイクルの使用効率が悪いなどの欠点があった。
この発明け、上記の様な従来のものの欠点を除去する目
的でなされたもので、入出力制御装置に、他の入出力制
御装置と重複する入出力制御装置アドレスを持たせるこ
とにより、メモリ・バス上のデータを、同時に異なる入
出力装置に転送することができる様にした入出力制御装
置を提供するものである。
的でなされたもので、入出力制御装置に、他の入出力制
御装置と重複する入出力制御装置アドレスを持たせるこ
とにより、メモリ・バス上のデータを、同時に異なる入
出力装置に転送することができる様にした入出力制御装
置を提供するものである。
〔発明の実施例〕
以下、この発明の実施例について説明する。第２図はこ
の発明の一実施例である入出力制御装置を示すブロック
構成図で、第１図と同一部分には同一符号を用いて表示
してあり、その詳細な説明は省略する。図において、１
３けこの発明により設けられた入出力制御装置、１４は
この入出力制御装置１３に固有の入出力制御装置アドレ
ス（至）の格納部、１５はメモリ・バス３上のデータを
、後記する入出力装置１６へ転送する出力モード専用の
出力専用入出力制御装量アドレス（４）の格納部、１６
は入出力制御装置１３の下で動作する入出力装置である
。その他の構成は、上記第１図に示すものと同様な構成
を有している。
の発明の一実施例である入出力制御装置を示すブロック
構成図で、第１図と同一部分には同一符号を用いて表示
してあり、その詳細な説明は省略する。図において、１
３けこの発明により設けられた入出力制御装置、１４は
この入出力制御装置１３に固有の入出力制御装置アドレ
ス（至）の格納部、１５はメモリ・バス３上のデータを
、後記する入出力装置１６へ転送する出力モード専用の
出力専用入出力制御装量アドレス（４）の格納部、１６
は入出力制御装置１３の下で動作する入出力装置である
。その他の構成は、上記第１図に示すものと同様な構成
を有している。
次に、上記第２図の動作知ついて説明する。この発明の
一実施例である上記した構成の入出力制御装置において
、入出力制御装置１３ば、入出力装量１６のデータをメ
モリ・バス３を介して主記憶装置１へ転送するモードの
場合には、入出力制御装置アドレス（３）に応答し、メ
モリ・バス３上のデータを入出力装置１６へ転送するモ
ードの場合には、入出力制御装置アドレス■、（Ａ）Ｋ
応答する。
一実施例である上記した構成の入出力制御装置において
、入出力制御装置１３ば、入出力装量１６のデータをメ
モリ・バス３を介して主記憶装置１へ転送するモードの
場合には、入出力制御装置アドレス（３）に応答し、メ
モリ・バス３上のデータを入出力装置１６へ転送するモ
ードの場合には、入出力制御装置アドレス■、（Ａ）Ｋ
応答する。
したがって、入出力制御装置４がメモリ・バス３上のデ
ータを入出力装置１０に取り込むと同時に、入出力制御
装置１３は、メモリ・バス３上のデータを入出力装置１
６に取り込むことができる。上述の様に、１メモリ・サ
イクルで、同時に、データを２つの入出力装置に転送す
ることが可能となる。
ータを入出力装置１０に取り込むと同時に、入出力制御
装置１３は、メモリ・バス３上のデータを入出力装置１
６に取り込むことができる。上述の様に、１メモリ・サ
イクルで、同時に、データを２つの入出力装置に転送す
ることが可能となる。
なお、上記実施例では、入出力制御装置１３の有してい
る入出力制御装置アドレス（４）の格納部１５に格納さ
れているアドレスが１つの場合を示しているが、複数個
あっても良く、また、上記格納部１５を書き換え可能に
することにより、応答アドレスを適時に切り換えても良
い。さらに、入出力装置１６の種類によっては、メモリ
・バス３を介して取り込まれるデータ・ブロックの先頭
に、メモリ先頭アドレス、入出力装置固有情報等の情報
を付加しても良く、また、１つの入出力制御装置に接続
される入出力装置は複数であっても良い。
る入出力制御装置アドレス（４）の格納部１５に格納さ
れているアドレスが１つの場合を示しているが、複数個
あっても良く、また、上記格納部１５を書き換え可能に
することにより、応答アドレスを適時に切り換えても良
い。さらに、入出力装置１６の種類によっては、メモリ
・バス３を介して取り込まれるデータ・ブロックの先頭
に、メモリ先頭アドレス、入出力装置固有情報等の情報
を付加しても良く、また、１つの入出力制御装置に接続
される入出力装置は複数であっても良い。
この発明は以上説明した様に、入出力制御装置が有して
いる入出力制御装置アドレスを、他の入出力制御装置と
重複して持たせる様に構成したので、メモリ・バス上の
データを、同時に異なる入出力装置に転送することがで
きる様になり、このため、メモリ・サイクルの使用効率
が増大し、また、データの転送時間が減少するという優
れた効果を奏するものである。
いる入出力制御装置アドレスを、他の入出力制御装置と
重複して持たせる様に構成したので、メモリ・バス上の
データを、同時に異なる入出力装置に転送することがで
きる様になり、このため、メモリ・サイクルの使用効率
が増大し、また、データの転送時間が減少するという優
れた効果を奏するものである。
第１図は従来の入出力制御装置を示すブロック構成図、
第２図はこの発明の一実施例である入出力制御装置を示
すブロック構成図である。 図において、■・・・主記憶装置、２・・・中央処理装
置、３・・・メモリ・バス、４，５，６，１３・・・入
出力制御装置、７，８，９，１４・・・入出力制御装置
アドレスの格納部、１０ 、１．１ 、１２ 、１６・
・・入出力装置、１５・・・出力専用入出力制御装置ア
ドレスの格納部である。 なお、図中、同一符号は同一、又は相当部分を示す。 代理人 大岩増雄 第１図 第２図 特許庁長官殿 １、事件の表示 特願昭５８−８２００２号２、発
明の名称 入出力制御装置 ３、補正をする者 代表者片山仁へ部 （連出１，１１．０３（２１３）３１２１特許部）５、
補正の対象 明細書の「特許請求の範囲」の欄。 ６、補正の内容 （１）明細書の「特許請求の範囲」を別紙の通りに補正
する。 別 紙 ２、特許請求の範囲 入出力制御装置が固有に有している入出力制御装置アド
レスにより、主記憶装置との間でデータの受は渡しを行
う入出力装置を選択する入出力制御装置において、前記
主記憶装置から読み出されたデータを、前記入出力装置
へ転送する入出力制御装置アドレスを複数有し、そのう
ちの少なくとｉｌつの入出力制御装置アドレスは、当該
入出力制御装置以外の入出力制御装置が有する入出力制
御装置アドレスと重複して成ることを特徴とする入出力
制御装置。 −２００−
第２図はこの発明の一実施例である入出力制御装置を示
すブロック構成図である。 図において、■・・・主記憶装置、２・・・中央処理装
置、３・・・メモリ・バス、４，５，６，１３・・・入
出力制御装置、７，８，９，１４・・・入出力制御装置
アドレスの格納部、１０ 、１．１ 、１２ 、１６・
・・入出力装置、１５・・・出力専用入出力制御装置ア
ドレスの格納部である。 なお、図中、同一符号は同一、又は相当部分を示す。 代理人 大岩増雄 第１図 第２図 特許庁長官殿 １、事件の表示 特願昭５８−８２００２号２、発
明の名称 入出力制御装置 ３、補正をする者 代表者片山仁へ部 （連出１，１１．０３（２１３）３１２１特許部）５、
補正の対象 明細書の「特許請求の範囲」の欄。 ６、補正の内容 （１）明細書の「特許請求の範囲」を別紙の通りに補正
する。 別 紙 ２、特許請求の範囲 入出力制御装置が固有に有している入出力制御装置アド
レスにより、主記憶装置との間でデータの受は渡しを行
う入出力装置を選択する入出力制御装置において、前記
主記憶装置から読み出されたデータを、前記入出力装置
へ転送する入出力制御装置アドレスを複数有し、そのう
ちの少なくとｉｌつの入出力制御装置アドレスは、当該
入出力制御装置以外の入出力制御装置が有する入出力制
御装置アドレスと重複して成ることを特徴とする入出力
制御装置。 −２００−
Claims (1)
- 入出力制御装置が固有に有している入出力制御装置アド
レスにより、主記憶装置との間でデータの受は渡しを行
う入出力装置を選択する入出力制御装置において、前記
主記憶装置から読み出されたデータを、前記入出力装置
へ転送する入出力制御装置アドレスを複数有し、そのう
ちの１つの入出力制御装置アドレスは、当該入出力制御
装置以外の入出力制御装置が有する入出力制御装置アド
レスと重複して成ることを特徴とする入出力制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8200283A JPS59206924A (ja) | 1983-05-11 | 1983-05-11 | 入出力制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8200283A JPS59206924A (ja) | 1983-05-11 | 1983-05-11 | 入出力制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59206924A true JPS59206924A (ja) | 1984-11-22 |
Family
ID=13762297
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8200283A Pending JPS59206924A (ja) | 1983-05-11 | 1983-05-11 | 入出力制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59206924A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6417144A (en) * | 1987-07-11 | 1989-01-20 | Rohm Co Ltd | Microcomputer |
| JPH02181851A (ja) * | 1989-01-06 | 1990-07-16 | Iwaki Denshi Kk | マルチアクセス制御方法及びその回路 |
-
1983
- 1983-05-11 JP JP8200283A patent/JPS59206924A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6417144A (en) * | 1987-07-11 | 1989-01-20 | Rohm Co Ltd | Microcomputer |
| JPH02181851A (ja) * | 1989-01-06 | 1990-07-16 | Iwaki Denshi Kk | マルチアクセス制御方法及びその回路 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2886856B2 (ja) | 二重化バス接続方式 | |
| JPS59206924A (ja) | 入出力制御装置 | |
| JPS6358536A (ja) | マイクロコンピユ−タシステム | |
| JPH0683314B2 (ja) | 呼情報救済方式 | |
| JPS5854418A (ja) | 割込み処理方式 | |
| JPH0554009A (ja) | プログラムロード方式 | |
| JPH0240760A (ja) | 情報処理装置 | |
| JP3076155B2 (ja) | マルチプロセッサシステムの初期設定方式 | |
| JPS6126699B2 (ja) | ||
| JPS605369A (ja) | メモリ制御方式 | |
| JPH02257249A (ja) | 情報処理システム | |
| JP2707308B2 (ja) | 多目的プロセッサおよび多目的プロセッサを備えたデータ処理システム | |
| JPS61175746A (ja) | 計算機システム | |
| JPS62276663A (ja) | プログラム転送方法 | |
| JPS6036615B2 (ja) | メモリ制御方式 | |
| JPS59127153A (ja) | プログラム・ロ−デイング処理方式 | |
| JPH0311446A (ja) | メモリの接続制御回路 | |
| JPS6059449A (ja) | プログラマブルコントロ−ラ | |
| JPS63184833A (ja) | マイクロコンピユ−タ | |
| JPH04138554A (ja) | 並列型ディジタル信号処理装置 | |
| JPS59148918A (ja) | プログラムロ−ド方式 | |
| JPH11161620A (ja) | 通信方法及び通信装置 | |
| JPS62102353A (ja) | プログラムのダウンライン・ロ−ド方式 | |
| JPH0533413B2 (ja) | ||
| JPS642971B2 (ja) |