JPS62165256A - 通信制御処理装置におけるデ−タ転送方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔目　次〕 概要 産業上の利用分野 従来の技術と発明が解決しようとする問題点問題点をｈ
♀決するための手段。

作用 実施例 発明の効果 〔概要〕 通信制御処理装置におけるマイクロプログラム制御のチ
ャネル接続アダプタにおいて、制御記憶上のデータバッ
ファ領域を２面の領域（Ａ、Ｂ）に分割し、一方をチャ
ネルとの転送で使用している時に、他方を主記憶との間
のサイクルスチール転送に使用する為、上記制御記憶上
に、該２分割されたデータバッファ領域の各面（Ａ、Ｂ
）の終わりの位置を示すバッファ最終アドレスビットと
、チャネルとのデータ転送の終了を指示する転送ストッ
プビットとを設け、チャネルとのデータ転送中に、例え
ば、１バイト転送する毎に、上記バッファ最終アドレス
ビットと、転送ストップビットとを監視する手段とを設
けることにより、該監視手段で、上記バッファ最終アド
レスビット、又は転送ストップビットを検出した時、上
記マイクロプログラムに対する割り込みを発生して、サ
イクルスチールによるデータ転送が可能な領域（面＾、
又はＢ）を認識し、該制御記憶上の上記２面のデータバ
ッファ領域（Ａ、Ｂ）を、チャネル側とのデータ転送と
、主起ｔａ側とのサイクルスチール転送とで、交互に使
用するようにしたものである。

〔産業上の利用分野〕

本発明は、通信制御処理装置におけるデータ転送方式に
係り１特に、主記憶とチャネルとの間のデータ転送方式
に関する。

最近の計算機システムの性能の向上に伴って、該計算機
システムのオンライン化が促進されている。

該オンラインシステムにおいては、ホストシステムと、
端末装置との間で、データ回線を使用したオンラインに
よるデータ転送が行われているが、該オンライン化の促
進に伴って、ポストシステムで処理すべきデータ量が増
加し、該データ回線の数が増加すると共に、一部の回線
には高速のデータ回線も接続されるようになりつつある
。

こうした事情から、該オンラインシステムの要である通
信制？ｆｆｆｆ処理装置において、効果的にスループッ
トを向上させる方策が要求されるようになってきた。

〔従来の技術と発明が解決しようとする問題点〕第４図
は、一般の通信制御処理装置の構成を示した図であり、
第５図は、従来の通信制御処理装置におけるチャネル接
続アダプタの一例を示した図であり、第６図は従来の他
のデータ転送方式の例を模式的に示した図である。

先ず、第４図、第５図において、通信制御処理装置の主
制御部２．及びチャネル接続アダプタ１も、共にマイク
ロプログラムによって制御されているものとする。

そして、ここでは、ホストシステムのチャネルと、回線
とのデータ転送の内、主記憶からチャネルへデータを転
送する場合を主にして、従来の技術を説明する。

上記主記憶２１からチャネルへのデータ転送動作におい
ては、該主記憶２１上のデータを、先ず制御記憶１１上
のデータバッファ１１０に、制御プロセッサ１２での図
示していないハードウェア制御によるサイクルスチール
動作でデータ転送を行い、続いて、制御プロセッサ１２
で実行されているマイクロプログラムからの起動で動作
するチャネル接続部１３内のハードウェア動作により、
該制御記憶１１上の該データバッファ　１１０のデータ
をチャネル側に転送するように機能する。

この為、図示していないホストシステムからの入出力命
令（ＳｒＯ）によって起動された、チャネル接続アダプ
タ１内の制御プロセッサ１２におけるマイクロプログラ
ムは、主記憶２１上のデータアドレス、転送バイト数、
転送方向を指示する為、上記制御プロセッサ１２におい
て、主記憶アドレスレジスフ（ＭＳＡ）　１２０．バイ
トカウンタ（ＢＣ）　１２１゜及びサイクルスチール制
御レジスタ（ＣＳＣ）　１２２に、それぞれ制御データ
をセットする。

この時、該制御記憶ｌｌ上のデータバッファ１１０の位
置を示す為、制御記憶アドレスレジスタ（Ｃ５Ａ）　１
２３にもデータがセットされる。

上記制御プロセッサ１２において、該サイクルスチール
動作が、上記サイクルスチール制御レジスタ（ＣＳＣ）
　１２２に穣１４卸データがセットされることにより開
始されると、制御プロセッサ１２での命令実行動作は停
止し、該制御プロセッサ１２内のハードウェアによる、
内部ハスを経由した主記憶２１と制御記憶１１内の上記
データバッファ１１０との間のデータ転送動作のみとな
る。

そして、該サイクルスチール動作が終了すると、制御プ
ロセッサ１２内の図示していない該ハードウェアにより
、マイクロプログラムに対して割り込みを発生し、該マ
イクロプログラムがこの割り込みを認識すると、上記デ
ータ転送制御部１３２を起動する。

該データ転送制御部１３２においては、制御記憶１１の
上記データバッファ１１０から読み出してきた上記サイ
クルスチールによる転送データを、データ保持レジスタ
（ＤＢ）　１３１を介してチャネルにデータ転送を行う
。

然しなから、上記従来の主記憶２１とチャネルとの間の
データ転送においては、制御記憶１１上の上記データバ
ッファ１１０を一面しか持っていない為、チャネルとの
間のデータ転送と、主記憶２１からのサイクルスチール
によるデータ転送とを同時に実行することができないと
云う問題があった。

次に、第６図によって、上記−面しがないデータバッフ
ァ　１１０で、チャネルとの間のデータ転送と、上記＋
＠、２１　との間のサイクルスチールによるデータ転送
とを同時に行う、改良されたデータ転送方式を説明する
。

先ず、当該制御プロセッサ１２が特定のマイクロプログ
ラムを実行することにより、主記憶アドレスレジスタ（
ＭＳＡ）　１２０にサイクルスチール開始アドレス（Ａ
Ｏ）が設定される等して、該サイクルスチール動作が開
始されると、本図（ａ）の斜線で示した領域に、該サイ
クルスチールによる転送データが用意され、上記主記憶
アドレスレジスタ（ＭＳＡ）　１２０のアドレスがＡＯ
＝ＯＡ１に変化する。

この状態において、チャネル側から、例えば、リードコ
マンドが図示していないコマンドレジスタに設定され、
特定のマイクロプログラムが起動されることにより、該
チャネルとの間のデータ転送が開始されと、チャネルに
送出するデータの位置を示すデータバッファアドレスレ
ジスタ（ＤＩＩＡ）１３０の内容は、ＢＯから順次変化
してＢｎとなる。

この時、Ｂｎ＜ＡＩの関係が保たれている間、チャネル
へのデータ転送が可能であり、このアドレス比較を比較
演算部１２４で行う。

一方、上記のサイクルスチールの２回目の動作は、本図
（ｂ）で示されている、Ａ１−Ａ２迄の領域と、上記チ
ャネルへのデータ転送が終了している４０〜八３迄の範
囲において、上記チャネルへのデータ転送と並行して実
行することができる。

従って、上記比較演算部１２４では、該Ｂｎとサイクル
スチールアドレスＡｎとの比較を行い、Ｂｎ＞Ａｎの範
囲内においてサイクルスチール動作を実行することがで
きる。

上記の動作を繰り返すことによって、チャネルとの間の
データ転送と、サイクルスチールによるデータ転送とを
同時に、且つ連続的に行うことができる。

然しなから、この方式においては、上記チャネルへのデ
ータ転送アドレス（ＤＢＡ）と、サイクルスチールアド
レス（ＭＳＡ）　とのアドレス比較の計算をする為のハ
ードウェア（比較演算部）Ｉ２４が必要となり、該比較
論理の複雑さが問題となっていた。

本発明は上記従来の欠点に鑑み、ハードウェアの大きな
増加を伴わないで、且つマイクロプログラムの制御が簡
単にできる主記憶とチャネルとの間のデータ転送方式を
提供することを目的とするものである。

〔問題点を解決するための手段〕

第１図は本発明の詳細な説明する図である。

本発明においては、マイクロプログラムで制御されるチ
ャネル接続アダプタ１内に設けられている、制御記憶１
１上のデータバッファ領域１１０を２面の領域Ａ面、Ｂ
面に分割し、一方をチャネルとの転送で使用している時
に、他方を主記憶２１との間のサイクルスチール転送に
使用する為、上記制御記憶１１上に、該２分割されたデ
ータバッファ領域の各面（Ａ、Ｂ）の終わりの位置を示
すバッファ最本冬アドレスビット１１１と、チャネルと
のデータ転送の終了を指示する転送ストップビット１１
２とを設け、チャネルとのデータ転送中に、例えば、１
バイト転送する毎に、上記バッファ最終アドレスビット
　１１１と、転送ストップビット１１２とを監視し、上
記バッファ最終アドレスピッｌ−１１１、又は転送スト
ップビット１１２を検出した時、上記マイクロプログラ
ムに対する割り込みを発生して、該割り込みによって、
特定の割り込み処理に遷移した時点で、次のサイクルス
チールによるデータ転送が可能な領域（面Ａ、又はＢ）
　１１０を認識し、該制御記憶１１上の上記２面のデー
タバッファ領域（Ａ、Ｂ）　１１０を、チャネル側との
データ転送と、主記憶側とのサイクルスチール転送とで
、交互に使用するように構成する。

上記バッファ最終アドレスビット１１１と、転送ストッ
プビット１１２との監視は、データ転送制御部１３２内
の監視部１３２ａで行うように構成する。

〔作用〕

即ち、本発明によれば、通信制御処理装置におけるマイ
クロプログラム制御のチャネル接続アダプタにおいて、
制御記憶上のデータバッファ領域を２面の領域（Ａ、Ｂ
）に分割し、一方をチャネルとの転送で使用している時
に、他方を主記憶との間のサイクルスチール転送に使用
する為、上記制御記憶上に、該２分割されたデータバッ
ファ領域の各面（Ａ　、　Ｂ）の終わりの位置を示すバ
ッファ最終アドレスビットと、チャネルとのデータ転送
の終了を指示する転送ストップビットとを設け、チャネ
ルとのデータ転送中に、例えば、１バイト転送する毎に
、上記バッファ最終アドレスビットと、転送ストップビ
ットとを監視する手段とを設けることにより、該監視手
段で、上記バッファ最終アドレスビット、又は転送スト
ップビットを検出した時、上記マイクロプログラムに対
する割り込みを発生して、サイクルスチールによるデー
タ転送が可能な領域（面へ、又はＢ）を認識し、該制御
記憶上の上記２面のデータバッファ領域（Ａ、Ｂ）を、
チャネル側とのデータ転送と、主記憶側とのサイクルス
チール転送とで、交互に使用するようにしたものである
ので、ハードウェアを余り増加させることなく、通信制
御処理装置と、ホストチャネルとの間のデータ転送効率
を向上させることができる効果がある。

〔実施例〕

以下本発明の実施例を図面によって詳述する。

第２図は本発明の一実施例をブロック図で示した図であ
って、チャネル接続アダプタの詳細を示しており、第３
図は本発明によるデータ転送動作をタイムチャートで示
した図であり、（ａ）　は主記憶からチャネルへの転送
動作を示しており、（ｂ）は制御記憶からチャネルへの
転送動作の詳細を示している。

第２図において、制御記憶１１上に設けられている２面
（Ａ、Ｂ）からなるデータバッファ１１０と、該データ
バッファ　１１０に対応して設けられているテーブル領
域（Ａ、Ｂ）　１１０’内のバッファ最終アドレスビッ
ト　１１１と、転送ストップビット　１１２と、データ
転送制御部１３２における、上記バッファ最終アドレス
ビット　１１１と、転送ストソプビフト１１２とを監視
する手段（監視部）　１３２ａ、及び関連機構が本発明
を実施するのに必要な機能ブロックである。尚、全図を
通して同じ符号は同じ対象物を示している。

先ず、従来方式と同じようにして、制御プロセッサ１２
は制御記憶１１から特定のマイクロプログラムを読み出
し実行することにより、主記憶２１上のデータアドレス
、転送バイト数、転送方向を指示する為、当該制御プロ
セッサ１２内の主記憶アドレスレジスタ（ＭＳＡ）　１
２０．バイトカウンタ（ＢＣ）　１２１．及びサイクル
スチール制御レジスタ（Ｃ３Ｃ）　１２２に、それぞれ
制御データをセラＩ・する。

この時、該制御記憶１１上のデータバッファ（Ａ。

Ｂ面）　１１０の何れかの位置を示す為、制御記憶アド
レスレジスタ（Ｃ３＾）１２３にもデータがセットされ
る。

上記制御プロセッサ１２において、該サイクルスチール
動作が、上記サイクルスチール制御レジスタ（ＣＳＣ）
　１２２に制御部データがセットされることにより開始
されると、制御プロセッサ１２での命令実行動作は停止
し、該制御プロセッサ１２内のハードウェアによる内部
バスを介しての主記憶２１と制御記憶１１との間のデー
タ転送動作のみとなる。

そして、該サイクルスチール動作が終了すると、図示し
ていない該ハードウェアにより、制御プロセッサ１２の
マイクロプログラムに対して割り込みを発生し、マイク
ロプログラムがこの割り込みを認識すると、該制御記憶
１１上のデータバッファ（Ａ、Ｂ面）　　１１０の何れ
かに転送されているデータを、チャネルに対してデータ
転送を開始する動作に移行させる為、データ転送制御部
１３２を起動する。

この時、制御プロセッサ１２が実行しいるマイクロプロ
グラムは、データバッファアドレスレジスタ（ＤＢＡ）
　１３に、上記サイクルスチール動作で転送されてきた
データバッファ（Ａ、Ｂ）　１１０の何れかの面のアド
レスをセットすると共に、該制御記憶１１のテーブル領
域（Ａ、Ｉｌ）　１１０”に設けられている上記バッフ
ァ最終アドレスビット１１１と、残りの転送ハイド数が
データバッファ（Ａ、又はＢ）　１１０の容量より少な
（なった場合は、該データバッファ１１０の途中で転送
動作を終了させる為の転送ストンプビント　１１２を設
定する。

これらの情報がセットされて、上記データ転送制御部１
３２により、チャネルとの間のデータ転送が開始される
と、第３図（ｂ）のタイムチャートで示したように、デ
ータ転送制御部１３２内のハードウェアが、上記データ
バッファアドレスレジスタ（ＤＢＡ）　１３の内容に基
づいて、上記データバッファ（Ａ、Ｂ）　１１０をアク
セスして、１回のデータ転送に必要な、例えば、１バイ
トのデータを読み出し、データ保持レジスタ（ＤＢ）　
１３１を通してチャネルに転送すると共に、次のサイク
ルで監視部１３２ａが、上記データバッファアドレスレ
ジスタ（ＤＢＡ）　１３０の特定ピントをモディファイ
した内容で、該データバッファ１１０に対応して設けら
れているテーブル領域（Ａ、Ｂ）　１１０″をアクセス
し、上記バッファ最終アドレスビット　１１１と、転送
ストップビット１１２の状態を判定し、該ビットの何れ
かが、“オン゛　となっていることを検出すると、マイ
クロプログラムに割り込む。

該割り込みに対してマイクロプログラムは、転送ストッ
プビット１１２が“オン゛を検出した割り込みであると
認識すると、転送データの終了を意味するので当該デー
タ転送を終了する処理に入るが、バッファ最終アドレス
ビット１１１が“オン゛であることを検出した割り込み
であると認識すると、その時点でチャネルとのデータ転
送で使用していたデータバッファ（Ａ、又はＢ面）１１
０が、次のナイクルスチールによる主記憶２１からのデ
ータ転送で使用可能になったと判定して、該サイクルス
チール動作の継続処理に入るように制御する。

第３図（ａ）は、上記のサイクルスチール動作と。

チャネルへのデータ転送動作をタイムチャートで示した
もので、■がサイクルスチール動作を示し、■がチャネ
ルへのデータ転送動作を示している。

本図から明らかなように、本発明によるデータ転送にお
いては、制御記憶１１上の２面のデータバッファ（Ａ、
Ｂ）　１１０がチャネル側のデータ転送と、上記（、！
２１からのサイクルスチールによるデータ転送とで交互
に入れ替わり、データ転送の連続性が保障される。

このように、本発明は、主記憶とチャネルとの間のデー
タ転送を行うのに、例えば、制御記憶上にデータバッフ
ァを２面設けると共に、該データバッファの最終アドレ
スを示すビットと、転送データの終了を示す転送ストッ
プビットとを、チャネルへのデータ転送を１回行う毎に
監視し、該ビットの何れかが“オン”になっていること
を検出することによって、データバッファの使用状態を
判定して、チャネルとの転送動作と、サイクルスチール
動作とを同時に実行できるようにした所に特徴がある。

〔発明の効果〕

以上、詳細に説明したように、本発明の通信制御処理装
置におけるデータ転送方式は、通信制？′ｉｌｌ処理装
置におけるマイクロプログラム制御のチャネル接続アダ
プタにおいて、制御記憶上のデータバッファ領域を２面
の領域（Ａ、Ｒ）に分割し、一方をチャネルとの転送で
使用している時に、他方を主記憶との間のサイクルスチ
ール転送に使用する為、上記制御記憶上に、該２分割さ
れたデータバッファ領域の各面（Ａ、Ｂ）の終わりの位
置を示すバッファ最終アドレスビットと、チャネルとの
データ転送の終了を指示する転送ストップビットとを設
け、チャネルとのデータ転送中に、例えば、１バイト転
送する毎に、上記バッファ最終アドレスビットと１転送
ストツプビツトとを監視する手段とを設けることにより
、該監視手段で、上記バッファ最終アドレスビット、又
は転送ストップビットを検出した時、上記マイクロプロ
グラムに対する割り込みを発生して、サイクルスチール
によるデータ転送が可能な領域（面Ａ、又はＢ）を認識
し、該制御記憶上の上記２面のデータバッファ領域（Ａ
、Ｂ）を、チャネル側とのデータ転送と、主記憶側との
サイクルスチール転送とで、交互に使用するようにした
ものであるので、ハードウェアを余り増加させることな
く、通信制御処理装置と。

ホストチャネルとの間のデータ転送効率を向上させるこ
とができる効果がある。

【図面の簡単な説明】

第１図は本発明の詳細な説明する図。 第２図は本発明の一実施例をブロック図で示した図。 第３図は本発明によるデータ転送動作をタイムチャート
で示した図。 第４図は一般の通信制御処理装置の構成を示した図。 第５図は従来の通信制御処理装置におけるチャネル接続
アダプタの一例を示した図。 第６図は従来の他のデータ転送方式の例を模式的に示し
た図。 である。 図面において、 １はチャネル接続アダプタ。 １１は制御記憶。 １１０はデータバッファ（Ａ、Ｂ）。 １２は制御プロセッサ。 １２０は主記憶アドレスレジスタ（ＭＳＡ）　。 １２１　はハイドカウンタ（ｔｉｃ）。 １２２はサイクルスチール制御レジスタ（Ｃ３Ｃ）　。 １２３は制御記憶アドレスレジスタ（Ｃ３Ａ）。 １２４は比較演算部。 １３はチャネル接続部。 １３０はデータバッファアドレスレジスタ（ＤＢＡ）　
。 １３１はデータ保持レジスタ（ＤＢ）。 １３２はデータ転送制御部。 １３２ａは監視部。 ■はサイクルスチールによるデータ転送。 ■はチャネルへのデータ転送。 をそれぞれ示す。 （ａ少 （ｂ）

Claims (1)

1. 【特許請求の範囲】 マイクロプログラム制御の通信制御処理装置であって、 少なくとも、マイクロプログラム領域と、データバッフ
   ァ領域（１１０）とを定義した制御記憶（１１）と、 該通信制御処理装置内の主記憶（２１）と、上記制御記
   憶（１１）内のデータバッファ領域との間でサイクルス
   チール転送を行う為の、上記主記憶（２１）上のサイク
   ルスチール開始アドレスを示す主記憶アドレスレジスタ
   （ＭＳＡ）（１２０）と、 上記制御記憶（１１）上のデータバッファ位置を保持す
   る制御記憶アドレスレジスタ（ＣＳＡ）（１２３）と、
   最大転送バイト数を保持するバイトカウンタ（ＢＣ）（
   １２１）と、 サイクルスチール動作を制御するサイクルスチール制御
   レジスタ（ＣＳＣ）（１２２）と、チャネルとの間での
   データ転送のための、上記制御記憶（１１）上のデータ
   位置を保持するデータバッファアドレスレジスタ（ＤＢ
   Ａ）（１３０）と、データを該チャネルに送出、又は該
   チャネルからのデータを受信するデータ保持レジスタ（
   ＤＢ）（１３１）とを有する、マイクロプログラム制御
   のチャネル接続アダプタ（１）において、 該制御記憶（１１）上のデータバッファ領域（１１０）
   を２面の領域（Ａ、Ｂ）に分割し、一方をチャネルとの
   転送で使用している時に、他方を主記憶（２１）との間
   のサイクルスチール転送に使用する為、上記制御記憶（
   １１）上に、該２分割されたデータバッファ領域の各面
   の終わりの位置を示すバッファ最終アドレスビット（１
   １１）と、チャネルとのデータ転送の終了を指示する転
   送ストップビット（１１２）とを設け、 チャネルとのデータ転送中に、ｎバイト（ｎは正の整数
   ）転送する毎に、上記バッファ最終アドレスビット（１
   １１）と、転送ストップビット（１１２）とを監視する
   手段（１３２ａ）と、 該監視手段（１３２ａ）で、上記バッファ最終アドレス
   ビット（１１１）、又は転送ストップビット（１１２）
   を検出した時、上記マイクロプログラムに対する割り込
   みを発生する手段（ＩＮＴ）とを設け、該割り込み手段
   （ＩＮＴ）で生成された割り込み信号によって、特定の
   割り込み処理に遷移した時点で、次のサイクルスチール
   によるデータ転送が可能な領域（面Ａ、又はＢ）（１１
   ０）を認識し、該制御記憶（１１）上の上記２面（Ａ、
   Ｂ）のデータバッファ領域（１１０）を、チャネル側と
   のデータ転送と、主記憶側とのサイクルスチール転送と
   で、交互に使用するようにしたことを特徴とする通信制
   御処理装置におけるデータ転送方式。