JPH03253960A - バス接続形式の制御システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ 本発明は、論理処理を施す制御部と、この制御部からの
制御情報をバスラインを通じて受けて動作する複数・多
種の被制御部とをそなえたバス接続形式の制御システム
に関する。

近年のハード構成にはバス接続が盛んに使用され、制御
部においては、処理速度の高速化が要求されている。

このため、制御部、被制御部の各動作が時分割に行なわ
れるハード構成が提供されているが、制御部の処理高速
化を考慮すると動作要求済みの被制御部とはバスの切離
しを行ない、バスの有効利用をはかる必要がある。

［従来の技術］ 一般的なバス接続形式の制御システムは、例えば第４図
に示すようになっている。第４図において、工は論理処
理を施す制御部、２は制御部１からの制御情報をバスラ
イン３を通じて受けることにより動作する被制御部で、
複数の被制御部２が、バスライン３を介して制御部１に
接続されている。

このような従来のバス接続構成においては、被制御部２
が動作状態であると、制御部工の動作は、−時中断し時
分割に行なっている。

［発明が解決しようとするＩ題］ ところが、被制御部２に対する制御部１の制御動作に費
やす時間は種々多々あり、すべての場合において制御部
１がバスライン３を使用できるのは、被制御部２におけ
る動作が終了した後となっている。

従って、一被制御部２でバスライン３を使用している間
は、制御部１はバスライン３を使用しての動作は実行で
きないという問題を生じていた。

本発明は、このような課題に鑑みてなされたもので、一
被制御部の動作中においてもバスラインの使用を可能に
して、バスラインの有効利用をはかり、制御部の処理高
速化を実現したバス接続形式の制御システムを提供する
ことを目的とする。

［課題を解決するための手段］ 第１図は本発明の原理ブロック図である。

第１図において、工は論理処理を施す制御部。

２Ａは制御部１からの制御情報をバスライン３を通じて
受けることにより動作する被制御部で、複数の被制御部
２Ａが、バスライン３を介して制御部１に接続されてお
り、各被制御部２Ａは、バスライン３を介して制御部１
から所要の制御情報を受けると自律的に動作するもので
ある。

また、４はバスライン３と被制御部２Ａの制御処理系（
図示せず）とをインターフェイスすべく被制御部２Ａに
設けられたＩ１０部、５は被制御部２Ａがバスライン３
を通じて制御部１からの所要の制御情報を受けると該被
制御部２Ａへのバスライン３を切り離すためのバスライ
ン切離手段、６は制御部１から直接アクセスされる外部
レジスタで、この外部レジスタ６は、バスライン３を切
り離すと制御部１から被制御部２Ａの動作状態を監視す
ることができなくなるため、被制御部２Ａの動作状態を
制御部ｌから必要に応じてモニタできるようにする目的
で設けられたものである。

７は各被制御部２Ａと制御部１とを接続して各被制御部
２Ａの動作を指示する制御線である。

なお、各被制御部２Ａは、同様に構成されているので、
第１図中、その内部構成は工つの被制御部２Ａについて
のみ図示し、他の被制御部２Ａの内部構成については図
示を省略している。

［作　　用コ 上述の構成により、本発明では、制御部１から一被制御
部２Ａへ動作要求を出し、この被制御部２Ａがバスライ
ン３を通じて制御部ｌからの所要の制御情報を受けると
、バスライン切離手段５により、この被制御部２Ａへの
バスライン３が切り離される。そして、制御部１は、各
被制御部２Ａの動作状況を外部レジスタ６および制御線
７から受け、一被制御部２Ａへ動作要求を出した後には
、バスライン３を介して、他の被制御部２Ａに対し次の
動作要求を行なうことが可能となる。従って。

多種に渡る動作要求を施す必要がある場合１時間効率を
高くとることが可能になる。

［実施例］ 以下、図面を参照して本発明の詳細な説明する。

第２図は本発明の一実施例を示すブロック図で、この第
２図に示すように、本実施例においても、複数の被制御
部２Ａが、バスライン３を介し制御部１に接続されてお
り、各被制御部２Ａは、バスライン３を介して制御部ｌ
から所要の制御情報を受けると自律的に動作するように
構成されている。

また、本実施例では、各被制御部２Ａには、工／○部４
．バスライン切離手段５．外部レジスタ６および干渉防
止用バッファ８がそなえられている。

１１０部４は、バスライン３と被制御部２Ａの制御処理
系（図示せず）とをインターフェイスするもので、本実
施例においては、制御部１からの情報を一旦蓄える外部
インターフェイス用のメモリ４ａと、このメモリ４ａを
制御するとともに後述するバッファ５ａの状態も制御す
るためのＤＭＡ（ｄｉｒｅｃｔ　ｍｅｍｏｒｙ　ａｃｃ
ｅｓｓ）素子４ｂと、メモリ４ａからのパラレルデータ
をシリアルデータにもしくは被制御部２Ａの制御処理系
からのシリアルデータをパラレルデータに変換するため
の外部インターフェイス用素子４ｃとから構成されてい
る。なお、ＤＭＡ素子４ｂと制御部上とが制御線７によ
り接続され、この制御線７により、各被制御部２Ａの動
作が指示されるようになっており５例えば、被制御部２
人での処理動作が完了した場合には、その情報が制御線
７を介して制御部１へ伝えられるようになっている。

また、バスライン切離手段５は、バスライン３と１１０
部４との間に設けられ、被制御部２Ａがバスライン３を
通じて制御部１からの所要の制御情報を受けると被制御
部２Ａへのバスライン３を切り離すためのものであり、
本実施例においては、被制御部２Ａが制御部から動作要
求を受けると、ＤＭＡ素子４ｂによりハイインピーダン
ス状態となるバス切離用バッファ５ａから構成されてい
る。

外部レジスタ６は、第１図により説明したものと全く同
様の機能、目的をもって配設され、制御部上から直接ア
クセスされる外部レジスタである。

干渉防止用バッファ８は、バスライン切離手段５とバス
ライン３との間に設けられ、バスライン３の切断時に電
気的な影響がないように、他の被制御部２Ａとの干渉を
防止するためのものである。

なお、各被制御部２Ａは、同様に構成されているので、
＠２図中、その内部構成は１つの被制御部２Ａについて
のみ図示し、他の被制御部２Ａの内部構成については図
示を省略している。

上述の構成により、制御部１から一被制御部２Ａへ動作
要求が出され、バスライン３を通じて制御部１からの所
要の制御情報（プログラム等）等のデータが送られてく
ると、これらのデータは、メモリ４ａに一旦蓄えられた
後、ＤＭＡ素子４ｂにて読み出されて外部インターフェ
イス用素子４Ｃでパラレルデータからシリアルデータに
変換され、被制御部２Ａの制御処理系へ出力される。

そして、制御部１からの所要の制御情報をすべて受ける
と、ＤＭＡ素子４ｂは、バスライン切離手段５のバッフ
ァ５ａをハイインピーダンス状態にして、■／○部４と
バスライン３とを切り離した状態にして、この被制御部
２Ａへのバスライン３が切り離される。

これにより、従来の制御システムでは、被制御部が制御
部１から動作要求を受は取り処理動作状態になると制御
部１はバスライン３を使用できなくなっていたのに対し
、本実施例によると、制御部１が被制御部２Ａに対し動
作要求を出すと、被制御部２Ａは即動作を実行するとと
もに、バスライン３制御部ではバス切離し動作により、
該被制御部２Ａへのバスライン３が開放されるので、制
御部１は、他の被制御部２Ａに対して次の動作要求を出
すことが可能となる。

なお、動作要求溝の被制御部２Ａの状況は、外部レジス
タ６および制御！７からの情報に基づいて判断される。

また、被制御部２Ａにおける処理動作が終了すると、Ｄ
ＭＡ素子４ｂにより、バス切離用バッファ５ａのハイイ
ンピーダンス状態が解除されると同時に、制御線７によ
り、処理動作完了情報が制御部１へ送られ、制御部１は
、外部アドレス６の指示を参照しながら、バスライン３
を介してこの被制御部２Ａとの情報交換等を再開する。

実際のバスライン３の利用状況の遷移状態を、従来と本
実施例とを比較して第３図に示すが、この図に示すよう
に、本実施例の制御システムを用いることで、被制御部
２Ａの動作のためにバスライン３を利用する時間は大幅
に短縮される。

このように、本実施例の制御システムによれば、制御部
１は、一被制御部２Ａへ動作要求を出した後には、バス
ライン３を介して、他の被制御部２Ａに対し次の動作要
求を行なえ、一被制御部２Ａの動作中においてもバスラ
イン３の使用が可能であり、バスライン３を有効に利用
でき、制御部１による処理高速化が実現されるのである
。

［発明の効果コ 以上詳述したように、本発明のバス接続形式の制御シス
テムによれば、一被制御部が、バスラインを通じて該制
御部からの所要の制御情報を受けると、自律的に動作す
るとともに、一被制御部へのバスラインが切り離されて
制御部から所要の制御情報がバスラインを通じて他の被
制御部へ送られるように構成したので、一被制御部の動
作中においてもバスラインの使用を可能にして、バスラ
インの有効利用を実現でき、時間的余裕が無い場合、被
制御部および制御部動作を最少の空き時間を保ちつつ、
効率的な運用を行なうことが可能になり、制御処理動作
速度の向上に大きく寄与するという効果がある。

【図面の簡単な説明】

第１図は本発明の原理ブロック図、 第２図は本発明の一実施例を示すブロック図、第３図は
バスラインの利用状況の遷移状態を従来と本実施例とを
比較して示す状況遷移図、第４図は一般的なバス接続形
式の制御システムを示すブロック図である。 図において。 １は制御部、 ２Ａは被制御部。 ３はバスライン、 ４はＩ１０部、 ４ａはメモリ、 ４ｂはＤＭＡ素子、 ４ｃは外部インターフェイス用素子、 ５はバスライン切離手段。 ５ａはバス切離用バッファ、 ６は外部レジスタ。 ７は制御線、 ８は干渉防止用バッファである。 第３図

Claims (1)

1. 【特許請求の範囲】 論理処理を施す制御部（１）と、該制御部（１）からの
   制御情報をバスライン（３）を通じて受けることにより
   動作する複数の被制御部（２Ａ）とをそなえたバス接続
   形式の制御システムにおいて、 各被制御部（２Ａ）が該制御部（１）から所要の制御情
   報を受けると自律的に動作しうるように構成され、 且つ、一被制御部（２Ａ）が該バスライン（３）を通じ
   て該制御部（１）からの所要の制御情報を受けると、該
   一被制御部（２Ａ）へのバスライン（３）が切り離され
   て、該制御部（１）から所要の制御情報が該バスライン
   （３）を通じて他の被制御部（２Ａ）へ送られることを 特徴とする、バス接続形式の制御システム。