JPS636646A

JPS636646A - デ−タ転送方法

Info

Publication number: JPS636646A
Application number: JP61149760A
Authority: JP
Inventors: Yuji Ashizawa; 芦沢　雄司
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1986-06-27
Filing date: 1986-06-27
Publication date: 1988-01-12

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）本発明はキャッシュメモリ（Ｃａｃｈｅ　Ｍｅｍｏｒｙ
）を有するＣ、ＰＵ（中央処理装置）ボードと、それに
従属する複数の他のＣＰＵボード間で行うデータ転送方
法に関する。

（従来の技術）第３図は従来のデータ転送方法を示すブロック図である
。１はキャッシュメモリを有するＣＰＵボード（以下、
Ｃ−ＣＰＵボード１という）、２はＣＰＵ、３はキャッ
シュメモリ、４は他のＣＰＵボードを結合するためのシ
ステムバス、５はＣ・ＣＰＵボード１の従属メモリ、６
はキャッシュメモリを有しない他のＣＰＵボード（以下
、Ｌ−ＣＰＵボード６という）、７はＣＰＵ、そして８
はＣ−ＣＰＵボード１からもアクセス可能な共有メモリ
で、たとえばデュアルポートＲＡＭである。

このような構成でＬ　−ＣＰＵボード６からＣ・ＣＰＵ
ボード１に通常にキャッシュメモリ３を用いてデータを
転送する場合、従来、ＣＰＵ２とＣＰＵ７との間でデー
タの不整合を生ずる場合があった・たとえば、ＣＰＵ７が転送するデータ（たとえばデータ
Ａ）をデュアルポートＲＡＭ等でなる共有メモリ８に書
込み、転送データを準備し、ていることをシステムバス
４を介してＣＰＵ２に通知すると、ＣＰＵ２は、書込ま
れた共有メモリ８のデータＡをキャッシュメモリ３に取
り込む。

しかし、上記の動作の後ＣＰＵ７が共有メモリ８の同一
アドレスに、他のデータ（たとえばデータＢとする）を
書込み、ＣＰＵ２に、その書込みを通知しないとＣＰＵ
２とＣＰＵ７とで同一のアドレスで書込まれたデータを
読むことになり、ＣＰＵ２はキャッシュメモリ３のデー
タＡを、ＣＰＵ７は共有メモリ（デュアルポートＲＡＭ
）８のデータを読み出してしまい、そのため整合性が取
れない場合を生ずる。

従来は、その欠点を回避するために、ＣＰＵ２はキャッ
シュメモリ３の機能動作を一度完全に停止させてから、
したがってキャッシュメモリ３をアクセスすることなく
、Ｌ　−ＣＰＵボード６上の共有メモリ８をアクセスす
ることにより整合性を保っていた。

（発明が解決しようとする問題点）しかしながら、キャッシュメモリ３の存在は本来、その
高速性を利用して、従属メモリ５または共有メモリ８の
データを一度アクセスして残しておき、次に同一アドレ
スをアクセスする時に、そのキャッシュメモリ３をアク
セスするようにして、従属メモリ５、あるいは共有メモ
リ８をアクセスするよりも高速に、しかも効率よくデー
タが読み出せるようにするためのものであって、そのた
めキャッシュメモリ３を完全に停止させてしまうことは
、従属メモリ５からのデータ読出しが遅くなり、処理速
度を低下させ装置運用に多大の損失を与えることとなり
、高速処理できるキャッシュメモリの存在は意義を失す
ることになる。

本発明は上記した従来の問題点を排除して、キャッシュ
メモリを一時的に停止させて処理速度を向上させるデー
タ転送方法の提供を目的とするものである。

（問題点を解決するための手段）本発明は上記の目的を、キャッシュメモリを有しないＬ
　−ＣＰＵボードから、キャッシュメモリをもつＣ−Ｃ
ＰＵボードにデータを転送する場合、キャッシュメモリ
をもつ上記ｃ　−ｃｐｕボードのＣＰＵに、そのキャッ
シュメモリを使用しないことを通知する信号を送出し、
−時的にキャッシュメモリを停止して、データを送出す
ることにより達成するものである。

（作　用）本発明によれば、キャッシュメモリをもつＣ・ＣＰＵボ
ードから、キャッシュメモリをもたないＬ　−ＣＰＵボ
ードのデータを取り込む場合、−時的にキャッシュメモ
リを停止させて取り込むから各ＣＰＵボード間で整合が
とれ、また従属メモリのデータを読み込む場合には上記
キャッシュメモリを動作させることになるから、その高
速処理特性が十分発揮されてプログラム等の実行処理速
度を向上させる効果が得られる。

（実施例）以下、本発明を実施例により図面を用いて詳細に説明す
る。

第１図は本発明の一実施例の構成を示すブロック図で、
９はキャッシュメモリをもつＣＰＵボード（以下、Ｃ−
ＣＰＵボード９という）、１０はｃｐＵ、１１はキャッ
シュメモリ、１２は他のメモリボードを結合するための
システムバス、１３はｃ−ｃｐＵボード９の従属メモリ
′、１４はキャッシュメモリをもたないＣＰＵボード（
以下、Ｌ　−ＣＰＵボード１４という）、１５はＣＰＵ
、１６はＣＰＵｌ０からもアクセス可能な共有メモリで
、たとえばデュアルポートＲＡＭ、１７はシステムバス
インタフェース部、そして１８は割込みラインである。

第２図は上記第１図にお１するＣ−ＣＰＵボード９での
赫ヤッシュメモリ１１の停止または動作を制御するプロ
グラムの処理を示すプログラムチャートである。以下、
このプログラムチャートを参照して第１図の動作を説明
する。

第１図において、ＣＰＵ１５がデータ（たとえばデータ
Ａ）をＣＰＵｌ０に転送する場合、ＣＰＵ１５はデータ
を準備し共有メモリ１６に格納し、システムバスインタ
フェース部１７から割込みライン１８を経て転送データ
の準備完了通知をＣＰＵｌ０に行うと、ＣＰＵ１０は第
２図に示したプログラムチャートによって、キャッシュ
メモ奮月１の停止または動作を制御するプログラムを開
始起動する。

ＣＰＵｌ０はそれによって割込みを認識しくステップ１
、以下、Ｓｔｌのように略記する）、キャッシュメモリ
１１を停止させ（Ｓｅ２）、共有メモリ１６からデータ
Ａを取り込む（Ｓｅ３）。その取込み終了後、再度キャ
ッシュメモリ１１が動作するように再設定し直しする（
Ｓｅ４）。

次にＣ−ＣＰＵボード９と従属メモ１Ｊ１３とデータ転
送の場合は、従属メモリ１３はＣ−ＣＰＵボード９によ
って制御されるので、ＣＰＵｌ０が従属メモリ１３のデ
ータを読み込む場合には割込みはかがらない。したがっ
て、プログラムチャート第２図によっても明らかなよう
に、キャッシュメモリ１１は停止することなく従属メモ
１月３からのデータを取り込むことが可能である。

以上本発明を説明したが、本発明によればＬ・ＣＰＵボ
ード１４からの割込み信号によって、Ｃ・ＣＰＵボード
９のキャッシュメモ１月１を停止または動作させること
ができるため、ＣＰＵｌ０は従属メモリ民を使用する場
合にはキャッシュメモリ１１を停止させることなく、高
速に、しかも効率よくデータの転送ができることになる
。

（発明の効果）以上説明して明らかなように本発明は、Ｌ−ＣＰＵボー
ド１４にシステムバスインタフェース部１７と、割込み
ライン１８を設けてＣ−ＣＰＵ９ボードに搭載させてい
るキャッシュメモリ１１の停止または動作を、Ｌ−ＣＰ
Ｕボード１４から制御させることによって、ＣＰＵｌ０
の従属メモリ１３との間のデータ転送を高速で、しかも
効率よく実現できる効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例の構成を示すブロック図、第
２図はその要部の動作処理を示すフローチャート、第３
図は従来のデータ転送方法を説明するブロック図である
。１．９・・・（キャッシュメモリを有する）ＣＰＵボー
ド（Ｃ−Ｃ：ＰＵＩ（または９）と略記する）、　　２
．７．１０．１５・・−ｃｐｕ、　　３゜１１・・・キ
ャッシュメモリ、　４，１２・・・システムバス、　５
・・・（Ｃ−ＣＰＵボード１の）従属メモリ、　１３・
・・（Ｃ−ＣＰＵボード９の）従属メモリ、　６，１４
・・・（キャッシュメモリを有しない）ＣＰＵボード（
Ｌ−ＣＰＵボードと略記する）、　８，１６・・・共有
メモリ、１７・・・システムバスインタフェース部、　
１８・・・割込みライン。特許出願人　松下電器産業株式会社第１図第２図第３図

Claims

【特許請求の範囲】

キャッシュメモリを有するＣＰＵボードから、それに従
属するメモリと、およびキャッシュメモリを有しない他
のＣＰＵボードとの間でデータを転送する場合において
、キャッシュメモリを有するＣＰＵボードから、その従
属メモリのデータを読み出すには、上記キャッシュメモ
リを介して読み出し、またキャッシュメモリを有しない
上記他のＣＰＵボードの共有メモリからデータを読み出
すには、上記キャッシュメモリを使用せずに読み出すこ
とを特徴とするデータ転送方法。