JPH04132550U - マルチプロセツサシステム - Google Patents

マルチプロセツサシステム

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Publication number
JPH04132550U
JPH04132550U JP3680291U JP3680291U JPH04132550U JP H04132550 U JPH04132550 U JP H04132550U JP 3680291 U JP3680291 U JP 3680291U JP 3680291 U JP3680291 U JP 3680291U JP H04132550 U JPH04132550 U JP H04132550U
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JP
Japan
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bus
multiprocessor
shared memory
memory
processors
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Withdrawn
Application number
JP3680291U
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Inventor
聡 夏井
Original Assignee
横河電機株式会社
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Publication date
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Abstract

(57)【要約】 【目的】簡単な回路によりマルチプロセッサバスの負荷
を増加することなくＩ／Ｏと共有メモリ間のＤＭＡを実
現する。 【構成】コピーバック方式のキャッシュメモリをそれぞ
れ有する複数のプロセッサと、この複数のプロセッサか
ら共有にアクセスできる共有メモリと、複数のプロセッ
サと共有メモリを接続し、プロセッサと共有メモリのデ
ータ転送および各プロセッサ内のキャッシュメモリの同
期管理用プロトコルを実現するためのマルチプロセッサ
バスと、このマルチプロセッサバスに接続され、このマ
ルチプロセッサバスからコマンドとステータスを入出力
できるＩ／Ｏ制御装置を備えたマルチプロセッサシステ
ムにおいて、共有メモリを、２ポート構成とし、各プロ
セッサからのアクセスの他に、Ｉ／Ｏ制御装置に対して
ＤＭＡ専用バスを接続しＤＭＡ転送ができるように構成
する。

Description

【考案の詳細な説明】
【０００１】
【産業上の利用分野】
本考案は、それぞれにキャッシュメモリを有するプロセッサを使用したマルチ プロセッサシステムに関し、詳しくはマルチプロセッサシステムにおける共有メ モリの制御回路と入出力（Ｉ／Ｏ）制御装置の接続手法の改善に関する。
【０００２】
【従来の技術】
プロセッサの高速化にはコピーバック（Copy Back ）方式のキャッシュメモリ が不可欠となっている。近年さらに高速化を目指してキャッシュメモリを搭載し たプロセッサによるマルチプロセッサシステムの研究が盛んに行なわれている。 マルチプロセッサシステムにおけるメモリ装置には、それぞれのプロセッサが ローカルに操作できるローカルメモリと、各プロセッサが共有にアクセスできる 共有メモリに大別されるが、プロセッサ間の同期をとるために共有メモリは必ず 実装しなければならない。 マルチプロセッサシステムでは、プロセッサと共有メモリ間での転送のための 共有メモリバスと、各プロセッサ間のキャッシュの同期をとるためのプロトコル 用のバスが必要になる。一般には、バスのビット（bit ）幅を削減するために上 記２つのバス機能を１つのバス（以後このバスをマルチプロセッサバスと呼ぶ） で実現している。
【０００３】
【考案が解決しようとする課題】
しかしながら、ここで問題となるのは、この共有メモリバスにＩ／Ｏを接続す る場合である。その理由は次の通りである。 共有メモリバスでは、１つのプロセッサがデータを更新する場合に他のプロセ ッサに対してキャッシュデータを無効（invalid ）にして実際にはデータ転送を 実行しないことにより、パフォーマンスを向上させている。 Ｉ／Ｏと共有メモリ間のＤＭＡ（Direct Memory Access）転送では、Ｉ／Ｏ側 にキャッシュメモリを実装しないとキャッシュプロトコルと実際のデータ転送が バス上に発生しマルチプロセッサバスの負荷が増大する。 Ｉ／Ｏにキャッシュメモリを実装する場合、各プロセッサが実装しているキャ ッシュメモリ制御ロジックが必要になり、そのため回路が複雑かつ増大する。 このような理由により問題を生ずるので、図３に示すような一般のマルチプロ セッサシステムでは、Ｉ／Ｏ制御装置３に専用のプロセッサ３１とバッファメモ リ３２を実装し、必要なデータをバッファメモリ３２上でＩ／Ｏプロセッサ３１ が加工した後、上位の共有メモリ２に対してＩ／Ｏプロセッサ３１がデータを転 送することが多い。
【０００４】 この場合の欠点は、Ｉ／Ｏプロセッサ３１を実装するため高価になることであ る。このＩ／Ｏプロセッサのキャッシュ制御機能は、上位プロセッサ１1 ，１n のキャッシュ機能と同一でなければならず、結果的に上位プロセッサと同一にな ることが多い。 その他の手法としては、前記によりマルチプロセッサバスの負荷を覚悟して Ｉ／Ｏ装置にキャッシュメモリを実装しない手法があるが、これは大規模なシス テムには不向きであることが欠点である。
【０００５】 本考案の目的は、このような問題点を解消するもので、簡単な回路によりマル チプロセッサバスの負荷を増加することなくＩ／Ｏと共有メモリ間のＤＭＡを実 現するメモリ装置を備えたマルチプロセッサシステムを提供するものである。
【０００６】
【課題を解決するための手段】
このような目的を達成するために本考案では、コピーバック方式のキャッシュ メモリをそれぞれ有する複数のプロセッサと、この複数のプロセッサから共有に アクセスできる共有メモリと、前記複数のプロセッサと前記共有メモリを接続し 、プロセッサと共有メモリのデータ転送および各プロセッサ内のキャッシュメモ リの同期管理用プロトコルを実現するためのマルチプロセッサバスと、このマル チプロセッサバスに接続され、このマルチプロセッサバスからコマンドとステー タスを入出力できるＩ／Ｏ制御装置を備えたマルチプロセッサシステムにおいて 、 前記共有メモリを、２ポート構成とし、各プロセッサからのアクセスの他に 、前記Ｉ／Ｏ制御装置に対してＤＭＡ専用バスを接続しＤＭＡ転送ができるよう に構成したことを特徴とする。
【０００７】
【作用】
通常のマルチプロセッサシステムにおいて、共有メモリを２ポート構成とする と共にＩ／Ｏ制御装置との間にＤＭＡ専用バスを接続する。 これにより、マルチプロセッサバスを介する各プロセッサからのアクセスは従 来通り可能であり、とすると共に、Ｉ／Ｏ制御装置との間にＤＭＡ専用バスを接 続しＩ／Ｏ制御装置との間でＤＭＡ転送ができるその他に
【０００８】
【実施例】
以下図面を用いて本考案を詳細に説明する。図１は本考案に係るマルチプロセ ッサシステムの一実施例を示す構成図である。図において、１０1 ，１０2 ， １０n はそれぞれにキャッシュメモリ１１1 ，１１2 ，１１n を内蔵したプロセ ッサであり、ｎ台のマルチプロセッサシステムとなっている。２０は共有メモリ 、３０はＩ／Ｏ制御装置、４０はマルチプロセッサバス、５０はＤＭＡ専用バス である。 各プロセッサ１０1 ，１０2 ，１０n はマルチプロセッサバス４０を介して共 有メモリ２０とＩ／Ｏ制御装置３０に接続されている。本考案による専用バスは 、共有メモリ２０とＩ／Ｏ制御装置３０間に実装されるＤＭＡ専用バス５０であ る。共有メモリ２０は２ポート構成であり、その構成を図２に示す。
【０００９】 図２において、２１はマルチプロセッサバスインタフェース、２２はＤＭＡ専 用バスインタフェース、２３は選択手段、２４はメモリ制御手段、２５はメモリ である。 マルチプロセッサバスインタフェース２１はマルチプロセッサバス４０に接続 され、ＤＭＡ専用バスインタフェース２２はＤＭＡ専用バス５０に接続されてい る。選択手段２３は、インタフェース２１，２２を介してのアクセスが競合した ときに優先順位をつけるための手段である。メモリ制御手段２４とメモリ２５は 一般のメモリ装置と同一の構成である。
【００１０】 このような構成におけるＤＭＡの起動方法についてその手順を次に説明する。 ＤＭＡを起動させるプロセッサがマルチプロセッサバス４０を介して他のプロ セッサ内のキャッシュメモリのＤＭＡ対象領域を無効（invalid ）にする。 マルチプロセッサバス上では、cache invalid コマンドが発行される。 プロセッサ（cache invalid コマンドを発行したプロセッサがＤＭＡ起動する とは限らない）は、マルチプロセッサバス４０を介してＩ／Ｏ制御装置３０にＤ ＭＡを起動する。。 Ｉ／Ｏ制御装置３０は、ＤＭＡ専用バス５０を介してＤＭＡを実行する。 Ｉ／Ｏ制御装置３０は、ＤＭＡ終了後にマルチプロセッサバス４０を介してプ ロセッサ（ＤＭＡ起動したプロセッサが割込みを受けるとは限らない）に割込み をかけ、割込みを受けたプロセッサがＤＭＡの終了ステータスを読み込む。 なお、マルチプロセッサの場合、キャッシュメモリに対する管理、ＤＭＡの起 動、割込み処理はそれぞれ別々のプログラムモジュールであり、ソフトウェアの 構成手法によって、動作するプロセッサが違ってくる。 以上のような動作により、マルチプロセッサバスの負荷を増加することなくＩ ／Ｏと共有メモリ間のＤＭＡを実現することができる。
【００１１】
【考案の効果】
以上説明したように本考案によれば、マルチプロセッサバスの負荷を増大させ ることなく、容易かつ安価な構成でＩ／Ｏ制御ができる。
【図面の簡単な説明】
【図１】本考案に係るマルチプロセッサシステムの一実
施例を示す構成図である。
【図２】共有メモリの構成を示す図である。
【図３】従来のマルチプロセッサシステムの一例を示す
構成図である。
【符号の説明】
１０1 ，１０2 ，１０n プロセッサ １１1 ，１１2 ，１１n キャッシュメモリ ２０ 共有メモリ ２１ マルチプロセッサバスインタフェース ２２ ＤＭＡバスインタフェース ２３ 選択手段 ２４ メモリ制御手段 ２５ メモリ ３０ Ｉ／Ｏ制御装置 ４０ マルチプロセッサバス ５０ ＤＭＡ専用バス

Claims (1)

    【実用新案登録請求の範囲】
  1. 【請求項１】コピーバック方式のキャッシュメモリをそ
    れぞれ有する複数のプロセッサと、この複数のプロセッ
    サから共有にアクセスできる共有メモリと、前記複数の
    プロセッサと前記共有メモリを接続し、プロセッサと共
    有メモリのデータ転送および各プロセッサ内のキャッシ
    ュメモリの同期管理用プロトコルを実現するためのマル
    チプロセッサバスと、このマルチプロセッサバスに接続
    され、このマルチプロセッサバスからコマンドとステー
    タスを入出力できるＩ／Ｏ制御装置を備えたマルチプロ
    セッサシステムにおいて、前記共有メモリを、２ポート
    構成とし、各プロセッサからのアクセスの他に、前記Ｉ
    ／Ｏ制御装置に対してＤＭＡ専用バスを接続しＤＭＡ転
    送ができるように構成したことを特徴とするマルチプロ
    セッサシステム。
JP3680291U 1991-05-23 1991-05-23 マルチプロセツサシステム Withdrawn JPH04132550U (ja)

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JP3680291U JPH04132550U (ja) 1991-05-23 1991-05-23 マルチプロセツサシステム

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JPH04132550U true JPH04132550U (ja) 1992-12-08

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ID=31918695

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Application Number Title Priority Date Filing Date
JP3680291U Withdrawn JPH04132550U (ja) 1991-05-23 1991-05-23 マルチプロセツサシステム

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JP (1) JPH04132550U (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07105090A (ja) * 1993-09-20 1995-04-21 Internatl Business Mach Corp <Ibm> 非同期ｄｍａキャッシュ

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Date Code Title Description
A300 Application deemed to be withdrawn because no request for examination was validly filed

Free format text: JAPANESE INTERMEDIATE CODE: A300

Effective date: 19950810