SU734654A1 - Устройство св зи дл вычислительной системы - Google Patents

Description

I

Изобретение относитс  к вычислительной технике и может быть использовано при проектировании ЭВМ и мультипроцессорных вычислительных систем.

Известно устройство св зи шин, содержащее набор- пассивных шин, соединенных двусторонними св з ми с модул ми вычислительной системы, блоки управлени  шинами и блок св зи 1.

Недостаток этого устройства - монополизаци  объединенных шин на период передачи сообщени  между парой модулей.

Наиболее близким по технической сущности к предлагаемому изобретению  вл етс  устройство св зи, содержащее набор пассивных шин данных, адреса управлени , соединенных двусторонними св з ми с модул ми вычислительной системы, при этом передачи информации между модул ми выполн ютс  в режиме разделени  времени 2.

Недостатком этого устройства  вл етс  то, что дл  всех потоков информации имеетс  только один путь, временные задержки в таком устройстве больше, чем в устройствах с .многоканальными пут ми. Это приводит к недопустимо большому времени ожидани  при обмене пакетами данных по мере расширени  вычислительной системы и возрастании нагрузки.

Цель изобретени  - повышение быстродействи  устройства и сохранение регул рности структуры при расширении вычислительной системы.

Эта цель достигаетс  тем, что устройство , содержащее группу адаптеров,первые входы-выходы которых  влйютс  первыми входами-выходами устройства, а вторые входы-выходы адаптеров  вл ютс  вторыми входами-выходами устройства, в него введены группа блоков пам ти, и блок синхронизации , первый выход которого соединен с первыми входами адаптеров группы и первыми управл ющими входами блоков пам ти группы, второй выход блока синхронизации соединен со вторыми управл ющими входами блоков пам ти группы, выход каждого предыдущего блока пам ти группы соединен с информационным входом каждого последующего блока пам ти группы и вторым входом соответствующего адаптера группы, первый сигнальный вход каждого блока пам ти группы подключен к первому выходу со ответствующего адаптера группы, второй сиг нальный вход каждого блока пам ти группы

подключен ко второму выходу соответствующего адаптера группы, при этом адаптер содержит блок управлени , буферный регистр и блок сравнени ,, причем вход блока управлени   вл етс  первым входом адаптера, первый выход блока управлени   вл етс  вторым выходом адаптера, первые вход-выход блока управлени   вл ютс  первыми входом-выходом адаптера, вторые вход-выход блока управлени  соединены с входомвыходом блока сравнени , второй выход блока управлени  подключен к первому входу буферного регистра, второй вход которого соединен со входом блока сравнени  и  вл етс  вторым входом адаптера, выход буферного регистра  вл етс  первым выходом адаптера, а вход-выход буферного регистра  вл ютс  вторыми входом-выходом адаптера, причем блок пам ти содержит приемный, передающий регистры и элемент ИЛИ, первый вход приемного регистра  вл етс  первым управл ющим, а второй вход приемного регистра - информационным входом блока пам ти, выход приемного регистра подключен к первому входу элемента ИЛИ, второй вход которого  вл етс  первым сигнальным входом блока пам ти, выход элемента ИЛИ подключен к первому входу передающего регистра, второй вход которого  вл етс  вторым сигнальным, а третий вход - вторым управл ющим входом блока пам ти, выход передающего регистра  вл етс  выходом блока пам ти.

На фиг. 1 показана блок-схема устройства св зи дл  вычислительной системы; на фиг. 2 - схема блока пам ти и адаптера магистрали.

В состав устройства вход т блок 1 синхронизации , блоки 2 (-2п пам ти, адаптеры 31 - 3m магистрали, модули 4i-4m вычислительной системы, а также набор пассивных шин 5i-5п, причем п может быть не равно т.

Блок 1 синхронизации (фиг. 1), содержащий генератор тактьзых импульсов, узел сброса и панель управлени  (на фиг. 1 не показано), предназначен дл  приведени  в исходное состо ние устройства, его пуска и синхронизации. Блок 1 синхронизации вырабатывает две серии синхронизирующих сигналов: серию А и серию В. Сери  А, подаваема  на второй управл ющий выход блока 1, поступает на вторые управл ющие входы блоков пам ти и управл ющие входы адаптеров магистрали. Сери  В, подаваема  на первый управл ющий выход блока 1 поступает на первые управл ющие входы блоков 2|-2и пам ти. Периоды повторени  сигналов обоих серий одинаковы и равны «т, но сери  В сдвинута относительно серии А на величину -г-2i)D, где D - такт работы адаптера 3 магистрали.

Блок 2 пам ти предназначен дл  временного хранени  и динамического перемещени  информации по магистрали. В его состав (фиг. 2) вход т приемный регистр 6, элемент 7 ИЛИ и передающий регистр 8. Приемный регистр 6 через элемент 7 ИЛИ соединен с информационным входом передающего регистра 8.

Адаптер магистрали 3 предназначен дл 

}эаспознавани  и временного хранени  адресованного ему слова информации, стирани  полученной информации, приема (передачи ) информации из (Ь) блока пам ти 2 и передачи (приема) ее в (из) модуль 4 вычислительной системы. Адаптер 3 магистрали содержит блок 9 управлени , блок 10 сравнени  и буферный регистр 11.

Блок 9 управлени  содержит узел состо ний (запись) чтение, зан то (свободно) и узел синхронизации, который по каждому сигналу серии А вырабатывает два сигнала с периодом повторени  D.

Блок 10 сравнени  содержит компаратор, узел анализа .и предназначен дл  распознавани  собственного адреса и анализа хран щегос  в передающем регистре 8 слова информации на «Зан то, свободно. Компаратор включает регистр адреса и узел вентилей . Он предназначен дл  сравнени  адреса, хран щегос  в передающем регистре 8, с собственным адресом модул  4 вычислительной системы, хран щегос  в регистре адреса. Буферный регистр 11 содержит регистр на триггерах, узлы сдвига, занесени  и выдачи информации. Он служит дл  приема (выдачи) информации из (в) магистрали и передачи (приема) ее в (из) модуль 4

0 вычислительной системы.

Выходы блока 9 управлени  подключены соответственно к управл ющим входам передающего регистра 8, блока 10 сравнени , буферного регистра 11, модул  4 вычислительной системы. Входы блока 9 управлени  св заны с управл ющим выходом модул  4 вычислительной системы, вторым управл ющим выходом блока 1 синхронизации и выходом блока 10 анализа, информационный вход кототорого подключен ко входу буферного регистра 11, который также соединен двусторонними св з ми с блоком 2 пам ти и модулем 4 вычислительной системы .

В качестве модулей 4 могут использоватьс  центральные процессоры, процессоры ввода (вывода), блоки оперативной пам ти , каналы и т. п.

Устройство работает следующим образом. В вычислительной системе обрабатывает- с  несколько программ одновременно, а также программ, записанных параллельно-последовательным алгоритмом, причем параллельные и независимые друг от друга ветви программ обрабатываютс  одновременно. Каждый центральный процессор выполн ет

5 те супервизорные функции, которые неразрывно св заны с рещаемой им задачей или необходимы дл  новой задачи в случае, когда текуща  прервана или полностью заверщена . Дл  св зи процессоров используетс  принцип «Почтового  щика, определенные  чейки пам ти используютс  в качестве специального временного хранилища команд дл  обмена между любыми процессорами . В процессе взаимодействи  модули обмениваютс  между собой словами информации . Формат слова следующий: признак «зан то (свободно) слова, адрес получател , адрес отправител , {5ежим (запись-чтение ), данные.

При первоначальном сбросе устройства все регистры и управл ющие элементы приход т в исходное состо ние, узлы состо ний блоков управлени  9 устанавливаютс  Б состо ние «Свободно и «Читать. По пуску устройства генератор тактовых импульсов блока 1 начинает вырабатывать обе серии А и В сигналов, при этом в магистрали начинают циркулировать свободные слова. Каждый сигнал серии В пересылает содержимое передающих регистров 8 предыдущих блоков пам ти 2 -в. приемные регистры 6 последующих блоков пам ти 2. Каждым сигналом серии, А содержимое приемных регистров 6 одновременно пересылаетс  в передающие регистры 8, а также каждый блок управлени  9 по сигналу серии А через некоторую задержку вырабатывает сигналы D 1 и 1) 2- Если модуль находитс  в состо нии приема информации из магистрали режим «Читать, то по сигналу {) i и состо нию «Свободно производитс  опрос комларатора блока сравнени  10, при этом провер етс  совпадает ли адрес отправител  с собственным адресом модул  4.

Если компаратор вырабатывает сигнал «Не равно, то состо ние адаптера магистрали 3 не измен етс , блок 9 управлени  выполн ет холостой цикл. Содержимое передающего регистра 8 сдвигаетс  вправо сигналом серии «В.

Если компаратор вырабатывает сигнал «Равно, то блок 9 управлени  сбрасывает компаратор, заносит содержимое передающего регистра 8, буферный регистр 11 осуШествл ет перевод адаптера магистрали 4 в состо ние «Зан то и «Запись, а также посылает запрос на передачу информации в модуль 4 вычислительной системы. По приему запроса из адаптера магистрали 3 модуль 4 производит перепись содержимого буферного регистра И (разр ды режима и данных).

При поступлении сигнала «Запрос из модул  4 на передачу информации в магистраль сигналом Da по состо ни м «Зан то и «Запись производитс  парафазный прием информации (режим и данные) из модул  4, старый адрес отправител  сдвигаетс  в разр ды адреса получател , новый адрес отправител  заноситс  из регистра адреса. Адаптер магистрали 3 переходит в состо ние «Свободно, с целью поиска свободного пакета.

По состо нию адаптера магистрали 3 «Свободно и «Запись блок 9 управлени  сигналом DI опращивает узел анализа блока 10 сравнени  дл  определени  состо ни  прин того в передающий регистра 8 слова. Если слово зан то, то блок 9 управлени  выполн ет холостой цикл. Если слово свободно , то содержимое буферного регистра 11 передаетс  через элемент 7 ИЛИ в передающий регистр 8, сбрасываетс  буферный регистр 11 и адаптер магистрали 3 переходит в состо ние «Свободно и «Чтение.

Описанна  дисциплина заполнени  и освобождени  магистрали приемлема в том случае, когда средн   скорость удовлетворени  запросов блоками оперативной пам ти меньще, либо равна средней скорости res нерации запросов процессоров. В противном случае, дисциплина заполнени  должна быть сложнее с тем, чтобы не произощло полной монополизации магистрали какимлибо модулем или не возникла тупикова  ситуаци . Например, могут быть выделены супервизорные свободные слова, доступные только блоку 1 управлени  магистралью, с помощью которых он переназначает приоритеты модулей.

Предлагаемое устройство позвол ет обес5 печить многократное (в 5-10 раз) увеличение производительности системы за счет подключени  дополнительных модулей через блоки динамической пам ти и адаптеры магистрали, при этом само устройство св зи не снижает производительности системы, ° что обеспечиваетс  динамической циркул цией информации и множественным доступом модулей к магистрали.

Оценка пропускной способности предлагаемого устройства по сравнению с прото5 типом, при условии одинаковой тактовой частоты и четырех обслуживаемых модул х: центрального процессора, двух модулей оперативной пам ти и канала при параллельном выполнении счета и обменов в канале дает ускорение в 3 раза в предлагаемом устройстве по сравнению с прототипом.

Claims (2)

1. Формула изобретени 

   Устройство св зи дл  вычислительной системы, содержащее группу адаптеров, первые входы-выходы которых  вл ютс  первыми входами-выходами устройства, а вторые входы-выходы адаптеров  вл ютс 

   вторыми входами-выходами устройства, отличающеес  тем, что, с целью повыщени  быстродействи , в него введены группа блоков пам ти, и блок синхронизации, первый выход которого соединен с первыми входами адаптеров группы и первыми управл ющими входами блоков пам ти группы, второй выход блока синхронизации соединен со вторыми управл ющими входами блоков пам ти группы, выход каждого предыдущего блока .пам ти группы соединен с информационным входом каждого последующего блока пам ти группы и вторым входом соответствующего адаптера группы, первый сигнальный вход каждого блока пам ти группы подключен к первому выходу соответствующего адаптера группы, второй сигнальный вход каждого блока пам ти группы подключен ко второму выходу соответствующего адаптера группы, при этом адаптер содержит блок управлени , буферный регистр и блок сравнени , причем вход блока управлени   вл етс  первым входом адаптера, первый выход блока управлени   вл етс  вторым выходом адаптера, первые вход-выход блока управлени   вл ютс  первыми входом-выходом адаптера, вторые входвыход блока управлени  соединены с входом-выходом блока сравнени , второй выход блока управлени  подключен к первому входу буферного регистра, второй вход которого соединен со входом блока сравнени  и  вл етс  вторым входом адаптера, - выход буферного регистра  вл етс  первым ВЫХОДОМ адаптера, а вход-выход буферного регистра  вл ютс  вторыми входом-выходом адаптера, причем блок пам ти содержит приемный, передающий регистры и элемент ИЛИ первый вход приемного регистра  вл етс  первым управл ющим, а второй вход приемного регистра - информационным входом блока пам ти, выход при глиого регистра подключен к первому входу элемента ИЛИ, второй вход которого  вл етс  первым сигнальным входом блока пам ти, выход элемента ИЛИ подключен к первому входу передающего регистра, второй вход которого  вл етс  вторым сигнальным, а третий вход - вторым управл ющим входом блока пам ти, выход передающего регистра  вл етс  выходом блока пам ти. Источники информации, прин тые во внимание при экспертизе 1.Патент США № 3947818, кл. 340-147, 1976.
2. 2.Иванов В. В. Структура ввода-вывода и организаци  интерфейса в мини- и микроЭВМ . Киев, 1974 (прототип).

   гт

   Физ. 2