JPH08235067A - Ｉ／ｏキャッシュメモリ - Google Patents

Abstract

(57)【要約】 【目的】 少ないハードウェア量でＤＭＡ転送時のリー
ド要求及びライト要求夫々共通に緩衝バッファを用い、
ブロック転送要求及び部分ライト要求に対応可能とす
る。 【構成】 アドレスタグ検出制御部３はＩ／Ｏバス１１
０上のアドレスとそれに対応するアドレスタグ部１ａの
アドレスとを比較する。バリッド検出制御部４はデータ
バリッド部１ｂとライトフラグ１ｃとリードフラグ１ｄ
とに格納されたフラグ情報を検出する。データ制御部５
は各検出制御部の検出結果を基にデータＲＡＭ２に対す
る書込み及び読出しと、主記憶装置に対するＤＭＡライ
ト及びＤＭＡリードと、主記憶装置に対するコピーバッ
クとを夫々制御する。リード／ライトタグ制御部６はタ
グ部１に対するフラグ情報の書込み制御を行う。ＤＭＡ
終了検出制御部７はＩ／ＯデバイスからのＤＭＡ終了信
号を検出する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はＩ／Ｏキャッシュメモリ
に関し、特にシステムバスと入出力バスとの間のデータ
転送に用いる緩衝バッファメモリに関する。

【０００２】

【従来の技術】従来、この種のバッファメモリは、中央
処理装置（ＣＰＵ）と主記憶装置（ＭＥＭ）とが接続さ
れかつ高速バスであるシステムバスと、複数の入出力
（Ｉ／Ｏ）デバイスが夫々接続されかつ低速バスである
入出力バスとの間を接続するバス接続装置内に設けられ
ている。

【０００３】このバス接続装置においては一般的に、Ｉ
／ＯＤＭＡ（入出力ダイレクトメモリアクセス）転送用
の緩衝バッファとしてライト及びリード夫々専用に設け
られた数段のライトバッファ及びリードバッファで構成
している。

【０００４】

【発明が解決しようとする課題】上述した従来のバッフ
ァメモリでは、ＤＭＡ転送用の緩衝バッファとしてライ
ト及びリード夫々専用に設けられた数段のライトバッフ
ァ及びリードバッファで構成されているので、複数の入
出力デバイスに対応させるにはビジー率を低減させるた
めにそれら緩衝バッファの数を増やさなければならず、
ハードウェアが増大してしまう。

【０００５】また、高速バスであるシステムバス上の主
記憶装置とのコヒーレンシ制御ができないため、ライト
データを多く格納することができない。さらに、先行リ
ードも必要データ分だけプリフェッチしなければならな
いので、多くのデータを準備できないという制約があ
る。

【０００６】そこで、本発明の目的は上記の問題点を解
消し、少ないハードウェア量でＤＭＡ転送時のリード要
求及びライト要求夫々共通に緩衝バッファを用いること
ができ、ブロック転送要求及び部分ライト要求に対応す
ることが可能なＩ／Ｏキャッシュメモリを提供すること
にある。

【０００７】

【課題を解決するための手段】本発明によるＩ／Ｏキャ
ッシュメモリは、主記憶装置と複数の入出力デバイスと
の間のダイレクトメモリアクセスによるデータ転送に用
いられるＩ／Ｏキャッシュメモリであって、前記データ
転送のデータを一時保持する保持手段と、前記ダイレク
トメモリアクセスが前記主記憶装置への書込みであるこ
とを示すライトフラグと、前記ダイレクトメモリアクセ
スが前記主記憶装置からの読出しであることを示すリー
ドフラグと、前記保持手段のデータが有効であることを
示すバリッドフラグと、前記ダイレクトメモリアクセス
の対象のデータが前記保持手段に保持されているか否か
を検出する検出手段と、前記検出手段の検出結果と前記
ライトフラグの内容と前記リードフラグの内容と前記バ
リッドフラグの内容とに応じて前記保持手段に対するデ
ータの書込み及び読出しを制御する制御手段とを備えて
いる。

【０００８】本発明による他のＩ／Ｏキャッシュメモリ
は、上記の構成のほかに、前記ダイレクトメモリアクセ
スが前記主記憶装置への書込みの時に前記ダイレクトメ
モリアクセスの終了を検出する検出手段と、前記検出手
段で前記ダイレクトメモリアクセスの終了が検出された
時にそのダイレクトメモリアクセスに対応する前記保持
手段の内容を前記主記憶装置に書込むライトバック手段
とを具備している。

【０００９】

【作用】データＲＡＭの有効無効を示すデータバリッド
部の内容と、ＤＭＡライトか否かを示すライトフラグの
内容と、ＤＭＡリードか否かを示すリードフラグの内容
とに基づいてデータＲＡＭに対するＤＭＡライト及びＤ
ＭＡリードを制御する。これによって、データＲＡＭを
少ないハードウェア量でＤＭＡライト及びＤＭＡリード
に共通に使用することが可能となる。

【００１０】また、ストアインキャッシュ方式のデータ
ＲＡＭを用いるとともに、データバリッド部をタグ部の
一部として制御する。これによって、ブロック転送要求
及び部分ライト要求に対応することが可能となる。

【００１１】さらに、ＤＭＡ終了検出制御部がＩ／Ｏデ
バイスからのＤＭＡ終了信号を検出した時にアドレスタ
グ検出制御部とデータ制御部とリード／ライトタグ制御
部とレジスタとによりＩ／Ｏバスからの最後のＤＭＡラ
イトデータを自動的に主記憶装置にコピーバックする。
これによって、データＲＡＭにＤＭＡライトデータが残
らないので、データＲＡＭ内のＤＭＡライトデータが主
記憶装置にライトバックするまで待たせることなく、Ｄ
ＭＡ転送を実行させることができる。

【００１２】

【実施例】次に、本発明の一実施例について図面を参照
して説明する。

【００１３】図１は本発明の一実施例の構成を示すブロ
ック図である。図において、本発明の一実施例によるＩ
／Ｏキュッシュメモリはタグ（Ｔａｇ）部１と、データ
ＲＡＭ２と、アドレスタグ検出制御部３と、バリッド
（Ｖａｌｉｄ）検出制御部４と、データ制御部５と、リ
ード／ライトタグ制御部６と、ＤＭＡ終了検出制御部７
と、レジスタ８〜１１とから構成されており、レジスタ
８〜１１を介してシステム（ｓｙｓｔｅｍ）バス１００
及びＩ／Ｏバス１１０に夫々接続されている。

【００１４】尚、図示していないが、システムバス１０
０には中央処理装置（ＣＰＵ）及び主記憶装置（ＭＥ
Ｍ）が、Ｉ／Ｏバス１１０には複数のＩ／Ｏデバイスが
夫々接続されている。

【００１５】タグ部１はデータＲＡＭ２にデータが保持
されているアドレスを格納するアドレスタグ部１ａと、
データＲＡＭ２の各アドレスに保持されたデータが有効
か無効かを示す情報を格納するデータバリッド部１ｂ
と、データＲＡＭ２の各アドレスに保持されたデータが
ＤＭＡライト要求時に保持されたものか否かを示す情報
を格納するライトフラグ１ｃと、データＲＡＭ２の各ア
ドレスに保持されたデータがＤＭＡリード要求時に保持
されたものか否かを示す情報を格納するリードフラグ１
ｄとから構成されている。ここで、タグ部１はフルアソ
シアティブ方式であり、データＲＡＭ２はストアインキ
ャッシュ方式である。

【００１６】アドレスタグ検出制御部３はレジスタ８を
通してＩ／Ｏバス１１０上から送られてきたアドレス
と、そのアドレスに対応してアドレスタグ部１ａから出
力されたアドレスとを比較し、Ｉ／Ｏバス１１０上のア
ドレスがアドレスタグ部１ａ内にあるか否かを判定し、
その判定結果をバリッド検出制御部４からの情報に付加
してデータ制御部５及びリード／ライトタグ制御部６に
出力する。

【００１７】バリッド検出制御部４はレジスタ８を通し
てタグ部１にアドレスが入力された時にデータバリッド
部１ｂとライトフラグ１ｃとリードフラグ１ｄとから夫
々そのアドレスに対応して出力される情報を検出し、そ
れらのフラグ情報をアドレスタグ検出制御部３に出力す
る。

【００１８】データ制御部５はレジスタ１０，１１に夫
々保持されたデータのデータＲＡＭ２に書込み、データ
ＲＡＭ２から読出したデータをレジスタ１０，１１に保
持するよう制御すると共に、主記憶装置に対するコピー
バックを制御する。

【００１９】リード／ライトタグ制御部６はＩ／Ｏバス
１１０上のＤＭＡ要求がライト要求かリード要求かを判
別し、その判別結果とアドレスタグ検出制御部３の判定
結果とＤＭＡ終了検出制御部７の検出結果とに基づいて
タグ部１のデータバリッド部１ｂとライトフラグ１ｃと
リードフラグ１ｄとに対するフラグ情報の書込み制御を
行う。

【００２０】ＤＭＡ終了検出制御部７は各Ｉ／Ｏデバイ
スからのＤＭＡ終了信号線（図示せず）の内容を監視
し、Ｉ／ＯデバイスからのＤＭＡ終了信号を検出すると
その旨をアドレスタグ検出制御部３とデータ制御部５と
リード／ライトタグ制御部６とレジスタ８とに夫々通知
する。ここで、ＤＭＡ終了信号線はＩ／Ｏバス１１０内
に設けられている。

【００２１】図２は本発明の一実施例によるＤＭＡライ
ト時の処理動作を示すフローチャートであり、図３は本
発明の一実施例によるＤＭＡリード時の処理動作を示す
フローチャートである。これら図１〜図３を用いて本発
明の一実施例によるＤＭＡ転送時の処理動作について説
明する。

【００２２】ＤＭＡライト時には、アドレスタグ検出制
御部３でレジスタ８を通してＩ／Ｏバス１１０上から送
られてきたアドレスとそのアドレスに対応してアドレス
タグ部１ａから出力されたアドレスとが比較され、Ｉ／
Ｏバス１１０上のアドレスがアドレスタグ部１ａ内にあ
るか否かの判定（Ｗ−ｈｉｔ？）が行われる（図２ステ
ップＳ１）。このとき、Ｉ／Ｏバス１１０上のデータは
レジスタ１０に保存される。

【００２３】この場合、アドレスタグ検出制御部３でＩ
／Ｏバス１１０上のアドレスがアドレスタグ部１ａ内に
あると判定されると、データ制御部５はそのアドレスに
対応するデータＲＡＭ２の番地にレジスタ１０に保存さ
れているデータを上書き（ｄａｔａ ｕｐｄａｔｅ）す
る（図２ステップＳ２）。このとき、リード／ライトタ
グ制御部６はそのアドレスに対応するデータバリッド部
１ｂ及びライトフラグ１ｃに夫々有効ビットをセットす
る。

【００２４】このＤＭＡライトの処理が終了した後に、
ＤＭＡ終了検出制御部７がＩ／ＯデバイスからのＤＭＡ
終了信号を検出すると、その旨がアドレスタグ検出制御
部３とデータ制御部５とリード／ライトタグ制御部６と
レジスタ８とに夫々通知される。

【００２５】レジスタ８はＤＭＡ終了検出制御部７から
ＤＭＡ終了信号の検出が通知されると、その時保持して
いるアドレスをタグ部１とアドレスタグ検出制御部３と
レジスタ９とに夫々出力する。

【００２６】アドレスタグ検出制御部３はＤＭＡ終了検
出制御部７からＤＭＡ終了信号の検出が通知されると、
レジスタ８から送られてきたアドレスに対応するタグ部
１のデータバリッド部１ｂ及びライトフラグ１ｃに夫々
有効ビットがセットされているか否かを検出し、データ
バリッド部１ｂ及びライトフラグ１ｃに夫々有効ビット
がセットされているアドレスをデータ制御部５に通知す
る。

【００２７】データ制御部５はＤＭＡ終了検出制御部７
からＤＭＡ終了信号の検出が通知されると、アドレスタ
グ検出制御部３から送られてきたアドレス、つまりデー
タバリッド部１ｂ及びライトフラグ１ｃに夫々有効ビッ
トがセットされているアドレスのデータをデータＲＡＭ
２から読出し、レジスタ１１及びシステムバス１００を
通して主記憶装置にコピーバックする。このとき、その
データバリッド部１ｂ及びライトフラグ１ｃに夫々有効
ビットがセットされているアドレスはレジスタ９からシ
ステムバス１００を通して主記憶装置に供給される。

【００２８】アドレスタグ検出制御部３はＩ／Ｏバス１
１０上のアドレスがアドレスタグ部１ａ内にないと判定
すると、アドレスの比較結果及びバリッド検出制御部４
の検出結果を基にタグ部１のステータスにエラーが有る
か否かを判定する（Ｅｒｒ？）（図２ステップＳ３）。
アドレスタグ検出制御部３はエラー有りと判定すると、
保持部（図示せず）にステータスエラーをセットし、割
込み信号線（図示せず）を介して中央処理装置に割込み
を発行する（Ｅｒｒ Ｓｅｔ→ＩＮＴ）（図２ステップ
Ｓ４）。

【００２９】アドレスタグ検出制御部３はエラー無しと
判定すると、あるいは中央処理装置に割込みを発行する
と、アドレスの比較結果及びバリッド検出制御部４の検
出結果を基にライトミスか否かを判定する（Ｗ−ｍｉｓ
ｓ？）（図２ステップＳ５）。アドレスタグ検出制御部
３はライトミスであると判定すると、タグ部１のデータ
バリッド部１ｂ全てに有効ビットがセットされているか
否かを判定する（ａｌｌ Ｖ？）（図２ステップＳ
７）。

【００３０】アドレスタグ検出制御部３はデータバリッ
ド部１ｂ全てに有効ビットがセットされていると判定す
ると、その旨をデータ制御部５に通知する。データ制御
部５はアドレスタグ検出制御部３からの通知を受ける
と、データＲＡＭ２内のデータ全てをレジスタ１１及び
システムバス１００を通して主記憶装置にライトバック
し［Ｗｒｉｔｅ Ｂａｃｋ（Ｆｕｌｌ）］（図２ステッ
プＳ８）、その後にＤＭＡライトデータをデータＲＡＭ
２内に書込み、タグ部１のデータバリッド部１ｂ及びラ
イトフラグ１ｃに夫々有効ビットをセットする（Ｔａ
ｇ．Ｖ．ｄａｔａｗｒｉｔｅ）（図２ステップＳ６）。

【００３１】また、アドレスタグ検出制御部３はデータ
バリッド部１ｂ全てに有効ビットがセットされていない
と判定すると、その旨をデータ制御部５に通知する。デ
ータ制御部５はアドレスタグ検出制御部３からの通知を
受けると、データＲＡＭ２内のデータのうちデータバリ
ッド部１ｂに有効ビットがセットされているデータをリ
ードモディファイライトでレジスタ１１及びシステムバ
ス１００を通して主記憶装置にライトバックし［Ｗｒｉ
ｔｅ Ｂａｃｋ（ＲＭＷ）］（図２ステップＳ９）、そ
の後にＤＭＡライトデータをデータＲＡＭ２内に書込
み、タグ部１のデータバリッド部１ｂ及びライトフラグ
１ｃに夫々有効ビットをセットさせる（図２ステップＳ
６）。

【００３２】アドレスタグ検出制御部３はライトミスで
ないと判定すると、その旨をデータ制御部５に通知す
る。データ制御部５はアドレスタグ検出制御部３からの
通知を受けると、ＤＭＡライトデータをデータＲＡＭ２
内に書込み、タグ部１のデータバリッド部１ｂ及びライ
トフラグ１ｃに夫々有効ビットをセットする（図２ステ
ップＳ６）。

【００３３】このとき、アドレスがタグ部１に存在しな
く、データＲＡＭ２（キャッシュ領域）がいっぱいの場
合にはデータＲＡＭ２内の一番古い領域を割り当て、そ
の領域のデータが有効であるかどうかをバリッド検出制
御部４で確認する。

【００３４】バリッド検出制御部４はライトフラグ１ｃ
及びリードフラグ１ｄのどちらかに有効ビットがセット
されており、データバリッド部１ｂに有効ビットがセッ
トされていなければ、その旨をアドレスタグ検出部３を
介してデータ制御部５に通知する。

【００３５】データ制御部５はアドレスタグ検出部３か
らの通知を受けると、つまりデータＲＡＭ２内のリード
またはライトでデータがインバリッドであれば、レジス
タ１０のデータをデータＲＡＭ２に上書きし、タグ部１
のデータバリッド部１ｂ及びライトフラグ１ｃに夫々有
効ビットをセットする。

【００３６】バリッド検出制御部４はライトフラグ１ｃ
及びデータバリッド部１ｂに有効ビットがセットされて
おり、しかも連続でなければ、その旨をアドレスタグ検
出部３を介してデータ制御部５に通知する。

【００３７】データ制御部５はアドレスタグ検出部３か
らの通知を受けると、つまりデータＲＡＭ２内のデータ
がライトでかつバリッドであり、それが連続でなけれ
ば、主記憶装置から該当するアドレスのデータをシステ
ムバス１００からレジスタ１１を通して入力し、そのデ
ータをデータＲＡＭ２のデータとモディファイして主記
憶装置に書込んでから、その新しいデータをデータＲＡ
Ｍ２に登録する。この場合も、タグ部１のデータバリッ
ド部１ｂ及びライトフラグ１ｃに夫々有効ビットがセッ
トされる。

【００３８】バリッド検出制御部４はライトフラグ１ｃ
及びリードフラグ１ｄのどちらかに有効ビットがセット
されており、データバリッド部１ｂに有効ビットがセッ
トされていなければ、その旨をアドレスタグ検出部３を
介してデータ制御部５に通知する。

【００３９】データ制御部５はアドレスタグ検出部３か
らの通知を受けると、レジスタ１０のデータをデータＲ
ＡＭ２に上書きし、タグ部１のデータバリッド部１ｂ及
びライトフラグ１ｃに夫々有効ビットをセットさせる。

【００４０】このＤＭＡライトの処理が終了した後に、
ＤＭＡ終了検出制御部７がＩ／ＯデバイスからのＤＭＡ
終了信号を検出すると、その旨がアドレスタグ検出制御
部３とデータ制御部５とリード／ライトタグ制御部６と
レジスタ８とに夫々通知される。

【００４１】レジスタ８はＤＭＡ終了検出制御部７から
ＤＭＡ終了信号の検出が通知されると、その時保持して
いるアドレスをタグ部１とアドレスタグ検出制御部３と
レジスタ９とに夫々出力する。

【００４２】アドレスタグ検出制御部３はＤＭＡ終了検
出制御部７からＤＭＡ終了信号の検出が通知されると、
レジスタ８から送られてきたアドレスに対応するタグ部
１のデータバリッド部１ｂ及びライトフラグ１ｃに夫々
有効ビットがセットされているか否かを検出し、データ
バリッド部１ｂ及びライトフラグ１ｃに夫々有効ビット
がセットされているアドレスをデータ制御部５に通知す
る。

【００４３】データ制御部５はＤＭＡ終了検出制御部７
からＤＭＡ終了信号の検出が通知されると、アドレスタ
グ検出制御部３から送られてきたアドレス、つまりデー
タバリッド部１ｂ及びライトフラグ１ｃに夫々有効ビッ
トがセットされているアドレスのデータをデータＲＡＭ
２から読出し、レジスタ１１及びシステムバス１００を
通して主記憶装置にコピーバックする。このとき、デー
タバリッド部１ｂ及びライトフラグ１ｃに夫々有効ビッ
トがセットされているアドレスはレジスタ９からシステ
ムバス１００を通して主記憶装置に供給される。

【００４４】このように、低速バス（Ｉ／Ｏバス１１
０）からの最後のＤＭＡライトデータを自動的に主記憶
装置にコピーバックすることによって、データＲＡＭ２
にＤＭＡライトデータが残らないので、データＲＡＭ２
内のＤＭＡライトデータが主記憶装置にライトバックさ
れるまでＤＭＡ転送が待たされることがない。

【００４５】一方、ＤＭＡリード時には、アドレスタグ
検出制御部３でレジスタ８を通してＩ／Ｏバス１１０上
から送られてきたアドレスとそのアドレスに対応してア
ドレスタグ部１ａから出力されたアドレスとが比較さ
れ、Ｉ／Ｏバス１１０上のアドレスがアドレスタグ部１
ａ内にあるか否かの判定が行われる（ｈｉｔ？）（図３
ステップＳ１１）。

【００４６】アドレスタグ検出制御部３はＩ／Ｏバス１
１０上のアドレスがアドレスタグ部１ａ内にあると判定
すると、アドレスの比較結果及びバリッド検出制御部４
の検出結果を基にＤＭＡリードのバイト数やデータ位置
がデータＲＡＭ２内の有効データに含まれているか否か
を判断する（Ｒｅｑｕｅｓｔ ｄａｔａ Ｖ ｏｋ？）
（図３ステップＳ１２）。

【００４７】アドレスタグ検出制御部３はＤＭＡリード
のバイト数やデータ位置がデータＲＡＭ２内の有効デー
タに含まれていると判断すると、その旨をデータ制御部
５に通知する。

【００４８】データ制御部５はアドレスタグ検出部３か
らの通知を受けると、データＲＡＭ２内のデータをレジ
スタ１０及びＩ／Ｏバス１１０を介してＩ／Ｏデバイス
に転送する（Ｒｅａｄ Ｓｅｒｖｉｃｅ）（図３ステッ
プＳ１５）。

【００４９】また、アドレスタグ検出制御部３はＤＭＡ
リードのバイト数やデータ位置がデータＲＡＭ２内の有
効データに含まれていないと判断すると、その旨をデー
タ制御部５に通知する。

【００５０】データ制御部５はアドレスタグ検出部３か
らの通知を受けると、主記憶装置から該当するブロック
データをシステムバス１００及びレジスタ１１を通して
読出し、そのブロックデータをデータＲＡＭ２に保持し
（ＭＥＭ Ｂｌｏｏｋ Ｒｅａｄ）（図３ステップＳ１
３）、タグ部１のデータバリッド部１ｂに有効ビットを
セットさせる（ｄａｔａ Ｖ ｓｅｔ）（図３ステップ
Ｓ１４）。

【００５１】その後に、データ制御部５は主記憶装置か
ら読出してデータＲＡＭ２に保持したデータをレジスタ
１０及びＩ／Ｏバス１１０を介してＩ／Ｏデバイスに転
送する（Ｒｅａｄ Ｓｅｒｖｉｃｅ）（図３ステップＳ
１５）。

【００５２】アドレスタグ検出制御部３はＩ／Ｏバス１
１０上のアドレスがアドレスタグ部１ａ内にないと判定
すると、アドレスの比較結果及びバリッド検出制御部４
の検出結果を基にタグ部１のステータスにエラーが有る
か否かを判定する（図３ステップＳ１６）。アドレスタ
グ検出制御部３はエラー有りと判定すると、保持部にス
テータスエラーをセットし、割込み信号線を介して中央
処理装置に割込みを発行する（Ｅｒｒ Ｓｅｔ→ＩＮ
Ｔ）（図３ステップＳ１７）。

【００５３】アドレスタグ検出制御部３はエラー無しと
判定すると、あるいは中央処理装置に割込みを発行する
と、ライトフラグ１ｃに有効ビットがセットされている
か否かを判定する（Ｗ ｈｉｔ？）（図３ステップＳ１
８）。アドレスタグ検出制御部３はライトフラグ１ｃに
有効ビットがセットされていると判定すると、その旨を
データ制御部５に通知する。データ制御部５はアドレス
タグ検出制御部３からの通知を受けると、データＲＡＭ
２内のデータをレジスタ１１及びシステムバス１００を
通して主記憶装置にライトバックもしくはリードモディ
ファイライトする［Ｗｒｉｔｅ Ｂａｃｋ（Ｆｕｌｌ
ｏｒ ＲＭＷ）］（図３ステップＳ１９）。

【００５４】アドレスタグ検出制御部３はライトフラグ
１ｃに有効ビットがセットされていないと判定すると、
その旨をデータ制御部５に通知する。データ制御部５は
アドレスタグ検出制御部３からの通知を受けると、該当
するＤＭＡリードデータを主記憶装置からシステムバス
１００及びレジスタ１１を通して読出し、そのＤＭＡリ
ードデータをデータＲＡＭ２に保持し［Ｒｅｐｌａｃｅ
（Ｒｅａｄ ＆ Ｓｅｔ）］（図３ステップＳ２０）、
データＲＡＭ２に保持したデータをレジスタ１０及びＩ
／Ｏバス１１０を介してＩ／Ｏデバイスに転送する（Ｒ
ｅａｄ Ｓｅｒｖｉｃｅ）（図３ステップＳ１５）。

【００５５】また、データ制御部５はデータＲＡＭ２内
のデータを主記憶装置にライトバックもしくはリードモ
ディファイライトすると、該当するＤＭＡリードデータ
を主記憶装置からシステムバス１００及びレジスタ１１
を通して読出し、そのＤＭＡリードデータをデータＲＡ
Ｍ２に保持し［Ｒｅｐｌａｃｅ（Ｒｅａｄ ＆ Ｓｅ
ｔ）］（図３ステップＳ２０）、データＲＡＭ２に保持
したデータをレジスタ１０及びＩ／Ｏバス１１０を介し
てＩ／Ｏデバイスに転送する（Ｒｅａｄ Ｓｅｒｖｉｃ
ｅ）（図３ステップＳ１５）。

【００５６】ここで、コヒーレンシ制御では高速バス
（システムバス１００）上における主記憶装置へのライ
トを常時モニタし、タグ部１の一致があった場合にその
エントリのデータバリッド部１ｂを無効にするという動
作を行う。

【００５７】さらに、データＲＡＭ２がストアインキャ
ッシュ方式であるため、必然的にエントリのライトフラ
グがセットされ、主記憶装置の内容より新しい場合（デ
ータＲＡＭ２の内容がオーナである場合）があり得る。
その場合には最終的にＩ／ＯデバイスからのＤＭＡ転送
終了割込みまたはソフトウェアによるコマンドで主記憶
装置にライトバックを行うことで解決される。

【００５８】図４は図１のアドレスタグ検出制御部３の
判定基準を示す図である。図においては、アドレスタグ
検出制御部３はアドレスの比較結果及びバリッド検出制
御部４の検出結果を基にタグ部１のステータスにエラー
が有るか否かを判定するための判定基準を示している。

【００５９】アドレスタグ検出制御部３はデータバリッ
ト部１ｂ（Ｖ）とリードフラグ１ｄ（Ｒ）とライトフラ
グ１ｃ（Ｗ）とアドレスの一致（ｈｉｔ）とからなるフ
ラグ情報が“０００１”，“００１０”，“００１
１”，“０１００”，“０１０１”，“０１１０”，
“０１１１”，“１０００”，“１００１”，“１１１
０”，“１１１１”の時にステータスエラーと判定し、
中央処理装置に割込み信号を発行して次の処理に移る
（Ｓｔａｔｕｓ Ｅｒｒ→ＩＮＴ→ｎｅｘｔ）（図４の
の状態参照）。

【００６０】また、アドレスタグ検出制御部３はフラグ
情報（Ｖ，Ｒ，Ｗ，ｈｉｔ）が“１０１０”の時にライ
トミスと判定し（Ｗ−ｍｉｓｓ）（図４のの状態参
照）、フラグ情報（Ｖ，Ｒ，Ｗ，ｈｉｔ）が“１０１
１”の時にライトヒットと判定し（Ｗ−ｈｉｔ）（図４
のの状態参照）、フラグ情報（Ｖ，Ｒ，Ｗ，ｈｉｔ）
が“１１００”の時にリードミスと判定し（Ｒ−ｍｉｓ
ｓ）（図４のの状態参照）、フラグ情報（Ｖ，Ｒ，
Ｗ，ｈｉｔ）が“１１０１”の時にリードヒットと判定
する（Ｒ−ｈｉｔ）（図４のの状態参照）。

【００６１】このように、タグ部１のデータバリッド部
１ｂの内容とライトフラグ１ｃの内容とリードフラグ１
ｄの内容とに基づいてデータＲＡＭ２に対するＤＭＡラ
イト及びＤＭＡリードを制御することによって、データ
ＲＡＭ２を少ないハードウェア量でＤＭＡライト及びＤ
ＭＡリードに共通に使用することが可能となる。

【００６２】また、ストアインキャッシュ方式のデータ
ＲＡＭ２を用いるとともに、データバリッド部１ｂをタ
グ部１の一部として制御することで、ブロック転送要求
及び部分ライト要求に対応することが可能となる。

【００６３】さらに、ＤＭＡ終了検出制御部７がＩ／Ｏ
デバイスからのＤＭＡ終了信号を検出した時にアドレス
タグ検出制御部３とデータ制御部５とリード／ライトタ
グ制御部６とレジスタ８とにより低速バス（Ｉ／Ｏバス
１１０）からの最後のＤＭＡライトデータを自動的に主
記憶装置にコピーバックすることによって、データＲＡ
Ｍ２にＤＭＡライトデータが残らないので、データＲＡ
Ｍ２内のＤＭＡライトデータが主記憶装置にライトバッ
クされるまで待たせることなく、ＤＭＡ転送を実行させ
ることができる。

【００６４】

【発明の効果】以上説明したように本発明のＩ／Ｏキャ
ッシュメモリによれば、データ転送のデータを一時保持
する保持手段に対するデータの書込み及び読出しを、ダ
イレクトメモリアクセスが主記憶装置への書込みである
ことを示すライトフラグの内容と、ダイレクトメモリア
クセスが主記憶装置からの読出しであることを示すリー
ドフラグの内容と、保持手段のデータが有効であること
を示すバリッドフラグの内容と、ダイレクトメモリアク
セスの対象のデータが保持手段に保持されているか否か
を検出する検出手段の検出結果とに応じて制御すること
によって、少ないハードウェア量でＤＭＡ転送時のリー
ド要求及びライト要求夫々共通に緩衝バッファを用いる
ことができ、ブロック転送要求及び部分ライト要求に対
応することが可能になるという効果がある。

【００６５】また、本発明の他のＩ／Ｏキャッシュメモ
リによれば、ダイレクトメモリアクセスが主記憶装置へ
の書込みの時にそのダイレクトメモリアクセスの終了の
検出に応じてそれに対応する保持手段の内容を主記憶装
置にライトバックすることによって、保持手段内のＤＭ
Ａライトデータが主記憶装置にライトバックされるまで
待たせることなく、ＤＭＡ転送を実行させることができ
るという効果がある。

【図面の簡単な説明】

【図１】本発明の一実施例の構成を示すブロック図であ
る。

【図２】本発明の一実施例によるＤＭＡライト時の処理
動作を示すフローチャートである。

【図３】本発明の一実施例によるＤＭＡリード時の処理
動作を示すフローチャートである。

【図４】図１のアドレスタグ検出制御部の判定基準を示
す図である。

【符号の説明】

１ タグ部 １ａ アドレスタグ部 １ｂ データバリッド部 １ｃ ライトフラグ １ｄ リードフラグ ２ データＲＡＭ ３ アドレスタグ検出制御部 ４ バリッド検出制御部 ５ データ制御部 ６ リード／ライトタグ制御部 ７ ＤＭＡ終了検出部 ８〜１１ レジスタ

Claims (4)

【特許請求の範囲】
1. 【請求項１】 主記憶装置と複数の入出力デバイスとの
   間のダイレクトメモリアクセスによるデータ転送に用い
   られるＩ／Ｏキャッシュメモリであって、前記データ転
   送のデータを一時保持する保持手段と、前記ダイレクト
   メモリアクセスが前記主記憶装置への書込みであること
   を示すライトフラグと、前記ダイレクトメモリアクセス
   が前記主記憶装置からの読出しであることを示すリード
   フラグと、前記保持手段のデータが有効であることを示
   すバリッドフラグと、前記ダイレクトメモリアクセスの
   対象のデータが前記保持手段に保持されているか否かを
   検出する検出手段と、前記検出手段の検出結果と前記ラ
   イトフラグの内容と前記リードフラグの内容と前記バリ
   ッドフラグの内容とに応じて前記保持手段に対するデー
   タの書込み及び読出しを制御する制御手段とを有するこ
   とを特徴とするＩ／Ｏキャッシュメモリ。
2. 【請求項２】 前記保持手段は、前記主記憶装置から前
   記入出力デバイスに転送されるデータと前記入出力デバ
   イスから前記主記憶装置に転送されるデータとを夫々一
   時保持するよう構成されたことを特徴とする請求項１記
   載のＩ／Ｏキャッシュメモリ。
3. 【請求項３】 前記ダイレクトメモリアクセスが前記主
   記憶装置への書込みの時に前記ダイレクトメモリアクセ
   スの終了を検出する検出手段と、前記検出手段で前記ダ
   イレクトメモリアクセスの終了が検出された時にそのダ
   イレクトメモリアクセスに対応する前記保持手段の内容
   を前記主記憶装置に書込むライトバック手段とを含むこ
   とを特徴とする請求項１または請求項２記載のＩ／Ｏキ
   ャッシュメモリ。
4. 【請求項４】 前記ライトバック手段は、前記ライトフ
   ラグの内容と前記バリッドフラグの内容とに基づいて前
   記保持手段の内容を前記主記憶装置に書込むよう構成さ
   れたことを特徴とする請求項３記載のＩ／Ｏキャッシュ
   メモリ。