JP2642064B2 - 非同期ｄｍａキャッシュ - Google Patents

非同期ｄｍａキャッシュ

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JP2642064B2
JP2642064B2 JP6163468A JP16346894A JP2642064B2 JP 2642064 B2 JP2642064 B2 JP 2642064B2 JP 6163468 A JP6163468 A JP 6163468A JP 16346894 A JP16346894 A JP 16346894A JP 2642064 B2 JP2642064 B2 JP 2642064B2
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    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
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    • G06F12/0815—Cache consistency protocols
    • G06F12/0831—Cache consistency protocols using a bus scheme, e.g. with bus monitoring or watching means
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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は"スヌーピング（snoopin
g）"によりシステム・バスをモニタする中央処理ユニッ
ト（ＣＰＵ）及び他の装置を有するコンピュータ・シス
テムにおけるキャッシュ・コヒーレンスの提供に関す
る。より詳細には、本発明は、第１の装置により所有さ
れるデータのメモリ・アドレスと、別の装置により要求
されるデータのメモリ・アドレスとを比較し識別するた
めの基準を変更することにより、非同期バス間のコヒー
レンス（coherence）を維持する。
【０００２】
【従来の技術】非同期バス及びスヌーピング・プロトコ
ルを有する従来の多重キャッシュ・システムには、キャ
ッシュに書込まれるデータのアドレスが無効な期間が存
在すると言った問題がある。（更新とスヌープ比較との
間の非同期性のために）この期間中にスヌープが発生す
ると、誤り応答によりシステムに性能低下または不正デ
ータが生じる。この誤り応答には誤りスヌープ・ヒッ
ト、または識別されなかった実際のスヌープ・ヒットが
含まれる。より詳しくは、入出力（Ｉ／Ｏ）チャネル制
御装置（ＩＯＣＣ）内に含まれるキャッシュ・メモリに
書込むまたはそこから読出す入出力（Ｉ／Ｏ）装置の非
同期性により、Ｉ／Ｏ装置があるメモリ・セクタとの対
話を終了し、別のメモリ・セクタとの対話を開始する期
間が存在する。従って、スヌープ比較のために使用され
るセクタ・アドレスが遷移状態であり、このアドレス遷
移期間の間にシステム・バスのスヌープが発生すると、
誤りスヌープ・ヒットまたはスヌープ・ヒット検出誤り
が発生する可能性がある。
【０００３】キャッシュ・コヒーレンスを維持する従来
の解決方法が米国特許第５１１９４８５号に述べられて
おり、ここでは代替バスマスタからの符号化制御信号を
バス・インタフェース制御回路に結合し、選択的にデー
タ・バス・スヌーピングを可能とする。米国特許第５０
７２３６９号はコヒーレンスを保証するために、異なる
バスに跨ってアドレスをマッピングする。すなわち、イ
ンタフェース回路が選択されたバス・アドレスを別のバ
ス上の対応するアドレスにマッピングする。具体的に
は、第１のバス上のバスマスタが読出しまたは書込みを
試行すると、バス・インタフェース回路が第２のバスの
メモリの対応するアドレスをアクセスすることにより応
答する。
【０００４】キャッシュ・コヒーレンスのための別の方
法が米国特許第５０２５３６５号に述べられており、こ
れは異なる期間において各キャッシュ・メモリの更新を
許可する分散ディレクトリを有する。これは更新と更新
の間の期間にディレクトリの非一貫性を生じる。システ
ム・バス・プロトコルが、分散ディレクトリを更新する
ことによりデータ・コヒーレンスを維持する周期的な正
当なオペレーションを提供するように構成される。米国
特許第５１９３１７０号はＣＰＵ、ＲＡＭ及びＲＯＭを
含む。ＲＯＭがＲＡＭにマッピングされるモードの間、
ＣＰＵ書込みオペレーションを検出するためにスヌープ
・サイクルが導入され、もし検出されると、キャッシュ
無効化信号がＣＰＵに送信される。米国特許第４９４５
４８６号は、共用データ・バスを介して各プロセッサに
接続され、同期要求信号を生成する一連のプロセッサを
含む。同期制御装置がプロセッサ状態を同期バス上に同
報通信し、それにより通信をモニタするためにバスのス
ヌーピングを可能とする。
【０００５】従来のシステムがキャッシュ・コヒーレン
スを維持するために、マッピング、分散ディレクトリ、
同期プロセッサ、許可ビットなどの様々な技術を使用す
ることが理解される。これらの従来システムは同期シス
テムにおけるキャッシュ・コヒーレンス問題を解決する
が、システム内の少なくとも２つのバスが非同期である
場合に遭遇する問題には触れていない。従って、追加の
複雑な論理を要することなく、非同期バス間においてキ
ャッシュ・コヒーレンスを提供するために、システム内
の既存のパラメータを再定義するシステムが極めて有利
であることが理解される。
【０００６】
【発明が解決しようとする課題】従来技術に対して、本
発明はキャッシュ・コヒーレンスが非同期バス間で維持
されるように、スヌープ・ヒットを識別するために動的
に再定義される詳細レベル（細分性（granularity））
を使用する。
【０００７】一般的には、本発明はスヌープ比較のため
に、すなわちスヌープ・ヒットが発生したかどうかを判
断するために、セクタ・アドレスではなく、ページ・ア
ドレスを特定の時間において使用する。ここで使用され
るメモリのページはメモリ・セクタのセットであり、ペ
ージは４Ｋバイトで、セクタは３２バイトであり、従っ
て１ページ当たり１２８セクタが存在する。メモリ・ア
ドレスはページ・アドレス及びセクタ・アドレスの両者
を含む。通常、システムはセクタ・レベルにおいてキャ
ッシュ・コヒーレンスを維持する。すなわち、ページ及
びセクタ・アドレスの両者が同じ場合にスヌープ・ヒッ
トが発生したと見なされる。しかしながら、本発明はＣ
ＰＵクロックに対して非同期に進行する直接メモリ・ア
クセス（ＤＭＡ）・オペレーションの状態（活動状態ま
たは非活動状態）に依存して、セクタとページ間のスヌ
ープ比較細分性を動的に変更する。ページ・アドレス細
分性を使用することにより、本発明は誤りスヌープ・ヒ
ットが発生しないことを保証する。なぜなら、潜在的に
無効なセクタ・アドレスがスヌープ比較の間に使用され
ないからである。
【０００８】バスマスタがページ・アドレス変更を要求
すると、バスマスタをホールドオフすることによりＤＭ
Ａオペレーションが非活動状態にされ、ＩＯＣＣのスヌ
ープ比較アドレスがＣＰＵクロックと同期して更新され
る。バスマスタ装置がＩＯＣＣが現在使用している以外
のページ・アドレスのデータを要求すると、本発明のデ
ータ処理システムはバスマスタを自動的に非活動状態に
する。
【０００９】ＤＭＡオペレーションが活動状態の時、バ
スマスタ装置はＩＯＣＣなどの装置内に含まれるレベル
１（Ｌ１）キャッシュと非同期に対話する。これにより
ＩＯＣＣはスヌープ比較のために使用されるアドレスを
非同期に更新する。なぜなら、バスマスタはＣＰＵクロ
ックとは独立のコマンド・クロックを制御するからであ
る。本発明によれば、ＩＯＣＣはＤＭＡ活動のこうした
期間中に、ページ・アドレスだけを基本として、システ
ム・バスをスヌープする。
【００１０】
【課題を解決するための手段】ページ細分性を使用する
ことにより、別の装置が、ＤＭＡバスマスタが現在アク
セスしているセクタと同じページ上のメモリ・セクタか
らデータを要求する場合に、スヌープ・ヒットが発生す
る。この場合、ＩＯＣＣはＡＲＴＲＹ信号を発行するこ
とにより、ＤＭＡ活動が完了するまで他の装置をホール
ドオフ（待機）させる。ＤＭＡオペレーションが完了す
るか、一時的に非活動状態になると要求されるメモリ・
アクセスの進行が許可される。バスマスタがメモリに書
込んでいる場合には、要求装置は更新されたコピーへの
アクセスを獲得する。また、ＤＭＡオペレーションが非
活動状態の時には、ＩＯＣＣにより所有されるデータの
アドレスは静的であり、セクタ・アドレスを無効化する
遷移フェーズが存在せず、スヌープ比較細分性がセクタ
・アドレス・レベルに復帰する。
【００１１】より詳細には、ここでＩ／Ｏバスマスタが
ＩＯＣＣキャッシュからデータを読出していると仮定す
る。すなわち、バスマスタは全てのデータが読出される
まで、様々なメモリ・アドレスを要求するか、またはあ
るタイプの休止状態が発生する。ＤＭＡ活動のこうした
期間の間、バスマスタはスヌープ比較オペレーションの
間に、スヌープ比較アドレスのセクタ部分を更新させる
かもしれない。これは別の装置が、バスマスタによりア
クセスされるデータと同じページ上に存在するセクタ・
アドレスのデータを要求する時、発生する。こうした場
合、バスマスタ活動が完了するまで要求装置をホールド
オフするＡＲＴＲＹ信号が発行され、それによりコヒー
レンスが維持される。
【００１２】従って、本発明のデータ処理システムはス
ヌープ・ヒットの検出に失敗しない。なぜなら、メモリ
・アドレス比較がセクタ・アドレス間ではなく、ページ
・アドレス間で行われるからである。このようにして、
メモリ・セクタの遷移の間に発生するメモリ・アドレス
のセクタ部分の潜在的無効性が回避され、キャッシュ・
コヒーレンスが保証される。
【００１３】上述のように、ＤＭＡバスマスタにより要
求されるメモリ・アドレスがページ境界を横断する場
合、処理は中断され、ＣＰＵクロックと同期するために
スヌープ比較がリセットされ、それによりコヒーレンス
が維持される。
【００１４】従って前述の要約から、当業者には後述の
説明及び添付図を参照しながら、本発明の目的、特徴及
び利点を理解することができよう。
【００１５】
【実施例】図１を参照すると、本発明を使用可能なデー
タ処理システムのブロック図が示され、参照番号１はレ
ベル１（Ｌ１）キャッシュ３を内部に有する中央処理ユ
ニット（ＣＰＵ）である。ＣＰＵはPowerPC 601マイク
ロプロセッサ（PowerPCはＩＢＭ社の登録商標）などの
幾つかの市販されるプロセッサの１つである。システム
・バス５はＣＰＵ１を入出力チャネル制御装置（ＩＯＣ
Ｃ）７及びメモリ・サブシステム１１に接続する。メモ
リ・サブシステム１１はメモリ制御チップ及びランダム
・アクセス・メモリの実際の物理ロケーション（記憶位
置）を含む。ＩＯＣＣ７は複数のメモリ・セクタ１０を
有するＬ１キャッシュ９を含み、各メモリ・セクタは３
２バイトのデータを記憶することができる。また入出力
バス１３がＩＯＣＣ７に接続されるように示され、キー
ボード、マウス、表示装置を含む複数のＩ／Ｏ周辺装
置、小型コンピュータ・システム・インタフェース（Ｓ
ＣＳＩ）、通信装置、バス・メモリ及び１つ以上の追加
のＩ／Ｏバスマスタ装置（Ｍ、Ｎ）の全てがＩＯＣＣ７
を介して、ＣＰＵ１及びメモリ１１に接続される。ここ
でシステム・バス５及びＩ／Ｏバス１３はデータ転送の
タイミングに関し、非同期な関係を有すると述べられる
べきではない。すなわち、システム・バス５は第１のス
ピードを有するクロックを含むＣＰＵ１により駆動さ
れ、一方、Ｉ／Ｏバス１３は、固有の独立なクロックを
有し自身とＩＯＣＣキャッシュ９との間のデータの転送
を制御する特定のＩ／Ｏバスマスタ装置により駆動され
る。従って、２つのバス上におけるアドレス・サンプリ
ング周期は非同期である。更に図１に示されるデータ処
理システムはスヌーピング・プロトコルを含み、任意の
メモリ・セクタの有効（且つ変更された可能性がある）
コピーを所有する装置は、システム・バス５に接続され
る他の装置がデータへのアクセスを要求しているか否か
を判断するために、システム・バス５をスヌープする。
スヌーピング比較が別の装置がデータを要求していると
判断すると、これはスヌープ・ヒットが発生すると言わ
れ、データを所有する装置がコヒーレンスを維持するた
めに必要な活動を実施する。これらの活動には、所有者
のキャッシュ内のデータの無効化、変更データのメモリ
への書戻し、他の装置との未変更データの共用などが含
まれる。ＩＯＣＣ７はまたスヌーピング機能を含み、ス
ヌープ・ヒットが発生するかどうかを判断するために、
Ｌ１キャッシュ９に含まれるデータのアドレスに対応し
てシステム・バス５がモニタされる。
【００１６】本発明の好適な実施例では、メモリ・サブ
システム１１はページ、セクタ及びバイト・オフセット
階層システム上に編成される。すなわち、各メモリ・ア
ドレスはページ・アドレス、セクタ・アドレス及びバイ
ト・オフセットを示す部分を含む。例としてPowerPC の
メモリ・アドレス・マッピング機構を使用すると、各メ
モリ・アドレスは３２ビット長であり、その内２０ビッ
トがこの特定のページを識別するために使用され、７ビ
ットがセクタを識別するために使用され、５ビットがセ
クタ内のバイト・オフセットを識別するために使用され
る。各ページは４Ｋバイトのメモリを含み、各セクタは
３２バイトを記憶し、従って４Ｋバイトの各ページに
は、各々が３２バイトを含む１２８個のセクタが存在す
る。バイト・オフセット量は変更可能であるが、１、４
または８バイトが好適である。図５はメモリ・アドレ
ス、並びにページ、セクタ及びバイト・オフセットの各
部分に対して割当てられるビット数を示す。通常のスヌ
ーピング状態では、図５に示される完全なメモリ・アド
レスが、そのアドレスのデータへのアクセスを要望する
装置によりシステム・バス上に出力される。要望された
データを現在所有する装置が次にシステム・バスをスヌ
ープし、バス上のアドレスを所有されるデータのアドレ
スと比較し、もしページ及びセクタが同一であると、ス
ヌープ・ヒットが発生する。この比較はページ及びセク
タを基本として実行され、スヌープ・ヒットが生じる個
々のセクタに関連して、コヒーレンス維持活動が実行さ
れる。
【００１７】図４は記憶されるデータのアドレスを分割
するために、本発明のメモリ・サブシステムにより使用
される２つの代表的な４Ｋバイト・ページを示す。これ
らのページ２１及び２３は、０乃至Ｎまでラベル化され
る複数の３２バイト・メモリ・セクタ１０を含むように
示される。好適な実施例ではＮは１２８である。３２バ
イト・セクタの各々は、複数のバイト・オフセット部分
１２（これは好適な実施例では８個の４バイト・セクシ
ョンである）を有するように示される。個々のバイト・
オフセット部分１２の各々は、図５で示される３２ビッ
ト・メモリ・アドレスなどの異なるアドレスを有する。
上述のように、通常のスヌーピング・オペレーションは
スヌープ・ヒットが発生するかどうかを判断するため
に、３２ビット・アドレスのページ及びセクタ部分を比
較する。
【００１８】図７は代表的な３２バイト・セクタ１０
Ａ、１０Ｂ及び１０Ｌの更に詳細を示す図であり、各々
はそれぞれ８個の４バイト・オフセット部分１２Ａ、１
２Ｂ及び１２Ｌを有する。これらのバイト・オフセット
部分１２は０乃至７で指定される。
【００１９】本発明のデータ処理システムは、Ｉ／Ｏ装
置２０、２２、２４、２６とメモリ１１との間の直接メ
モリ・アクセス（ＤＭＡ）を提供し、これらの間にはＩ
ＯＣＣ７が介在する。これはＣＰＵ１による介入なし
に、データがこれらのＩ／Ｏ装置とメモリ１１との間で
転送されることを意味する。Ｉ／Ｏ装置２４がデータを
メモリ・サブシステム１１から読出すようにプログラム
される場合、Ｉ／Ｏ装置２４は最初にバス１３の所有権
を調停し、次にデータが読出されるメモリ内のロケーシ
ョンに対応するアドレスをＩＯＣＣ７に提供する。ＩＯ
ＣＣは所望のセクタのコピーを自己のキャッシュ９にロ
ードし、次にＩ／Ｏ装置がバス１３を使用してコピーを
アクセスすることを許可する。
【００２０】特定の例では、ＳＣＳＩ装置（図１の参照
番号２２）などのＤＭＡ Ｉ／Ｏバスマスタ装置が、メ
モリ１１からの読出しなどのデータ転送オペレーション
を開始する。バスマスタ装置はＩ／Ｏバス１３の所有権
を調停する。バスマスタ装置は次に読出されるデータの
アドレスをＩＯＣＣ７に提供し、ＩＯＣＣ７はそのアド
レスを使用してデータをメモリ１１から獲得するタイミ
ングを指示するために、内部コマンド・クロックを使用
する。バスマスタ装置が、提供されるアドレスに対応す
るメモリのセクタからのデータの読出しを完了し、更に
読出されるデータが存在する場合には、別のアドレスが
ＩＯＣＣ７に提供され、コマンド・クロックがその獲得
タイミングを規定する。前述のように、このコマンド・
クロックはＣＰＵクロックとは非同期であり、ＩＯＣＣ
がスヌープ比較を実行するタイミングを示す。バスマス
タ装置は次に周期的に新たなメモリ・アドレスを提供
し、データの次の部分が読出される以前にメモリ・アド
レスが変更される度に、コマンド・クロックから信号を
活動化する。このコマンド・クロック・タイミングはＤ
ＭＡバスマスタ装置により選択され、ＣＰＵ１により生
成されるあらゆるクロック信号に非同期であり、または
他の目的でＩＯＣＣ７により使用される。
【００２１】図７を参照すると、バスマスタ装置がメモ
リ・セクタ１０Ａ内のバイト・オフセット部分２に読出
されるデータを要求する様子が表される。バスマスタ装
置はこのアドレスをＩＯＣＣ７に提供し、データの所有
権が獲得されるようにコマンド・クロックをパルス出力
する。読出しオペレーションが次に発生し、バスマスタ
装置は次に例えばメモリ・セクタ１０Ｌのバイト・オフ
セット５などの別のセクタ・アドレスを提供する。セク
タ・アドレス遷移が３２バイト・セクタ１０Ａと１０Ｌ
との間で発生し、３２バイト・セクタ１０Ａのバイト・
オフセット２から読出されるデータに続き、図５に示さ
れるセクタ・アドレスがＤＭＡバスマスタ装置からのコ
マンド・クロック信号により変更されることがわかる。
また、本発明が"ストリーミング"データ転送にも適用可
能であることが理解される。この転送ではバスマスタ装
置がＩＯＣＣ７に初期セクタ・アドレスを提供し、次に
ＩＯＣＣがバスマスタ装置により提供されるストローブ
信号の各パルスにおいて、アドレスを増分する。ストリ
ーミング・データの例が図７に示され、バスマスタがセ
クタ１０Ａのバイト・オフセット７を要求すると、ＩＯ
ＣＣ７はアドレスをセクタ１０Ｂのバイト・オフセット
０に増分する。このようにしてセクタ・アドレスの遷移
が発生する。
【００２２】図２はコマンド・クロック信号の例であ
り、これはＩＯＣＣ７のキャッシュ９をアクセスするＤ
ＭＡバスマスタ装置により使用される。各サイクルにお
いて、バスマスタ装置は新たなセクタ・メモリ・アドレ
スをＩＯＣＣ７に提供し、各後縁１乃至６において、バ
スマスタは新たなアドレス・ロケーションからの読出し
を開始する。再度、ＩＯＣＣ７が例えば３２バイト・セ
クタ１０Ａのバイト・オフセット部分２からメモリ・セ
クタ１０Ｌのバイト・オフセット部分５にメモリ・アド
レスを変更すると（図７）、遷移フェーズが発生し、７
ビットのセクタ・アドレス（図５）が変化する。
【００２３】図６は発生するアドレス遷移のタイプの例
を示す。例えば、３２バイト・セクタ１０Ａのセクタ・
アドレスが0111111 と仮定する。クロック信号の後縁１
乃至６がＩＯＣＣ７により受信される時に、バスマスタ
装置が新たなセクタ例えばセクタ１０Ｌからのデータの
読出しを要求すると、セクタ１０Ａのアドレスがセクタ
１０Ｌのアドレスに１１（２進の1011）増分される。こ
れにより３２バイト・セクタ１０Ｌの７ビットのセクタ
・アドレスが２進加算の結果、1001010 となる。しかし
ながら、セクタ１０Ａからのセクタ・アドレスの状態
が、セクタ１０Ｌの正確な値に達していない期間が存在
する。すなわちＩＯＣＣ７が３２バイト・セクタ１０Ｌ
に対応する正確なセクタ・アドレスを含むように、全て
のビットが修正されていない。図６は幾つかの潜在的な
遷移段階を示し、ここではセクタ１０Ａ（0111111）に
対応する正確なアドレスが、セクタ１０Ｌ（1001010）
の正確なアドレスにまだ完全に変更されていない。この
遷移フェーズは図２のストローブ信号の脇に期間Ａ及び
Ｂとして示され、これは図７に関連して述べたように、
ポイント１及び４における後縁がメモリ・セクタ内の変
更を引起こす潜在性を有することを示す。
【００２４】この遷移期間はＩＯＣＣ７論理に固有の潜
在的タイミング遅延による。例えば、バスマスタ・コマ
ンド・クロックがメモリ・セクタの変更を要求すると、
新たなアドレスが読出しのために要求されるタイミング
と、ＩＯＣＣ論理が新たなアドレスを計算し、ラッチ内
の以前のセクタ・アドレスを置換するタイミングとの間
に遷移期間が存在する。
【００２５】従って当業者には、図６に示される遷移フ
ェーズの間に、スヌープ・オペレーションがＣＰＵ１ク
ロックに同期して発生する場合（すなわちＣＰＵクロッ
クが図２の期間ＡまたはＢに一致するように、スヌープ
比較のためのアドレス・サンプリング周期を規定すると
き）、誤りスヌープ・ヒットが発生するか、有効スヌー
プ・ヒットが省かれ、その結果、システム・バス５をス
ヌープする装置は、ＩＯＣＣ７が実際に遷移セクタ・ア
ドレスの１つに対応するデータを所有するにも関わら
ず、この判断を誤り、遷移フェーズの間に与えられる不
正な応答により、キャッシュ９、キャッシュ３及びメモ
リ１１が非コヒーレントな状況を生じることが理解され
よう。ＩＯＣＣ７がメモリ・セクタを所有する間、これ
はシステム・バス上でスヌーピングを実行する。特定の
バス・サイクルが "スヌープ・ウィンドウ" であること
を判断するために、ＣＰＵバス・プロトコル信号が使用
される。
【００２６】図３はスヌープ・ヒットが発生したかどう
かを判断するために本発明により使用され、ＩＯＣＣ７
に含まれるハードウェア論理を示す。ラッチ１５はデー
タ転送オペレーションの間に、Ｉ／Ｏバスマスタにより
提供されるアドレスを受信する。バスマスタ装置はま
た、メモリ・アドレスがラッチされるタイミングを示す
図２のコマンド・クロックをラッチ１５に入力する（ゲ
ーティング論理２２により適切に調節される）。スヌー
プ・ヒットが発生するかどうかを判断するために、ＩＯ
ＣＣ７はページ比較器１９及びセクタ比較器２９を含
み、これらはシステム・バス５から、システム・バス５
に接続され、メモリ１１をアクセス可能な別の装置によ
り要求されるデータのロケーションに対応するアドレス
を受信する。ラッチ１５内のアドレスはまた比較器１９
及び２９に提供され、Ｉ／Ｏバスマスタ装置によりアク
セスされるＩ／Ｏキャッシュ９内のデータのメモリ・ア
ドレスを含む。
【００２７】更に、バスマスタ装置が別のページ上のデ
ータにアクセスを要求したかどうかを判断するページ専
用比較器３０が提供され、システムにバスマスタを非活
動化させ、ＣＰＵクロックに同期してバスマスタ・アド
レス・ラッチをリセットさせる。バスマスタにより提供
されるメモリ・アドレス及びシステム・バスからのメモ
リ・アドレスが次に比較される。ページが同一の場合、
ページ・ヒットが発生し、対応する信号がＡＮＤゲート
３１及び３５に出力される。セクタ・アドレスが同一の
場合、セクタ・ヒットが発生し、信号が比較器２９から
ＡＮＤゲート３１に出力される。ページ・ヒット信号及
びセクタ・ヒット信号の両者が有効な場合、信号がＡＮ
Ｄゲート３１からＡＮＤゲート３３に出力される。次に
ＤＭＡオペレーションの状態を示す信号がＡＮＤゲート
３３及び３５に入力される。ＤＭＡバスマスタ活動信号
はＡＮＤゲート３３に入力される以前に反転される。両
方のＡＮＤゲート３３及び３５の出力はＯＲゲート３７
に入力され、これは次に信号をＡＮＤゲート４０に出力
し、ＡＮＤゲート４０は更にスヌープ・ヒットの発生を
示すＣＰＵクロック（図２）により規定される信号を受
信する。
【００２８】従って図３から、本発明がＤＭＡバスマス
タ装置の状態にもとづき、スヌープ比較アドレスの細分
性を動的なものとする様子が理解される。すなわち、図
３のＤＭＡ信号が非活動状態の場合、有効信号がＡＮＤ
ゲート３３に入力される。ＡＮＤゲート３１からの信号
にもとづきページ・ヒット及びセクタ・ヒットの両方が
発生すると、ゲート３３が有効信号をＯＲゲート３７に
出力する。次にＡＮＤゲート４０は、スヌープ・ウィン
ドウ信号が入力される時にＯＲゲート３７からの信号が
存在すると、スヌープ・ヒットが発生したことを示す信
号を出力する。ここでスヌープ・ヒットが発生したかど
うかを判断するために、ＩＯＣＣ７がその内部論理をサ
ンプルするタイミングを決定するために、ＣＰＵバス・
クロックが使用される。このように、ＤＭＡバスマスタ
装置が非活動状態の場合、スヌープ比較はセクタ細分性
を基本として導入される。しかしながら、ＤＭＡ活動信
号が活動状態の場合、有効信号がＡＮＤゲート３３では
なく、ＡＮＤゲート３５に入力される。従って、比較器
１９からのページ・ヒット信号及びＤＭＡ活動信号によ
り、信号がＯＲゲート３７に出力され、続いてＡＮＤゲ
ート４０に出力される。このようにゲート４０は、ペー
ジ・ヒットが存在する間にスヌープ・ヒット信号が入力
される場合に、スヌープ・ヒットの存在を示す。ＤＭＡ
信号はトグルされるので（活動状態と非活動状態の間を
変化する）、システムがページ・アドレスとセクタ・ア
ドレスの間のスヌープ比較細分性を動的に変更する様子
が理解される。
【００２９】従って本発明は、ページ・アドレス部分と
セクタ・アドレス部分との間で、スヌープ比較細分性が
動的に変化するように、ＩＯＣＣ７のスヌープ比較論理
を変更する。このようにして、ＤＭＡバスマスタ装置が
スヌープ比較のためのアドレスを非同期に更新させる
時、ＤＭＡバスマスタ装置による活動の間、セクタ・ア
ドレスは完全に無視される。
【００３０】ページ・アドレス細分性がスヌーピング・
オペレーションのために使用される場合に、活動状態の
ＤＭＡバスマスタ装置及びシステム・バス５上の別の装
置（ＣＰＵ１など）が、同一ページ上の異なるメモリ・
アドレス・セクタ内のデータへのアクセスを希望する可
能性がある。この場合、ページ・アドレス細分性のため
にスヌープ・ヒットが発生する。ＤＭＡバスマスタ装置
がキャッシュ９内のデータをアクセスしている時にスヌ
ープ・ヒットが発生すると、ＩＯＣＣ７はＡＲＴＲＹ信
号を発行し、データを要求する装置にＤＭＡバスマスタ
活動が停止されるまで待機するように伝える。この時、
ＩＯＣＣ７はデータの所有権の転送を阻止するために介
入しない（例えばＡＲＴＲＹの発行を中止する）。この
第１のケースでは、システム・バス５に接続される別の
装置が、ＤＭＡバスマスタ装置によりアクセスされるメ
モリ・セクタ・アドレスと同じページ上のメモリ・セク
タ・アドレスを要求する時、本発明はデータ処理システ
ム内の種々のメモリ・ロケーション（Ｌ１キャッシュ及
びシステム・メモリ）間のデータの非コヒーレンスを回
避する。
【００３１】別のケースでは、活動状態のＤＭＡバスマ
スタ装置が、ＩＯＣＣ７が別の装置により所有されるメ
モリ・セクタ・アドレスからフェッチしなければならな
いデータを要求することにより、スヌープ・ヒットを発
生する。その装置はスヌープ・ヒットを検出し、ＩＯＣ
Ｃをホールドオフし、その間、要求されるコヒーレンス
維持活動を実行する。これには要求されるセクタの変更
されたコピーのメモリへの書込みなどが含まれる。ＩＯ
ＣＣ７がＩ／Ｏバスマスタにより要求されるデータを提
供できない時には、ＩＯＣＣは前記バスマスタをホール
ドオフし、そのＤＭＡ活動信号を非活動化する。ＤＭＡ
が非活動状態の時、ＩＯＣＣはセクタ細分性を使用して
ＣＰＵバスをスヌープし、更に要求セクタのその（未変
更の）コピーを無効化することにより、スヌープ・ヒッ
トに応答する。すなわち、ＩＯＣＣ７のキャッシュ９内
のセクタの未変更のコピーが無効化される。
【００３２】前のケースでは、メモリ・セクタ・アドレ
スには無関係にスヌープ・ヒットが発生する。なぜな
ら、ＤＭＡバスマスタ装置が活動状態であり、スヌープ
比較細分性がページ・アドレス・レベルであるからであ
る。しかしながら、ＤＭＡバスマスタが現在アクセスさ
れているデータと異なるページ・アドレスを有するデー
タを要求すると（これはバスマスタ装置が新たなページ
のアドレスを提供する時、図３の比較器３０により判断
される）、前述されたリセット活動が発生し、ＤＭＡバ
スマスタは非活動状態となり、図３のラッチ１５がＣＰ
Ｕクロックに同期して更新される。
【００３３】まとめとして、本発明の構成に関して以下
の事項を開示する。
【００３４】（１）スヌーピング・プロトコルによりシ
ステムのキャッシュ・コヒーレンスを維持する方法であ
って、スヌープ比較がＣＰＵクロックにより決定される
タイミングで発生するものにおいて、ページ部分及びセ
クタ部分を有するアドレスを提示することにより、メモ
リからのデータの所有権を要求するステップと、前記Ｃ
ＰＵクロックとは非同期に第１の装置の内部キャッシュ
内の前記データを活動的にアクセスするステップと、前
記内部キャッシュが活動的にアクセスされる間に、前記
スヌープ比較を導入するために、前記アドレスのページ
部分だけを使用するステップと、を含む方法。 （２）前記データが活動的にアクセスされる時に、別の
装置が前記データへのアクセスを獲得することを阻止す
るステップを含む、前記（１）記載の方法。 （３）前記内部キャッシュが活動的にアクセスされてい
ない間に、前記スヌープ比較を導入するために、前記ア
ドレスのページ部分及びセクタ部分を使用するステップ
を含む、前記（２）記載の方法。 （４）前記内部キャッシュが活動的にアクセスされてい
ない間に、別の装置が前記データを要求したことを判断
して、前記第１の装置内の前記データを無効化するステ
ップを含む、前記（３）記載の方法。 （５）スヌーピング・プロトコルによりシステムのキャ
ッシュ・コヒーレンスを維持するデータ処理システムで
あって、スヌープ比較がＣＰＵクロックにより決定され
るタイミングで発生するものにおいて、ページ部分及び
セクタ部分を有するアドレスを提示することにより、メ
モリからのデータの所有権を要求する手段と、前記ＣＰ
Ｕクロックとは非同期に第１の装置の内部キャッシュ内
の前記データを活動的にアクセスする手段と、前記内部
キャッシュが活動的にアクセスされる間に、前記スヌー
プ比較を導入するために、前記アドレスのページ部分だ
けを使用する手段と、を含むデータ処理システム。 （６）前記データが活動的にアクセスされる時に、別の
装置が前記データへのアクセスを獲得することを阻止す
る手段を含む、前記（５）記載のデータ処理システム。 （７）前記内部キャッシュが活動的にアクセスされてい
ない間に、前記スヌープ比較を導入するために、前記ア
ドレスのページ部分及びセクタ部分を使用する手段を含
む、前記（６）記載のデータ処理システム。 （８）前記内部キャッシュが活動的にアクセスされてい
ない間に、別の装置が前記データを要求したことを判断
して、前記第１の装置内の前記データを無効化する手段
を含む、前記（７）記載のデータ処理システム。 （９）前記第１の装置がシステム・バスと入出力バスと
の間のインタフェースを提供する入出力制御装置であ
る、前記（８）記載のデータ処理システム。 （１０）前記活動的にアクセスする手段が、前記入出力
制御装置に接続可能で、前記メモリとの間でデータの直
接メモリ・アクセスを導入可能な入出力装置である、前
記（９）記載のデータ処理システム。 （１１）ページ部分だけを使用する前記手段が、前記入
出力装置の状態にもとづき、前記スヌープ比較を導入す
るために使用される細分性を前記ページ部分と前記セク
タ部分との間で動的に変更する手段を含む、前記（１
０）記載のデータ処理システム。 （１２）前記動的に変更する手段が、前記入出力制御装
置上に含まれる論理回路を含む、前記（１１）記載のデ
ータ処理システム。
【００３５】
【発明の効果】以上説明したように、本発明によれば、
Ｉ／Ｏバスマスタ装置がキャッシュ９との間で非同期に
データを転送することができ、ＣＰＵクロックにもとづ
き開始されるスヌープ・オペレーションは、ページ・ア
ドレス細分性の使用により、スヌープ比較のための有効
アドレスを有することが保証される。従って、新たなペ
ージがバスマスタ装置によりアドレスされる時に、Ｉ／
Ｏバス１３上の活動を暫時ホールドオフすることによ
り、システム性能の低下がほとんど発生しないことが理
解される。
【００３６】当業者には理解されるように、本発明はバ
スマスタ装置とＩＯＣＣとの間のデータ転送に関連して
述べられてきたが、本発明はシステム・バスに同期して
システム・メモリ内のデータをアクセスする装置間のキ
ャッシュ・コヒーレンスを提供し、そのＬ１キャッシュ
はシステム・バスとは非同期に更新される。
【図面の簡単な説明】
【図１】本発明を使用可能なデータ処理システムのブロ
ック図である。
【図２】Ｉ／Ｏバス上のバスマスタ装置からＩ／Ｏ制御
チップへのデータ書込みオペレーションの非同期性を表
すクロック信号を示す図である。
【図３】スヌーピング・プロトコルによりシステムにキ
ャッシュ・コヒーレンスを提供するための、本発明によ
り使用される論理コンポーネントの図である。
【図４】各々がＩ／ＯバスマスタＤＭＡ装置により書込
まれる複数のセクタを有するメモリ・ページを示す図で
ある。
【図５】メモリ・ロケーションのページ、セクタ及びバ
イト・オフセットを識別するのに必要な詳細レベルを示
すメモリ・アドレスを表す図である。
【図６】変更を受け、本発明により解決される問題を担
うセクタ・アドレスの実際のビットの例を示す図であ
る。
【図７】複数の３２バイト・メモリ・セクタの個々の４
バイト・ワード・オフセット部分を示す図である。
【符号の説明】
１ 中央処理ユニット（ＣＰＵ） ２ バイト・オフセット部分 ５ システム・バス ７ 入出力チャネル制御装置 ９ Ｌ２キャッシュ １０ メモリ・セクタ １１ メモリ・サブシステム １３ 入出力（Ｉ／Ｏ）バス １９ ページ比較器 ２９ セクタ比較器 ３０ ページ専用比較器 ３１、３３、４０ ＡＮＤゲート ３７ ＯＲゲート
───────────────────────────────────────────────────── フロントページの続き (72)発明者 デニス・ジェラルド・グレゴイル アメリカ合衆国78758、テキサス州オー スティン、ステーリング・ヒル・ドライ ブ 11800 (72)発明者 アミイ・メイ・ヤングス アメリカ合衆国78759、テキサス州オー スティン、フローラル・パーク・ドライ ブ 10638 (56)参考文献 特開 平５−189359（ＪＰ，Ａ) 特開 平１−118944（ＪＰ，Ａ) 特開 平２−72451（ＪＰ，Ａ) 実開 平４−132550（ＪＰ，Ｕ)

Claims (12)

    (57)【特許請求の範囲】
  1. 【請求項１】スヌーピング・プロトコルによりシステム
    のキャッシュ・コヒーレンスを維持する方法であって、
    スヌープ比較がＣＰＵクロックにより決定されるタイミ
    ングで発生するものにおいて、 ページ部分及びセクタ部分を有するアドレスを提示する
    ことにより、メモリからのデータの所有権を要求するス
    テップと、 前記ＣＰＵクロックとは非同期に第１の装置の内部キャ
    ッシュ内の前記データを活動的にアクセスするステップ
    と、 前記内部キャッシュが活動的にアクセスされる間に、前
    記スヌープ比較を導入するために、前記アドレスのペー
    ジ部分だけを使用するステップと、 を含む方法。
  2. 【請求項２】前記データが活動的にアクセスされる時
    に、別の装置が前記データへのアクセスを獲得すること
    を阻止するステップを含む、請求項１記載の方法。
  3. 【請求項３】前記内部キャッシュが活動的にアクセスさ
    れていない間に、前記スヌープ比較を導入するために、
    前記アドレスのページ部分及びセクタ部分を使用するス
    テップを含む、請求項２記載の方法。
  4. 【請求項４】前記内部キャッシュが活動的にアクセスさ
    れていない間に、別の装置が前記データを要求したこと
    を判断して、前記第１の装置内の前記データを無効化す
    るステップを含む、請求項３記載の方法。
  5. 【請求項５】スヌーピング・プロトコルによりシステム
    のキャッシュ・コヒーレンスを維持するデータ処理シス
    テムであって、スヌープ比較がＣＰＵクロックにより決
    定されるタイミングで発生するものにおいて、 ページ部分及びセクタ部分を有するアドレスを提示する
    ことにより、メモリからのデータの所有権を要求する手
    段と、 前記ＣＰＵクロックとは非同期に第１の装置の内部キャ
    ッシュ内の前記データを活動的にアクセスする手段と、 前記内部キャッシュが活動的にアクセスされる間に、前
    記スヌープ比較を導入するために、前記アドレスのペー
    ジ部分だけを使用する手段と、 を含むデータ処理システム。
  6. 【請求項６】前記データが活動的にアクセスされる時
    に、別の装置が前記データへのアクセスを獲得すること
    を阻止する手段を含む、請求項５記載のデータ処理シス
    テム。
  7. 【請求項７】前記内部キャッシュが活動的にアクセスさ
    れていない間に、前記スヌープ比較を導入するために、
    前記アドレスのページ部分及びセクタ部分を使用する手
    段を含む、請求項６記載のデータ処理システム。
  8. 【請求項８】前記内部キャッシュが活動的にアクセスさ
    れていない間に、別の装置が前記データを要求したこと
    を判断して、前記第１の装置内の前記データを無効化す
    る手段を含む、請求項７記載のデータ処理システム。
  9. 【請求項９】前記第１の装置がシステム・バスと入出力
    バスとの間のインタフェースを提供する入出力制御装置
    である、請求項８記載のデータ処理システム。
  10. 【請求項１０】前記活動的にアクセスする手段が、前記
    入出力制御装置に接続可能で、前記メモリとの間でデー
    タの直接メモリ・アクセスを導入可能な入出力装置であ
    る、請求項９記載のデータ処理システム。
  11. 【請求項１１】ページ部分だけを使用する前記手段が、
    前記入出力装置の状態にもとづき、前記スヌープ比較を
    導入するために使用される細分性を前記ページ部分と前
    記セクタ部分との間で動的に変更する手段を含む、請求
    項１０記載のデータ処理システム。
  12. 【請求項１２】前記動的に変更する手段が、前記入出力
    制御装置上に含まれる論理回路を含む、請求項１１記載
    のデータ処理システム。
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