JPH05189359A - キャッシュメモリ制御方式 - Google Patents
キャッシュメモリ制御方式Info
- Publication number
- JPH05189359A JPH05189359A JP4005449A JP544992A JPH05189359A JP H05189359 A JPH05189359 A JP H05189359A JP 4005449 A JP4005449 A JP 4005449A JP 544992 A JP544992 A JP 544992A JP H05189359 A JPH05189359 A JP H05189359A
- Authority
- JP
- Japan
- Prior art keywords
- cache
- command
- data
- cache memory
- adapter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Bus Control (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】
【目的】本発明の目的は、高性能なプロセッサシステム
において部品点数を増加することなくＩ／Ｏコマンド処
理を高速に行うことである。 【構成】データキャッシュにＩ／Ｏコマンドを格納し、
Ｉ／Ｏアダプタからのコマンド要求ＤＭＡサイクルによ
りデータキャッシュからパージする際、データキャッシ
ュのキャッシュ状態ビットを無効にする制御回路設け、
一回だけデータパージが起きるようにする。また、コマ
ンドバッファの設定ページをアクセスしたとき、外部に
ページアクセス信号を出力する制御回路を設け、この信
号によりコマンド要求ＤＭＡを起動する。
において部品点数を増加することなくＩ／Ｏコマンド処
理を高速に行うことである。 【構成】データキャッシュにＩ／Ｏコマンドを格納し、
Ｉ／Ｏアダプタからのコマンド要求ＤＭＡサイクルによ
りデータキャッシュからパージする際、データキャッシ
ュのキャッシュ状態ビットを無効にする制御回路設け、
一回だけデータパージが起きるようにする。また、コマ
ンドバッファの設定ページをアクセスしたとき、外部に
ページアクセス信号を出力する制御回路を設け、この信
号によりコマンド要求ＤＭＡを起動する。
Description
【０００１】
【産業上の利用分野】本発明は、高速のキャッシュメモ
リを内蔵あるいは外部に持つメインプロセッサと、マイ
クロプロセッサあるいはコマンド駆動型のコントローラ
を内蔵するインテリジェントＩ／Ｏアダプタから構成さ
れるデータ処理装置に関する。
リを内蔵あるいは外部に持つメインプロセッサと、マイ
クロプロセッサあるいはコマンド駆動型のコントローラ
を内蔵するインテリジェントＩ／Ｏアダプタから構成さ
れるデータ処理装置に関する。
【０００２】
【従来の技術】以下に従来の技術を説明する。ワークス
テーション等のデータ処理装置では、ファイルデータや
通信回線データの入出力処理を高速に行うために、メイ
ンプロセッサとは独立に、入出力処理専用のマイクロプ
ロセッサを内蔵したインテリジェントＩ／Ｏアダプタや
コマンド駆動型のコントローラを内蔵するインテリジェ
ントＩ／Ｏアダプタをシステムバスに設けてデータ入出
力処理とプログラム処理の並列化を行い、システム性能
向上を図っている。このインテリジェントＩ／Ｏアダプ
タに対するコマンドはメインプロセッサにより設定さ
れ、コマンド設定速度はシステムバスの転送性能やプロ
セッサのバスアクセス性能により左右される。高性能プ
ロセッサ採用システムにおいては、プロセッサ内部ある
いはプロセッサ外部に高速のＳＲＡＭで構成されるキャ
ッシュメモリを持ち、プロセッサの命令やデータを格納
している。このキャッシュメモリは主記憶メモリのアク
セス速度やシステムバスのアクセス速度に対して一桁早
く、キャッシュメモリにヒットしている間はプロセッサ
の内部命令処理を高速に実行することが出来、Ｉ／Ｏ処
理に占める上記Ｉ／Ｏアダプタのコマンド設定アクセス
の割合が大きい。
テーション等のデータ処理装置では、ファイルデータや
通信回線データの入出力処理を高速に行うために、メイ
ンプロセッサとは独立に、入出力処理専用のマイクロプ
ロセッサを内蔵したインテリジェントＩ／Ｏアダプタや
コマンド駆動型のコントローラを内蔵するインテリジェ
ントＩ／Ｏアダプタをシステムバスに設けてデータ入出
力処理とプログラム処理の並列化を行い、システム性能
向上を図っている。このインテリジェントＩ／Ｏアダプ
タに対するコマンドはメインプロセッサにより設定さ
れ、コマンド設定速度はシステムバスの転送性能やプロ
セッサのバスアクセス性能により左右される。高性能プ
ロセッサ採用システムにおいては、プロセッサ内部ある
いはプロセッサ外部に高速のＳＲＡＭで構成されるキャ
ッシュメモリを持ち、プロセッサの命令やデータを格納
している。このキャッシュメモリは主記憶メモリのアク
セス速度やシステムバスのアクセス速度に対して一桁早
く、キャッシュメモリにヒットしている間はプロセッサ
の内部命令処理を高速に実行することが出来、Ｉ／Ｏ処
理に占める上記Ｉ／Ｏアダプタのコマンド設定アクセス
の割合が大きい。
【０００３】従来はコマンド設定速度を向上させるた
め、システムバスへのアクセスにライトバッファを設け
て、プロセッサのシステムバスアクセス処理をウエイト
無しに実行し、次のプロセッサ処理に移行出来るように
するとともに、システムバスアクセスと並行動作できる
ようにしてコマンド設定性能を向上させている。さら
に、上記インテリジェントＩ／Ｏアダプタに専用のコマ
ンドバッファを設け、プロセッサがＩ／Ｏアダプタ処理
と独立にＩ／Ｏコマンドを前記バッファに格納して、プ
ロセッサ処理とＩ／Ｏ処理と並列化を図り高性能化を実
現している。上記従来技術で述べたような複数のマイク
ロプロセッサを持ちコマンドの交換を行う例として、特
開平２−２５７３５６号がある。
め、システムバスへのアクセスにライトバッファを設け
て、プロセッサのシステムバスアクセス処理をウエイト
無しに実行し、次のプロセッサ処理に移行出来るように
するとともに、システムバスアクセスと並行動作できる
ようにしてコマンド設定性能を向上させている。さら
に、上記インテリジェントＩ／Ｏアダプタに専用のコマ
ンドバッファを設け、プロセッサがＩ／Ｏアダプタ処理
と独立にＩ／Ｏコマンドを前記バッファに格納して、プ
ロセッサ処理とＩ／Ｏ処理と並列化を図り高性能化を実
現している。上記従来技術で述べたような複数のマイク
ロプロセッサを持ちコマンドの交換を行う例として、特
開平２−２５７３５６号がある。
【０００４】
【発明が解決しようとする課題】前記従来例では、Ｉ／
Ｏアダプタ専用のコマンドバッファメモリやシステムバ
スアクセス用ライトバッファ等の高速化対応部品が増加
し基板が大型になり、装置の小型化に障害となる。本発
明の目的は部品点数の増加やプロセッサの処理性能を低
下させることなく、Ｉ／Ｏアダプタのコマンド設定を実
行できる構成を提供することである。
Ｏアダプタ専用のコマンドバッファメモリやシステムバ
スアクセス用ライトバッファ等の高速化対応部品が増加
し基板が大型になり、装置の小型化に障害となる。本発
明の目的は部品点数の増加やプロセッサの処理性能を低
下させることなく、Ｉ／Ｏアダプタのコマンド設定を実
行できる構成を提供することである。
【０００５】
【課題を解決するための手段】上記目的は、高速のプロ
セッサシステムで使用されている高速ＳＲＡＭで構成す
るキャッシュメモリと前記キャッシュメモリのコントロ
ーラやプロセッサ内蔵データキャッシュ及びその制御部
のキャッシュ制御レジスタあるいはキャッシュアドレス
タグ部に当該キャッシュラインの有効・非有効を設定す
るフラグを設け、さらに前記フラグをプロセッサ外部バ
スのアクセス状態により設定する制御回路とキャッシュ
メモリの内容を外部バスに出力する制御回路を設けるこ
とにより、キャッシュメモリをコマンドバッファに使用
でき、上記目的は達成される。
セッサシステムで使用されている高速ＳＲＡＭで構成す
るキャッシュメモリと前記キャッシュメモリのコントロ
ーラやプロセッサ内蔵データキャッシュ及びその制御部
のキャッシュ制御レジスタあるいはキャッシュアドレス
タグ部に当該キャッシュラインの有効・非有効を設定す
るフラグを設け、さらに前記フラグをプロセッサ外部バ
スのアクセス状態により設定する制御回路とキャッシュ
メモリの内容を外部バスに出力する制御回路を設けるこ
とにより、キャッシュメモリをコマンドバッファに使用
でき、上記目的は達成される。
【０００６】さらに、上記キャッシュ制御レジスタある
いはキャッシュアドレスタグ部に当該キャッシュライン
の置換の許可・禁止を設定するフラグを設け、キャッシ
ュラインの置換処理を行う際参照することにようにす
る。
いはキャッシュアドレスタグ部に当該キャッシュライン
の置換の許可・禁止を設定するフラグを設け、キャッシ
ュラインの置換処理を行う際参照することにようにす
る。
【０００７】また、アドレス変換用のページテーブルエ
ントリに当該ページをアクセスしたとき、ページアクセ
ス信号を外部信号として出力するか否かを制御するフラ
グを設け、この外部信号によりＩ／Ｏアダプタがコマン
ドの読み出しを開始する。
ントリに当該ページをアクセスしたとき、ページアクセ
ス信号を外部信号として出力するか否かを制御するフラ
グを設け、この外部信号によりＩ／Ｏアダプタがコマン
ドの読み出しを開始する。
【０００８】
【作用】プロセッサのライトアクセスによりＩ／Ｏアダ
プタにコマンドが設定されるが、このコマンドデータは
プロセッサ内蔵キャッシュあるいは外部キャッシュに格
納される。このとき外部バスアクセスは発生せずキャッ
シュメモリにのみライトされるが、コマンドバッファの
当該ページをアクセスしたことが上記外部信号として出
力され、Ｉ／Ｏアダプタはコマンドが設定されたことを
認識する。Ｉ／Ｏアダプタはコマンドを読み込むために
ＤＭＡサイクルを起動し、プロセッサあるいはキャッシ
ュ・コントローラの外部バス・スヌープ機能によりキャ
ッシュメモリの内容が出力され、Ｉ／Ｏアダプタにコマ
ンドを設定することが出来る。さらに一度外部バスに出
力されたキャッシュラインは無効状態になる。
プタにコマンドが設定されるが、このコマンドデータは
プロセッサ内蔵キャッシュあるいは外部キャッシュに格
納される。このとき外部バスアクセスは発生せずキャッ
シュメモリにのみライトされるが、コマンドバッファの
当該ページをアクセスしたことが上記外部信号として出
力され、Ｉ／Ｏアダプタはコマンドが設定されたことを
認識する。Ｉ／Ｏアダプタはコマンドを読み込むために
ＤＭＡサイクルを起動し、プロセッサあるいはキャッシ
ュ・コントローラの外部バス・スヌープ機能によりキャ
ッシュメモリの内容が出力され、Ｉ／Ｏアダプタにコマ
ンドを設定することが出来る。さらに一度外部バスに出
力されたキャッシュラインは無効状態になる。
【０００９】
【実施例】以下、図１より順に本発明の実施例を説明す
る。図１は本発明によるキャッシュメモリ制御方式を採
用した命令キャッシュやデータキャッシュのキャッシュ
メモリ制御回路のブロック図を示したもである。前記キ
ャッシュメモり制御回路は、図２システム構成に示され
るようにキャッシュ内蔵プロセッサあるいはキャッシュ
メモリコントローラに含まれる。プロセッサ制御部２０
５はＣＰＵ２０１とキャッシュコントローラ２０２とキ
ャッシュメモリ２０３より構成され、システムバス２０
４を介してプログラム命令の格納されている主記憶２０
６に接続されている。プロセッサ制御部２０５は複数の
チップより構成されているか又は、前記キャッシュ制御
部とキャッシュメモリを内蔵する１チップのプロセッサ
で構成される場合もある。本実施例のシステムでは、Ｉ
／Ｏアダプタ２０７は主記憶メモり２０６とともにシス
テムバス２０４に接続されている。
る。図１は本発明によるキャッシュメモリ制御方式を採
用した命令キャッシュやデータキャッシュのキャッシュ
メモリ制御回路のブロック図を示したもである。前記キ
ャッシュメモり制御回路は、図２システム構成に示され
るようにキャッシュ内蔵プロセッサあるいはキャッシュ
メモリコントローラに含まれる。プロセッサ制御部２０
５はＣＰＵ２０１とキャッシュコントローラ２０２とキ
ャッシュメモリ２０３より構成され、システムバス２０
４を介してプログラム命令の格納されている主記憶２０
６に接続されている。プロセッサ制御部２０５は複数の
チップより構成されているか又は、前記キャッシュ制御
部とキャッシュメモリを内蔵する１チップのプロセッサ
で構成される場合もある。本実施例のシステムでは、Ｉ
／Ｏアダプタ２０７は主記憶メモり２０６とともにシス
テムバス２０４に接続されている。
【００１０】ＣＰＵ２０１は、キャッシュメモリ２０３
または主記憶２０６に格納されているＩ／Ｏ処理プログ
ラム命令により、Ｉ／Ｏアダプタ２０７の設定を行う。
このＩ／Ｏアダプタ２０７の設定動作はデータのライト
アクセスとして実行され、ライトデータはキャッシュコ
ントローラ２０２によりキャッシュメモリ２０３に格納
される。このとき、システムバス２０４では外部バスア
クセスは発生せず、実際のＩ／Ｏアダプタ２０７へのコ
マンド設定は、キャッシュコントローラ２０２のもつバ
ススヌープ機能によりシステムバス２０４を監視し、Ｉ
／Ｏアダプタ２０７からのコマンドデータＤＭＡサイク
ルの起動を検出した後キャッシュメモリの内容をパージ
することにより行われる。
または主記憶２０６に格納されているＩ／Ｏ処理プログ
ラム命令により、Ｉ／Ｏアダプタ２０７の設定を行う。
このＩ／Ｏアダプタ２０７の設定動作はデータのライト
アクセスとして実行され、ライトデータはキャッシュコ
ントローラ２０２によりキャッシュメモリ２０３に格納
される。このとき、システムバス２０４では外部バスア
クセスは発生せず、実際のＩ／Ｏアダプタ２０７へのコ
マンド設定は、キャッシュコントローラ２０２のもつバ
ススヌープ機能によりシステムバス２０４を監視し、Ｉ
／Ｏアダプタ２０７からのコマンドデータＤＭＡサイク
ルの起動を検出した後キャッシュメモリの内容をパージ
することにより行われる。
【００１１】次に図１キャッシュメモリ制御ブロック図
を用いて本発明のキャッシュ制御方式を詳細に説明す
る。Ｉ／Ｏコマンドデータのライトアクセスにより、キ
ャッシュアドレスとキャッシュラインのステータスを格
納するアドレスタグ部１０１とキャッシュデータライン
１０２がアロケーションされ、アドレスタグ部１０１の
バリッドビット（Ｖビット）がセットされる。Ｉ／Ｏコ
マンドＤＭＡ要求サイクルのスヌープによりスヌープア
ドレスとアドレスタグ部１０１のアドレスデータがアド
レスコンパレータ１０３により比較され、ヒット処理制
御部１０４により一致処理が制御され、データマルチプ
レクサ１０５により当該データがキャッシュデータライ
ン１０２より出力される。このときアドレスタグ部１０
１のＶビットがクリアされ、キャッシュラインはインバ
リッドになる。前記制御により、キャッシュラインに格
納されたＩ／Ｏコマンドデータは対応するコマンド要求
サイクルにのみ制御されキャッシュデータを出力する。
上記のようにして、プロセッサによるＩ／Ｏアダプタの
コマンド設定はキャッシュメモリに対して実行され、コ
マンドの実行はプロセッサとは独立にＩ／Ｏアダプタよ
り前記キャッシュメモリに設定されたコマンドをアクセ
スすることにより達成される。
を用いて本発明のキャッシュ制御方式を詳細に説明す
る。Ｉ／Ｏコマンドデータのライトアクセスにより、キ
ャッシュアドレスとキャッシュラインのステータスを格
納するアドレスタグ部１０１とキャッシュデータライン
１０２がアロケーションされ、アドレスタグ部１０１の
バリッドビット（Ｖビット）がセットされる。Ｉ／Ｏコ
マンドＤＭＡ要求サイクルのスヌープによりスヌープア
ドレスとアドレスタグ部１０１のアドレスデータがアド
レスコンパレータ１０３により比較され、ヒット処理制
御部１０４により一致処理が制御され、データマルチプ
レクサ１０５により当該データがキャッシュデータライ
ン１０２より出力される。このときアドレスタグ部１０
１のＶビットがクリアされ、キャッシュラインはインバ
リッドになる。前記制御により、キャッシュラインに格
納されたＩ／Ｏコマンドデータは対応するコマンド要求
サイクルにのみ制御されキャッシュデータを出力する。
上記のようにして、プロセッサによるＩ／Ｏアダプタの
コマンド設定はキャッシュメモリに対して実行され、コ
マンドの実行はプロセッサとは独立にＩ／Ｏアダプタよ
り前記キャッシュメモリに設定されたコマンドをアクセ
スすることにより達成される。
【００１２】また、複数個のＩ／Ｏコマンドをポインタ
管理によるバッファリング制御とし，キャッシュメモリ
に格納し、Ｉ／Ｏアダプタより順次ＤＭＡ要求すること
により、プロセッサ２０５によるコマンド設定とＩ／Ｏ
アダプタ２０７のＩ／Ｏ処理を非同期に実行することが
できる。このとき、バッファリング量を仮想アドレス変
換ページサイズと一致させるとキャッシュメモリの有効
活用やＩ／ＯアダプタのＤＭＡ要求制御を簡易に行うこ
とができる。また，仮想アドレスのＴＬＢキャッシュの
置換頻度を抑止できる。
管理によるバッファリング制御とし，キャッシュメモリ
に格納し、Ｉ／Ｏアダプタより順次ＤＭＡ要求すること
により、プロセッサ２０５によるコマンド設定とＩ／Ｏ
アダプタ２０７のＩ／Ｏ処理を非同期に実行することが
できる。このとき、バッファリング量を仮想アドレス変
換ページサイズと一致させるとキャッシュメモリの有効
活用やＩ／ＯアダプタのＤＭＡ要求制御を簡易に行うこ
とができる。また，仮想アドレスのＴＬＢキャッシュの
置換頻度を抑止できる。
【００１３】さらに、アドレスタグ部１０１のステータ
ス部に当該キャッシュラインの置換を抑制するフリーズ
ビット（Ｆフラグ）を設け、キャッシュメモリの置換処
理時にこのフラグを参照することによりＩ／Ｏコマンド
データのキャッシュラインの置換やページテーブルエン
トリの置換を抑止する事ができ、Ｉ／Ｏアダプタのコマ
ンド設定の性能低下を防止できる。当該フリーズビット
の設定はキャッシュラインアドレス設定レジスタまたは
次ぎに述べる仮想アドレス変換テーブルのページ属性指
定フィールドの該当ビットを設定することによりおこな
う。フリーズビットがセットされていないときでＩ／Ｏ
設定コマンドデータが主記憶２０６にパージされた場合
には、Ｉ／Ｏアダプタ２０７のコマンド要求ＤＭＡサイ
クルに対して、主記憶２０６よりデータが出力されＩ／
Ｏ処理がおこなわれる。
ス部に当該キャッシュラインの置換を抑制するフリーズ
ビット（Ｆフラグ）を設け、キャッシュメモリの置換処
理時にこのフラグを参照することによりＩ／Ｏコマンド
データのキャッシュラインの置換やページテーブルエン
トリの置換を抑止する事ができ、Ｉ／Ｏアダプタのコマ
ンド設定の性能低下を防止できる。当該フリーズビット
の設定はキャッシュラインアドレス設定レジスタまたは
次ぎに述べる仮想アドレス変換テーブルのページ属性指
定フィールドの該当ビットを設定することによりおこな
う。フリーズビットがセットされていないときでＩ／Ｏ
設定コマンドデータが主記憶２０６にパージされた場合
には、Ｉ／Ｏアダプタ２０７のコマンド要求ＤＭＡサイ
クルに対して、主記憶２０６よりデータが出力されＩ／
Ｏ処理がおこなわれる。
【００１４】Ｉ／Ｏアダプタ２０７へのコマンド要求Ｄ
ＭＡサイクルの起動方法を次に説明する。本実施例にお
けるプロセッサの仮想アドレス変換は、図３アドレス変
換にしめすように２レベルのアドレス変換テーブルをサ
ーチすることにより設定され、このページテーブルエン
トリに当該ページをアクセスしたときに外部にページア
クセス信号を出力するか否かを制御するフラグを設け、
外部のページアクセス信号によりＩ／Ｏアダプタのコマ
ンドアクセスを起動する。図３アドレス変換にしめすペ
ージディレクトリエントリ３０１とページテーブルエン
トリ３０２は、図５ページテーブルの構成にしめすビッ
トフィールド構成になっている。このビットフィールド
には当該ページのキャッシュ動作モードやユーザ／シス
テムモードの指定ビットや本実施例で述べるページアク
セス信号出力制御ビット等が定義されている。このテー
ブルエントリは図４アドレス変換キャッシュのタグ部ス
テータスフィールド４０１に反映され、当該ページの動
作が設定される。図６に前記タグ部ステータスフィール
ド４０１の詳細をしめす。次に図をもちいて動作を説明
する。論理アドレスはアドレス変換キャッシュのタグ部
アドレスフィールド４０１の内容とアドレスコンパレー
タ４０４により比較され、ヒット処理制御部４０５によ
り一致処理が制御され、データマルチプレクサ４０６に
より当該ページのステータスと変換物理アドレスがタグ
部ステータスフィールド４０２と物理アドレスフィール
ド４０３より出力される。図６ステータスビット構成に
しめすＣＭＤビットがセットされているときはステータ
ス信号出力制御部４０７によりプレセッサ外部にＩ／Ｏ
コマンドバッファエリアとして定義された論理アドレス
ページをアクセスしたことが出力される。このページア
クセス信号をＩ／Ｏアダプタが検出しコマンド要求ＤＭ
Ａサイクルを起動する。
ＭＡサイクルの起動方法を次に説明する。本実施例にお
けるプロセッサの仮想アドレス変換は、図３アドレス変
換にしめすように２レベルのアドレス変換テーブルをサ
ーチすることにより設定され、このページテーブルエン
トリに当該ページをアクセスしたときに外部にページア
クセス信号を出力するか否かを制御するフラグを設け、
外部のページアクセス信号によりＩ／Ｏアダプタのコマ
ンドアクセスを起動する。図３アドレス変換にしめすペ
ージディレクトリエントリ３０１とページテーブルエン
トリ３０２は、図５ページテーブルの構成にしめすビッ
トフィールド構成になっている。このビットフィールド
には当該ページのキャッシュ動作モードやユーザ／シス
テムモードの指定ビットや本実施例で述べるページアク
セス信号出力制御ビット等が定義されている。このテー
ブルエントリは図４アドレス変換キャッシュのタグ部ス
テータスフィールド４０１に反映され、当該ページの動
作が設定される。図６に前記タグ部ステータスフィール
ド４０１の詳細をしめす。次に図をもちいて動作を説明
する。論理アドレスはアドレス変換キャッシュのタグ部
アドレスフィールド４０１の内容とアドレスコンパレー
タ４０４により比較され、ヒット処理制御部４０５によ
り一致処理が制御され、データマルチプレクサ４０６に
より当該ページのステータスと変換物理アドレスがタグ
部ステータスフィールド４０２と物理アドレスフィール
ド４０３より出力される。図６ステータスビット構成に
しめすＣＭＤビットがセットされているときはステータ
ス信号出力制御部４０７によりプレセッサ外部にＩ／Ｏ
コマンドバッファエリアとして定義された論理アドレス
ページをアクセスしたことが出力される。このページア
クセス信号をＩ／Ｏアダプタが検出しコマンド要求ＤＭ
Ａサイクルを起動する。
【００１５】以上述べた本発明の実施例によれば、従来
の高性能プロセッサシステムで使用されている部品を活
用してＩ／Ｏアダプタのコマンド設定がおこなえるとと
もに、主記憶メモリ上に専用Ｉ／Ｏコマンドバッファを
設ける必要が無く主記憶を有効に利用できる。
の高性能プロセッサシステムで使用されている部品を活
用してＩ／Ｏアダプタのコマンド設定がおこなえるとと
もに、主記憶メモリ上に専用Ｉ／Ｏコマンドバッファを
設ける必要が無く主記憶を有効に利用できる。
【００１６】
【発明の効果】本発明によれば、Ｉ／Ｏアダプタ専用の
コマンドバッファメモリやシステムバスアクセス用ライ
トバッファ等の高性能対応部品を使用することなしに、
システム性能を向上できるとともに、Ｉ／Ｏアダプタ装
置を小型化できる。また、プロセッサの処理とＩ／Ｏア
ダプタのアクセス処理を独立にでき、プロセッサを高性
能化してもシステム変更を行う必要がない。
コマンドバッファメモリやシステムバスアクセス用ライ
トバッファ等の高性能対応部品を使用することなしに、
システム性能を向上できるとともに、Ｉ／Ｏアダプタ装
置を小型化できる。また、プロセッサの処理とＩ／Ｏア
ダプタのアクセス処理を独立にでき、プロセッサを高性
能化してもシステム変更を行う必要がない。
【図１】本発明の一実施例を示すキャッシュメモリ制御
回路ブロック図である。
回路ブロック図である。
【図２】本発明を使用できるシステム構成図である。
【図３】本発明の仮想アドレス変換を示した図である。
【図４】本発明のアドレス変換キャッシュの構成図であ
る。
る。
【図５】本発明のページテーブルエントリのビットフィ
ールドを示した図である。
ールドを示した図である。
【図６】本発明のアドレス変換キャッシュのタグ部ステ
ータスのビットフィールドを示した図である。
ータスのビットフィールドを示した図である。
１０１…アドレスタグ部、 １０２…キャッシュデータライン、 １０３…アドレスコパレータ、 １０４…ヒット処理制御部、 １０５…データマルチプレクサ、 １０６…ラインステータス制御部 ２０１…ＣＰＵ、 ２０２…キャッシュコントローラ、 ２０３…キャッシュメモリ、 ２０４…システムバス、 ２０５…プロセッサ制御部、 ２０６…主記憶メモリ、 ２０７…Ｉ／Ｏアダプタ、 ３０１…ページディレクトリエントリ、 ３０２…ページテーブルエントリ ４０１…タグ部論理アドレスフィールド、 ４０２…タグ部ステータスフィールド、 ４０３…タグ部物理アドレスフィールド、 ４０４…アドレスコンパレータ、 ４０５…ヒット処理制御部、 ４０６…データマルチプレクサ、 ４０７…ステータス信号出力制御部
Claims (5)
- 【請求項１】高速のキャッシュメモリを内蔵あるいは外
部に持つプロセッサ処理部と、マイクロプロセッサある
いはコマンド駆動型のコントローラを内蔵するインテリ
ジェントＩ／Ｏアダプタから構成されるデータ処理装置
において、Ｉ／Ｏアダプタの動作設定コマンドを前記デ
ータキャッシュに格納し，Ｉ／Ｏアダプタのコマンド要
求ＤＭＡアクセスによりキャッシュデータをパージする
ことでＩ／Ｏアダプタのコマンド設定を行うことを特徴
とするキャッシュメモリ制御方式。 - 【請求項２】上記データキャッシュのコマンドデータの
パージが発生すると，以降当該キャッシュラインが無効
になるようなキャッシュライン制御フラグと制御回路を
持つことを特徴とする請求項１記載のキャッシュメモリ
制御方式。 - 【請求項３】上記データキャッシュのコマンドデータが
パージされるまで，キャッシュラインの置換が起きない
ようキャッシュラインをフリーズ状態するキャッシュ制
御フラグとキャッシュ制御回路持つことを特徴とする請
求項１または請求項２記載のキャッシュメモリ制御方
式。 - 【請求項４】上記コマンドを格納する物理アドレスペー
ジのページテーブルエントリに当該ページをアクセスし
たときに，Ｉ／Ｏアダプタのコマンドアクセスを起動す
るためのページアクセス信号を出力するか否かを制御す
るフラグを設けることを特徴とする請求項１記載のキャ
ッシュメモリ制御方式。 - 【請求項５】データキャッシュに格納する上記コマンド
バッファのサイズをデータキャッシュのページサイズに
一致したリングバッファ構成とすることを特徴とする請
求項１記載のキャッシュメモリ制御方式
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4005449A JPH05189359A (ja) | 1992-01-16 | 1992-01-16 | キャッシュメモリ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4005449A JPH05189359A (ja) | 1992-01-16 | 1992-01-16 | キャッシュメモリ制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05189359A true JPH05189359A (ja) | 1993-07-30 |
Family
ID=11611526
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4005449A Pending JPH05189359A (ja) | 1992-01-16 | 1992-01-16 | キャッシュメモリ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05189359A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07105090A (ja) * | 1993-09-20 | 1995-04-21 | Internatl Business Mach Corp <Ibm> | 非同期ｄｍａキャッシュ |
-
1992
- 1992-01-16 JP JP4005449A patent/JPH05189359A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07105090A (ja) * | 1993-09-20 | 1995-04-21 | Internatl Business Mach Corp <Ibm> | 非同期ｄｍａキャッシュ |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100274327B1 (ko) | 캐시가 일관된 다중 처리기 컴퓨터 시스템에서 다중 미결동작을 제공하기 위한 장치 및 그 방법 | |
| JP3352598B2 (ja) | マイクロプロセッサ | |
| EP0408058B1 (en) | Microprocessor | |
| JPH09114665A (ja) | 記憶装置と補助プロセッサ間のコマンド及びデータ転送方法及び情報処理システム | |
| JP3326189B2 (ja) | コンピューターメモリシステムおよびデータエレメント清浄化法 | |
| JPH06309230A (ja) | バススヌ−プ方法 | |
| JPH09179779A (ja) | コンピュータシステムおよびデータ転送方法 | |
| US5893154A (en) | CPU write-back cache coherency mechanism that transeers data from a cache memory to a main memory before access of the main memory by an alternate bus master | |
| JPH0830546A (ja) | バス制御装置 | |
| JPH05189359A (ja) | キャッシュメモリ制御方式 | |
| JPH04250542A (ja) | コンピューターメモリシステム | |
| JPH09288616A (ja) | コンピュータ | |
| JPH08263426A (ja) | 論理ダイレクトメモリアクセス方式 | |
| JPH09319657A (ja) | 命令読み込み用バッファを備えたプロセッサ | |
| JP2001043204A (ja) | キャッシュ・メモリ制御装置 | |
| JP2680293B2 (ja) | データ処理装置及びキャッシュメモリ制御方法 | |
| JP2964504B2 (ja) | 文書処理装置 | |
| JPH0553912A (ja) | キヤツシユメモリの制御方法 | |
| KR20040047398A (ko) | 캐쉬 메모리를 이용한 데이터 억세스 방법 | |
| JP2001229074A (ja) | メモリ制御装置と情報処理装置及びメモリ制御チップ | |
| JPH09128296A (ja) | データ処理装置 | |
| JPH06202982A (ja) | バス制御方法及びその装置並びに情報処理装置 | |
| JPH07271669A (ja) | キャッシュメモリ制御回路 | |
| JPH0724043B2 (ja) | データ処理装置 | |
| JPH02226447A (ja) | コンピユータ・システムおよびその記憶装置アクセス方法 |