JPH10133960A - メモリ・リフレッシュ方法及びシステム - Google Patents
メモリ・リフレッシュ方法及びシステムInfo
- Publication number
- JPH10133960A JPH10133960A JP9275545A JP27554597A JPH10133960A JP H10133960 A JPH10133960 A JP H10133960A JP 9275545 A JP9275545 A JP 9275545A JP 27554597 A JP27554597 A JP 27554597A JP H10133960 A JPH10133960 A JP H10133960A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- sdram
- self
- refresh
- controller
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/406—Management or control of the refreshing or charge-regeneration cycles
Abstract
(57)【要約】
【課題】走査動作および試験動作時にＳＤＲＡＭを維持
し、同時にメモリ・コントローラを完全に走査可能にし
ておく方法を提供することである。 【解決手段】ＳＤＲＡＭ１１２を通常動作時にオートリ
フレッシュ・モードにして、走査状態またはエラー状態
時に、メモリ・コントローラ１１０はＳＤＲＡＭをセル
フリフレッシュ・モードにする。メモリ・コントローラ
１１０は、セルフリフレッシュ・モードへの遷移を必要
とする事象を監視し、アクティブなメモリ動作を終了
し、クロックが停止する前にＳＤＲＡＭ１１２をセルフ
リフレッシュ・モードにする。通常動作が再開すると、
ＳＤＲＡＭ１１２がセルフリレッシュ・モードを終了
し、オートリレッシュが再初期設定され、通常のリフレ
ッシュ・サイクルが継続する。
し、同時にメモリ・コントローラを完全に走査可能にし
ておく方法を提供することである。 【解決手段】ＳＤＲＡＭ１１２を通常動作時にオートリ
フレッシュ・モードにして、走査状態またはエラー状態
時に、メモリ・コントローラ１１０はＳＤＲＡＭをセル
フリフレッシュ・モードにする。メモリ・コントローラ
１１０は、セルフリフレッシュ・モードへの遷移を必要
とする事象を監視し、アクティブなメモリ動作を終了
し、クロックが停止する前にＳＤＲＡＭ１１２をセルフ
リフレッシュ・モードにする。通常動作が再開すると、
ＳＤＲＡＭ１１２がセルフリレッシュ・モードを終了
し、オートリレッシュが再初期設定され、通常のリフレ
ッシュ・サイクルが継続する。
Description
【０００１】
【発明の属する技術分野】本発明は、全般的にはコンピ
ュータ・アーキテクチャに関し、詳細には、メイン・メ
モリをリフレッシュする方法およびシステムに関する。
ュータ・アーキテクチャに関し、詳細には、メイン・メ
モリをリフレッシュする方法およびシステムに関する。
【０００２】
【従来の技術】現代のコンピュータは、コンピュータ・
システムの状態を判定する機能を有する。そのような機
能は、コンピュータを試験し、なぜコンピューティング
・エラーが発生したかを判定する場合に有用である。
システムの状態を判定する機能を有する。そのような機
能は、コンピュータを試験し、なぜコンピューティング
・エラーが発生したかを判定する場合に有用である。
【０００３】コンピュータを試験する１つの方法は「走
査試験(scan testing)」である。走査試験では、１つま
たは複数のサイクルを段階的に進むためにコンピュータ
の内部クロックの停止と開始が繰り返される。コンピュ
ータを走査モードにすると、コンピュータ内のある内部
レジスタおよび外部レジスタは１つまたは複数の連続リ
ングとして相互接続される。したがって、１つのレジス
タのビットの出力は、リング内の次のレジスタに入力さ
れる。そのような相互接続によって、これらのレジスタ
は実際上、単一の大規模なシフト・レジスタになる。通
常、数千または数万個のレジスタからのデータをこのよ
うにシフトアウトすることができる。次いで、ソフトウ
ェア・プログラムを使用してデータが解釈され、コンピ
ュータ・ハードウェアの状態が判定される。
査試験(scan testing)」である。走査試験では、１つま
たは複数のサイクルを段階的に進むためにコンピュータ
の内部クロックの停止と開始が繰り返される。コンピュ
ータを走査モードにすると、コンピュータ内のある内部
レジスタおよび外部レジスタは１つまたは複数の連続リ
ングとして相互接続される。したがって、１つのレジス
タのビットの出力は、リング内の次のレジスタに入力さ
れる。そのような相互接続によって、これらのレジスタ
は実際上、単一の大規模なシフト・レジスタになる。通
常、数千または数万個のレジスタからのデータをこのよ
うにシフトアウトすることができる。次いで、ソフトウ
ェア・プログラムを使用してデータが解釈され、コンピ
ュータ・ハードウェアの状態が判定される。
【０００４】システム・エラーが発生したときは、コン
ピュータのメイン・メモリの内容を調べることも望まし
い。しかし、メイン・メモリを調べるとレジスタの状態
が変化する可能性があるので、メイン・メモリは、レジ
スタを走査した後に調べなければならない。したがっ
て、走査動作時にはメイン・メモリの内容を保存しなけ
ればならない。
ピュータのメイン・メモリの内容を調べることも望まし
い。しかし、メイン・メモリを調べるとレジスタの状態
が変化する可能性があるので、メイン・メモリは、レジ
スタを走査した後に調べなければならない。したがっ
て、走査動作時にはメイン・メモリの内容を保存しなけ
ればならない。
【０００５】残念なことに、走査の間メモリの状態を保
存することは困難である。現代のコンピュータは、同期
ランダム・アクセス・メモリ（ＳＤＲＡＭ）を使用して
いる。通常動作時に、メモリ・コントローラは、ＳＤＲ
ＡＭに周期的なリフレッシュ・コマンドを発行する。Ｓ
ＤＲＡＭは、内部アドレス・カウンタを維持し、リフレ
ッシュ・コマンドに応答して適切なアドレスをリフレッ
シュする。
存することは困難である。現代のコンピュータは、同期
ランダム・アクセス・メモリ（ＳＤＲＡＭ）を使用して
いる。通常動作時に、メモリ・コントローラは、ＳＤＲ
ＡＭに周期的なリフレッシュ・コマンドを発行する。Ｓ
ＤＲＡＭは、内部アドレス・カウンタを維持し、リフレ
ッシュ・コマンドに応答して適切なアドレスをリフレッ
シュする。
【０００６】走査試験の第１のステップのうちの１つは
コンピュータの内部クロックを停止することなので、メ
モリ・コントローラは、走査が行われている間、周期的
なリフレッシュ・コマンドを送信することはできない。
この難点を克服する従来技術の１つの方法は、任意選択
でメモリ・コントローラを走査リングから除去すること
であった。メモリ・コントローラをこのように除去する
と、メモリ・コントローラ内の自走クロックによって、
メモリ・コントローラは走査中にリフレッシュを生成す
ることができた。必要に応じて、メモリ・コントローラ
を走査リングに戻すオプション・ビットをセットするこ
とができた。
コンピュータの内部クロックを停止することなので、メ
モリ・コントローラは、走査が行われている間、周期的
なリフレッシュ・コマンドを送信することはできない。
この難点を克服する従来技術の１つの方法は、任意選択
でメモリ・コントローラを走査リングから除去すること
であった。メモリ・コントローラをこのように除去する
と、メモリ・コントローラ内の自走クロックによって、
メモリ・コントローラは走査中にリフレッシュを生成す
ることができた。必要に応じて、メモリ・コントローラ
を走査リングに戻すオプション・ビットをセットするこ
とができた。
【０００７】メモリをリフレッシュする上記の方法に関
する主要な問題は、メモリ・コントローラの少なくとも
一部が走査不能であることである。したがって、メモリ
・コントローラ内でエラーが起こった場合にそれを検出
する方法はない。上記の方法に関する他の問題は、コン
トローラ・チップ内でかなりのクロック資源が必要にな
ることである。クロックを分配するためにチップ上で必
要とされる物理資源のために、かなりの量のチップ面積
が消費される。したがって、チップ上に追加クロックの
余地はほとんどない。
する主要な問題は、メモリ・コントローラの少なくとも
一部が走査不能であることである。したがって、メモリ
・コントローラ内でエラーが起こった場合にそれを検出
する方法はない。上記の方法に関する他の問題は、コン
トローラ・チップ内でかなりのクロック資源が必要にな
ることである。クロックを分配するためにチップ上で必
要とされる物理資源のために、かなりの量のチップ面積
が消費される。したがって、チップ上に追加クロックの
余地はほとんどない。
【０００８】従来技術のコンピュータが走査時にＳＤＲ
ＡＭへリフレッシュ・コマンドを送信する他の方法は、
走査ユーティリティにリフレッシュ機構を組み込むこと
であった。したがって、走査を制御するコンピュータの
部分は、メモリ・リフレッシュをどのように発行すべき
かも知っていた。しかし、この方法では、走査ユーティ
リティおよびメモリ・コントローラをさらに複雑にする
必要があった。
ＡＭへリフレッシュ・コマンドを送信する他の方法は、
走査ユーティリティにリフレッシュ機構を組み込むこと
であった。したがって、走査を制御するコンピュータの
部分は、メモリ・リフレッシュをどのように発行すべき
かも知っていた。しかし、この方法では、走査ユーティ
リティおよびメモリ・コントローラをさらに複雑にする
必要があった。
【０００９】
【発明が解決しようとする課題】したがって、本発明の
目的は、走査動作および試験動作時にＳＤＲＡＭの内容
を維持する方法を提供することである。
目的は、走査動作および試験動作時にＳＤＲＡＭの内容
を維持する方法を提供することである。
【００１０】本発明の別の目的は、走査動作および試験
動作時に、ＳＤＲＡＭを維持し、同時にメモリ・コント
ローラを完全に走査可能にしておく方法を提供すること
である。
動作時に、ＳＤＲＡＭを維持し、同時にメモリ・コント
ローラを完全に走査可能にしておく方法を提供すること
である。
【００１１】本発明のさらに別の目的は、走査動作およ
び試験動作時に、メモリ・コントローラ・チップ上の追
加クロック分配ロジックを必要としないＳＤＲＡＭを維
持する方法を提供することである。
び試験動作時に、メモリ・コントローラ・チップ上の追
加クロック分配ロジックを必要としないＳＤＲＡＭを維
持する方法を提供することである。
【００１２】
【課題を解決するための手段】本発明では、上記及びそ
の他の目的を達成するために、ＳＤＲＡＭを通常動作時
にオートリフレッシュ・モードにして、走査動作または
試験動作時にセルフリフレッシュ・モードにする方法お
よびシステムによって満たされる。オートリフレッシュ
・モードでは、ＳＤＲＡＭは、メモリ・コントローラか
らリフレッシュ・コマンドを受信するたびに１つの内部
行をリフレッシュする。コンピュータを通常どおり使用
している間、ＳＤＲＡＭはオートリフレッシュ・モード
のままである。
の他の目的を達成するために、ＳＤＲＡＭを通常動作時
にオートリフレッシュ・モードにして、走査動作または
試験動作時にセルフリフレッシュ・モードにする方法お
よびシステムによって満たされる。オートリフレッシュ
・モードでは、ＳＤＲＡＭは、メモリ・コントローラか
らリフレッシュ・コマンドを受信するたびに１つの内部
行をリフレッシュする。コンピュータを通常どおり使用
している間、ＳＤＲＡＭはオートリフレッシュ・モード
のままである。
【００１３】走査状態またはエラー状態時に、メモリ・
コントローラはＳＤＲＡＭをセルフリフレッシュ・モー
ドにする。ＳＤＲＡＭは、セルフリフレッシュ・モード
を開始するときにはアイドル状態でなければならない。
メモリ・コントローラは、この状態を確保するために、
セルフリフレッシュ・モードへの遷移を必要とする事象
を監視する。そのような事象が発生すると、メモリ・コ
ントローラは、アクティブなメモリ動作を終了し、クロ
ックが停止する前にＳＤＲＡＭをセルフリフレッシュ・
モードにしておく。通常動作が再開すると、ＳＤＲＡＭ
がセルフリレッシュ・モードを終了し、オートリレッシ
ュが再初期設定され、通常のリフレッシュ・サイクルが
継続する。
コントローラはＳＤＲＡＭをセルフリフレッシュ・モー
ドにする。ＳＤＲＡＭは、セルフリフレッシュ・モード
を開始するときにはアイドル状態でなければならない。
メモリ・コントローラは、この状態を確保するために、
セルフリフレッシュ・モードへの遷移を必要とする事象
を監視する。そのような事象が発生すると、メモリ・コ
ントローラは、アクティブなメモリ動作を終了し、クロ
ックが停止する前にＳＤＲＡＭをセルフリフレッシュ・
モードにしておく。通常動作が再開すると、ＳＤＲＡＭ
がセルフリレッシュ・モードを終了し、オートリレッシ
ュが再初期設定され、通常のリフレッシュ・サイクルが
継続する。
【００１４】メモリ・コントローラに対する唯一の損失
は、ロジックが、セルフリレッシュの使用条件を認識
し、クロック・イネーブル信号を用いてＳＤＲＡＭにセ
ルフリフレッシュ・モードの開始および終了を繰り返さ
せる必要があることである。
は、ロジックが、セルフリレッシュの使用条件を認識
し、クロック・イネーブル信号を用いてＳＤＲＡＭにセ
ルフリフレッシュ・モードの開始および終了を繰り返さ
せる必要があることである。
【００１５】以上のように、下記の本発明の詳細な説明
をよりよく理解できるように本発明の特徴および技術的
利点をかなり広範囲に概説した。本発明の特許請求の範
囲の主題を形成する本発明の他の特徴および利点を下記
に説明する。当業者は、開示した概念および特定の実施
形態が、本発明の同じ目的を実施する他の構造を修正ま
たは設計するための基礎として容易に使用できるもので
あることを理解されたい。当業者は、そのような等価構
造が、添付の特許請求の範囲に記載した本発明の趣旨お
よび範囲から逸脱しないことも認識されたい。
をよりよく理解できるように本発明の特徴および技術的
利点をかなり広範囲に概説した。本発明の特許請求の範
囲の主題を形成する本発明の他の特徴および利点を下記
に説明する。当業者は、開示した概念および特定の実施
形態が、本発明の同じ目的を実施する他の構造を修正ま
たは設計するための基礎として容易に使用できるもので
あることを理解されたい。当業者は、そのような等価構
造が、添付の特許請求の範囲に記載した本発明の趣旨お
よび範囲から逸脱しないことも認識されたい。
【００１６】本発明およびその利点をより完全に理解す
るために、次に、添付の図面と共に下記の説明を参照す
る。
るために、次に、添付の図面と共に下記の説明を参照す
る。
【００１７】
【発明の実施の形態】図１は、メモリ・サブシステム１
００のハイレベル図である。メモリ・アクセス・コント
ローラ（ＭＡＣ）１１０および同期ダイナミック・ラン
ダム・アクセス・メモリ（ＳＤＲＡＭ）の４つのバンク
１１２ＡないしＤが示されている。また、データ・レジ
スタ１１４ＡないしＤは各メモリ・バンク１１２の中央
に配置される。ＭＡＣ１１０から各メモリ・バンク１１
２ＡないしＤへのアドレス信号および制御信号はアドレ
ス・バス１１６を構成する。データは、データ・バス１
１８、１２０を介してレジスタ１１４とＭＡＣ１１０と
の間で転送される。メモリ・サブシステム１００は、マ
ルチプロセッサ・コンピュータ・システム内の８つのメ
モリ・ボードのうちの１つである。
００のハイレベル図である。メモリ・アクセス・コント
ローラ（ＭＡＣ）１１０および同期ダイナミック・ラン
ダム・アクセス・メモリ（ＳＤＲＡＭ）の４つのバンク
１１２ＡないしＤが示されている。また、データ・レジ
スタ１１４ＡないしＤは各メモリ・バンク１１２の中央
に配置される。ＭＡＣ１１０から各メモリ・バンク１１
２ＡないしＤへのアドレス信号および制御信号はアドレ
ス・バス１１６を構成する。データは、データ・バス１
１８、１２０を介してレジスタ１１４とＭＡＣ１１０と
の間で転送される。メモリ・サブシステム１００は、マ
ルチプロセッサ・コンピュータ・システム内の８つのメ
モリ・ボードのうちの１つである。
【００１８】ＭＡＣ１１０は、大規模な特定用途向け集
積回路（ＡＳＩＣ）である。特に、ＭＡＣ１１０はメモ
リ・サブシステム１００内のすべてのメモリ１１２を制
御する。ＭＡＣ１１０は内部で、それぞれ、偶数ＳＤＲ
ＡＭバンク１１２Ａ、１１２Ｃおよび奇数ＳＤＲＡＭバ
ンク１１２Ｂ、１１２Ｄを制御する、偶数バンク・コン
トローラ１２２ＡないしＢおよび奇数バンク・コントロ
ーラ１２２ＣないしＤに分割される。各バンク・コント
ローラ１２２ＡないしＤ内に、対応するＳＤＲＡＭバン
ク用の状態マシンがある。ＭＡＣ１１０はリフレッシュ
・モード・コントローラ１１１も含む。リフレッシュ・
モード・コントローラ１１１については図２に関して詳
しく論じる。
積回路（ＡＳＩＣ）である。特に、ＭＡＣ１１０はメモ
リ・サブシステム１００内のすべてのメモリ１１２を制
御する。ＭＡＣ１１０は内部で、それぞれ、偶数ＳＤＲ
ＡＭバンク１１２Ａ、１１２Ｃおよび奇数ＳＤＲＡＭバ
ンク１１２Ｂ、１１２Ｄを制御する、偶数バンク・コン
トローラ１２２ＡないしＢおよび奇数バンク・コントロ
ーラ１２２ＣないしＤに分割される。各バンク・コント
ローラ１２２ＡないしＤ内に、対応するＳＤＲＡＭバン
ク用の状態マシンがある。ＭＡＣ１１０はリフレッシュ
・モード・コントローラ１１１も含む。リフレッシュ・
モード・コントローラ１１１については図２に関して詳
しく論じる。
【００１９】当業者には良く知られているように、ＳＤ
ＲＡＭ１１２は基本的に、制御経路、アドレス経路、デ
ータ経路に追加状態マシンおよびレジスタを含むダイナ
ミック・ランダム・アクセス・メモリ（ＤＲＡＭ）であ
る。これらの状態マシンおよびレジスタは、メモリ・イ
ンタフェースを簡略化し、外部インタフェースを加速で
きるようにする。また、ＳＤＲＡＭ１１２は、ＳＤＲＡ
Ｍ１１２がＭＡＣ１１０を効率的に使用できるようにす
る、行アドレスおよび列アドレスならびにデータ経路の
内部パイプライン動作を有する。たとえば、ＭＡＣ１１
０は第１のクロック・サイクルで読取りコマンドを発行
することができる。ＳＤＲＡＭ１１２は、内部に読取り
コマンドを保持し、次いで実行する。その間、ＭＡＣ１
１０はその後に続くクロック・サイクルで、異なるメモ
リに他のコマンドを発行することができる。
ＲＡＭ１１２は基本的に、制御経路、アドレス経路、デ
ータ経路に追加状態マシンおよびレジスタを含むダイナ
ミック・ランダム・アクセス・メモリ（ＤＲＡＭ）であ
る。これらの状態マシンおよびレジスタは、メモリ・イ
ンタフェースを簡略化し、外部インタフェースを加速で
きるようにする。また、ＳＤＲＡＭ１１２は、ＳＤＲＡ
Ｍ１１２がＭＡＣ１１０を効率的に使用できるようにす
る、行アドレスおよび列アドレスならびにデータ経路の
内部パイプライン動作を有する。たとえば、ＭＡＣ１１
０は第１のクロック・サイクルで読取りコマンドを発行
することができる。ＳＤＲＡＭ１１２は、内部に読取り
コマンドを保持し、次いで実行する。その間、ＭＡＣ１
１０はその後に続くクロック・サイクルで、異なるメモ
リに他のコマンドを発行することができる。
【００２０】バンク１１２Ａを例示するＳＤＲＡＭ１１
２ＡないしＤの各バンクは二重インライン・メモリ・モ
ジュール（ＤＩＭＭ）１２４ＡないしＤを含む。もちろ
ん、単一インライン・メモリ・モジュール（ＳＩＭＭ）
で容易に置き換えることができる。前述のように、バン
クは偶数ハーフと奇数ハーフとで構成される。図１に示
したように、バンク１１２Ａおよび１１２Ｃは偶数ハー
フであり、それに対してバンク１１２Ｂおよび１１２Ｄ
は奇数ハーフである。各メモリ・レジスタ１１４Ａない
しＤは、それぞれのＳＤＲＡＭバンク１１２ＡないしＤ
からの出力を記憶する。
２ＡないしＤの各バンクは二重インライン・メモリ・モ
ジュール（ＤＩＭＭ）１２４ＡないしＤを含む。もちろ
ん、単一インライン・メモリ・モジュール（ＳＩＭＭ）
で容易に置き換えることができる。前述のように、バン
クは偶数ハーフと奇数ハーフとで構成される。図１に示
したように、バンク１１２Ａおよび１１２Ｃは偶数ハー
フであり、それに対してバンク１１２Ｂおよび１１２Ｄ
は奇数ハーフである。各メモリ・レジスタ１１４Ａない
しＤは、それぞれのＳＤＲＡＭバンク１１２ＡないしＤ
からの出力を記憶する。
【００２１】アドレス制御バス１１６は、コマンドをＭ
ＡＣ１１０からＳＤＲＡＭバンク１１２ＡないしＤへ転
送する。通常のＤＲＡＭの場合と同様に、アドレス制御
バス１１６は、アドレス線と、列アドレス・ストローブ
（ＣＡＳ）と、行アドレス・ストローブ（ＲＡＳ）と、
書込みイネーブル（ＷＥ）と、チップ選択に分割され
る。通常のＤＲＡＭと異なり、ＳＤＲＡＭ１１２は、バ
ス１１６を介してクロック・イネーブル（ＣＫＥ）信号
およびクロックも受信する。メモリ・バンク１１２がＳ
ＤＲＡＭなので、制御信号を使用してメモリ・コマンド
がコード化される。したがって、ＳＤＲＡＭ１１２は、
制御信号を介して活動化コマンド、読取りコマンド、書
込みコマンド、事前充電コマンド、リフレッシュ・コマ
ンド、「ｅｎｔｅｒ ｓｅｌｆ−ｒｅｆｒｅｓｈ」コマ
ンドを受信する。データ・バス１１８および１２０はそ
れぞれ、信号を偶数バンク・レジスタおよび奇数バンク
・レジスタ１１４からＭＡＣ１１０へ送信する。
ＡＣ１１０からＳＤＲＡＭバンク１１２ＡないしＤへ転
送する。通常のＤＲＡＭの場合と同様に、アドレス制御
バス１１６は、アドレス線と、列アドレス・ストローブ
（ＣＡＳ）と、行アドレス・ストローブ（ＲＡＳ）と、
書込みイネーブル（ＷＥ）と、チップ選択に分割され
る。通常のＤＲＡＭと異なり、ＳＤＲＡＭ１１２は、バ
ス１１６を介してクロック・イネーブル（ＣＫＥ）信号
およびクロックも受信する。メモリ・バンク１１２がＳ
ＤＲＡＭなので、制御信号を使用してメモリ・コマンド
がコード化される。したがって、ＳＤＲＡＭ１１２は、
制御信号を介して活動化コマンド、読取りコマンド、書
込みコマンド、事前充電コマンド、リフレッシュ・コマ
ンド、「ｅｎｔｅｒ ｓｅｌｆ−ｒｅｆｒｅｓｈ」コマ
ンドを受信する。データ・バス１１８および１２０はそ
れぞれ、信号を偶数バンク・レジスタおよび奇数バンク
・レジスタ１１４からＭＡＣ１１０へ送信する。
【００２２】前述のように、ＳＤＲＡＭ１１２は、クロ
ック・エッジ上のコマンドを取り込むことによって動作
する。次いで、ＳＤＲＡＭ１１２はコマンドを内部で処
理し、所望の機能を実行する。また、ある種の命令はＳ
ＤＲＡＭを、ＳＤＲＡＭ１１２がどのように動作するか
に影響を与える様々なモードにすることができる。した
がって、ＳＤＲＡＭ１１２は、その現モードと、ＳＤＲ
ＡＭ自体が受信した命令によって決定される内部状態を
有する。
ック・エッジ上のコマンドを取り込むことによって動作
する。次いで、ＳＤＲＡＭ１１２はコマンドを内部で処
理し、所望の機能を実行する。また、ある種の命令はＳ
ＤＲＡＭを、ＳＤＲＡＭ１１２がどのように動作するか
に影響を与える様々なモードにすることができる。した
がって、ＳＤＲＡＭ１１２は、その現モードと、ＳＤＲ
ＡＭ自体が受信した命令によって決定される内部状態を
有する。
【００２３】電源投入時および通常動作時に、ＳＤＲＡ
Ｍ１１２は「オートリフレッシュ」モードまたは「命令
リフレッシュ」モードである。このモードでは、ＳＤＲ
ＡＭ１１２は次にリフレッシュすべき行アドレスを追跡
する内部カウンタを維持する。ＳＤＲＡＭ１１２は、Ｍ
ＡＣ１１０から「リフレッシュ」コマンドを受信する
と、カウンタに示されたアドレスをリフレッシュし、カ
ウンタを増分する。ＭＡＣ１１０がリフレッシュ間隔内
にリフレッシュ・コマンドを送信しない場合、そのアド
レスのデータが失われている恐れがある。
Ｍ１１２は「オートリフレッシュ」モードまたは「命令
リフレッシュ」モードである。このモードでは、ＳＤＲ
ＡＭ１１２は次にリフレッシュすべき行アドレスを追跡
する内部カウンタを維持する。ＳＤＲＡＭ１１２は、Ｍ
ＡＣ１１０から「リフレッシュ」コマンドを受信する
と、カウンタに示されたアドレスをリフレッシュし、カ
ウンタを増分する。ＭＡＣ１１０がリフレッシュ間隔内
にリフレッシュ・コマンドを送信しない場合、そのアド
レスのデータが失われている恐れがある。
【００２４】ＳＤＲＡＭ１１２がアイドル状態である場
合、ＭＡＣ１１０はＳＤＲＡＭ１１２を「セルフリフレ
ッシュ」モードに切り換える。この切換は、「ｅｎｔｅ
ｒｓｅｌｆ−ｒｅｆｒｅｓｈ」コマンドを発行し、同時
にＣＫＥ信号を否定することによって実行される。この
モードでは、ＳＤＲＡＭ１１２は、同じアドレス・カウ
ンタおよび内部クロック源を使用してＳＤＲＡＭ自体を
自動的にリフレッシュする。ＳＤＲＡＭ１１２は、セル
フリフレッシュ・モードでは読取りコマンドにも、ある
いは書込みコマンドにも応答しない。
合、ＭＡＣ１１０はＳＤＲＡＭ１１２を「セルフリフレ
ッシュ」モードに切り換える。この切換は、「ｅｎｔｅ
ｒｓｅｌｆ−ｒｅｆｒｅｓｈ」コマンドを発行し、同時
にＣＫＥ信号を否定することによって実行される。この
モードでは、ＳＤＲＡＭ１１２は、同じアドレス・カウ
ンタおよび内部クロック源を使用してＳＤＲＡＭ自体を
自動的にリフレッシュする。ＳＤＲＡＭ１１２は、セル
フリフレッシュ・モードでは読取りコマンドにも、ある
いは書込みコマンドにも応答しない。
【００２５】セルフリフレッシュ・モードは、本来、メ
モリを含むコンピュータが電力節約モードであるとき
に、メモリを維持するものであったことに留意された
い。通常ＳＤＲＡＭが使用されるパーソナル・コンピュ
ータ（ＰＣ）およびワークステーションでは、通常、エ
ラーを通じてＳＤＲＡＭの状態を維持する必要はない。
エラーが発生した場合、コンピュータまたはワークステ
ーションはリブートされる。
モリを含むコンピュータが電力節約モードであるとき
に、メモリを維持するものであったことに留意された
い。通常ＳＤＲＡＭが使用されるパーソナル・コンピュ
ータ（ＰＣ）およびワークステーションでは、通常、エ
ラーを通じてＳＤＲＡＭの状態を維持する必要はない。
エラーが発生した場合、コンピュータまたはワークステ
ーションはリブートされる。
【００２６】しかし、本発明の好適な実施形態は、技術
的応用分野および商業的応用分野向けの大規模マルチプ
ロセッサ・サーバに存在する。そのようなコンピュータ
では、サービス要件のために、システム状態を使用して
故障を診断しデバッグすることができるようにシステム
状態を取り込む必要がある。セルフリフレッシュ・モー
ドは独立のコントローラを必要とせず、またリフレッシ
ュ要求をＳＤＲＡＭに発行するための独立のクロック・
ツリーも必要としないので、走査および試験時にセルフ
リフレッシュ・モードを使用してメモリを維持すること
によって資源が節約される。
的応用分野および商業的応用分野向けの大規模マルチプ
ロセッサ・サーバに存在する。そのようなコンピュータ
では、サービス要件のために、システム状態を使用して
故障を診断しデバッグすることができるようにシステム
状態を取り込む必要がある。セルフリフレッシュ・モー
ドは独立のコントローラを必要とせず、またリフレッシ
ュ要求をＳＤＲＡＭに発行するための独立のクロック・
ツリーも必要としないので、走査および試験時にセルフ
リフレッシュ・モードを使用してメモリを維持すること
によって資源が節約される。
【００２７】したがって、ＳＤＲＡＭ１１２がセルフリ
フレッシュ・モードになった後、ＭＡＣ１１０の走査お
よび試験を開始することができる。一般に、走査は、マ
ルチプレクサを使用してＭＡＣ１１０内の各レジスタの
入出力をリンクしリングを形成することによって行われ
る。その場合、レジスタ内の値は、後で分析できるよう
にリング内でシフトアウトされる。
フレッシュ・モードになった後、ＭＡＣ１１０の走査お
よび試験を開始することができる。一般に、走査は、マ
ルチプレクサを使用してＭＡＣ１１０内の各レジスタの
入出力をリンクしリングを形成することによって行われ
る。その場合、レジスタ内の値は、後で分析できるよう
にリング内でシフトアウトされる。
【００２８】走査モードでは、走査が進行するにつれ
て、予測不能な値をレジスタを通じてシフトすることが
できる。したがって、レジスタの値に直接依存するＭＡ
Ｃ１１０の出力は、走査中は予想不能になる。その結
果、安定でなければならない出力をドライブするレジス
タは主走査リングから削除される。その代わり、そのよ
うなレジスタは、別のサブリングに置かれる。このよう
なサブリングは、ロジックを１つまたは複数の特殊試験
モードにすることによって主リングと同様に試験するこ
とができる。
て、予測不能な値をレジスタを通じてシフトすることが
できる。したがって、レジスタの値に直接依存するＭＡ
Ｃ１１０の出力は、走査中は予想不能になる。その結
果、安定でなければならない出力をドライブするレジス
タは主走査リングから削除される。その代わり、そのよ
うなレジスタは、別のサブリングに置かれる。このよう
なサブリングは、ロジックを１つまたは複数の特殊試験
モードにすることによって主リングと同様に試験するこ
とができる。
【００２９】図２は、リフレッシュ・モード・コントロ
ーラ（ＲＭＣ）１１１がどのようにＳＤＲＡＭ１１２を
オートリフレッシュ・モードとセルフリフレッシュ・モ
ードとの間で切り換えるかを示すアルゴリズミック状態
マシンの図である。図２で、各ボックスは状態を示し、
各ボックス内のテキストは、その状態でアサートされる
信号を示す。特に指摘しないかぎり、ＣＫＥを除くすべ
ての信号はＭＡＣ１１０の内部の信号である。
ーラ（ＲＭＣ）１１１がどのようにＳＤＲＡＭ１１２を
オートリフレッシュ・モードとセルフリフレッシュ・モ
ードとの間で切り換えるかを示すアルゴリズミック状態
マシンの図である。図２で、各ボックスは状態を示し、
各ボックス内のテキストは、その状態でアサートされる
信号を示す。特に指摘しないかぎり、ＣＫＥを除くすべ
ての信号はＭＡＣ１１０の内部の信号である。
【００３０】図２の各ダイヤモンドは試験を表し、各ダ
イヤモンド内のテキストは、その点で試験されている信
号を表す。ダイヤモンド内で、「｜」記号はブール論理
和を表し、それに対して「＆」はブール論理積を示す。
ダイヤモンドの出口点は、「０」または「１」として表
され、ダイヤモンド内のブール式の評価に応じて従うべ
き経路を示す。
イヤモンド内のテキストは、その点で試験されている信
号を表す。ダイヤモンド内で、「｜」記号はブール論理
和を表し、それに対して「＆」はブール論理積を示す。
ダイヤモンドの出口点は、「０」または「１」として表
され、ダイヤモンド内のブール式の評価に応じて従うべ
き経路を示す。
【００３１】システム電力を印加すると、電力が安定す
るまで外部信号のｐｏｗｅｒ＿ｆａｉｌがＭＡＣ１１０
に対してアサートされる。その直後に、ＳＤＲＡＭ初期
設定の必要に応じてＣＫＥがアサートされる（状態２１
２）。試験２１４で示したように、ＲＭＣ１１１は、ｐ
ｏｗｅｒ＿ｆａｉｌが否定されるまで状態２１２のまま
である。試験２１６で、ＲＭＣ１１１は、ＲＭＣ自体が
リセット状態に保持されているかどうかを調べる検査を
行う。ＲＭＣ１１１は、ｐｏｗｅｒ＿ｆａｉｌとリセッ
トがもはやアサートされなくなるまで状態２１２のまま
である。
るまで外部信号のｐｏｗｅｒ＿ｆａｉｌがＭＡＣ１１０
に対してアサートされる。その直後に、ＳＤＲＡＭ初期
設定の必要に応じてＣＫＥがアサートされる（状態２１
２）。試験２１４で示したように、ＲＭＣ１１１は、ｐ
ｏｗｅｒ＿ｆａｉｌが否定されるまで状態２１２のまま
である。試験２１６で、ＲＭＣ１１１は、ＲＭＣ自体が
リセット状態に保持されているかどうかを調べる検査を
行う。ＲＭＣ１１１は、ｐｏｗｅｒ＿ｆａｉｌとリセッ
トがもはやアサートされなくなるまで状態２１２のまま
である。
【００３２】次に状態２１８で、ＲＭＣ１１１はｐｏｗ
ｅｒ＿ｕｐ＿ｉｎｉｔ信号もアサートする。この信号
は、ＭＡＣ１１０内の各バンク・コントローラ１２２に
与えられる。これに応答して、バンク・コントローラ１
２２はＳＤＲＡＭ電源投入初期設定シーケンスを実行す
る。試験２２０で示したように、状態マシンは、初期設
定が終了したときにｉｎｉｔ＿ｄｏｎｅ信号を返す。
ｅｒ＿ｕｐ＿ｉｎｉｔ信号もアサートする。この信号
は、ＭＡＣ１１０内の各バンク・コントローラ１２２に
与えられる。これに応答して、バンク・コントローラ１
２２はＳＤＲＡＭ電源投入初期設定シーケンスを実行す
る。試験２２０で示したように、状態マシンは、初期設
定が終了したときにｉｎｉｔ＿ｄｏｎｅ信号を返す。
【００３３】初期設定が完了すると、ＲＭＣ１１１は通
常動作を開始する。通常動作は状態２２２で示されてお
り、この状態ではＣＫＥのみがアサートされる。この状
態２２２で、ＭＡＣ１１０は必要に応じて読取りコマン
ド、書込みコマンド、オートリフレッシュ・コマンドを
メモリに発行する。
常動作を開始する。通常動作は状態２２２で示されてお
り、この状態ではＣＫＥのみがアサートされる。この状
態２２２で、ＭＡＣ１１０は必要に応じて読取りコマン
ド、書込みコマンド、オートリフレッシュ・コマンドを
メモリに発行する。
【００３４】メモリ・サブシステム１００が規則正しく
停止すべきであることを示すｉｄｌｅ＿ｍｅｍおよびｈ
ａｒｄｅｒｒという２つの信号がある。試験２２４で、
走査コントローラがｉｄｌｅ＿ｍｅｍをアサートしたか
どうかが検査される。単一のｉｄｌｅ＿ｍｅｍは、走査
動作を実行できるようにメモリ・サブシステム１００を
アイドル状態になるよう命令する。
停止すべきであることを示すｉｄｌｅ＿ｍｅｍおよびｈ
ａｒｄｅｒｒという２つの信号がある。試験２２４で、
走査コントローラがｉｄｌｅ＿ｍｅｍをアサートしたか
どうかが検査される。単一のｉｄｌｅ＿ｍｅｍは、走査
動作を実行できるようにメモリ・サブシステム１００を
アイドル状態になるよう命令する。
【００３５】ｉｄｌｅ＿ｍｅｍがアサートされた場合、
ＲＭＣ１１１は状態２４２へ移る。状態２４２で、ＲＭ
Ｃ１１１はＣＫＥだけでなくｓｕｓｐｅｎｄ＿ｍｅｍを
アサートする。これらの信号は、現動作が完了した後に
メモリを中断するよう（しかし、現動作は中止しない）
コントローラ１２２内のバンク状態マシンに命令する。
各バンク・コントローラ１１２ＡないしＤは、動作を中
断すると、ｂａｎｋ＿ｓｕｓｐｅｎｄｅｄ信号をＭＡＣ
１１０に送り返す。試験２４４で示したように、ｂａｎ
ｋ＿ｓｕｓｐｅｎｄｅｄが各バンクに対して真であると
き、ＲＭＣ１１１は状態２３２へ移る。
ＲＭＣ１１１は状態２４２へ移る。状態２４２で、ＲＭ
Ｃ１１１はＣＫＥだけでなくｓｕｓｐｅｎｄ＿ｍｅｍを
アサートする。これらの信号は、現動作が完了した後に
メモリを中断するよう（しかし、現動作は中止しない）
コントローラ１２２内のバンク状態マシンに命令する。
各バンク・コントローラ１１２ＡないしＤは、動作を中
断すると、ｂａｎｋ＿ｓｕｓｐｅｎｄｅｄ信号をＭＡＣ
１１０に送り返す。試験２４４で示したように、ｂａｎ
ｋ＿ｓｕｓｐｅｎｄｅｄが各バンクに対して真であると
き、ＲＭＣ１１１は状態２３２へ移る。
【００３６】試験２２４で、ｉｄｌｅ＿ｍｅｍがアサー
トされていない場合、試験２２６で、ｈａｒｄｅｒｒが
アサートされているかどうかが判定される。ｈａｒｄｅ
ｒｒ信号がアサートされるのは、コンピュータ・システ
ムが内部処理エラーを検出したときである。通常、コン
ピュータ・オペレータは、エラーが検出された後にコン
ピュータ・システムを走査することを望む。しかし、オ
ペレータは、コンピュータ・システムが処理を継続でき
るようにすることを望むこともある。したがって、メモ
リ・サブシステム１００の好ましい実施形態は、ハード
・エラー時に動作を停止しないオプションを有する。こ
のオプションは、試験２２６においてｓｔｏｐ＿ｏｎ＿
ｈａｒｄ信号で示されている。ｓｔｏｐ＿ｏｎ＿ｈａｒ
ｄがアサートされていない場合、ＲＭＣ１１１は状態２
２２に戻る。
トされていない場合、試験２２６で、ｈａｒｄｅｒｒが
アサートされているかどうかが判定される。ｈａｒｄｅ
ｒｒ信号がアサートされるのは、コンピュータ・システ
ムが内部処理エラーを検出したときである。通常、コン
ピュータ・オペレータは、エラーが検出された後にコン
ピュータ・システムを走査することを望む。しかし、オ
ペレータは、コンピュータ・システムが処理を継続でき
るようにすることを望むこともある。したがって、メモ
リ・サブシステム１００の好ましい実施形態は、ハード
・エラー時に動作を停止しないオプションを有する。こ
のオプションは、試験２２６においてｓｔｏｐ＿ｏｎ＿
ｈａｒｄ信号で示されている。ｓｔｏｐ＿ｏｎ＿ｈａｒ
ｄがアサートされていない場合、ＲＭＣ１１１は状態２
２２に戻る。
【００３７】ｈａｒｄｅｒｒとｓｔｏｐ＿ｏｎ＿ｈａｒ
ｄが共にアサートされている場合、ＲＭＣ１１１は状態
２２８へ移る。状態２２８で、ＲＭＣ１１１はａｂｏｒ
ｔ＿ｍｅｍ信号をバンク状態マシンに発行する。この信
号は、現在実行しているメモリ動作を維持するかどうか
にかかわらず、それぞれのＳＤＲＡＭ１１２をできるだ
け迅速にセルフリレッシュ・モードにするよう各状態マ
シンに命令する。すべてのバンク状態マシンが動作を中
断し、ｂａｎｋ＿ｓｕｓｐｅｎｄｅｄをアサートすると
（試験２３０）、ＲＭＣ１１１は状態２３２へ移る。
ｄが共にアサートされている場合、ＲＭＣ１１１は状態
２２８へ移る。状態２２８で、ＲＭＣ１１１はａｂｏｒ
ｔ＿ｍｅｍ信号をバンク状態マシンに発行する。この信
号は、現在実行しているメモリ動作を維持するかどうか
にかかわらず、それぞれのＳＤＲＡＭ１１２をできるだ
け迅速にセルフリレッシュ・モードにするよう各状態マ
シンに命令する。すべてのバンク状態マシンが動作を中
断し、ｂａｎｋ＿ｓｕｓｐｅｎｄｅｄをアサートすると
（試験２３０）、ＲＭＣ１１１は状態２３２へ移る。
【００３８】状態２３２で、ＲＭＣ１１１はｓｅｌｆ＿
ｒｅｆｒｅｓｈ信号をアサートする。この信号は、バン
ク・コントローラ１２２に「ｅｎｔｅｒ ｓｅｌｆ−ｒ
ｅｆｒｅｓｈ」コマンドを生成するよう命令する。ま
た、ＣＫＥはアサートされたままである。この信号の組
合せは、ＳＤＲＡＭ制御信号出力レジスタに含まれてい
たすべての信号を無効化しレジスタ出力にＳＤＲＡＭセ
ルフリフレッシュ・コマンドを発信させるようバンク・
コントローラ１２２に命令する。次のクロック・サイク
ルで、ＳＤＲＡＭセルフリフレッシュ・コマンドが保持
されるが、ＣＫＥ信号が否定され、それによって、ＳＤ
ＲＡＭが強制的にセルフリフレッシュ・モードになり、
ＲＭＣ１１１が状態２３４に進む。
ｒｅｆｒｅｓｈ信号をアサートする。この信号は、バン
ク・コントローラ１２２に「ｅｎｔｅｒ ｓｅｌｆ−ｒ
ｅｆｒｅｓｈ」コマンドを生成するよう命令する。ま
た、ＣＫＥはアサートされたままである。この信号の組
合せは、ＳＤＲＡＭ制御信号出力レジスタに含まれてい
たすべての信号を無効化しレジスタ出力にＳＤＲＡＭセ
ルフリフレッシュ・コマンドを発信させるようバンク・
コントローラ１２２に命令する。次のクロック・サイク
ルで、ＳＤＲＡＭセルフリフレッシュ・コマンドが保持
されるが、ＣＫＥ信号が否定され、それによって、ＳＤ
ＲＡＭが強制的にセルフリフレッシュ・モードになり、
ＲＭＣ１１１が状態２３４に進む。
【００３９】状態２３４で、状態マシンはｃｌｋ＿ｓｔ
ｏｐ＿ｅｎ（クロック停止イネーブル）信号をアサート
する。クロックおよび走査試験動作に責任を負うＭＡＣ
１１０の部分は、この信号を受信し、試験動作および走
査動作を開始できるようにする。試験および動作が行わ
れている間、ＳＤＲＡＭ１１２に影響を与えずにクロッ
クの開始および停止を繰り返すことができる。
ｏｐ＿ｅｎ（クロック停止イネーブル）信号をアサート
する。クロックおよび走査試験動作に責任を負うＭＡＣ
１１０の部分は、この信号を受信し、試験動作および走
査動作を開始できるようにする。試験および動作が行わ
れている間、ＳＤＲＡＭ１１２に影響を与えずにクロッ
クの開始および停止を繰り返すことができる。
【００４０】試験２３６で示したように、メモリ・シス
テム１００は、リセット信号がアサートされるまで状態
２３４のままである。リセットがアサートされた後、Ｒ
ＭＣ１１１は状態２３８へ移り、ｃｌｋ＿ｓｔｏｐ＿ｅ
ｎおよびｓｅｌｆ＿ｒｅｆｒｅｓｈを解除する。しか
し、ＣＫＥがアサートされておらず、したがってＳＤＲ
ＡＭ１１２がセルフリフレッシュ・モードのままである
ことに留意されたい。
テム１００は、リセット信号がアサートされるまで状態
２３４のままである。リセットがアサートされた後、Ｒ
ＭＣ１１１は状態２３８へ移り、ｃｌｋ＿ｓｔｏｐ＿ｅ
ｎおよびｓｅｌｆ＿ｒｅｆｒｅｓｈを解除する。しか
し、ＣＫＥがアサートされておらず、したがってＳＤＲ
ＡＭ１１２がセルフリフレッシュ・モードのままである
ことに留意されたい。
【００４１】状態２３８で、ＲＭＣ１１１は、リセット
信号が否定され、走査モードが終了するのを待つ。試験
２４０で、ｉ＿ｓｃａｎ信号が否定されることによっ
て、走査モードが終了したことが示されているかどうか
が検査される。また、試験２４０で、ｓａｆｅ＿ｍｅｍ
信号が否定されたかどうかが検査される。ｓａｆｅ＿ｍ
ｅｍは、他に何が行われているかにかかわらず、メモリ
・サブシステム１００をセルフリフレッシュ・モードに
保持させるようにセットされたオプションズ・リング・
ビット(options ring bit)である。ｓａｆｅ＿ｍｅｍを
使用する必要があるのは、複数の走査動作が必要になる
ことがあるからである。ｓａｆｅ＿ｍｅｍを使用しない
場合、ＳＤＲＡＭが走査間のギャップ中にセルフリフレ
ッシュ・モードを終了する可能性がある。そのような場
合、メモリ・サブシステム１００はまだオートリフレッ
シュ・モードの準備を完了してないので、メモリ損失が
発生する。
信号が否定され、走査モードが終了するのを待つ。試験
２４０で、ｉ＿ｓｃａｎ信号が否定されることによっ
て、走査モードが終了したことが示されているかどうか
が検査される。また、試験２４０で、ｓａｆｅ＿ｍｅｍ
信号が否定されたかどうかが検査される。ｓａｆｅ＿ｍ
ｅｍは、他に何が行われているかにかかわらず、メモリ
・サブシステム１００をセルフリフレッシュ・モードに
保持させるようにセットされたオプションズ・リング・
ビット(options ring bit)である。ｓａｆｅ＿ｍｅｍを
使用する必要があるのは、複数の走査動作が必要になる
ことがあるからである。ｓａｆｅ＿ｍｅｍを使用しない
場合、ＳＤＲＡＭが走査間のギャップ中にセルフリフレ
ッシュ・モードを終了する可能性がある。そのような場
合、メモリ・サブシステム１００はまだオートリフレッ
シュ・モードの準備を完了してないので、メモリ損失が
発生する。
【００４２】試験２４０で示したように、リセット、ｉ
＿ｓｃａｎ、ｓａｆｅ＿ｍｅｍがすべて否定されると、
ＲＭＣ１１１は状態２２２に戻る。状態２２２で、ＣＫ
Ｅがアサートされ、ＳＤＲＡＭ１１２が通常のオートリ
レッシュ・モードに戻る。
＿ｓｃａｎ、ｓａｆｅ＿ｍｅｍがすべて否定されると、
ＲＭＣ１１１は状態２２２に戻る。状態２２２で、ＣＫ
Ｅがアサートされ、ＳＤＲＡＭ１１２が通常のオートリ
レッシュ・モードに戻る。
【００４３】本発明およびその利点について詳しく説明
したが、添付の請求の範囲で定義した本発明の趣旨およ
び範囲から逸脱せずに本発明に様々な変更、置換、変更
を加えられることを理解されたい。
したが、添付の請求の範囲で定義した本発明の趣旨およ
び範囲から逸脱せずに本発明に様々な変更、置換、変更
を加えられることを理解されたい。
【００４４】以上、本発明の実施例について詳述した
が、以下、本発明の各実施態様の例を示す。 （実施態様１）メモリ・サブシステム１００であって、
少なくとも１つのメモリ・バンク１１２と、少なくとも
１つのメモリ・バンクを制御するメモリ・コントローラ
１１０とを有し、メモリ・コントローラが、少なくとも
１つのメモリ・バンク１１２へのアクセスを中断するこ
とを要求する信号を受信する手段と、信号に応答して少
なくとも１つのメモリ・バンク１１２へのアクセスを中
断する手段と、メモリ・アクセスが中断された後にセル
フリフレッシュ・モードを開始するよう少なくとも１つ
のメモリ・バンク１１２に命令する手段と、少なくとも
１つのメモリ・バンク１１２がセルフリフレッシュ・モ
ードである間にメモリ・サブシステム１００を走査する
手段と、走査が終了したときにセルフリフレッシュ・モ
ードを終了するよう少なくとも１つのメモリ・バンク１
１２に命令する手段とを備えることを特徴とするメモリ
・サブシステム。 （実施態様２）コンピュータ・システム内のメモリ１１
２を制御するメモリ・コントローラ１１０を走査する方
法であって、走査が必要であることを示す信号をアサー
トするステップと、信号に応答して、メモリをセルフリ
フレッシュ・モードにするステップ２３４と、走査が完
了したときに、メモリをセルフリレッシュ・モードから
除去するステップ２４０とを含むことを特徴とする方
法。 （実施態様３）前記信号は、メモリがアイドル状態であ
る（２２４）ことを要求することを特徴とする実施態様
２に記載の方法。 （実施態様４）前記信号が、コンピュータ・システム・
エラーを示す（２２６）ことを特徴とする実施態様２に
記載の方法。 （実施態様５）さらに、信号がコンピュータ・システム
・エラーを示す（２２６）場合にコンピュータ・システ
ムを停止すべきかどうかを判定するステップを含むこと
を特徴とする実施態様４に記載の方法。 （実施態様６）前記メモリ１１２がＳＤＲＡＭであるこ
とを特徴とする実施態様３、４、５のいずれか一項に記
載の方法。 （実施態様７）前記メモリをセルフリフレッシュ・モー
ドにするステップが、メモリを中断するステップ２３０
と、メモリへセルフリフレッシュ・コマンドを送信する
ステップと、クロック・イネーブル信号を否定するステ
ップとを含むことを特徴とする実施態様３、４、５のい
ずれか一項に記載の方法。 （実施態様８）前記削除ステップが、走査が完了したか
どうかを判定するステップ２４０と、走査が完了した場
合に、クロック・イネーブル信号をアサートするステッ
プ２２２とを含むことを特徴とする実施態様３、４、５
のいずれか一項に記載の方法。 （実施態様９）メモリ・コントローラによって制御され
るメモリを有するコンピュータ・システムを調べる方法
であって、メモリをセルフリフレッシュ・モードにする
ステップ２３２と、走査が完了したときに、メモリをセ
ルフリレッシュ・モードから除去するステップ２２２と
を含むことを特徴とする方法。 （実施態様１０）前記メモリをセルフリフレッシュ・モ
ードにするステップが、第１の信号を受信するステップ
２２４と、第１の信号に応答して、メモリがアクセスを
中断することを要求する第２の信号をバンク・コントロ
ーラに発行するステップ２４２と、メモリがアクセスを
中断したことを示す第３の信号をバンク・コントローラ
から受信するステップ２４４と、第３の信号に応答し
て、メモリにセルフリフレッシュ・モードを開始するよ
う命令する第４の信号を発行するステップ２３２とを含
むことを特徴とする実施態様９に記載の方法。
が、以下、本発明の各実施態様の例を示す。 （実施態様１）メモリ・サブシステム１００であって、
少なくとも１つのメモリ・バンク１１２と、少なくとも
１つのメモリ・バンクを制御するメモリ・コントローラ
１１０とを有し、メモリ・コントローラが、少なくとも
１つのメモリ・バンク１１２へのアクセスを中断するこ
とを要求する信号を受信する手段と、信号に応答して少
なくとも１つのメモリ・バンク１１２へのアクセスを中
断する手段と、メモリ・アクセスが中断された後にセル
フリフレッシュ・モードを開始するよう少なくとも１つ
のメモリ・バンク１１２に命令する手段と、少なくとも
１つのメモリ・バンク１１２がセルフリフレッシュ・モ
ードである間にメモリ・サブシステム１００を走査する
手段と、走査が終了したときにセルフリフレッシュ・モ
ードを終了するよう少なくとも１つのメモリ・バンク１
１２に命令する手段とを備えることを特徴とするメモリ
・サブシステム。 （実施態様２）コンピュータ・システム内のメモリ１１
２を制御するメモリ・コントローラ１１０を走査する方
法であって、走査が必要であることを示す信号をアサー
トするステップと、信号に応答して、メモリをセルフリ
フレッシュ・モードにするステップ２３４と、走査が完
了したときに、メモリをセルフリレッシュ・モードから
除去するステップ２４０とを含むことを特徴とする方
法。 （実施態様３）前記信号は、メモリがアイドル状態であ
る（２２４）ことを要求することを特徴とする実施態様
２に記載の方法。 （実施態様４）前記信号が、コンピュータ・システム・
エラーを示す（２２６）ことを特徴とする実施態様２に
記載の方法。 （実施態様５）さらに、信号がコンピュータ・システム
・エラーを示す（２２６）場合にコンピュータ・システ
ムを停止すべきかどうかを判定するステップを含むこと
を特徴とする実施態様４に記載の方法。 （実施態様６）前記メモリ１１２がＳＤＲＡＭであるこ
とを特徴とする実施態様３、４、５のいずれか一項に記
載の方法。 （実施態様７）前記メモリをセルフリフレッシュ・モー
ドにするステップが、メモリを中断するステップ２３０
と、メモリへセルフリフレッシュ・コマンドを送信する
ステップと、クロック・イネーブル信号を否定するステ
ップとを含むことを特徴とする実施態様３、４、５のい
ずれか一項に記載の方法。 （実施態様８）前記削除ステップが、走査が完了したか
どうかを判定するステップ２４０と、走査が完了した場
合に、クロック・イネーブル信号をアサートするステッ
プ２２２とを含むことを特徴とする実施態様３、４、５
のいずれか一項に記載の方法。 （実施態様９）メモリ・コントローラによって制御され
るメモリを有するコンピュータ・システムを調べる方法
であって、メモリをセルフリフレッシュ・モードにする
ステップ２３２と、走査が完了したときに、メモリをセ
ルフリレッシュ・モードから除去するステップ２２２と
を含むことを特徴とする方法。 （実施態様１０）前記メモリをセルフリフレッシュ・モ
ードにするステップが、第１の信号を受信するステップ
２２４と、第１の信号に応答して、メモリがアクセスを
中断することを要求する第２の信号をバンク・コントロ
ーラに発行するステップ２４２と、メモリがアクセスを
中断したことを示す第３の信号をバンク・コントローラ
から受信するステップ２４４と、第３の信号に応答し
て、メモリにセルフリフレッシュ・モードを開始するよ
う命令する第４の信号を発行するステップ２３２とを含
むことを特徴とする実施態様９に記載の方法。
【００４５】
【発明の効果】以上のように、本発明を用いると、走査
動作および試験動作時にＳＤＲＡＭの内容を維持する方
法を提供することができる。また、走査動作および試験
動作時に、ＳＤＲＡＭを維持し、同時にメモリ・コント
ローラを完全に走査可能にしておく方法を提供すること
ができる。さらに、走査動作および試験動作時に、メモ
リ・コントローラ・チップ上の追加クロック分配ロジッ
クを必要としないＳＤＲＡＭを維持する方法を提供する
ことができる。
動作および試験動作時にＳＤＲＡＭの内容を維持する方
法を提供することができる。また、走査動作および試験
動作時に、ＳＤＲＡＭを維持し、同時にメモリ・コント
ローラを完全に走査可能にしておく方法を提供すること
ができる。さらに、走査動作および試験動作時に、メモ
リ・コントローラ・チップ上の追加クロック分配ロジッ
クを必要としないＳＤＲＡＭを維持する方法を提供する
ことができる。
【図１】本発明によるメモリ・サブシステムのハイレベ
ル・ブロック図である。
ル・ブロック図である。
【図２】本発明を実施するアルゴリズミック状態マシン
の図である。
の図である。
１００：メモリ・サブシステム １１０：メモリ・アクセス・コントローラ（ＭＡＣ） １１１：リフレッシュ・モード・コントローラ １１２Ａ、１１２Ｃ：偶数ＳＤＲＡＭバンク １１２Ｂ、１１２Ｄ：奇数ＳＤＲＡＭバンク １１４：レジスタ １１４Ａ、１１４Ｂ、１１４Ｃ、１１４Ｄ：データ・レ
ジスタ １１６：バス・アドレス １１８、１２０：データ・バス １２２Ａ、１２２Ｂ：偶数バンク・コントローラ １２２Ｃ、１２２Ｄ：奇数バンク・コントローラ
ジスタ １１６：バス・アドレス １１８、１２０：データ・バス １２２Ａ、１２２Ｂ：偶数バンク・コントローラ １２２Ｃ、１２２Ｄ：奇数バンク・コントローラ
Claims (1)
- 【請求項１】メモリ・サブシステムであって、 少なくとも１つのメモリ・バンクと、 少なくとも１つのメモリ・バンクを制御するメモリ・コ
ントローラとを有し、メモリ・コントローラが、 少なくとも１つのメモリ・バンクへのアクセスを中断す
ることを要求する信号を受信する手段と、 信号に応答して少なくとも１つのメモリ・バンクへのア
クセスを中断する手段と、 メモリ・アクセスが中断された後にセルフリフレッシュ
・モードを開始するよう少なくとも１つのメモリ・バン
クに命令する手段と、 少なくとも１つのメモリ・バンクがセルフリフレッシュ
・モードである間にメモリ・サブシステムを走査する手
段と、 走査が終了したときにセルフリフレッシュ・モードを終
了するよう少なくとも１つのメモリ・バンクに命令する
手段とを備えることを特徴とするメモリ・サブシステ
ム。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/720,960 US5754557A (en) | 1996-10-10 | 1996-10-10 | Method for refreshing a memory, controlled by a memory controller in a computer system, in a self-refresh mode while scanning the memory controller |
| US720,960 | 1996-10-10 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10133960A true JPH10133960A (ja) | 1998-05-22 |
| JP4083847B2 JP4083847B2 (ja) | 2008-04-30 |
Family
ID=24895954
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27554597A Expired - Fee Related JP4083847B2 (ja) | 1996-10-10 | 1997-10-08 | メモリ・リフレッシュ方法及びシステム |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5754557A (ja) |
| JP (1) | JP4083847B2 (ja) |
| DE (1) | DE19740223C2 (ja) |
| GB (1) | GB2320774B (ja) |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5999481A (en) | 1997-08-22 | 1999-12-07 | Micron Technology, Inc. | Method and apparatus for controlling the operation of an integrated circuit responsive to out-of-synchronism control signals |
| US6295618B1 (en) * | 1998-08-25 | 2001-09-25 | Micron Technology, Inc. | Method and apparatus for data compression in memory devices |
| JP2001290696A (ja) * | 2000-04-07 | 2001-10-19 | Minolta Co Ltd | メモリ基板 |
| JP4689087B2 (ja) * | 2000-08-22 | 2011-05-25 | キヤノン株式会社 | 情報処理装置及び省電力移行制御方法 |
| US6901359B1 (en) * | 2000-09-06 | 2005-05-31 | Quickturn Design Systems, Inc. | High speed software driven emulator comprised of a plurality of emulation processors with a method to allow high speed bulk read/write operation synchronous DRAM while refreshing the memory |
| US7236987B1 (en) | 2003-02-28 | 2007-06-26 | Sun Microsystems Inc. | Systems and methods for providing a storage virtualization environment |
| US7383381B1 (en) | 2003-02-28 | 2008-06-03 | Sun Microsystems, Inc. | Systems and methods for configuring a storage virtualization environment |
| US7290168B1 (en) | 2003-02-28 | 2007-10-30 | Sun Microsystems, Inc. | Systems and methods for providing a multi-path network switch system |
| US8166128B1 (en) | 2003-02-28 | 2012-04-24 | Oracle America, Inc. | Systems and methods for dynamically updating a virtual volume in a storage virtualization environment |
| US7107394B2 (en) | 2003-03-28 | 2006-09-12 | Hewlett-Packard Development Company, L.P. | Apparatus for capturing data on a debug bus |
| JP3811143B2 (ja) * | 2003-07-09 | 2006-08-16 | 株式会社東芝 | メモリ制御回路 |
| JP5082727B2 (ja) * | 2007-09-28 | 2012-11-28 | ソニー株式会社 | 記憶制御装置、記憶制御方法およびコンピュータプログラム |
| US8495287B2 (en) | 2010-06-24 | 2013-07-23 | International Business Machines Corporation | Clock-based debugging for embedded dynamic random access memory element in a processor core |
| US20150178102A1 (en) * | 2011-11-23 | 2015-06-25 | Freescale Semiconductor, Inc. | System-on-chip, method of manufacture thereof and method of controlling a system-on-chip |
| US11586383B2 (en) | 2018-10-16 | 2023-02-21 | Micron Technology, Inc. | Command block management |
| US11137823B1 (en) * | 2020-05-20 | 2021-10-05 | Western Digital Technologies, Inc. | Systems and methods for power management in a data storage device |
| US11543996B2 (en) | 2020-05-20 | 2023-01-03 | Western Digital Technologies, Inc. | Systems and methods for power management in a data storage device |
| CN112328305B (zh) * | 2020-10-30 | 2022-10-18 | 歌尔光学科技有限公司 | 一种眼图测试方法、装置、电子设备及可读存储介质 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4827476A (en) * | 1987-04-16 | 1989-05-02 | Tandem Computers Incorporated | Scan test apparatus for digital systems having dynamic random access memory |
| JPH02255925A (ja) * | 1988-11-30 | 1990-10-16 | Hitachi Ltd | メモリテスト方法および装置 |
| US5255381A (en) * | 1990-07-03 | 1993-10-19 | Digital Equipment Corporation | Mode switching for a memory system with diagnostic scan |
| AU1524395A (en) * | 1994-01-05 | 1995-08-01 | Norand Corporation | Safe-stop mode for a microprocessor operating in a pseudo-static random access memory environment |
| JP3260583B2 (ja) * | 1995-04-04 | 2002-02-25 | 株式会社東芝 | ダイナミック型半導体メモリおよびそのテスト方法 |
-
1996
- 1996-10-10 US US08/720,960 patent/US5754557A/en not_active Expired - Lifetime
-
1997
- 1997-09-12 DE DE19740223A patent/DE19740223C2/de not_active Expired - Fee Related
- 1997-10-08 JP JP27554597A patent/JP4083847B2/ja not_active Expired - Fee Related
- 1997-10-09 GB GB9721488A patent/GB2320774B/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| GB9721488D0 (en) | 1997-12-10 |
| DE19740223C2 (de) | 2003-11-13 |
| DE19740223A1 (de) | 1998-04-16 |
| JP4083847B2 (ja) | 2008-04-30 |
| GB2320774B (en) | 2000-12-27 |
| US5754557A (en) | 1998-05-19 |
| GB2320774A (en) | 1998-07-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4083847B2 (ja) | メモリ・リフレッシュ方法及びシステム | |
| EP3433752B1 (en) | Self refresh state machine mop array | |
| US6275895B1 (en) | Memory refreshing system | |
| JP4511140B2 (ja) | メモリをセルフリフレッシュ状態にする装置および方法 | |
| KR100816053B1 (ko) | 셀프 카피 기능을 가지는 메모리 장치, 메모리 시스템 및듀얼 포트 메모리 장치 | |
| KR100685547B1 (ko) | 메모리 제어 시스템 및 메모리 뱅크 리프레쉬 방법 | |
| JPH0212541A (ja) | コンピユーテイング・システム及びその動作方法 | |
| JP2019536136A (ja) | プラットフォームマージニング及びデバッグのためのソフトウェアモードレジスタアクセス | |
| CN107257964B (zh) | Dram电路、计算机系统和访问dram电路的方法 | |
| JP2007095054A (ja) | 命令によるメモリ装置の調停 | |
| JP3092566B2 (ja) | パイプライン方式のバスを用いたメモリ制御方式 | |
| KR102584651B1 (ko) | 데이터 처리 | |
| JPH10133714A (ja) | 集積回路装置 | |
| JP2000163962A (ja) | クロック同期システム | |
| KR20020008107A (ko) | 저전력 상태로부터 ｄｒａｍ 을 출구하기 위한자기-동기화 방법 및 장치 | |
| JP4225223B2 (ja) | メモリ制御装置および方法 | |
| JPH07211066A (ja) | バックアップ機能付き記憶システム | |
| JP2007115087A (ja) | 半導体装置 | |
| JP2628588B2 (ja) | Ｄｒａｍのリフレッシュ回路 | |
| JPS61122994A (ja) | ダイナミツク型半導体記憶装置 | |
| JPH11353243A (ja) | メモリバックアップ制御装置およびメモリバックアップ制御方法 | |
| JPH01290186A (ja) | メモリのアクセス方式 | |
| JPH09231129A (ja) | メモリ装置 | |
| JPH06162768A (ja) | メモリ制御装置 | |
| JPH0323587A (ja) | Ｄｒａｍのパリティ生成・チェック方式 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20040311 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20040315 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20041004 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20041004 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070531 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070605 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20070905 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20070910 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080212 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080214 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110222 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110222 Year of fee payment: 3 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110222 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110222 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120222 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120222 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120222 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130222 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140222 Year of fee payment: 6 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |