KR20020008107A - 저전력 상태로부터 ｄｒａｍ 을 출구하기 위한자기-동기화 방법 및 장치 - Google Patents

저전력 상태로부터 ｄｒａｍ 을 출구하기 위한자기-동기화 방법 및 장치 Download PDF

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Abstract

DRAM(510)을 저전력 상태로부터 출구하기 위한 자기-동기화 방법 및 장치가 제공된다. 저전력 상태로부터의 출구가 개시된다. 출구 지연 주기의 만료 후에, 제1 휴지 시간이 칼럼 액세스 핀(COL) 상에 전송된다. 메모리(510)를 리셋하기 위해, 제2 휴지 시간이 로우 액세스 핀(ROW) 상에 전송된다. 제1 휴지 시간 및 제2 휴지 시간은 반드시 동시에 발생하지는 않는다.

Description

저전력 상태로부터 ＤＲＡＭ 을 출구하기 위한 자기-동기화 방법 및 장치{A SELF-SYNCHRONIZING METHOD AND APPARATUS FOR EXITING DYNAMIC RANDOM ACCESS MEMORY FROM A LOW POWER STATE}
DRAM은 넓은 범위의 애플리케이션에서 사용되는데 적합한 범용의 고성능 메모리 장치이다. DRAM은 다수(multiple), 동시(simultaneous), 임의적(randomly)으로 어드레싱된 메모리 트랜잭션에 대해 높은 대역폭을 허가한다.
DRAM은 또한 냅/파워다운(nap/powerdown) 상태를 포함할 수 있다. 파워다운 상태는 최소 전력 상태를 가능하게한다. 이러한 상태에서, DRAM 코어 내의 정보는 내부 타이머를 이용하여, 셀프-리프레시(self-refresh)로 유지된다. 파워다운(PDN) 상태는 클럭 재동기화(resynchronization)로 인해 상대적으로 긴 출구 대기시간(exit latency)을 가진다. 메모리 내의 내부 클럭은 PDN 상태 동안에 턴-오프되고, 정상적인 메모리 액세스를 허가하기 위하여 외부 클럭에 대해 재동기화될 필요가 있다.
냅(Nap) 상태는 DRAM 코어 내의 정보를 유지하기 위해 셀프-리프레시 또는 REFA 리프레시가 사용되는 또다른 저전력 상태이다. 셀프-리프레시는 메모리를 리프레시하기 위해 내부 타이머를 사용한다. 메모리 시스템 내의 내부 클럭은 외부 클럭 신호에 대해 동기화되어 유지되기 때문에, 냅 상태는 보다 짧은 출구 대기시간을 갖는다.
도1은 종래 메모리의 상태도를 도시하고 있다. 상태(110)는 냅/파워다운 상태이다. 냅/파워다운 상태로 진입하는데 이용되는 상태는 이 도면에 도시되지 않았다. 메모리는 일정 시간 주기 동안에 냅/파워다운 상태(110)로 남게된다. CPU에 의해 전송된 신호(120)가 메모리 제어기에 의해 수신되어 냅/파워다운 상태로부터 출구(exit)를 시작하고, 메모리를 냅 출구 지연 대기 상태(130)로 이동시킨다. 이에 따라, 메모리가 깨어나고, 클럭이 재동기화되며, 다른 "클린-업(clean-up)" 단계가 이 시점에서 수행된다. 이들 단계에 대해 사용된 시간이 "냅 출구 지연" 또는 "파워다운 출구 지연"이다.
냅 출구 지연 후에, 시스템은 메모리의 로우 및 칼럼 액세스 제어 신호 핀 상에서 휴지 시간(quiet time)을 동시에 수신한다. 이것은 메모리를 패킷 프레임 대기 상태(140)로 이동시킨다.
도2는 종래 시스템의 타이밍도를 도시하고 있다. CTM/CFM 신호(270)는 각각 마스터로의 클럭(clock to master) 및 마스터로부터의 클럭(clock from master)이다. CTM/CFM 신호(270)는 메모리 제어기로/로부터의 데이터의 시간을정하기(timing) 위해 메모리에 의해 사용된다. 로우-액세스 제어 신호(210) 및 칼럼-액세스 제어 신호(220)는 메모리 액세스를 위해 메모리 위치를 식별하는 데이터를 운반한다. DQA8...0 및 DQB8...0 신호(230)는 데이터 전송 버스 상의 데이터 신호이다.
SCK 신호(240)는 냅/파워다운 모드로부터의 출구의 타이밍을 위해 사용되는 클럭 신호이다. CMD 신호(250)는 냅/파워다운 상태로부터의 출구를 초기화하는데 사용되는 커맨드(command) 신호이다. CMD 신호(250)는 상승 에지(rising edge) 및 하강 에지(falling edge)의 2개의 클럭 에지 모두에 대해 샘플링된다. 파워다운 모드로부터의 출구를 알리기 위해, CMD 신호(250)가 제1 하강 클럭 에지 상의 제로로부터 다음의 상승 클럭 에지 상의 제로까지 천이된다. SCK 신호(240)의 하강 및 상승 에지상에서, CMD 입력 상에 "01"이 존재한다면, NAP 또는 PDN 상태에서 출구하게 될 것이다. SCK 신호(240)의 하강 에지 상에서, SIO 신호(260)는 그 출구가 NAP 상태 또는 PDN 상태로부터인지를 나타낸다.
파워다운 모드에서, CTM/CFM 클럭(270)은, 파워다운 출구 커맨드가 전송되기 전에, 정지되고 시간 tCM에 대해 재시작 및 안정화되어야 한다. 냅 모드에서, CTM/CFM 클럭(270)이 실행되고, 냅 출구 커맨드는 언제든 필요시에 전송될 수 있다. 두 경우 모두에서, DRAM 내의 DLL(dynamic locked loop)이 재시작되고, 메모리의 내부 타이밍 회로가 재동기화되어야 한다. CTM/CFM 클럭(270)이 안정화된 후에, 0 또는 1이 SCK 신호(240)의 다음의 하강 에지의 CMD 입력 상에서 냅 및 파워다운출구에 대해 각각 전송된다.
SCK 신호(240)의 다음의 상승 에지에서, 장치 PDEV(280)를 식별하는 신호가 DQx 핀 상에 전송된다. PDEV 신호(280)는 깨어나는 메모리 장치를 식별한다.
SCK 신호(240)의 하강 에지 후의 시간 tNXB또는 tPXB- 냅 출구 지연 또는 파워다운 출구 지연으로 언급됨 - 에, 로우 및 칼럼-액세스 제어 신호(210, 220)는 정지(quiet)하게 된다. 로우 및 칼럼-액세스 제어 신호(210, 220) 상의 정지 사이클(290)은, SCK 신호(240)의 적합한 하강 에지 후에, tNXB또는 tPXB를 정확하게 발생시켜야 한다. CTM/CFM 신호(270)의 적어도 8-클럭 에지, 또는 SCK 신호(240)의 적어도 2-클럭 에지인 정지 사이클 동안에는, 로우 또는 칼럼-액세스 제어 신호(210, 220) 상에 아무 커맨드도 존재하지 않게 된다.
정지 사이클의 타이밍은 복잡한 처리를 필요로 한다. 휴지 시간이 발생할 필요가 있는 시간에 칼럼(220) 또는 로우-액세스 제어 핀(210) 상에 커맨드가 존재하면, 메모리가 손상될 수 있다. 이에 따라, 메모리 제어기를 설계할 때 최악의 시나리오가 고려되어야 한다. 종래의 기술에서, 메모리 자체는 휴지 시간 스케쥴링을 알지 못하고, tNXB또는 tPXB후의 정확한 시간에 휴지 시간(290)을 기대한다.
DRAM은 종종 고도로 파이프라이닝된 시스템에서 사용된다. 파이프라이닝된 시스템은 일반적으로 메모리에 대해 서로 연관되고(interrelated) 엮여진(interwoven) 커맨드를 전송한다. 적합한 시간에 정지 신호(290)를 처리하기 위하여, 그 주기 동안에 정상적으로 전송되어질 커맨드는재스케쥴링(rescheduling)되거나 또는 이후의 처리(또는 기능정지(stall))를 위해 보류(holding)되어야 한다. 재스케쥴링된 커맨드에 관련된 모든 커맨드가 고려되어야 한다. 예를 들어, 로우 신호(210)가 로우 핀 상에 전송될 수 있다. 칼럼 신호(220)는 로우 신호 후에 설정된 주기로 전송되어야 한다. 이것은 파이프라이닝을 혼란시킬 수 있고, 잘못된 데이터를 만들 수 있는 불완전한 커맨드를 초래할 수 있다.
종래 기술에서의 하나의 해결책은 냅/파워다운 지연의 만료 이전에 버퍼 시간을 삽입하는 것이다. 지연 tNXB또는 tPXB의 만료 전의 시간 tbuff동안에, 새로운 커맨드가 파이프라인 상에 전송되지 않는다. 시간 tbuff은, 지연 tNXB또는 tPXB의 만료 이전에, 마지막 파이프라이닝된 커맨드를 뒤따르는 모든 커맨드 및 데이터가 완료될 수 있도록 설정된다. 따라서, 예를 들면, tbuff는 메모리로부터의 판독 요청에 대한 응답을 허가하기에 충분히 길다. 그러나, tbuff는 파이프라인에 지연을 부가하고 커맨드 처리를 늦추게 된다.
종래 기술에서, 정지 사이클은 로우 및 칼럼-액세스 제어 신호 핀(210, 220) 상에서 정확히 동일한 시간에 타이밍된다. DRAM은 로우 및 칼럼-액세스 제어 신호 핀을 개별적으로 어드레싱하기 때문에, 양쪽 모두 개별적으로 비활성화(inactive)시켜야 한다. 이것은 메모리 제어기에 보다 많은 처리를 필요로 하게 한다. 또한, 휴지 시간(290) 근처에 관련된 커맨드의 완충화(cushioning)로 인해, 신호를 메모리로 전송하는데 보다 긴 지연을 야기시킬 수 있다.
따라서, 저전력 상태로부터 메모리를 출구하는 보다 좋은 방법이 요구되어진다.
본 발명은 DRAM(dynamic random access memory)에 관한 것으로, 특히 DRAM의 저전력 상태에 관한 것이다.
본 발명은 첨부된 도면의 그림에서 한정적인 수단이 아니라 예시적인 수단으로써 도시되며, 동일한 참조부호는 유사한 구성요소를 나타낸다.
도1은 종래 시스템의 상태도.
도2는 종래 시스템의 타이밍 파형도.
도3은 메모리 시스템의 상태도의 일실시예를 도시한 도면.
도4는 메모리 시스템의 타이밍도의 일실시예를 도시한 도면.
도5는 일실시예의 메모리 블록도.
도6은 다른 실시예의 메모리 블록도.
도7은 일실시예의 메모리 제어기 블록도.
발명의 요약
저전력 상태로부터 DRAM을 출구하기 위한 자기-동기화 방법 및 장치가 기술되어 있다. 저전력 상태로부터의 출구가 개시된다. 출구 지연 주기의 만료 후에, 제1 휴지 시간이 로우 액세스 핀 상에 전송된다. 메모리를 리셋하기 위해, 제2 휴지 시간이 칼럼 액세스 제어 핀 상에 전송된다. 제1 휴지 시간 및 제2 휴지 시간은 반드시 동시에 발생할 필요는 없고, 둘 중 어느 순서로도 전송될 수 있다. 일실시예에 있어서, 제1 및 제2 휴지 시간은 출구 지연 주기에 대해 정확하게 타이밍되지 않는다.
DRAM을 저전력 상태로부터 출구하기 위한 자기-동기화(self-synchronizing) 방법 및 장치가 기술된다. 일반적으로, 메모리 제어기를 단순화하는 것이 바람직하다. 출구 휴지 시간을 자기-동기화하는 것은 대기시간(latency)을 줄여서 성능을 향상시키고, 메모리 제어기의 구현을 단순화시킬 수 있게 한다.
도3은 본 발명에 따른 메모리의 상태도를 도시하고 있다. 먼저, 메모리는 냅/파워다운 상태(310)에 있다. 냅/파워다운 상태(310)는 메모리가 그렇지 않을 때보다 적은 전력을 소비하는 저전력 상태이다. 파워다운 상태(310)는 종래의 방식으로 시작된다. 메모리는 소정 시간 주기 동안에 파워다운 상태(310)에 있다. 일실시예에 대하여, 메모리는 제한된 시간 주기 동안에만 냅 상태에 있을 수 있는 반면에, 연장된 시간 주기 동안에 파워다운 상태에 있을 수 있다. 메모리 제어기에 의해 메모리로 전송된 신호(320)는 냅/파워다운 상태(310)로부터의 출구(exit)를 개시한다. 신호를 수신하면, 메모리는 냅/파워다운 상태(310)에서 냅 출구 지연 대기 상태(330)로 이동한다.
냅 출구 지연은 내부 타이밍 회로를 재동기화하고 메모리를 깨우는데 사용되는 시간 주기이다. 냅 출구 지연의 길이는 메모리 형태에 의해 결정된다. 일실시예에서, RDRAM(Rambus Direct Dynamic Random Access Memory)에 대해 그 주기는 100ns이다. 이 시간이 만료된 후에, 시스템은 자동적으로 휴지 시간 대기 상태(340)로 이동한다.
휴지 시간 대기 상태(340)는, 메모리가 휴지 시간이 칼럼-액세스 제어 핀(COL) 및/또는 로우-액세스 제어 핀(ROW)을 통해 전송되었는지를 모니터링하는 동안의 주기이다. 일실시예에 대하여, 휴지 시간은 다수의 클럭 사이클을 통해 전송된 일련의 로직 제로들이다. 다른 실시예에 대하여, 정지 주기는 COL 및 ROW 핀을 통해 전송된 일련의 값들 또는 어떠한 패턴이 될 수 있다.
일실시예에서, 로우 및 칼럼 휴지 시간을 수신하는 순서는 임의적이며, 파이프라인 내의 커맨드에 의존한다. 휴지 시간이 먼저 ROW 핀을 통해 전송되면, 로우 커맨드 프로세서는 방금 깨어난 장치에 대해 어드레싱된 하나의 로우 커맨드 또는 커맨드들을 받을 수 있다. 실제로, 적합한 칼럼 커맨드가 깨워진 장치로 전송될 수 있도록, 칼럼 휴지 시간은 로우 휴지 시간을 뒤따른다. 다른 실시예에서, 메모리에 대한 액세스는 휴지 시간이 로우 및 칼럼 핀에 모두 전송된 후에만 허가될 수 있다. 일실시예에서는, 칼럼 휴지 시간 전에 로우 휴지 시간이 수신되는 것이 바람직하다.
두 휴지 시간이 어떠한 순서로든 발생된 후에, 시스템은 자동적으로 패킷 프레임 대기 상태(350)로 이동한다. 이 상태에서, 메모리는 온-라인(on-line) 상태이고, 저전력 상태로 진입하기 전과 동일한 상태로 있다. 일실시예에 대하여, 메모리는 이 상태에서 주의(attention) 또는 대기(standby) 모드 중의 하나이다.
도4는 일실시예의 시스템의 타이밍도를 도시하고 있다. CTM/CFM 신호(470)는 각각 Clock-To-Master 및 Clock-From-Master이다. CTM/CFM 신호(470)는 메모리 제어기로부터/로의 데이터의 전송 시간을 결정하기 위해 메모리에 의해 사용된다. 일실시예에 대하여, CTM/CFM 신호(470)는 250 내지 400MHz 사이가 된다. 일실시예에서, 일부 저전력 상태 동안에, CTM/CFM 신호(470)가 턴오프된다. 클럭이 전력을 소비하여, 이에 따라 메모리의 전력 소비를 낮추도록 CTM/CFM 신호(470)를 턴오프한다. 일실시예에 대하여, 메모리의 내부 클럭 회로 또한 전력 소비를 줄이기 위해 턴오프된다.
로우-액세스 제어 신호(410) 및 칼럼-액세스 제어 신호(420)는 메모리 액세스를 위한 메모리 위치를 식별하는 데이터를 수신한다. 추가적으로, 로우-액세스(410) 및 칼럼-액세스 신호(420)는 메모리가 휴지 시간을 전송함으로써 저전력 상태 후에 데이터를 수신할 준비가 되어있음을 나타내는데 사용된다. 일실시예에서, 휴지 시간은 CTM/CFM 신호(470)의 4-클럭 사이클이 된다.
DQx 신호(430)는 로우-액세스 제어 신호(410) 및 칼럼-액세스 제어 신호(420)에 의해 지시된 메모리 위치로/로부터 데이터를 전송하는 데이터 핀 상에 있다. 신호 PDEV(490)는 저전력 모드로부터 출구되어지는 메모리를 식별한다.
SCK 신호(440)는 클럭 신호이다. 일실시예에 대하여, SCK 신호(440)는 CTM/CFM 신호의 1/4 주파수를 가진다. 일실시예에서, SCK 신호(440)는 62.5 내지 100 MHz 사이가 된다. SCK 신호(440)는 냅/파워다운 모드로부터의 출구 타이밍을 위해 사용된다. SCK 신호(440)는 저전력 모드에서 활성화로 남을 수 있다.
CMD 신호(450)는 파워다운 상태로부터의 출구를 시작하는데 사용되는 커맨드 신호이다. CMD 신호(450)는 상승 에지 및 하강 에지의 양쪽 클럭 에지에서 샘플링된다. 파워다운 모드로부터의 출구를 알리기 위해, CMD 신호(450)는 제1 하강 클럭 에지 상의 제로로부터 다음의 상승 클럭 에지 상의 제로까지 천이한다.
SCK 신호(440)의 하강 및 상승 에지 상에서, CMD 입력에서 "01"이 존재하면, NAP 또는 PDN 상태에서 출구되어진다. SCK 신호(440)의 제1 하강 에지에서, SIOin 신호(460)는 그 출구가 NAP 상태로부터라는 것을 가리키는 제로이거나, 그 출구가 PDN 상태로부터라는 것을 나타내는 제로이다.
파워다운 모드에서, CTM/CFM 클럭(470)은, 파워다운 출구 커맨드가 전송되기 전에, 정지되고 시간 tCE에 대해 재시작 및 안정화되어야 한다. 냅 모드에서, CTM/CFM 클럭(470)이 실행되고, 냅 출구 커맨드는 언제든 필요시에 전송될 수 있다. 두 경우 모두에서, DRAM 내의 DLL이 재시작되고, 메모리의 내부 타이밍 회로가 재동기화되어야 한다. CTM/CFM 클럭(470)이 안정화된 후에, 0 또는 1이 SCK 신호(240)의 다음의 하강 에지의 CMD 입력(450) 상에서, 냅 및 파워다운 출구에 대해 각각 전송된다.
SCK 신호(440)의 다음의 상승 에지에서, 장치 PDEV(490)를 식별하는 신호가 DQx 핀 상에 전송된다. PDEV 신호(490)는 깨어나는 메모리 장치를 식별한다.
DQx 핀 상의 PDEV(490) 코드에 의해 지시된 메모리 장치는 파워다운 출구 지연의 냅, tNXB또는 tPXB이 각각 만료된 후에, 로우 및 칼럼 요청 핀 상에서 휴지 시간에 대해 대기하기 시작한다. 휴지 시간(490, 495)은 메모리 제어기에 의해 스케쥴링된다.
DRAM은 종종 고도로 파이프라이닝된 시스템에서 사용된다. 파이프라이닝된 시스템은 일반적으로 메모리에 대해 서로 연관되고 엮여진 커맨드를 전송한다. 적합한 시간에 정지 신호(490, 495)를 처리하기 위하여, 그 주기 동안에 정상적으로 전송되어질 커맨드가 재스케쥴링되어야 한다. 파이프라이닝된 시스템에서, 재스케쥴링된 커맨드에 관련된 모든 커맨드가 고려되어야 한다.
메모리 제어기는 칼럼-액세스 제어 신호(420) 및/또는 로우-액세스 제어 신호(410)가 사용중(busy)이 아닐 때에 적합한 주기를 결정하고, 휴지 시간을 전송한다. 칼럼-액세스 신호(420) 및 로우-액세스 신호(410)는 독립적으로 전송될 수 있기 때문에, 이들은 파이프라이닝된 커맨드의 혼란을 줄이기 위해 개별적으로 스케쥴링될 수 있다.
따라서, 예를 들어, 로우-액세스 신호가 전송되고, 파이프라인이 주기동안 전송될 필요가 있는 다른 로우 액세스 커맨드를 가지지 않은 경우, 휴지 시간(495)이 스케쥴링될 수 있다. 그러나, 로우-액세스 신호(410)의 전송 후의 설정된 시간에, 칼럼-액세스 신호(420)가 전송된다. 이에 따라, 칼럼-액세스 신호(420) 상의 휴지 시간은 동일한 시간에 전송되지 않는다. 이 방식에서, 휴지 시간의 타이밍은 혼란을 줄이도록 스케쥴링된다.
일실시예에서, 로우 및 칼럼 휴지 시간의 수신 순서는 파이프라인 내의 커맨드에 의존한다. 휴지 시간이 로우 핀 상에 먼저 전송되면, 로우 커맨드 프로세서는방금 깨어난 장치에 대해 어드레싱된 하나의 로우 커맨드 또는 커맨드들을 받을 수 있다. 실제로, 적합한 칼럼 커맨드가 깨어나는 장치로 전송될 수 있도록, 칼럼 휴지 시간은 로우 휴지 시간을 뒤따른다. 다른 실시예에서, 메모리에 대한 액세스는 휴지 시간이 로우 및 칼럼 핀 모두에 전송된 후에만 허가될 수 있다.
도5는 일실시예의 메모리 블록도를 도시하고 있다. 메모리(510)는 휴지 시간이 전송되었는지를 판단하기 위해 로우 및 칼럼 액세스 신호를 모니터링한다. 메모리 코어(550)는 데이터를 저장하는 실제 메모리를 포함한다. 휴지 시간 검출기(520)는 그의 입력 중의 하나로 칼럼 및 로우 핀 상의 신호 뿐만 아니라 클럭 신호를 수신한다. 일실시예에 대하여, 클럭 신호는 CTM/CFM 신호이다. 다른 실시예에서, 클럭 신호는 SCK 신호이다. 다른 실시예에 대하여, 메모리(510)로 입력되고 SCK 신호와 관련이 있는 모든 클럭 신호가 사용될 수 있다.
휴지 시간 검출기(520)는 칼럼 또는 로우 핀 상에 휴지 시간 - 일실시예에서는 일련의 제로들 - 이 존재할 때를 검출한다. 이러한 휴지 시간이 검출되면, 이 정보는 트래킹 유닛(530)으로 패스된다. 일실시예에 대하여, 일부 로우 또는 칼럼 핀만이 휴지 시간을 검출하기 위해 모니터링된다. 일실시예에서, 그 핀 또는 모니터링되는 핀은 칼럼 및 로우 커맨드의 인코딩에 기반하여 결정된다. 예를 들면, 하나의 인코딩 타입에서, 제1 핀이 패킷을 구성하기 위해 '1'을 운반한다. 이 예에서는, 단지 그 제1 핀 만이 휴지 시간을 검출하기 위해 모니터링될 필요가 있다. 다른 실시예에 대하여, 다른 핀 또는 패킷을 구성하는 신호로 사용되는 핀, 또는 커맨드가 전송될 때에 '1'로 설정되는 것이 모니터링될 수 있다.
트래킹 유닛(530)은 휴지 시간이 칼럼 및 로우 핀 중 하나에서 검출되었는지를 추적한다. 일실시예에 대하여, 휴지 시간 검출기(520)는 휴지 시간이 검출되었다는 정보를 트래킹 유닛(530)으로 패스한다.
일실시예에 대하여, 트래킹 유닛(530)은 휴지 시간 검출기(520)로부터의 휴지 시간 정보를 수신하고, 다른 휴지 시간이 검출되었는지를 테스트하는데, 즉, 현재의 휴지 시간이 컬럼 핀 상에 있는 경우, 트래킹 유닛(530)은 로우 핀 상에 휴지 시간이 수신되었는지를 테스트한다. 두 휴지 시간이 모두 검출된 경우, 트래킹 유닛(530)은 이 정보를 메모리 상태 머신(540)에 전달한다. 메모리 상태 머신(540)은, 도3에 도시된 바와 같이, 메모리를 "휴지 시간 대기" 상태에서 "패킷 프레임 대기" 상태로 이동시킨다. 이 시점에서, 메모리는 사용될 준비가 되고, 준비 또는 대기 상태 중 하나가 된다. 따라서, 메모리 자체가 두 휴지 시간이 모두 전송되는 때를 검출한다. 이것은, 칼럼 및 로우 핀 위에 개별적으로 편리한 시간에 휴지 시간을 스케쥴링할 수 있는 메모리 제어기의 복잡성을 감소시킨다.
다른 실시예에 대하여, 트래킹 유닛(530)은, 휴지 시간이 로우 핀 상에서 검출되면, 로우 커맨드의 전송을 허가한다. 그리고 나서, 로우 커맨드에 연관된 칼럼 커맨드를 전송하기 위해, 칼럼 핀 상의 휴지 시간은 설정된 수의 클럭 사이클 내에서 발생되어야 한다.
도6은 메모리(610)의 일실시예를 도시하고 있다. 메모리는 DRAM 코어(620)를 포함한다. 메모리는 또한, 예를 들어, SCK(440), CMD(450), SIOin(460), SIOout(470) 및 그 밖의 제어 신호를 저장 및 조종하는 다수의 제어 레지스터(680)를 포함한다. 데이터 버스, DQB8...DQB0 및 DQA8...DQA0은 DRAM 코어(620)에 입력된다. 유사하게, 로우 및 칼럼 정보(410, 420)가 DRAM 코어(620)에 입력된다.
또한, 로우 정보(410)는 로우 레지스터(630)로 입력된다. 칼럼 정보(420)는 칼럼 레지스터(640)로 입력된다. 일실시예에 대하여, 로우 및 칼럼 레지스터(630, 640)는 로우 및 칼럼 핀 상에 테스트 비트를 저장한다. 테스트 비트는 칼럼 또는 로우 어드레스 핀 상에 휴지 시간이 존재하는지를 판단하기 위해 모니터되는 비트들이다. 일실시예에 있어서, 레지스터(630, 640)는 8-클럭 사이클 동안의 비트를 저장하는 다수의 레지스터를 포함한다. 일실시예에서, 레지스터(630, 640)는 현재의 테스트 비트를 최하위 비트로 추가하는 시프트 레지스터이고, 휴지 시간을 결정하는 하나의 시간 주기 동안의 테스트 비트를 저장하는데 충분한 공간을 포함한다.
NOR 게이트(650)는 칼럼 레지스터(640)에 연결된다. NOR 게이트(650)는 테스트 비트가 하나의 시간 주기 동안에 제로(즉, 휴지 시간)인지를 테스트한다. 일실시예에 대하여, 칼럼 레지스터(640)는 다수의 클럭 사이클을 통해 정보를 수집하고, 그리고 나서, 이 정보를 NOR 게이트(650)에 입력한다. 모든 입력이 제로인 경우, NOR 게이트(650)의 출력은 1이 된다.
일실시예에서, NOR 게이트(650)의 출력이 래치된다. NOR 게이트(650)의 출력이 1이 아닌 경우, 래치(655)가 리셋되고, NOR 게이트(650)의 출력은 다시 다음의 클럭 사이클에서 테스트된다. NOR 게이트(650)의 출력은 래치(655)를 통하거나 또는 직접 AND 게이트(670)로 입력된다.
유사하게, 로우 레지스터(630)로부터의 출력은 NOR 게이트(660)로 입력된다.그 NOR 게이트(660)의 출력이 AND 게이트(670)의 다른 입력이 된다.
2개의 NOR 게이트(650, 660)가 모두 휴지 시간이 수신되었음을 나타내는 경우, AND 게이트(670)의 출력은 1이 되고, 이것은 상태 머신(690)으로 입력된다. 그리고 나서, 상태 머신(690)은 메모리(610)를 휴지 시간 대기 상태로부터 패킷 프래임 대기 상태 또는 준비 상태로 이동시킨다. 그리고 나서, 메모리는 저전력 상태로 진입하기 이전과 동일한 상태가 된다.
다른 실시예에 대하여, 휴지 시간이 로우 핀 상에 수신된 경우, 상태 머신(690)은 메모리를 휴지 시간 대기 상태로부터 패킷 프레임 대기 상태 또는 준비 상태로 이동시킨다. 그후에, 장치에 대해 적합한 칼럼 커맨드가 뒤따르는 칼럼 휴지 시간이 뒤따르게 된다.
휴지 시간 검출기(520)의 다른 구현예는 적합한 핀 또는 로우 액세스 신호 및 칼럼 액세스 신호 상의 핀들을 모니터링하고, 정지 상태가 존재하는 연속된 에지의 수를 카운트하는 카운터이다. 그 수가 휴지 시간을 정의하는데 충분한 경우, 로우 또는 칼럼 휴지 시간이 발생되었으며 메모리가 패킷 프레임 대기 상태로 진입할 수 있음을 나타내기 위한 신호가 트래킹 유닛으로 전송되고, 로우 및 칼럼 커맨드의 트래킹이 시작된다.
일실시예에 대하여, 휴지 시간 검출기(520)는 로우-액세스 신호에 연결된 제1 카운터 및 칼럼-액세스 신호에 연결된 제2 카운터를 포함한다. 카운터는 정지 상태가 존재하는 연속한 에지를 카운트한다. 데이터가 로우 또는 칼럼 액세스 신호 핀 상에서 검출된 경우, 적합한 카운터가 제로로 리셋된다. 카운터는 사전 설정된수의 연속 에지가 검출되는 때를 지시하는데, 일실시예에서, 이것은 8-연속 에지이다. 일실시예에 대하여서, 이 지시는 카운터가 오버플로어인 때이다. 이 지시는 휴지 시간이 로우 또는 칼럼 액세스 신호 상에 발생했는지를 판단하는데 사용된다.
도7은 본 시스템을 이용하여 사용될 수 있는 메모리 제어기(710)의 일부의 일실시예의 블록도를 도시하고 있다. 메모리 제어기는 칼럼 및 로우 핀 모두에서 정확한 시간에 동시에 휴지 시간을 스케쥴링할 필요가 없어, 종래의 메모리 제어기에 비해 덜 복잡하다.
메모리 제어기(710)는 커맨드를 파이프라이닝하는 파이프라이닝 유닛(720)을 포함한다. 파이프라이닝 명령어는 이 기술 분야에서 주지되어 있다. 메모리 제어기(720)는 이들 파이프라이닝된 명령어를 메모리로 패스한다.
제1 제어기(730)는 저전력 모드에서 메모리를 배치하도록 설계된다. 일실시예에 대하여, 메모리는 주지된 기술을 이용하여 저전력 모드로 배치된다. 메모리가 저전력 모드일 때, 메모리에 대한 액세스는 제한된다. 일실시예에서, 제1 제어기(730)는 메모리 제어기에 연결된 하나 이상의 메모리를 저전력 모드로 배치할 수 있다.
제2 제어기(740)는 저전력 모드로부터 메모리를 출구하도록 설계된다. 일실시예에 대하여, 제2 제어기(740)는 메모리를 저전력 모드로 진입하기 이전과 동일한 상태로 배치하도록 설계된다. 일실시예에서, 이들 상태는 대기 모드 및 주의 모드일 수 있다. 이들 상태는 이 기술 분야에서 주지되어 있다.
제2 제어기(740)는 타이밍 유닛(750)을 포함한다. 파이프라이닝 유닛으로부터의 신호는 제2 제어기(740)에 대한 입력이 된다. 타이밍 유닛(750)은 파이프라이닝된 명령어를 모니터링하고, 휴지 시간을 전송할 때를 결정한다. 일실시예에 있어서, 타이밍 유닛(750)은 칼럼-액세스 및 로우-액세스 신호를 개별적으로 평가한다. 타이밍 유닛(750)이 칼럼 또는 로우 핀 상에 휴지 시간을 전송할 시간을 결정하면, 이 정보가 전송 유닛(760)으로 패스된다. 전송 유닛(760)은 적합한 핀 상에 정지 신호를 전송한다. 다른 실시예에 대해, 전송 유닛(760)은 로우/칼럼 핀 상에 계류중인 데이터를 재스케쥴링하여, 휴지 시간을 실행한다. 이러한 형태의 재스케쥴링은 이 기술 분야에서 주지되어 있다.
이 방식에서, 휴지 시간이 파이프라이닝된 명령어에 대해 최소의 혼란을 야기시킬 때에 이들이 전송된다. 따라서, 메모리 제어기(720)가 단순화되고, 휴지 시간을 전송하기 전에 버퍼링 시간이 필요하지 않게 된다.
본 발명이 특정한 예시적인 실시예를 참조하여 설명되었다. 그러나, 첨부된 청구항에서 기술되는 바와 같이, 본 발명의 보다 넓은 사상 및 범위에서 벗어나지 않는 한, 다양한 수정 및 변경이 가능하다는 것은 명백한 사실이다. 따라서, 본 명세서 및 도면은 제한적 관점이라기 보다는 하나의 예시로서 간주되어야 한다. 이에 따라, 본 발명의 범위는 첨부한 청구항에 의해서만 제한되어야 한다.

Claims (19)

  1. 저전력 상태로부터 메모리를 출구하기(exiting) 위한 방법에 있어서,
    저전력 상태로부터의 출구(exit)를 개시하는 단계;
    제1 휴지 시간(quiet time)이 파이프라이닝된 명령어를 방해하지 않는 경우, 로우 액세스 핀 상에 상기 제1 휴지 시간을 전송하는 단계; 및
    제2 휴지 시간이 상기 파이프라이닝된 명령어를 방해하지 않는 경우, 칼럼 액세스 핀 상에 상기 제2 휴지 시간을 전송하는 단계
    를 포함하고,
    여기서, 상기 제1 휴지 시간 및 제2 휴지 시간은 반드시 동시에 발생할 필요는 없고, 어떠한 순서도 될 수 있는
    방법.
  2. 제1항에 있어서,
    상기 출구를 개시한 후에 출구 지연 주기를 기다리는 단계
    를 더 포함하는 방법.
  3. 제2항에 있어서,
    상기 제1 및 제2 휴지 시간은 상기 출구 지연 주기 및 서로에 대해 정확하게 타이밍되지 않는
    방법.
  4. 제1항에 있어서,
    상기 출구를 개시하기 전에 상기 저전력 상태로부터 출구될 메모리를 식별하는 단계
    를 더 포함하는 방법.
  5. 제1항에 있어서,
    상기 제1 휴지 시간 및 제2 휴지 시간은 모두 4-클럭 사이클인
    방법.
  6. 저전력 상태로부터 메모리를 출구하기 위한 방법에 있어서,
    출구 지연 주기의 만료 후에, 상기 메모리를 리셋하기 위해, 칼럼-액세스 핀 상에 제1 휴지 시간을 전송하고, 로우-액세스 핀 상에 제2 휴지 시간을 전송하는 단계
    를 포함하고,
    여기서, 상기 제1 휴지 시간 및 제2 휴지 시간은 반드시 동시에 발생할 필요는 없고, 어떠한 순서가 될 수도 있으며, 상기 출구 지연 주기에 대해 정확하게 타이밍되지 않는
    방법.
  7. 제6항에 있어서,
    상기 출구 지연 주기의 시작 전에 상기 저전력 상태로부터 출구를 개시하는 단계
    를 더 포함하는 방법.
  8. 제7항에 있어서,
    상기 출구를 개시하는 단계는 데이터 버스 상에 신호를 전송하는 단계를 포함하는
    방법.
  9. 제6항에 있어서,
    상기 휴지 시간은 상기 컬럼-액세스 핀 또는 상기 로우-액세스 핀을 통해 전송된 제로들을 포함하는
    방법.
  10. 제9항에 있어서,
    상기 휴지 시간은 4-클럭 사이클을 포함하는
    방법.
  11. 저전력 상태로 있을 수 있는 메모리에 있어서,
    데이터를 저장하기 위한 메모리 코어;
    칼럼 액세스 핀 또는 로우 액세스 핀 상에서 휴지 시간을 검출하기 위한 검출 유닛; 및
    상기 저전력 모드로부터 상기 메모리를 깨우기(waking up) 위한 제어기 - 상기 제어기는 상기 로우 및 칼럼 액세스 핀 모두에서 휴지 시간이 검출되는 경우, 상기 메모리를 상기 저전력 모드로부터 출구시킴 -
    를 포함하는 메모리.
  12. 제11항에 있어서,
    상기 검출 유닛에 연결된 클럭 신호 - 여기서, 상기 클럭 신호는 상기 휴지 시간의 길이를 나타냄 -
    를 더 포함하는 메모리.
  13. 제12항에 있어서,
    상기 휴지 시간은 4-클럭 사이클 길이인
    메모리.
  14. 제11항에 있어서,
    상기 검출 유닛은,
    모든 제로들이 하나의 시간 주기 동안에 전송되는지를 판단하기 위해 적어도 하나의 로우 액세스 핀을 모니터링하기 위한 제1 모니터; 및
    모든 제로들이 하나의 시간 주기 동안에 전송되는지를 판단하기 위해 적어도 하나의 칼럼 액세스 핀을 모니터링하기 위한 제2 모니터를 포함하는
    메모리.
  15. 제14항에 있어서,
    상기 제1 모니터는,
    상기 적어도 하나의 로우 액세스 핀으로부터의 데이터를 저장하기 위한 레지스터; 및
    휴지 시간이 하나의 시간 주기 동안에 전송되는지를 모니터링하기 위한 NOR 게이트를 포함하는
    메모리.
  16. 제15항에 있어서,
    상기 레지스터는 하나의 시간 주기 동안에 상기 적어도 하나의 로우 액세스 핀으로부터의 신호를 포함할 수 있도록, 상기 레지스터에 상기 적어도 하나의 로우 액세스 핀의 현재 신호를 부가하는 시프트 레지스터를 포함하는
    메모리.
  17. 제16항에 있어서,
    신호가 상기 레지스터에 포함되는 동안의 상기 하나의 시간 주기는 상기 휴지 시간을 포함하는
    메모리.
  18. 제11항에 있어서,
    상기 제어기는 상기 휴지 시간이 상기 로우 액세스 핀 상에서 검출된 후에, 상기 로우 액세스 핀 상의 로우 커맨드를 허가하는
    메모리.
  19. 제15항에 있어서,
    상기 제어기는 하나의 시간 주기 내에 대응하는 칼럼 커맨드를 수신하기 위해, 상기 칼럼 액세스 핀 상에서 휴지 시간을 기다리는
    메모리.
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