JPH113310A - ダイレクトメモリアクセスリクエスト制御装置 - Google Patents
ダイレクトメモリアクセスリクエスト制御装置Info
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- JPH113310A JPH113310A JP15556597A JP15556597A JPH113310A JP H113310 A JPH113310 A JP H113310A JP 15556597 A JP15556597 A JP 15556597A JP 15556597 A JP15556597 A JP 15556597A JP H113310 A JPH113310 A JP H113310A
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Abstract
(57)【要約】
【課題】 I/Oエーシ゛ェントからのDMA要求を受け付け、I/Oエー
シ゛ェントとメモリとの間のインタフェース制御を行うI/O制御部のDMAハ
゛ッファがful1状態にある時のリトライ発生サイクルを最低限にとど
めることにより、ハ゛スを効率的に使用するDMAリクエスト制御
装置を提供する。 【解決手段】 システムハ゛ス101には、コンヒ゜ュータであるCPU102
と記憶装置であるMEM103とI/O制御部104とが接続され、
I/0制御部104配下には、I/Oハ゛ス105を介してI/Oエーシ゛ェント1
06、I/Oエーシ゛ェント107、I/Oエーシ゛ェント108が接続されている。I/
Oエーシ゛ェント106とI/Oエーシ゛ェント107とは、それぞれI/O制御部
からの信号を監視し、この信号のアサート状態時においてI/
Oハ゛ス105の使用権を要求するタ゛イレクトメモリアクセスリクエスト信号r1
0、r20のアサートを抑止するリクエスト抑止回路110、111を有す
る。一方、タ゛イレクトメモリアクセスリクエストを抑止する回路を持たな
いI/Oエーシ゛ェント108にI/Oエーシ゛ェント106、I/Oエーシ゛ェント107と同一
機能を持たせるため、I/Oエーシ゛ェント108には、リクエスト抑止回
路112が接続されている。
シ゛ェントとメモリとの間のインタフェース制御を行うI/O制御部のDMAハ
゛ッファがful1状態にある時のリトライ発生サイクルを最低限にとど
めることにより、ハ゛スを効率的に使用するDMAリクエスト制御
装置を提供する。 【解決手段】 システムハ゛ス101には、コンヒ゜ュータであるCPU102
と記憶装置であるMEM103とI/O制御部104とが接続され、
I/0制御部104配下には、I/Oハ゛ス105を介してI/Oエーシ゛ェント1
06、I/Oエーシ゛ェント107、I/Oエーシ゛ェント108が接続されている。I/
Oエーシ゛ェント106とI/Oエーシ゛ェント107とは、それぞれI/O制御部
からの信号を監視し、この信号のアサート状態時においてI/
Oハ゛ス105の使用権を要求するタ゛イレクトメモリアクセスリクエスト信号r1
0、r20のアサートを抑止するリクエスト抑止回路110、111を有す
る。一方、タ゛イレクトメモリアクセスリクエストを抑止する回路を持たな
いI/Oエーシ゛ェント108にI/Oエーシ゛ェント106、I/Oエーシ゛ェント107と同一
機能を持たせるため、I/Oエーシ゛ェント108には、リクエスト抑止回
路112が接続されている。
Description
【０００１】
【発明の属する技術分野】本発明は、ダイレクトメモリ
アクセス（以下ＤＭＡ：Ｄｉｒｅｃｔ Ｍｅｍｏｒｙ
Ａｃｃｅｓｓ）バッファｆｕｌｌ（新たにデータを記憶
する記憶容量が無い）時のリクエスト制御を行うＤＭＡ
リクエスト制御装置に関する。
アクセス（以下ＤＭＡ：Ｄｉｒｅｃｔ Ｍｅｍｏｒｙ
Ａｃｃｅｓｓ）バッファｆｕｌｌ（新たにデータを記憶
する記憶容量が無い）時のリクエスト制御を行うＤＭＡ
リクエスト制御装置に関する。
【０００２】
【従来の技術】従来、この種のリクエスト制御は、コン
ピュータ装置の通常運用において用いられることは無
く、たとえば特開平２−６９８７４号公報に示されるよ
うに、記憶制御装置を試験する試験装置に於いて障害解
析時の試験作業の効率化を目的として用いられている。
ピュータ装置の通常運用において用いられることは無
く、たとえば特開平２−６９８７４号公報に示されるよ
うに、記憶制御装置を試験する試験装置に於いて障害解
析時の試験作業の効率化を目的として用いられている。
【０００３】図３は、従来の記憶制御装置の試験装置の
構成を示すブロック図である。３０１はリクエスト記憶
手段であり、一つまたは複数のＤＭＡリクエストを記憶
する。３０３はリクエスト制御手段であり、リクエスト
記憶手段３０１に記憶されているリクエストを、所定の
順序で記憶制御装置３０２に送出させる。
構成を示すブロック図である。３０１はリクエスト記憶
手段であり、一つまたは複数のＤＭＡリクエストを記憶
する。３０３はリクエスト制御手段であり、リクエスト
記憶手段３０１に記憶されているリクエストを、所定の
順序で記憶制御装置３０２に送出させる。
【０００４】３０４は制御手段であり、リクエスト制御
手段３０３に前記リクエスト送出の開始を指示する。３
０５は数記憶手段であり、前記開始制御手段３０４を有
する情報処理装置の記憶制御装置を試験する試験装置に
おいて、所定の数を記憶する。
手段３０３に前記リクエスト送出の開始を指示する。３
０５は数記憶手段であり、前記開始制御手段３０４を有
する情報処理装置の記憶制御装置を試験する試験装置に
おいて、所定の数を記憶する。
【０００５】３０６は更新手段であり、前記リクエスト
が所定の個数送出されると前記数記憶手段３０５に記憶
された数に、所定の演算をし、演算の結果を前記数記憶
手段に記憶させる。３０７は停止制御手段であり、前記
数記憶手段に記憶された数が所定数に達したとき、前記
リクエスト制御手段に前記リクエストの送出の停止を指
示する。
が所定の個数送出されると前記数記憶手段３０５に記憶
された数に、所定の演算をし、演算の結果を前記数記憶
手段に記憶させる。３０７は停止制御手段であり、前記
数記憶手段に記憶された数が所定数に達したとき、前記
リクエスト制御手段に前記リクエストの送出の停止を指
示する。
【０００６】上記試験装置では試験者が試験に必要なＤ
ＭＡリクエストを指定し、数記憶手段において指定され
たＤＭＡリクエストの回数で確実にＤＭＡリクエストを
停止することで障害解析に必要な情報のみを記録するこ
とを目的としている。
ＭＡリクエストを指定し、数記憶手段において指定され
たＤＭＡリクエストの回数で確実にＤＭＡリクエストを
停止することで障害解析に必要な情報のみを記録するこ
とを目的としている。
【０００７】
【発明が解決しようとする課題】しかしながら、Ｉ／Ｏ
（Ｉｎｐｕｔ／Ｏｕｔｐｕｔ）制御部はＤＭＡバッファ
がｆｕｌｌ状態にあるときにＩ／Ｏエージェントからの
ＤＭＡリクエストが来るとＤＭＡバッファに入りきれな
いＤＭＡリクエストに対してはバス上のリトライ等によ
りリクエストが受付けられないことを示す手段をとって
いた。
（Ｉｎｐｕｔ／Ｏｕｔｐｕｔ）制御部はＤＭＡバッファ
がｆｕｌｌ状態にあるときにＩ／Ｏエージェントからの
ＤＭＡリクエストが来るとＤＭＡバッファに入りきれな
いＤＭＡリクエストに対してはバス上のリトライ等によ
りリクエストが受付けられないことを示す手段をとって
いた。
【０００８】すなわち、Ｉ／Ｏ制御部からリトライでＤ
ＭＡリクエストを拒否されたＩ／Ｏエージェントか、Ｉ
／Ｏ制御部のＤＭＡバッファに空きかないことを知る手
段が無いために、ＤＭＡバッファが解放されＩ／Ｏ制御
部がＤＭＡリクエストを受け付けられる状態になるまで
リトライを繰り返すことになる。
ＭＡリクエストを拒否されたＩ／Ｏエージェントか、Ｉ
／Ｏ制御部のＤＭＡバッファに空きかないことを知る手
段が無いために、ＤＭＡバッファが解放されＩ／Ｏ制御
部がＤＭＡリクエストを受け付けられる状態になるまで
リトライを繰り返すことになる。
【０００９】このことは、受け付けられることのないＤ
ＭＡリクエストフェーズがバス上に生成され、無駄な調
停サイクルがＩ／Ｏ制御部のＤＭＡバッファが解放され
るまで繰り返される。
ＭＡリクエストフェーズがバス上に生成され、無駄な調
停サイクルがＩ／Ｏ制御部のＤＭＡバッファが解放され
るまで繰り返される。
【００１０】そのため、メモリヘのリクエスト抑止手段
は、従来技術の項で記したように障害発生時の解折を目
的としているので、目的にあわせ障害調査時に試験者に
よって指定された回数でＤＭＡリクエストを抑止すると
いう方法をとっていた。こうした従来のリクエスト抑止
の制御では、試験者による入手介入が必要となるため、
通常運用時の適用は不可能であり、あくまで試験装置に
限られた適用しか出来ない問題があった。
は、従来技術の項で記したように障害発生時の解折を目
的としているので、目的にあわせ障害調査時に試験者に
よって指定された回数でＤＭＡリクエストを抑止すると
いう方法をとっていた。こうした従来のリクエスト抑止
の制御では、試験者による入手介入が必要となるため、
通常運用時の適用は不可能であり、あくまで試験装置に
限られた適用しか出来ない問題があった。
【００１１】すなわち、通常運用においてＩ／Ｏエージ
ェントからＤＭＡリクエストがあった時、Ｉ／Ｏエージ
ェントからのＤＭＡリクエストをメモリに送出するＩ／
Ｏ制御部内のＤＭＡバッファがｆｕｌｌ状態になった場
合、上記試験装置には、ＤＭＡバッファがｆｕｌｌ状態
の間、バスが使用出来ずバスの効率的な使用が阻害され
る欠点があった。
ェントからＤＭＡリクエストがあった時、Ｉ／Ｏエージ
ェントからのＤＭＡリクエストをメモリに送出するＩ／
Ｏ制御部内のＤＭＡバッファがｆｕｌｌ状態になった場
合、上記試験装置には、ＤＭＡバッファがｆｕｌｌ状態
の間、バスが使用出来ずバスの効率的な使用が阻害され
る欠点があった。
【００１２】本発明はこのような背景の下になされたも
ので、Ｉ／ＯエージェントからのＤＭＡ要求を受け付
け、Ｉ／Ｏエージェントとメモリとの間のインタフェー
ス制御を行うＩ／Ｏ制御部のＤＭＡバッファがｆｕｌ１
状態にある時のリトライ発生サイクルを最低限にとどめ
ることにより、バスを効率的に使用するＤＭＡリクエス
ト制御装置を提供することにある。
ので、Ｉ／ＯエージェントからのＤＭＡ要求を受け付
け、Ｉ／Ｏエージェントとメモリとの間のインタフェー
ス制御を行うＩ／Ｏ制御部のＤＭＡバッファがｆｕｌ１
状態にある時のリトライ発生サイクルを最低限にとどめ
ることにより、バスを効率的に使用するＤＭＡリクエス
ト制御装置を提供することにある。
【００１３】
【課題を解決するための手段】請求項１記載の発明は、
ダイレクトメモリアクセスリクエスト制御装置におい
て、コンピュータおよび記憶装置の接続されたシステム
バスと、複数のＩ／Ｏエージェントが接続されたＩ／Ｏ
バスと、前記システムバスと前記Ｉ／Ｏバスとの間に介
挿され、Ｉ／Ｏエージェントからコンピュータおよび記
憶装置に対するダイレクトメモリアクセスリクエストと
コンピュータからＩ／Ｏエージェントに対するアクセス
とを制御するＩ／Ｏ制御部と、このＩ／Ｏ制御部内に設
けられ、複数の前記ダイレクトメモリアクセスリクエス
トのエントリが可能なダイレクトメモリアクセスバッフ
ァとを具備し、前記ダイレクトメモリアクセスバッファ
の有するエントリ数がＩ／Ｏエージェントからのダイレ
クトメモリアクセスリクエストにより満たされた場合、
前記Ｉ／Ｏ制御部は、ダイレクトメモリアクセスバッフ
ァに空きが無いことを示すステータス信号を出力するこ
とを特徴とする。
ダイレクトメモリアクセスリクエスト制御装置におい
て、コンピュータおよび記憶装置の接続されたシステム
バスと、複数のＩ／Ｏエージェントが接続されたＩ／Ｏ
バスと、前記システムバスと前記Ｉ／Ｏバスとの間に介
挿され、Ｉ／Ｏエージェントからコンピュータおよび記
憶装置に対するダイレクトメモリアクセスリクエストと
コンピュータからＩ／Ｏエージェントに対するアクセス
とを制御するＩ／Ｏ制御部と、このＩ／Ｏ制御部内に設
けられ、複数の前記ダイレクトメモリアクセスリクエス
トのエントリが可能なダイレクトメモリアクセスバッフ
ァとを具備し、前記ダイレクトメモリアクセスバッファ
の有するエントリ数がＩ／Ｏエージェントからのダイレ
クトメモリアクセスリクエストにより満たされた場合、
前記Ｉ／Ｏ制御部は、ダイレクトメモリアクセスバッフ
ァに空きが無いことを示すステータス信号を出力するこ
とを特徴とする。
【００１４】請求項２記載の発明は、請求項１記載のダ
イレクトメモリアクセスリクエスト制御装置において、
前記Ｉ／Ｏエージェントが自身の出力するダイレクトメ
モリアクセスリクエストを制御するリクエスト抑止回路
を具備し、このリクエスト抑止回路は、前記Ｉ／Ｏ制御
部から出力される前記ステータス信号を監視し、前記ダ
イレクトメモリアクセスバッファのエントリ数に空きが
あることを検知した場合、前記Ｉ／Ｏエージェントから
前記コンピュータおよび前記記憶装置に対するダイレク
トメモリアクセスリクエストを許可することを特徴とす
る。
イレクトメモリアクセスリクエスト制御装置において、
前記Ｉ／Ｏエージェントが自身の出力するダイレクトメ
モリアクセスリクエストを制御するリクエスト抑止回路
を具備し、このリクエスト抑止回路は、前記Ｉ／Ｏ制御
部から出力される前記ステータス信号を監視し、前記ダ
イレクトメモリアクセスバッファのエントリ数に空きが
あることを検知した場合、前記Ｉ／Ｏエージェントから
前記コンピュータおよび前記記憶装置に対するダイレク
トメモリアクセスリクエストを許可することを特徴とす
る。
【００１５】請求項３記載の発明は、請求項１記載のダ
イレクトメモリアクセスリクエスト制御装置において、
前記Ｉ／ＯバスとＩ／Ｏエージェントとの介挿され、Ｉ
／Ｏエージェントが行うダイレクトメモリアクセスリク
エストの出力処理を制御するリクエスト抑止回路を具備
し、このリクエスト抑止回路は、前記Ｉ／Ｏ制御部から
出力される前記ステータス信号を監視し、前記ダイレク
トメモリアクセスバッファのエントリ数に空きがあるこ
とを検知した場合、前記Ｉ／Ｏエージェントから前記コ
ンピュータおよび前記記憶装置に対するダイレクトメモ
リアクセスリクエストを許可することを特徴とする。
イレクトメモリアクセスリクエスト制御装置において、
前記Ｉ／ＯバスとＩ／Ｏエージェントとの介挿され、Ｉ
／Ｏエージェントが行うダイレクトメモリアクセスリク
エストの出力処理を制御するリクエスト抑止回路を具備
し、このリクエスト抑止回路は、前記Ｉ／Ｏ制御部から
出力される前記ステータス信号を監視し、前記ダイレク
トメモリアクセスバッファのエントリ数に空きがあるこ
とを検知した場合、前記Ｉ／Ｏエージェントから前記コ
ンピュータおよび前記記憶装置に対するダイレクトメモ
リアクセスリクエストを許可することを特徴とする。
【００１６】
【発明の実施の形態】以下、図面を参照して本発明の実
施形態について説明する。図１は本発明の一実施形態に
よるＤＭＡリクエスト制御装置の構成を示すブロック図
である。この図において、システムバス１０１には、コ
ンピュータであるＣＰＵ１０２と記憶装置であるＭＥＭ
１０３とＩ／Ｏ制御部１０４とが接続され、Ｉ／Ｏ制御
部１０４配下には、Ｉ／Ｏバス１０５を介しＯてＩ／Ｏ
エージェント１０６、Ｉ／Ｏエージェント１０７、Ｉ／
Ｏエージェント１０８が接続されている。
施形態について説明する。図１は本発明の一実施形態に
よるＤＭＡリクエスト制御装置の構成を示すブロック図
である。この図において、システムバス１０１には、コ
ンピュータであるＣＰＵ１０２と記憶装置であるＭＥＭ
１０３とＩ／Ｏ制御部１０４とが接続され、Ｉ／Ｏ制御
部１０４配下には、Ｉ／Ｏバス１０５を介しＯてＩ／Ｏ
エージェント１０６、Ｉ／Ｏエージェント１０７、Ｉ／
Ｏエージェント１０８が接続されている。
【００１７】Ｉ／Ｏ制御部１０４は、４段のバッファ領
域で構成されたＤＭＡバッファ１０９を有する。また、
Ｉ／Ｏ制御部１０４は、ＤＭＡバッファ１０９が４段埋
められたｆｕｌｌ状態の場合、Ｉ／Ｏエージェント１０
６、Ｉ／Ｏエージェント１０７、Ｉ／Ｏエージェント１
０８からのＤＭＡリクエストを受け付けることの出来な
い状態にあることを示す信号ｄを出力する。
域で構成されたＤＭＡバッファ１０９を有する。また、
Ｉ／Ｏ制御部１０４は、ＤＭＡバッファ１０９が４段埋
められたｆｕｌｌ状態の場合、Ｉ／Ｏエージェント１０
６、Ｉ／Ｏエージェント１０７、Ｉ／Ｏエージェント１
０８からのＤＭＡリクエストを受け付けることの出来な
い状態にあることを示す信号ｄを出力する。
【００１８】Ｉ／Ｏエージェント１０６とＩ／Ｏエージ
ェント１０７は、それぞれ信号ｄを監視し、信号ｄのア
サート状態時においてＩ／Ｏバス１０５の使用権を要求
するＤＭＡリクエスト信号ｒ１０、ｒ２０のアサートを
抑止するリクエスト抑止回路１１０、１１１を有する。
ェント１０７は、それぞれ信号ｄを監視し、信号ｄのア
サート状態時においてＩ／Ｏバス１０５の使用権を要求
するＤＭＡリクエスト信号ｒ１０、ｒ２０のアサートを
抑止するリクエスト抑止回路１１０、１１１を有する。
【００１９】一方、ＤＭＡリクエストを抑止するための
回路を持たないＩ／Ｏエージェント１０８にＩ／Ｏエー
ジェント１０６、Ｉ／Ｏエージェント１０７と同一機能
を持たせるため、Ｉ／Ｏエージェント１０８には、リク
エスト抑止回路１１２が接続されている。リクエスト抑
止回路１１２は、Ｉ／Ｏエージェント１０８とＩ／Ｏバ
ス１０５の問に設けられ、信号ｄを監視し信号ｄのアサ
ート状態時にＩ／Ｏバス１０５の使用権を要求するＩ／
Ｏエージェント１０７のＤＭＡリクエスト信号ｒ３０の
アサートを抑止した信号ｒ３１を出力する。
回路を持たないＩ／Ｏエージェント１０８にＩ／Ｏエー
ジェント１０６、Ｉ／Ｏエージェント１０７と同一機能
を持たせるため、Ｉ／Ｏエージェント１０８には、リク
エスト抑止回路１１２が接続されている。リクエスト抑
止回路１１２は、Ｉ／Ｏエージェント１０８とＩ／Ｏバ
ス１０５の問に設けられ、信号ｄを監視し信号ｄのアサ
ート状態時にＩ／Ｏバス１０５の使用権を要求するＩ／
Ｏエージェント１０７のＤＭＡリクエスト信号ｒ３０の
アサートを抑止した信号ｒ３１を出力する。
【００２０】次に、一実施形態の動作を図１および図２
を参照して説明する。図２は、一実施形態の動作例を示
したタイミングチャートである。ここで、Ｉ／Ｏエージ
ェント１０６のＤＭＡリクエスト信号ｒ１０に対するＤ
ＭＡ許可信号をａ１０、Ｉ／Ｏエージェント１０７のＤ
ＭＡリクエスト信号ｒ２０に対するＤＭＡ許可信号をａ
２０とする。
を参照して説明する。図２は、一実施形態の動作例を示
したタイミングチャートである。ここで、Ｉ／Ｏエージ
ェント１０６のＤＭＡリクエスト信号ｒ１０に対するＤ
ＭＡ許可信号をａ１０、Ｉ／Ｏエージェント１０７のＤ
ＭＡリクエスト信号ｒ２０に対するＤＭＡ許可信号をａ
２０とする。
【００２１】また、Ｉ／Ｏエージェント１０８のＤＭＡ
リクエスト信号ｒ３０をリクエスト抑止回路１１２によ
ってリクエスト抑止制御を施したＤＭＡリクエスト信号
ｒ３１に対するＤＭＡ許可信号をａ３０とする。
リクエスト信号ｒ３０をリクエスト抑止回路１１２によ
ってリクエスト抑止制御を施したＤＭＡリクエスト信号
ｒ３１に対するＤＭＡ許可信号をａ３０とする。
【００２２】さらに、３つのＩ／Ｏエージェント間のＩ
／Ｏバス上において、Ｉ／Ｏ制御部１０４がＤＭＡリク
エストの受け付る優先順位は、優先度の高い順にＩ／Ｏ
エージェント１０６、Ｉ／Ｏエージェント１０７、Ｉ／
Ｏエージェント１０８の順である。
／Ｏバス上において、Ｉ／Ｏ制御部１０４がＤＭＡリク
エストの受け付る優先順位は、優先度の高い順にＩ／Ｏ
エージェント１０６、Ｉ／Ｏエージェント１０７、Ｉ／
Ｏエージェント１０８の順である。
【００２３】で示す時刻間において、Ｉ／Ｏエージェ
ント１０７は、ＤＭＡリクエスト信号ｒ２０を発行す
る。しかしながら、Ｉ／Ｏエージェント１０８の発行し
たＤＭＡトランザクションにより、Ｉ／Ｏ制御部の持つ
ＤＭＡバッファは、ｆｕｌｌとなっている。
ント１０７は、ＤＭＡリクエスト信号ｒ２０を発行す
る。しかしながら、Ｉ／Ｏエージェント１０８の発行し
たＤＭＡトランザクションにより、Ｉ／Ｏ制御部の持つ
ＤＭＡバッファは、ｆｕｌｌとなっている。
【００２４】そのため、Ｉ／Ｏ制御部１０４は、Ｉ／Ｏ
エージェント１０６、Ｉ／Ｏエージェント１０７および
Ｉ／Ｏエージェント１０８へリクエスト抑止信号ｄを出
力する。これにより、Ｉ／Ｏエージェント１０７は、こ
のリクエスト抑止信号ｄをアサートし、ｒ２０を一旦ネ
ゲートする。
エージェント１０６、Ｉ／Ｏエージェント１０７および
Ｉ／Ｏエージェント１０８へリクエスト抑止信号ｄを出
力する。これにより、Ｉ／Ｏエージェント１０７は、こ
のリクエスト抑止信号ｄをアサートし、ｒ２０を一旦ネ
ゲートする。
【００２５】次に、で示す時刻間において、Ｉ／Ｏ制
御部１０４は、ＤＭＡバッファ１０９が解放されたこと
により、リクエスト抑止信号ｄをネゲートする。これに
より、Ｉ／Ｏエージェント１０７は、再度ＤＭＡリクエ
スト信号ｒ２０を出力する。しかしながら、Ｉ／Ｏエー
ジェント１０７より優先順位の高いＩ／Ｏエージェント
１０６が送出したＤＭＡリクエスト信号ｒ１０との競合
において、Ｉ／Ｏバスのオーナー権は、Ｉ／Ｏエージェ
ント１０６に獲得される。
御部１０４は、ＤＭＡバッファ１０９が解放されたこと
により、リクエスト抑止信号ｄをネゲートする。これに
より、Ｉ／Ｏエージェント１０７は、再度ＤＭＡリクエ
スト信号ｒ２０を出力する。しかしながら、Ｉ／Ｏエー
ジェント１０７より優先順位の高いＩ／Ｏエージェント
１０６が送出したＤＭＡリクエスト信号ｒ１０との競合
において、Ｉ／Ｏバスのオーナー権は、Ｉ／Ｏエージェ
ント１０６に獲得される。
【００２６】その結果、ＤＭＡバッファ１０９は、再度
ｆｕｌｌ状態になる。そして、Ｉ／Ｏ制御部１０４は、
Ｉ／Ｏエージェント１０６、Ｉ／Ｏエージェント１０
７、Ｉ／Ｏエージェント１０８へリクエスト抑止信号ｄ
を出力する。Ｉ／Ｏエージェント１０７は、リクエスト
抑止信号ｄをアサートし、ＤＭＡリクエスト信号ｒ２０
を一旦ネゲートする。
ｆｕｌｌ状態になる。そして、Ｉ／Ｏ制御部１０４は、
Ｉ／Ｏエージェント１０６、Ｉ／Ｏエージェント１０
７、Ｉ／Ｏエージェント１０８へリクエスト抑止信号ｄ
を出力する。Ｉ／Ｏエージェント１０７は、リクエスト
抑止信号ｄをアサートし、ＤＭＡリクエスト信号ｒ２０
を一旦ネゲートする。
【００２７】次に、で示す時刻間において、Ｉ／Ｏエ
ージェント１０７は、リクエスト抑止信号ｄのネゲート
を待って再度ＤＭＡリクエストを発行する。この結果、
Ｉ／Ｏエージェント１０７は、Ｉ／Ｏエージェント１０
８とＤＭＡリクエストが競合する。しかしながら、Ｉ／
Ｏエージェント１０７は、Ｉ／Ｏエージェント１０８よ
りも優先順位が高い。
ージェント１０７は、リクエスト抑止信号ｄのネゲート
を待って再度ＤＭＡリクエストを発行する。この結果、
Ｉ／Ｏエージェント１０７は、Ｉ／Ｏエージェント１０
８とＤＭＡリクエストが競合する。しかしながら、Ｉ／
Ｏエージェント１０７は、Ｉ／Ｏエージェント１０８よ
りも優先順位が高い。
【００２８】これにより、ＤＭＡ許可信号ａ２０がアサ
ートされ、Ｉ／Ｏエージェント７は、Ｉ／Ｏバス１０５
のオーナ権獲得に成功する。同時に、ＤＭＡバッファ１
０９が再度ｆｕｌｌになるため、Ｉ／Ｏエージェント１
０８のＤＭＡリクエスト信号ｒ３０は、Ｉ／Ｏエージェ
ント１０８の外部に設けられたリクエスト抑止回路１１
２によって抑止される。
ートされ、Ｉ／Ｏエージェント７は、Ｉ／Ｏバス１０５
のオーナ権獲得に成功する。同時に、ＤＭＡバッファ１
０９が再度ｆｕｌｌになるため、Ｉ／Ｏエージェント１
０８のＤＭＡリクエスト信号ｒ３０は、Ｉ／Ｏエージェ
ント１０８の外部に設けられたリクエスト抑止回路１１
２によって抑止される。
【００２９】その結果、ＤＭＡリクエスト信号ｒ３０
は、Ｉ／Ｏバス１０５に対してＤＭＡリクエスト信号ｒ
３１としてネゲートされて送出される。
は、Ｉ／Ｏバス１０５に対してＤＭＡリクエスト信号ｒ
３１としてネゲートされて送出される。
【００３０】以上述べてきたように、一実施形態におい
て、ＤＭＡバッファがｆｕｌｌ状態にあるとき、Ｉ／Ｏ
エージェントは、Ｉ／Ｏバス上へのＤＭＡリクエストを
抑止する。このため、Ｉ／Ｏバス上に発生するＤＭＡの
調停フェーズを最小限に留めることが可能となり、一実
施形態によるＤＭＡリクエスト制御回路は、Ｉ／Ｏバス
上のトラフィックの低減を実現することが可能である。
て、ＤＭＡバッファがｆｕｌｌ状態にあるとき、Ｉ／Ｏ
エージェントは、Ｉ／Ｏバス上へのＤＭＡリクエストを
抑止する。このため、Ｉ／Ｏバス上に発生するＤＭＡの
調停フェーズを最小限に留めることが可能となり、一実
施形態によるＤＭＡリクエスト制御回路は、Ｉ／Ｏバス
上のトラフィックの低減を実現することが可能である。
【００３１】このように、Ｉ／Ｏ制御部の有するＤＭＡ
バッファがｆｕｌｌ状態であることを示すリクエスト抑
止信号を提供することにより、Ｉ／Ｏエージェントは、
Ｉ／Ｏ制御部のＤＭＡバッファの状態を検知することが
出来る。また、Ｉ／Ｏエージェントに上記リクエスト抑
止信号を検知し、ＤＭＡリクエストの発行を抑止するり
クエスト抑止回路を持たせることにより、Ｉ／Ｏエージ
ェントは、上記ＤＭＡバッファがｆｕｌｌ状態時のＤＭ
Ａリクエストの発行を抑止することが可能となる。
バッファがｆｕｌｌ状態であることを示すリクエスト抑
止信号を提供することにより、Ｉ／Ｏエージェントは、
Ｉ／Ｏ制御部のＤＭＡバッファの状態を検知することが
出来る。また、Ｉ／Ｏエージェントに上記リクエスト抑
止信号を検知し、ＤＭＡリクエストの発行を抑止するり
クエスト抑止回路を持たせることにより、Ｉ／Ｏエージ
ェントは、上記ＤＭＡバッファがｆｕｌｌ状態時のＤＭ
Ａリクエストの発行を抑止することが可能となる。
【００３２】さらに、外部にリクエスト抑止回路を提供
することにより、リクエスト抑止回路を持たないＩ／Ｏ
エージェントについても、外部のリクエスト抑止回路
は、上記ＤＭＡバッファがｆｕｌｌ状態時に、Ｉ／Ｏ制
御部へのＤＭＡリクエストの発行を抑止することが可能
となる。
することにより、リクエスト抑止回路を持たないＩ／Ｏ
エージェントについても、外部のリクエスト抑止回路
は、上記ＤＭＡバッファがｆｕｌｌ状態時に、Ｉ／Ｏ制
御部へのＤＭＡリクエストの発行を抑止することが可能
となる。
【００３３】
【発明の効果】本発明によれば、Ｉ／Ｏ制御部がＤＭＡ
を受け付けられないことをＩ／Ｏエージェントが検知
し、ＤＭＡリクエストを抑止することにより、Ｉ／Ｏバ
ス上のリトライサイクルの発生を最小限に抑え、従来リ
トライサイクルの頻発によりＩ／Ｏバスの使用が困難で
あったＤＭＡリクエストサイクルの隙間に、Ｉ／Ｏエー
ジェント間の転送サイクルやＣＰＵからＩ／Ｏエージェ
ントヘの転送サイクルが入り込むことが容易になるた
め、Ｉ／ＯエージェントからのＤＭＡ要求を受け付け、
Ｉ／Ｏエージェントとメモリとの間のインタフェース制
御を行うＩ／Ｏ制御部のＤＭＡバッファがｆｕｌｌ状態
の場合、Ｉ／Ｏ制御部がＩ／ＯエージェントからのＤＭ
Ａリクエストを受け付けることが出来ないことをＩ／Ｏ
エージェントに対して通知する手段を有し、かつ当該通
知手段によりＩ／Ｏエージェントが自らＤＭＡリクエス
トを抑止する手段を有することにより、Ｉ／Ｏバスをよ
り効率的に使用できる効果がある。
を受け付けられないことをＩ／Ｏエージェントが検知
し、ＤＭＡリクエストを抑止することにより、Ｉ／Ｏバ
ス上のリトライサイクルの発生を最小限に抑え、従来リ
トライサイクルの頻発によりＩ／Ｏバスの使用が困難で
あったＤＭＡリクエストサイクルの隙間に、Ｉ／Ｏエー
ジェント間の転送サイクルやＣＰＵからＩ／Ｏエージェ
ントヘの転送サイクルが入り込むことが容易になるた
め、Ｉ／ＯエージェントからのＤＭＡ要求を受け付け、
Ｉ／Ｏエージェントとメモリとの間のインタフェース制
御を行うＩ／Ｏ制御部のＤＭＡバッファがｆｕｌｌ状態
の場合、Ｉ／Ｏ制御部がＩ／ＯエージェントからのＤＭ
Ａリクエストを受け付けることが出来ないことをＩ／Ｏ
エージェントに対して通知する手段を有し、かつ当該通
知手段によりＩ／Ｏエージェントが自らＤＭＡリクエス
トを抑止する手段を有することにより、Ｉ／Ｏバスをよ
り効率的に使用できる効果がある。
【００３４】また、本発明によれば、Ｉ／Ｏ制御部がＤ
ＭＡを受け付けられないことを外部回路のＤＭＡリクエ
スト抑止回路が検知し、Ｉ／Ｏエージェントの外部でＤ
ＭＡリクエストを抑止することにより、ＤＭＡリクエス
ト抑止回路を持たないＩ／ＯエージェントがＩ／Ｏバス
に接続される場合でも、Ｉ／Ｏバス上のリトライサイク
ルの発生を最小限に抑え、従来リトライサイクルの頻発
によりＩ／Ｏバスの使用が困難であったＤＭＡリクエス
トサイクルの隙間に、Ｉ／Ｏエージェント間の転送サイ
クルやＣＰＵからＩ／Ｏエージェントヘの転送サイクル
が入り込むことが容易になるため、Ｉ／Ｏエージェント
からのＤＭＡ要求を受け付け、Ｉ／Ｏエージェントとメ
モリ間のインタフェース制御を行うＩ／Ｏ制御部のＤＭ
Ａバッファがｆｕｌｌ状態にあり、Ｉ／Ｏ制御部がＩ／
ＯエージェントからのＤＭＡリクエストを受け付けるこ
とが出来ないことをＩ／Ｏエージェントに対して通知す
る手段を有し、同時に当該通知手段により自らＤＭＡリ
クエストを抑止する手段を持たないＩ／Ｏエージェント
が、外部回路としてＤＭＡリクエスト抑止回路を用意す
ることにより、バスをより効率的に使用できるという効
果がある。
ＭＡを受け付けられないことを外部回路のＤＭＡリクエ
スト抑止回路が検知し、Ｉ／Ｏエージェントの外部でＤ
ＭＡリクエストを抑止することにより、ＤＭＡリクエス
ト抑止回路を持たないＩ／ＯエージェントがＩ／Ｏバス
に接続される場合でも、Ｉ／Ｏバス上のリトライサイク
ルの発生を最小限に抑え、従来リトライサイクルの頻発
によりＩ／Ｏバスの使用が困難であったＤＭＡリクエス
トサイクルの隙間に、Ｉ／Ｏエージェント間の転送サイ
クルやＣＰＵからＩ／Ｏエージェントヘの転送サイクル
が入り込むことが容易になるため、Ｉ／Ｏエージェント
からのＤＭＡ要求を受け付け、Ｉ／Ｏエージェントとメ
モリ間のインタフェース制御を行うＩ／Ｏ制御部のＤＭ
Ａバッファがｆｕｌｌ状態にあり、Ｉ／Ｏ制御部がＩ／
ＯエージェントからのＤＭＡリクエストを受け付けるこ
とが出来ないことをＩ／Ｏエージェントに対して通知す
る手段を有し、同時に当該通知手段により自らＤＭＡリ
クエストを抑止する手段を持たないＩ／Ｏエージェント
が、外部回路としてＤＭＡリクエスト抑止回路を用意す
ることにより、バスをより効率的に使用できるという効
果がある。
【図１】 本発明の一実施形態による無線電話機の構成
を示すブロック図である。
を示すブロック図である。
【図２】 本発明の一実施形態による無線電話機の動作
を示すフローチャートである。
を示すフローチャートである。
【図３】 本発明の一実施形態による無線電話機の外観
の正面図である。
の正面図である。
１０１ システムバス １０２ ＣＰＵ（中央演算処理装置） １０３ ＭＥＭ（主記憶部） １０４ Ｉ／Ｏ制御部 １０５ Ｉ／Ｏバス １０６、１０７、１０８ Ｉ／Ｏエージェント １０９ ＤＭＡバッファ １１０、１１１ リクエスト抑止回路 １１２ リクエスト抑止回路
Claims (3)
- 【請求項１】 コンピュータおよび記憶装置の接続され
たシステムバスと、 複数のＩ／Ｏエージェントが接続されたＩ／Ｏバスと、 前記システムバスと前記Ｉ／Ｏバスとの間に介挿され、
Ｉ／Ｏエージェントからコンピュータおよび記憶装置に
対するダイレクトメモリアクセスリクエストとコンピュ
ータからＩ／Ｏエージェントに対するアクセスとを制御
するＩ／Ｏ制御部と、 このＩ／Ｏ制御部内に設けられ、複数の前記ダイレクト
メモリアクセスリクエストのエントリが可能なダイレク
トメモリアクセスバッファと、 を具備し、 前記ダイレクトメモリアクセスバッファの有するエント
リ数がＩ／Ｏエージェントからのダイレクトメモリアク
セスリクエストにより満たされた場合、前記Ｉ／Ｏ制御
部は、ダイレクトメモリアクセスバッファに空きが無い
ことを示すステータス信号を出力することを特徴とする
ダイレクトメモリアクセスリクエスト制御装置。 - 【請求項２】 前記Ｉ／Ｏエージェントが自身の出力す
るダイレクトメモリアクセスリクエストを制御するリク
エスト抑止回路を具備し、このリクエスト抑止回路は、
前記Ｉ／Ｏ制御部から出力される前記ステータス信号を
監視し、前記ダイレクトメモリアクセスバッファのエン
トリ数に空きがあることを検知した場合、前記Ｉ／Ｏエ
ージェントから前記コンピュータおよび前記記憶装置に
対するダイレクトメモリアクセスリクエストを許可する
ことを特徴とする請求項１記載のダイレクトメモリアク
セスリクエスト制御装置。 - 【請求項３】 前記Ｉ／ＯバスとＩ／Ｏエージェントと
の介挿され、Ｉ／Ｏエージェントが行うダイレクトメモ
リアクセスリクエストの出力処理を制御するリクエスト
抑止回路を具備し、このリクエスト抑止回路は、前記Ｉ
／Ｏ制御部から出力される前記ステータス信号を監視
し、前記ダイレクトメモリアクセスバッファのエントリ
数に空きがあることを検知した場合、前記Ｉ／Ｏエージ
ェントから前記コンピュータおよび前記記憶装置に対す
るダイレクトメモリアクセスリクエストを許可すること
を特徴とする請求項１記載のダイレクトメモリアクセス
リクエスト制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15556597A JPH113310A (ja) | 1997-06-12 | 1997-06-12 | ダイレクトメモリアクセスリクエスト制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15556597A JPH113310A (ja) | 1997-06-12 | 1997-06-12 | ダイレクトメモリアクセスリクエスト制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH113310A true JPH113310A (ja) | 1999-01-06 |
Family
ID=15608836
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15556597A Pending JPH113310A (ja) | 1997-06-12 | 1997-06-12 | ダイレクトメモリアクセスリクエスト制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH113310A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1059589A1 (en) * | 1999-06-09 | 2000-12-13 | Texas Instruments Incorporated | Multi-channel DMA with scheduled ports |
-
1997
- 1997-06-12 JP JP15556597A patent/JPH113310A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1059589A1 (en) * | 1999-06-09 | 2000-12-13 | Texas Instruments Incorporated | Multi-channel DMA with scheduled ports |
| US6738881B1 (en) | 1999-06-09 | 2004-05-18 | Texas Instruments Incorporated | Multi-channel DMA with scheduled ports |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20000411 |