JPS60183657A - 共通バス障害検知方式 - Google Patents
共通バス障害検知方式Info
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- JPS60183657A JPS60183657A JP59039798A JP3979884A JPS60183657A JP S60183657 A JPS60183657 A JP S60183657A JP 59039798 A JP59039798 A JP 59039798A JP 3979884 A JP3979884 A JP 3979884A JP S60183657 A JPS60183657 A JP S60183657A
- Authority
- JP
- Japan
- Prior art keywords
- bus
- signal
- microcomputer
- common bus
- time
- Prior art date
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- Pending
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0706—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment
- G06F11/0745—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment in an input/output transactions management context
-
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- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
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- G06F11/0751—Error or fault detection not based on redundancy
- G06F11/0754—Error or fault detection not based on redundancy by exceeding limits
- G06F11/0757—Error or fault detection not based on redundancy by exceeding limits by exceeding a time limit, i.e. time-out, e.g. watchdogs
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- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技やｆｉｒ分野
本発明は、共通バス方式を採用したマイクロ・コンピュ
ータ応用システムに関し、特に共通ハスに起因する故障
内容を判断する方式に関するものである。
ータ応用システムに関し、特に共通ハスに起因する故障
内容を判断する方式に関するものである。
従来技術
従来の高機能化されたマイクロ・コンピュータ応用シス
テムには、共通バス方式（４ｉ’Ｊえば、マルチパス：
ｒＥＥＥ−７９６バス等）が多く用いられている。第
１図は、上記共通バス方式を用いたシステムの措成例で
ある。ｌはシステムＣＩ） Ｕ、２はメモリ５３はディ
スク・コン１〜ローラ、１１はスキャナ・インタフェー
ス、５は通信制御インクフェース４６はバス使用ａ優先
順位決定回路、７はディスク、８は画像読取装置（スキ
ャナ）、９は他システ１１．３１はアドレス・バス、３
２はデータバス、３３はコン１〜ロール・バスである。
テムには、共通バス方式（４ｉ’Ｊえば、マルチパス：
ｒＥＥＥ−７９６バス等）が多く用いられている。第
１図は、上記共通バス方式を用いたシステムの措成例で
ある。ｌはシステムＣＩ） Ｕ、２はメモリ５３はディ
スク・コン１〜ローラ、１１はスキャナ・インタフェー
ス、５は通信制御インクフェース４６はバス使用ａ優先
順位決定回路、７はディスク、８は画像読取装置（スキ
ャナ）、９は他システ１１．３１はアドレス・バス、３
２はデータバス、３３はコン１〜ロール・バスである。
第１図において、共通バスは、アドレス・バス３１、デ
ータバス３２およびコン１−ロール・バス３３からなる
。上記Ｊ４、通バスに接続さＡ１ているシステムＣＰ
Ｕ ｌ 、ディスク・コンｌ−１：Ｉ−ラ３、スキャナ
・インタフェース４および通信制御インタフェース５は
バスマスタ、つまりバスを４５ 先約に使用できる機器
であり、メモリ２はバス・スレーブ、つまりバス使用順
位の低い機器であり、バス使用権優先順位決定回路６は
、各バスマスタが共通バスを要求したとき、前もって定
めた優先順位に従って、１つのバスマスタに″使用許可
″を与える機能を有するものである。
ータバス３２およびコン１−ロール・バス３３からなる
。上記Ｊ４、通バスに接続さＡ１ているシステムＣＰ
Ｕ ｌ 、ディスク・コンｌ−１：Ｉ−ラ３、スキャナ
・インタフェース４および通信制御インタフェース５は
バスマスタ、つまりバスを４５ 先約に使用できる機器
であり、メモリ２はバス・スレーブ、つまりバス使用順
位の低い機器であり、バス使用権優先順位決定回路６は
、各バスマスタが共通バスを要求したとき、前もって定
めた優先順位に従って、１つのバスマスタに″使用許可
″を与える機能を有するものである。
コントロール・バス３３にババス要求′°を送出した任
意のバスマスタは、バス使用権優先順位決定回路６から
の″バス使用許可″を受信した後、アドレス・バス３１
、データバス３２およびコントロール・バス３３上に″
データ転送信号″を送出し、バス・スレーブ（他のバス
マスタかメモリ２のいずれか１つ）からの゛′デデー転
送確認信号″を受信して、データ転送処理を終了する。
意のバスマスタは、バス使用権優先順位決定回路６から
の″バス使用許可″を受信した後、アドレス・バス３１
、データバス３２およびコントロール・バス３３上に″
データ転送信号″を送出し、バス・スレーブ（他のバス
マスタかメモリ２のいずれか１つ）からの゛′デデー転
送確認信号″を受信して、データ転送処理を終了する。
上記のような、データ転送処理の動作中において、共通
バスに関係する部品の故障や断線などの障害が発生した
場合、゛′デデー転送信号″または″データ転送確認信
号′″の交換が止絶えてしまうために、バス使用権を保
有した状態のままで動作が停止する。また。
バスに関係する部品の故障や断線などの障害が発生した
場合、゛′デデー転送信号″または″データ転送確認信
号′″の交換が止絶えてしまうために、バス使用権を保
有した状態のままで動作が停止する。また。
その故障箇所の発見にも、多くの時間が必要となる欠点
がある。
がある。
目 的
本発明の目的は、このような従来の問題を解決し、共通
バス方式を採用したマイクロ・コンピュータ応用システ
ムにおいて、簡単かつ安価な方法により、共通バスに起
因する障害内容を判断することのできる共通バス障害検
知方式を提供することにある。
バス方式を採用したマイクロ・コンピュータ応用システ
ムにおいて、簡単かつ安価な方法により、共通バスに起
因する障害内容を判断することのできる共通バス障害検
知方式を提供することにある。
構 成
以下１本発明の構成を実施例により説明する。
第２図は１本発明の一実施例を示す機能ブロック図で、
第１図の１部を詳細にしたものであり、第３図は第２図
における動作タイム・チャートである。
第１図の１部を詳細にしたものであり、第３図は第２図
における動作タイム・チャートである。
第２図のシステムＣＰＵ１には、マイクロ・コンピュー
タ１０を有し、内部アドレス・バス３１−１゜内部デー
タバス３２−１．内部コントロール・バス３３−１の制
御から、データバス・バッファ１１、アドレスバス・バ
ッファ１２．バス・コントローラ１３を通して、共通バ
スをアクセスすることができ、各種プログラムを格納す
る内部プログラム・メモリ】５とバスロック検知回路１
４が付加されている。
タ１０を有し、内部アドレス・バス３１−１゜内部デー
タバス３２−１．内部コントロール・バス３３−１の制
御から、データバス・バッファ１１、アドレスバス・バ
ッファ１２．バス・コントローラ１３を通して、共通バ
スをアクセスすることができ、各種プログラムを格納す
る内部プログラム・メモリ】５とバスロック検知回路１
４が付加されている。
一方、上記システムＣＰＵ１以外のバスマスタ（ここで
は、スキャナ・インターフェイス４を記す）には、ＤＭ
Ａコントローラ１６を有し、前記同様、内部アドレス・
バス３１−２．内部データバス３２−２゜内部コントロ
ール・バス３３−２の制御から、データバス・バッファ
１７．アドレスバス・バッファ１８、バス・コントロー
ラ１９を通して、共通バスをアクセスすることができ、
バスロック検知回路２０が付加されている。
は、スキャナ・インターフェイス４を記す）には、ＤＭ
Ａコントローラ１６を有し、前記同様、内部アドレス・
バス３１−２．内部データバス３２−２゜内部コントロ
ール・バス３３−２の制御から、データバス・バッファ
１７．アドレスバス・バッファ１８、バス・コントロー
ラ１９を通して、共通バスをアクセスすることができ、
バスロック検知回路２０が付加されている。
ＤＭＡコン１〜〇−ラ１６がデータ転送処理を実行する
場合は、内部コントロール・バス３３−２．バス・コン
トローラ１９．コントロール・バス３３を通して、バス
使用権優先順位決定回路６にババス要求”（ｆｆτ可）
信号を送出する（第３図参照）６その応答である″バス
使用許可”（Ｂｌ）πＸ）信号を受けてＤＭＡコントロ
ーラ１６は、アドレス・バス３１にバス・スレーブを指
定するアドレス信号を送出し、コントロール・バス３３
に転送制御信号（ＭＷＴＣ，ＭＲＤＣ，Ｕσ］Ｔで２口
■でのいずれか１つ）を送出する。上記２つの信号に対
する応答である″転送応答”（ＸＡＣＫ）信号をバス・
スレーブから受信することによって、ＤＭＡコントロー
ラ１６は、アドレス信号、転送制御信号、それに″′バ
ス要要求倍信号送出を停止し、データ転送処理を終了す
ると同時に共通バスを解放する（第３図参照）。
場合は、内部コントロール・バス３３−２．バス・コン
トローラ１９．コントロール・バス３３を通して、バス
使用権優先順位決定回路６にババス要求”（ｆｆτ可）
信号を送出する（第３図参照）６その応答である″バス
使用許可”（Ｂｌ）πＸ）信号を受けてＤＭＡコントロ
ーラ１６は、アドレス・バス３１にバス・スレーブを指
定するアドレス信号を送出し、コントロール・バス３３
に転送制御信号（ＭＷＴＣ，ＭＲＤＣ，Ｕσ］Ｔで２口
■でのいずれか１つ）を送出する。上記２つの信号に対
する応答である″転送応答”（ＸＡＣＫ）信号をバス・
スレーブから受信することによって、ＤＭＡコントロー
ラ１６は、アドレス信号、転送制御信号、それに″′バ
ス要要求倍信号送出を停止し、データ転送処理を終了す
ると同時に共通バスを解放する（第３図参照）。
上記の動作中に、共通バスに関係する障害が発生し、゛
′転送応答″（ＸＡＣＫ）信号を受信することができな
い場合には、ババス要求”（ＢＲＥＱ）信号の送出から
″転送応答”（ＸＡＣＫ）信号の受信までの時間、監視
を行うバスロック検知回路２０が監視時間（Ｔ）オーバ
ー？ＩＮＴ２’信号をコントロール・バス３３を通して
、マイクロ・コンピュータ１０に送出する。
′転送応答″（ＸＡＣＫ）信号を受信することができな
い場合には、ババス要求”（ＢＲＥＱ）信号の送出から
″転送応答”（ＸＡＣＫ）信号の受信までの時間、監視
を行うバスロック検知回路２０が監視時間（Ｔ）オーバ
ー？ＩＮＴ２’信号をコントロール・バス３３を通して
、マイクロ・コンピュータ１０に送出する。
システムＣＰＵＩのマイクロ・コンピュータ１０は、上
記送出のＩＮＴ２信号を受信することによって割込み動
作を開始し、内部プログラム・メモリ１５内シこ格納さ
れている゛′故障診断プログラム″の処理を実行する。
記送出のＩＮＴ２信号を受信することによって割込み動
作を開始し、内部プログラム・メモリ１５内シこ格納さ
れている゛′故障診断プログラム″の処理を実行する。
その処理内容については、従来から多く行われている故
障診断の内容である。
障診断の内容である。
なお、上記ＩＮＴ２信号は、システムＣＰＵＩ以外のバ
スマスタからのＩＮＴ２’信号がワイヤードＯＲされた
（８号である。
スマスタからのＩＮＴ２’信号がワイヤードＯＲされた
（８号である。
また、システムＣＰＵＩがバスマスタとなってデータ転
送処理を実行している場合は、バスロック検知回路１４
が動作時間の監視を行い、その結果はｌＮＴｌ信号でマ
イクロ・コンピュータ１゜に通知さ九る。
送処理を実行している場合は、バスロック検知回路１４
が動作時間の監視を行い、その結果はｌＮＴｌ信号でマ
イクロ・コンピュータ１゜に通知さ九る。
こ九により、どのバスマスタが共通バスを占有したまま
でシステムの動作停止を起しても、故障診断プログラム
を実行することができる。
でシステムの動作停止を起しても、故障診断プログラム
を実行することができる。
本発明では、上記で説明のバスロック検知回路１４．２
０および故障診断プログラムをバスマスタに備えること
により、バス・スレーブが転送制御信号を受信できない
、あるいはバス・スレーブからの転送応答信号が到着し
ないなどの、いわゆる共通バスに起因する障害で、シス
テム動作が停止されても、故障箇所およびその内容など
を容易に判断することができる。また、故障診断プログ
ラムの作成内容によっては、障害発生時であっても、内
部のバスを使用する処理動作の実行などが可能である。
０および故障診断プログラムをバスマスタに備えること
により、バス・スレーブが転送制御信号を受信できない
、あるいはバス・スレーブからの転送応答信号が到着し
ないなどの、いわゆる共通バスに起因する障害で、シス
テム動作が停止されても、故障箇所およびその内容など
を容易に判断することができる。また、故障診断プログ
ラムの作成内容によっては、障害発生時であっても、内
部のバスを使用する処理動作の実行などが可能である。
効 果
以上説明したように１本発明によれば、ｍｉ単かつ安価
な方法によって、共通バスに起因する障害内容を安易に
判断することができる。
な方法によって、共通バスに起因する障害内容を安易に
判断することができる。
第１図は共通バス方式を用いたシステムの構成図、第２
図は本発明の一実施例を示す機能ブロック図、第３図は
第２図における動作タイム・チャートである。 １ニジステムＣＰＵ、２：メモリ、３：ディスク・コン
トローラ、４：スキャナ・インタフェース、５：通信制
御インタフェース、６：バス使用権優先順位決定回路、
ＩＯ二マイクロ・コンピュータ、１１．１７：データバ
ス・バッファ、１２゜１８ニアドレス・バッファ、１３
，１９：バス・コン１−ローラ、１４．２０＝バスロッ
ク検知回路、１５：内部プログラム・メモリ、１６：Ｄ
ＭＡコン１−ローラ。 特許出願人 株式会社リ コ − 第 ２ 図 第 バス安水 バス使用許可−ｍ− ′１゛ （正常時） ′［゛ （１１に１ｆ発生時）
図は本発明の一実施例を示す機能ブロック図、第３図は
第２図における動作タイム・チャートである。 １ニジステムＣＰＵ、２：メモリ、３：ディスク・コン
トローラ、４：スキャナ・インタフェース、５：通信制
御インタフェース、６：バス使用権優先順位決定回路、
ＩＯ二マイクロ・コンピュータ、１１．１７：データバ
ス・バッファ、１２゜１８ニアドレス・バッファ、１３
，１９：バス・コン１−ローラ、１４．２０＝バスロッ
ク検知回路、１５：内部プログラム・メモリ、１６：Ｄ
ＭＡコン１−ローラ。 特許出願人 株式会社リ コ − 第 ２ 図 第 バス安水 バス使用許可−ｍ− ′１゛ （正常時） ′［゛ （１１に１ｆ発生時）
Claims (1)
- 共通バスにバスマスターどバス・スレーブを接続したマ
・ｒクロ・コンピュータ応用システムにおいて、上記バ
スマスター毎に共通バス？Ｉ；’Ｉ ｆ５１’位の要求
から転送路￥３．信号を受信するまでの時間を益？Ｊと
するタイマー回路を備えるとともに、」−記バスマスタ
ーの少なくとも１つに、故障診断プログラムを格納する
メモリと、該メモリを７ａＩ辻み処理動作で１史用する
マイクロ・コンピュータとをｎ：Ｊえ、に記タイマー回
路が監視時間をオーバーすることにより、上記マイクロ
・コンピュータに割込み処理動作を実行させることを特
徴とする共通バス１（、−’７害検知方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59039798A JPS60183657A (ja) | 1984-03-02 | 1984-03-02 | 共通バス障害検知方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59039798A JPS60183657A (ja) | 1984-03-02 | 1984-03-02 | 共通バス障害検知方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60183657A true JPS60183657A (ja) | 1985-09-19 |
Family
ID=12562972
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59039798A Pending JPS60183657A (ja) | 1984-03-02 | 1984-03-02 | 共通バス障害検知方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60183657A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0287186A (ja) * | 1988-09-22 | 1990-03-28 | Yoshikazu Kimura | 情報積層体及びその製造方法 |
| JPH04280339A (ja) * | 1991-03-08 | 1992-10-06 | Nec Commun Syst Ltd | Ｓｃｓｉバスのロック検出回路 |
| US5375211A (en) * | 1987-08-25 | 1994-12-20 | Hitachi, Ltd. | Bus error processing system having direct bus master/CPU communication |
| DE4028317B4 (de) * | 1990-09-06 | 2004-12-02 | Siemens Ag | Einem Busarbitrationsverfahren nachgeschaltetes Verfahren zur dezentralen Überwachung des Zugriffs auf gemeinsam nutzbare Komponenten eines Multimikrocomputersystems |
-
1984
- 1984-03-02 JP JP59039798A patent/JPS60183657A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5375211A (en) * | 1987-08-25 | 1994-12-20 | Hitachi, Ltd. | Bus error processing system having direct bus master/CPU communication |
| JPH0287186A (ja) * | 1988-09-22 | 1990-03-28 | Yoshikazu Kimura | 情報積層体及びその製造方法 |
| DE4028317B4 (de) * | 1990-09-06 | 2004-12-02 | Siemens Ag | Einem Busarbitrationsverfahren nachgeschaltetes Verfahren zur dezentralen Überwachung des Zugriffs auf gemeinsam nutzbare Komponenten eines Multimikrocomputersystems |
| JPH04280339A (ja) * | 1991-03-08 | 1992-10-06 | Nec Commun Syst Ltd | Ｓｃｓｉバスのロック検出回路 |
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