TWI494945B - Single-ended read random access memory device - Google Patents

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TWI494945B
TWI494945B TW101110981A TW101110981A TWI494945B TW I494945 B TWI494945 B TW I494945B TW 101110981 A TW101110981 A TW 101110981A TW 101110981 A TW101110981 A TW 101110981A TW I494945 B TWI494945 B TW I494945B
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Description

單端讀取之隨機存取記憶體裝置
本發明係有關一種隨機存取記憶體，特別是有關一種單端讀取之隨機存取記憶體裝置，其用於預測位元線之電位變動與放大每一記憶單元之變異，以輸出正確的資料訊號。
半導體技術的演進，奈米製程電晶體的寬(width)或長(Length)隨著製程進步而縮小，但，電晶體的臨界電壓卻不隨製程演進有顯著變化，且，電晶體的製程變異也未減少，進而造成在低電壓工作環境時，任何電路都須面對更嚴峻的挑戰。低電壓記憶體電路設計更必須考量全域變異以及區域變異，以使記憶體細胞元可以擁有更高的讀取雜訊免疫力(static noise margin，SNM)，更高的寫入能力(write mrargin，WM)，以及更高的維持資料時雜訊免疫力(harmonic noise margin，HNM)。另一方面，除了電路設計須考量如何容忍製程變異，還必須面對製程演進所帶來更多漏電流的路徑，因此，如何預防或抵抗漏電流已成為許多研究的重點。
再者，細胞元陣列內之資料位元線因掛載眾多記憶體細胞元，所以，細胞元內儲存資料對資料位元線之整體漏電流有相當影響程度，如此，設計上常需要限制資料位元線的最大掛載細胞元個數，以控制記憶體細胞陣列面積之成本需求。除此之外，製程演進帶給電路集積程度的上升，但，積體電路的散熱技術仍未隨 製程技術的提升而等比進步，而造成積體電路於運作時所產生的熱能更容易累積在晶片之中，然而，電路操作溫度的上升將導致一連串半導體物理現象出現。舉例來說：電路操作溫度的上升將導致漏電流上升或電晶體電性的飄移，最嚴重甚至有燒毀的可能性。
近來許多新型之設計方法陸續被提出，以提升靜態隨機存取記憶體電路在低電壓及先進奈米製程之環境變異抵抗力。第一種方法為利用虛擬細胞元列調整延遲時間，控制時序電路調適變異之設計方法，但缺點是以虛擬細胞元列作為偵測環境變異，所調整的延遲時間，僅能代表虛擬細胞元列所受之環境變異，並非是所有細胞元陣列所受之全域變異及區域變異；第二種方法為利用第一種方法再增加補償電路配合虛擬細胞元列抵抗環境變異所造成的影響，但，此方法同樣的無法代表所有細胞元陣列所受之全域變異及區域變會且額外增加補償電路的功耗。此外，本方法之電路架構須隨著電壓與頻率的不同而每次針對電路進行校正，如此，才可以補償電路之變異；第三種方法為在雙端讀取記憶體細胞元利用串音電路與時序控制的搭配而抵銷漏電流之電位飄移，但，串音電路需複雜的控制電路且無法工作於次臨界電，此外，雙端讀取之記憶體常需要補償電路的配合才有辦法正確的讀取記憶單元之資料。
綜合如上所述，面對製程演進帶來的製程變異、漏電流、或溫度造成的影響，本發明提出單端讀取之隨機存取記憶體裝置，以提高讀取記憶體細胞元內資料之能力。
本發明之目的之一，在於提供一種單端讀取之隨機存取記憶體裝置，其用於預測位元線之電位變動與放大每一記憶單元之變異，以輸出正確的資料訊號。
本發明之目的之一，在於提供一種單端讀取之隨機存取記憶體裝置，其用於及時及地對抗每一個記憶單元的變異，以正確的讀取記憶單元之儲存電位。
本發明之單端讀取之隨機存取記憶體裝置利用一時脈產生器產生一時脈訊號，一位元線負載電路依據該時脈訊號且透過一位元線對複數記憶單元充電至一工作電位，一控制處理單元依據該時脈訊號控制該些記憶單元之至少一記憶單元依據該工作電位儲存一儲存電位，一感測單元依據該時脈訊號及一資料相依性產生一感測門檻值，並依據該感測門檻值與該儲存電位而輸出一資料訊號，其中，該工作電位包含一雜訊，且該雜訊於該工作電位之比例係反比於該工作電位。如此，本發明即可以預測位元線之電位變動與放大每一記憶單元之變異，以輸出正確的資料訊號。
此外，該控制處理單元控制該感測單元依序讀取及判斷該些記憶單元之該儲存電位。如此，本發明即可以及時及地對抗每一個記憶單元的變異，以正確的讀取記憶單元之儲存電位。
10‧‧‧時脈產生器
20‧‧‧位元線負載電路
21‧‧‧位元線負載電路
22‧‧‧位元線負載電路
23‧‧‧位元線負載電路
30‧‧‧記憶單元列
300‧‧‧記憶單元
301‧‧‧記憶單元
302‧‧‧記憶單元
303‧‧‧記憶單元
31‧‧‧記憶單元列
310‧‧‧記憶單元
311‧‧‧記憶單元
312‧‧‧記憶單元
313‧‧‧記憶單元
320‧‧‧記憶單元
330‧‧‧記憶單元
41‧‧‧感測單元
42‧‧‧感測單元
43‧‧‧感測單元
50‧‧‧控制處理單元
60‧‧‧位元線
61‧‧‧位元線
62‧‧‧位元線
63‧‧‧位元線
70‧‧‧充電區段
71‧‧‧預測區段
72‧‧‧感測放大區段
73‧‧‧儲存電位
74‧‧‧放大電位
75‧‧‧儲存電位
76‧‧‧儲存電位
77‧‧‧放大電位
78‧‧‧放大雜訊
79‧‧‧放大雜訊
80‧‧‧儲存電位
81‧‧‧儲存電位
SDATA‧‧‧資料訊號
SPG‧‧‧時脈訊號
SSA‧‧‧感測放大訊號
VBL‧‧‧工作電位
VST‧‧‧儲存電位
第一圖為本發明之單端讀取之隨機存取記憶體裝置的示意圖；及第二圖為本發明之單端讀取之隨機存取記憶體裝置的時序圖。
茲為使貴審查委員對本發明之技術特徵及所達成之功效更有進一步之瞭解與認識，謹佐以較佳之實施例圖及配合詳細之說明 ，說明如後：本發明之單端讀取之隨機存取記憶體裝置為提供記憶體電路開發者、系統晶片開發者或其他需要使用到記憶體之開發者作為具有高穩定度與低功率需求之資料存取的產品開發。
請參閱第一圖，其為本發明之單端讀取之隨機存取記憶體裝置的示意圖。如圖所示，本發明為一種單端讀取之隨機存取記憶體裝置，其包含一時脈產生器10、一位元線負載電路20、複數記憶單元300、310、320、330、一感測單元40及一控制處理單元50。
複數記憶單元300、310、320、330用於耦接位元線60；時脈產生器10用於產生一時脈訊號SPG；位元線負載電路20依據時脈訊號SPG對複數記憶單元300、310、320、330充電至一工作電位VBL；控制處理單元50依據時脈訊號SPG控制複數記憶單元300、310、320、330之至少一記憶單元310依據工作電位VBL儲存一儲存電位VST；及感測單元40依據時脈訊號SPG及一資料相依性產生一感測門檻值，並依據感測門檻值與儲存電位VST而輸出一資料訊號SDATA。其中，工作電位VBL包含一雜訊，且雜訊於工作電位VBL之比例反比於工作電位VBL。故，本發明之單端讀取的隨機存取記憶體藉由時脈訊號SPG而在電路運作中及時及地對抗每一個記憶單元的變異，以正確的讀取記憶單元之儲存電位VST，且，依據時脈訊號SPG預測位元線60之電位變動與放大每一記憶單元300、310、320、330之變異，以輸出正確的資料訊號SDATA。
複數記憶單元300、310、320、330耦接一位元線60用於提供一儲存電位VST，而本發明所述之儲存電位VST為使用者欲儲存之資料。例如：當使用者欲儲存之資料為一高準位，此處所指之高 準位為二進位之1，則複數記憶單元300、310、320、330將透過位元線60接收一資料為高準位之儲存電位VST，反之亦然，當使用者欲儲存之資料為一低準位，此處所指之低準位為二進位之0，則複數記憶單元300、310、320、330將透過位元線60接收資料為低準位之儲存電位VST，如此，使用者即可以在欲處理資料時，將先前儲存於複數記憶單元300、310、320、330之資料(即本發明所述之儲存電位VST)取出，以做後續之應用。
承接上述，本發明第一圖之實施例所舉的複數記憶單元300、310、320、330可以為N位元之記憶單元，例如：4位元之記憶單元、8位元之記憶單元或16位元記憶單元，如此，記憶單元可以一次儲存一筆4位元、8位元或16位元之資料。此外，本發明之記憶單元可以為4T之電路架構、5T之電路架構或6T之電路架構，所以，本發明可以用應於N位元及NT電路架構之記憶單元，但，N位元及NT電路架構之記憶單元的實施方式與第一圖之實施例差異不大，所以，於此不再重複贅述或列舉其他實施例。故，本發明之記憶單元僅是以2位元及8T電路架構之記憶單元做實施例的說明，而未限定本發明之技術僅能應用於2位元之記憶單元或8T電路架構之記憶單元。
請一併參閱第一圖及第二圖，第二圖為本發明之單端讀取之隨機存取記憶體裝置的時序圖。如第一圖及第二圖所示，時脈產生器10耦接位元線負載電路20、感測單元40及控制處理單元50並產生一時脈訊號SPG，以控制位元線負載電路20、感測單元40及控制處理單元50之運作。時脈產生器10更藉由調整時脈訊號SPG而調整位元線負載電路20、感測單元40及控制處理單元50之運作週期，時脈產生器10將時脈訊號SPG分為三個區段，而此三個區段分別 為充電區段70、預測區段71及感測放大區段72。位元線負載電路20運作於充電區段70、感測單元40運作於預測區段71及控制處理單元50僅運作於感測放大區段72，所以，時脈產生器10調整充電區段70、預測區段71及感測放大區段72之週期，等同於調整位元線負載電路20、感測單元40及控制處理單元50之運作週期。此外，充電區段70之週期與預測區段71之週期兩者之和等於感測放大區段72之週期，然而，充電區段70之週期與預測區段71之週期兩者之和等於感測放大區段72之週期僅為本發明之一實施例，而本發明並未對充電區段70、預測區段71及感測放大區段72之週期加以限制。換言之，開發者可以自行按照需求而設計這三個區段的週期。
舉例來說，時脈訊號SPG之週期為1/N SEC，即充電區段70之週期、預測區段71之週期及感測放大區段72之週期三者之和為1/N SEC，換言之，充電區段70之週期與預測區段71之週期兩者之和等於1/(N/2)SEC，而時脈訊號SPG之另一半週期則為1/(N/2)SEC之感測放大區段72，且，當時脈產生器10將充電區段70之週期調整為1/(N/4)SEC時，則預測區段71之週期為1/(N/4)0 SEC，但，當時脈產生器10將充電區段70之週期調整為1/(N/8)SEC時，則預測區段71之週期為1/(3N/8)SEC。故，時脈產生器10產生時脈訊號SPG以控制位元線負載電路20、感測單元40及控制處理單元50之運作，即時脈產生器10調整時脈訊號SPG所包含之充電區段70、預測區段71或感測放大區段72就可以調整位元線負載電路20、感測單元40或控制處理單元50之工作週期。
復參閱第一圖及第二圖，位元線負載電路20耦接位元線60並依據時脈訊號SPG對複數記憶單元300、310、320、330充電至一工 作電位VBL，即位元線負載電路20按照時脈訊號SPG所包含之充電區段70的週期將複數記憶單元300、310、320、330充電至工作電位VBL，換言之，當時脈訊號SPG為處於充電區段70時，則位元線負載電路20將複數記憶單元300、310、320、330充電至工作電位VBL。此外，位元線負載電路20更可藉由彈性調整時脈訊號SPG所包含之充電區段70的週期，則可以達成符合大部分之記憶體電路的工作電位，而且，本發明可以藉由調整時脈訊號SPG之週期，而控制工作電位VBL之電位，因此，符合大部分之記憶體電路的工作電位之優點，對開發者而言，也是降低不同記憶體產品之開發週期，進而降低記憶體產品之成本消耗，所以，本發明之記憶體電路的架構相較於習知記憶體電路的架構係較低成本。此外，在現今節能的時代，本發明之單端讀取之隨機存取記憶體裝置提供開發者將記憶體設計於低電壓之操作環境，以降低記憶體電路運作的功耗，換言之，本發明之單端讀取之隨機存取記憶體裝置可以應用於次臨界電壓之環境而達到低功耗之功效。
第一圖中顯示未儲存儲存電位VST之記憶單元列30及儲存儲存電位VST之記憶單元列31，且，記憶單元列30、31分別包含未儲存儲存電位VST之記憶單元300、301、302、303及儲存儲存電位VST之記憶單元310、311、312、313。然而，本發明之單端讀取之隨機存取記憶體裝置可以應用於具有一行且四列之記憶單元300、310、320、330或具有四行且四列之記憶單元的記憶體電路，且，每一行記憶單元皆搭配一個位元負載電路(20、21、22或23)、一感測單元(40、41、42或43)及分別耦接位元線(60、61、62或63)，所以，本發明之實施例的說明僅以一行且四列之記憶單元300、310、320、330作說明，但，具有四行且四列之記憶單 元或複數行且複數列之記憶單元的實施方式為一行且四列之記憶單元300、310、320、330所運用之實施方式的延伸，故，於此不再重複贅述。
復參閱第一圖及第二圖，控制處理單元50耦接複數記憶單元300、310、320、330，且控制處理單元50按照時脈訊號SPG所包含之充電區段70控制複數記憶單元300、310、320、330，而使複數記憶單元300、310、320、330之至少一記憶單元310儲存工作電位VBL，此時記憶單元310所儲存之工作電位VBL即為儲存電位VST。此外，控制處理單元50更依據使用者欲儲存之資料決定複數記憶單元300、310、320、330中每一個記憶單元應該儲存之資料(即儲存電位VST為1或0)。換言之，因複數記憶單元300、310、320、330之初使儲存電位VST已由位元負載線電路20充電至工作電位VBL(即儲存電位VST是一高準位而為二進位之1的資料)，所以，控制處理單元50僅需針對儲存二進位之0的記憶單元300、310、320或330而控制記憶單元300、310、320或330進行放電，即第一圖所示之記憶單元300、320、330已被控制處理單元50控制成為儲存低準位之儲存資料(即為二進位之0)。
復參閱第一圖及第二圖，由於自然界中存在著各種雜訊，加上電路本身於運作中亦會產生干擾源，所以，本發明於充電區段70週期結束後即設計一個預測區段71之週期，而此預測區段71係用於預測位元線60之受環境變異的影響程度，此處所指的環境變異是電路運作產生之溫度或雜訊等影響，而環境變異會使記憶體電路產生半導體特性而影響記憶單元(300、310、320或330)儲存之電位與使用者欲儲存之資料差異甚大，或造成記憶單元(300、310、320或330)之電位不易判斷，此處所指的半導體特性 是記憶單元或位元線有漏電流或浪費不必要之功耗的現象。此外，被讀取之記憶單元300、310、320或330所儲存之儲存電位VST與其他未被讀取之記憶單元300、310、320或330存在著緊密的關係，而此關係稱之為資料相依性，即資料相依性為對應於複數記憶單元300、310、320或330之一電性與其他三個記憶單元之漏電流。
在預測區段71位元負載線電路20不再對位元線60充電，而讓位元線60受環境變異的影響以產生漏電流的現象，換言之，本發明特別利用漏電流的現象以使感測單元40更易於判斷記憶單元300、310、320或330所儲存之儲存電位VST。再者，控制處理電路50控制感測單元40於預測區段71開始預測位元線60受環境變異的影響程度以產生一感測門檻值，此處所指的感測門檻值係由感測單元40本身已設定之門檻值按照位元線60受環境變異的影響程度而自動調整對應於儲存電位VST之門檻值，以作為感測門檻值。舉例來說，當位元線負載電路20依據時脈訊號SPG將位元線60充電至儲存電位VST(例如：1伏特)，而感測單元40一開始設定1伏特之儲存電位VST的門檻值為100毫伏特，但，由於儲存電位VST透過位元線60產生漏電流之現象，所以，感測單元40只預測到位元線60之儲存電位VST為0.8伏特，因此，感測單元40自動將門檻值對應於儲存電位VST而調整門檻值為80毫伏特，而作為感測門檻值。
復參閱第一圖及第二圖，在電路運作中的電壓、電流或訊號之傳遞皆受雜訊或各個電子元件之基本消耗的影響，所以，在現今訴求低電壓運作之電路架構下雜訊或漏電流等影響更為顯著，因此，本發明於預測區段71後即設計一個感測放大區段72，而感測放大區段72係用於感測並放大複數記憶單元300、310、320、 330之於預測區段71濾除雜訊後的儲存電位VST，以更易於正確判斷儲存電位VST之準位。如此，感測單元40耦接位元線60並依據時脈訊號SPG及儲存電位VST產生感測門檻值，並依據感測門檻值與儲存電位VST而輸出一資料訊號SDATA。即感測單元40耦接位元線60並依據時脈訊號SPG所包含之感測放大區段72、複數記憶單元300、310、320，330之一電性及位元線60所造成之漏電流而產生資料訊號SDATA，且，感測單元40依據感測門檻值感測該些記憶單元300、310、320，330之電性變異(例如：高準位或低準位)，此處之放大電位77相關於濾除雜訊後的儲存電位VST，即濾除雜訊後的儲存電位VST於感測放大區段72被放大比例後之電位稱為放大電位77。換言之，如第二圖所示，當濾除雜訊後的儲存電位VST大部分成為漏電流時濾除雜訊後的儲存電位75即為較低之電位，爾後，經過感測單元40之放大則會變為更低之儲存電位77，而未放大之儲存電位則為第二圖所示之儲存電位76。此外，若受讀取之記憶單元之電位為高電位，則其餘未讀取之記憶單元即會產生漏電流至位元線60，而影響受讀取之記憶單元的儲存電位VST，而導致儲存電位73為更高之電位，換言之，感測單元40所感測到的儲存電位73已經包含未讀取之記憶單元所產生的漏電流與受讀取之記憶單元內的電位。
承接上述，感測單元40更依據記憶單元之漏電流與儲存電位VST而產生相關聯於儲存電位VST之放大電位(74或77)。即放大濾除雜訊後的儲存電位VST之比例而凸顯放大電位74、77之準位的落差，換言之，若濾除雜訊後的儲存電位VST之準位越大，感測單元40會使儲存電位VST放大後之下降幅度越小，反之，若濾除雜訊後的儲存電位VST之準位越小，感測單元40會使儲存電位VST放大 後之下降幅度越大，如此，感測單元40所輸出之資料訊號SDATA為更精確之訊號。
另外，本發明之感測單元40係無致能感測放大器，且，控制處理單元50依據時脈訊號SPG控制感測單元40輸出於感測放大區段72，如此，藉由儲存電位VST之準位放大後而更易於判斷，所以，感測單元40即不會產生誤判之資料訊號SDATA。再者，控制處理單元50依據該脈訊號控制SPG感測單元40依序讀取及判斷複數記憶單元300、310、320、330之儲存電位VST。故，本發明之單端讀取的隨機存取記憶體藉由時脈訊號SPG所包含的三個區段而在電路運作中及時及地對抗每一個記憶單元的變異，以正確的讀取記憶單元300、310、320、330之儲存電位，且，透過預測位元線60之電位變動與放大每一記憶體單元300、310、320、330之變異，以輸出正確的資料訊號SDATA。
綜上所述本發明為一種單端讀取之隨機存取記憶體裝置，其包含複數記憶單元、一時脈產生器、一位元線負載電路、一控制處理單元及一感測單元。複數記憶單元用於耦接一位元線；一時脈產生器用於產生一時脈訊號；一位元線負載電路依據該時脈訊號對該些記憶單元充電至一工作電位；一控制處理單元依據該時脈訊號控制該些記憶單元之至少一記憶單元依據該工作電位儲存一儲存電位；及一感測單元依據該時脈訊號及該儲存電位產生一感測門檻值，並依據該感測門檻值與該儲存電位而輸出一資料訊號。其中，該工作電位包含一雜訊，且該雜訊於該工作電位之比例係反比於該工作電位。
故本發明實為一具有新穎性、進步性及可供產業上利用者，應符合我國專利法專利申請要件無疑，爰依法提出發明專利申請 ，祈鈞局早日賜准專利，至感為禱。
惟以上所述者，僅為本發明一較佳實施例而已，並非用來限定本發明實施之範圍，故舉凡依本發明申請專利範圍所述之形狀、構造、特徵及精神所為之均等變化與修飾，均應包括於本發明之申請專利範圍內。
10‧‧‧時脈產生器
20‧‧‧位元線負載電路
21‧‧‧位元線負載電路
22‧‧‧位元線負載電路
23‧‧‧位元線負載電路
30‧‧‧記憶單元列
300‧‧‧記憶單元
301‧‧‧記憶單元
302‧‧‧記憶單元
303‧‧‧記憶單元
31‧‧‧記憶單元列
310‧‧‧記憶單元
311‧‧‧記憶單元
312‧‧‧記憶單元
313‧‧‧記憶單元
320‧‧‧記憶單元
330‧‧‧記憶單元
40‧‧‧感測單元
41‧‧‧感測單元
42‧‧‧感測單元
43‧‧‧感測單元
50‧‧‧控制處理單元
60‧‧‧位元線
61‧‧‧位元線
62‧‧‧位元線
63‧‧‧位元線
SDATA‧‧‧資料訊號
SPG‧‧‧時脈訊號

Claims (9)

  1. 一種單端讀取之隨機存取記憶體裝置，其包含：複數記憶單元，耦接一位元線；一時脈產生器，產生一時脈訊號；一位元線負載電路，依據該時脈訊號對該些記憶單元充電至一工作電位；一控制處理單元，依據該時脈訊號控制該些記憶單元之至少一記憶單元依據該工作電位儲存一儲存電位；及一感測單元，依據該時脈訊號及該儲存電位產生一感測門檻值，並依據該感測門檻值與該儲存電位而輸出一資料訊號；其中，該工作電位包含一雜訊，且該雜訊於該工作電位之比例係反比於該工作電位。
  2. 如申請專利範圍第1項所述之單端讀取之隨機存取記憶體裝置，其中該感測單元更依據該儲存電位輸出一放大電位。
  3. 如申請專利範圍第2項所述之單端讀取之隨機存取記憶體裝置，其中該感測單元更依據該雜訊輸出該放大電位，以輸出該資料訊號。
  4. 如申請專利範圍第1項所述之單端讀取之隨機存取記憶體裝置，其中該資料訊號相依性為對應於受讀取之該記憶單元之一電位與該位元線之一漏電流。
  5. 如申請專利範圍第1項所述之單端讀取之隨機存取記憶體裝置，其中該時脈產生器係調整該時脈訊號之週期。
  6. 如申請專利範圍第1項所述之單端讀取之隨機存取記憶體裝置，其中該時脈訊號包含一充電區段、一預測區段與一感測放大區段。
  7. 如申請專利範圍第7項所述之單端讀取之隨機存取記憶體裝置，其中該控制處理單元依據該時脈訊號控制該感測單元輸出於該感測放大區段。
  8. 如申請專利範圍第1項所述之單端讀取之隨機存取記憶體裝置，其中該控制處理單元依據該時脈訊號控制該感測單元依序讀取及判斷該些記憶單元之該儲存電位。
  9. 如申請專利範圍第1項所述之單端讀取之隨機存取記憶體裝置，其中該感測單元係無致能感測放大器。
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