CN114582388A - 用于减少干扰的读取和写入操作的定时及相关装置、系统和方法 - Google Patents

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Abstract

本申请涉及用于减少干扰的读取和写入操作的定时及相关装置、系统和方法。一种装置可包含第一DQ引脚、第二DQ引脚和输出电路。所述输出电路可配置成基于定时模式，在所述第一DQ引脚处提供第一信号，并在所述第二DQ引脚处提供第二信号。在一些实施例中，基于所述定时模式，所述输出电路可配置成相对于所述第二信号延迟所述第一信号，使得所述第一信号的上升和下降边沿不与所述第二信号的上升和下降边沿一致。在这些或其它实施例中，所述装置可进一步包含模式寄存器，其中所述第一信号的转换速率至少部分地基于所述模式寄存器的值。还公开相关联的系统和方法。

Description

用于减少干扰的读取和写入操作的定时及相关装置、系统和 方法
优先权申请
本申请要求2020年12月1日提交的第17/108,850号美国专利申请“用于减少干扰的读取和写入操作的定时及相关装置、系统和方法(TIMING OF READ AND WRITEOPERATIONS TO REDUCE INTERFERENCE,AND RELATED DEVICES,SYSTEMS,AND METHODS)”的提交日的权益。
技术领域
本公开的实施例涉及存储器装置。更确切地说，各种实施例涉及存储器装置中的读取和写入操作的定时，并涉及相关方法、装置和系统。
背景技术
存储器装置通常提供为计算机或其它电子系统中的内部的基于半导体的集成电路。存在许多不同类型的存储器，包含例如随机存取存储器(RAM)、只读存储器(ROM)、动态随机存取存储器(DRAM)、同步动态随机存取存储器(SDRAM)、电阻式随机存取存储器(RRAM)、双数据速率存储器(DDR)、低功率双数据速率存储器(LPDDR)、相变存储器(PCM)和快闪存储器。
发明内容
本公开的一或多个实施例可包含一种装置。所述装置可包含第一引脚、第二引脚和输出电路。所述输出电路可配置成基于定时模式在所述第一引脚处提供第一信号，并基于所述定时模式在所述第二引脚处提供第二信号。所述定时模式可指示以下中的一个或两个：所述第一信号和所述第二信号之间的延迟，及所述第一信号和所述第二信号中的至少一个的转换速率。
本公开的一或多个实施例可包含一种系统。所述系统可包含存储器装置和主机。所述存储器装置可包含第一引脚、第二引脚和输出电路。所述输出电路可配置成基于定时模式生成数个信号，所述定时模式指示以下中的一个或两个：所述数个信号中的至少两个信号之间的延迟，及所述数个信号的转换速率。所述主机可包含以通信方式耦合到所述存储器装置的所述第一引脚的第三引脚、以通信方式耦合到所述存储器装置的所述第二引脚的第四引脚，及输入电路。所述输入电路可配置成接收所述第一信号并接收所述第二信号。
本公开的一或多个实施例可包含一种方法。所述方法可包含基于存储器装置的模式寄存器的至少一个位的值，确定用于所述存储器装置的信号传输的定时模式。所述方法还可包含基于所述定时模式在所述存储器装置的第一DQ引脚处提供第一信号。所述方法还可包含基于所述定时模式在所述存储器装置的第二DQ引脚处提供第二信号。
附图说明
尽管本公开利用确切地指出且清楚地要求特定实施例的权利要求进行总结，但本公开范围内的实施例的各种特征和优势可在结合附图阅读时根据以下描述更轻松地确定，在附图中：
图1是根据本公开的至少一个实施例的示出实例存储器装置的功能框图。
图2是根据本公开的至少一个实施例的示出实例存储器系统的功能框图。
图3是示出DQ信号的定时模式的时序图。
图4是根据本公开的至少一个实施例的示出DQ信号的实例定时模式的时序图。
图5是根据本公开的至少一个实施例的示出DQ信号的另一实例定时模式的时序图。
图6是根据本公开的至少一个实施例的示出DQ信号的又一实例定时模式的时序图。
图7是根据本公开的至少一个实施例的示出实例方法的流程图。
图8是根据本公开的至少一个实施例的示出实例存储器系统的简化框图。
图9是根据本公开的至少一个实施例的示出实例电子系统的简化框图。
具体实施方式
存储器装置可包含多个输入/输出(DQ)引脚。存储器装置可配置成在所述多个DQ引脚中的一或多个处提供信号(例如，响应于读取命令)。并且，存储器装置可配置成在所述多个DQ引脚中的一或多个处接收信号(例如，响应于写入命令)。
提供给存储器装置和从存储器装置接收的信号可由两个值(例如，低电压值和高电压值)编码。默认地，存储器装置(和/或与存储器装置通信的主机)可配置成生成具有急剧上升和下降边沿(即，具有短上升和下降时间)的信号，例如，以提供大的数据眼开度(data eye opening)。数据眼开度可与信号保持值的持续时间有关。大的数据眼开度可允许更长的读取持续时间。
不幸的是，急剧的上升和下降信号边沿可导致电磁发射。电磁发射可干扰其它(例如，附近)装置或组件。在本公开中，来自某一装置的电磁发射可以称为电磁干扰(EMI)，例如，从其它装置或组件的角度来看。急剧上升和下降信号边沿可导致比较平的上升和下降信号边沿更多的EMI。
具有同时上升和下降边沿(特别是急剧上升和下降边沿)的多个信号(例如，在多个DQ引脚上)可产生比单个信号的急剧上升和下降边沿更多的EMI。因此，在包含多个DQ引脚的存储器装置处同时接收多个信号或从其同时发送多个信号(例如，在写入或读取操作期间)可产生比单个信号或比具有较平上升和下降边沿的多个信号更多的EMI。
本公开的一或多个装置和/或系统可根据一或多个可减少EMI的定时模式操作。EMI可导致无线通信问题，例如，
Figure BDA0003380057110000031
和根据电气电子工程师学会(IEEE)标准802.11的无线通信。另外，EMI可导致印刷电路板(PCB)上的信令问题，因为PCB上的迹线可像天线那样起作用。因此，减少EMI可改进包含本公开的装置和/或系统的系统和/或系统组件的操作。例如，包含根据本公开的一或多个定时模式操作的装置的系统因为EMI出现故障的可能性比包含另一装置的系统更低。
相比于常规装置、系统和方法，本文中所描述的一些实施例可减小信令的转换速率。相比于由常规装置、系统和方法生成的EMI，减小的转换速率可产生减小的EMI。在一些实施例中，转换速率可基于模式寄存器的至少一个位的值。例如，存储器装置可包含模式寄存器，其包含至少一个位来存储值，所述值可以理解为设置存储器装置的至少一些DQ引脚处的信号的转换速率的指令。
另外或替代地，一些实施例可相对于存储器装置的第二DQ引脚处的第二信号偏斜存储器装置的第一DQ引脚处的第一信号。相比于常规装置、系统和方法，经偏斜信号可产生减小的EMI。例如，存储器装置可配置成相对于其它DQ引脚处的其它信号偏斜每个DQ引脚处的每个信号。所得的相互偏斜的信号可产生少于未偏斜信号将造成的EMI。另外，相比于未偏斜信号，经偏斜信号可能不太受串扰影响。例如，在多个传输器传输到单个接收器的情况下，偏斜传输器(或来自传输器的信号)可在接收器处产生更好的信令。
本文中所描述的一些实施例可配置成在一或多个引脚(例如，DQ引脚)处单独地设置或调整信令。例如，一些实施例可配置成为每个DQ引脚单独地设置偏斜。这些或其它实施例可包含配置成为每个DQ引脚存储值的模式寄存器。这些或其它实施例可配置成读取每个DQ引脚的所存储值，并基于所存储值设置每个DQ引脚的偏斜。
一些实施例可用于配置成进行点到点存储器存取、菊链存储器存取的存储器系统或装置，和/或使用每引脚训练的系统。
图1是根据本公开的至少一个实施例的示出实例存储器装置100的功能框图。存储器装置100可包含例如动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM)、同步动态随机存取存储器(SDRAM)、双数据速率SDRAM(DDR SDRAM，例如DDR4 SDRAM等等)、同步图形随机存取存储器(SGRAM)或三维(3D)DRAM。可集成在半导体芯片上的存储器装置100可包含存储器阵列102。
在图1的实施例中，存储器阵列102示出为包含八个存储器组BANK0-7。其它实施例的存储器阵列102可以包含更多或更少的组。每一存储器组包含数个存取线(字线WL)、数个数据线(位线BL和/BL)及布置在所述数个字线WL和所述数个位线BL和/BL的相交点处的数个存储器单元MC。字线WL的选择可由行解码器104执行，且位线BL和/BL的选择可由列解码器106执行。在图1的实施例中，行解码器104可包含用于每一存储器组BANK0-7的相应行解码器，且列解码器106可包含用于每一存储器组BANK0-7的相应列解码器。
位线BL和/BL耦合到相应的感测放大器SAMP。来自位线BL或/BL的读取数据可通过感测放大器SAMP放大，并且通过互补本地数据线(LIOT/B)、转移门(TG)和互补主数据线(MIOT/B)转移到读取/写入放大器160。相反地，从读取/写入放大器160输出的写入数据可以通过互补主数据线MIOT/B、转移门TG和互补本地数据线LIOT/B转移到感测放大器SAMP，并写入在耦合到位线BL或/BL的存储器单元MC中。
存储器装置100可通常配置成经由各个端子接收各个输入(例如，来自外部控制器或主机)，所述端子例如地址端子110、命令端子112、时钟端子114、数据端子116和数据掩码端子118。存储器装置100可包含额外端子，例如电源端子120和电源端子122。
在预期操作期间，经由命令端子112接收到的一或多个命令信号COM可经由命令输入电路152传送到命令解码器150。命令解码器150可包含配置成经由解码所述一或多个命令信号COM而生成各个内部命令的电路。内部命令的实例包含作用命令ACT和读取/写入信号R/W。
此外，经由地址端子110接收到的一或多个地址信号ADD可经由地址输入电路132传送到地址解码器130。地址解码器130可配置成向行解码器104供应行地址XADD并向列解码器106供应列地址YADD。尽管命令输入电路152和地址输入电路132示出为单独的电路，但是在一些实施例中，地址信号和命令信号可经由共同电路接收。
作用命令ACT可包含响应于指示行存取的命令信号COM(例如，作用命令)而激活的脉冲信号。响应于作用信号ACT，指定组地址的行解码器104可被激活。因此，由行地址XADD指定的字线WL可被选择并激活。
读取/写入信号R/W可包含响应于指示列存取的命令信号COM(例如，读取命令或写入命令)而激活的脉冲信号。响应于读取/写入信号R/W，列解码器106可被激活，且由列地址YADD指定的位线BL可被选择。
响应于作用命令ACT、读取信号、行地址XADD和列地址YADD，数据可以从由行地址XADD和列地址YADD指定的存储器单元MC读取。读取数据可以经由感测放大器SAMP、转移门TG、读取/写入放大器160、输入/输出电路162和数据端子116输出。此外，响应于作用命令ACT、写入信号、行地址XADD和列地址YADD，写入数据可经由数据端子116、输入/输出电路162、读取/写入放大器160、转移门TG和感测放大器SAMP供应到存储器阵列102。写入数据可写入到由行地址XADD和列地址YADD指定的存储器单元MC。
时钟信号CK和/CK可以经由时钟端子114接收。CLK输入电路170可基于时钟信号CK和/CK而生成内部时钟信号ICLK。内部时钟信号ICLK可传送到存储器装置100的各个组件，例如命令解码器150和内部时钟生成器172。内部时钟生成器172可生成内部时钟信号LCLK，其可传送到输入/输出电路162(例如，用于控制输入/输出电路162的定时模式)。此外，数据掩码端子118可接收一或多个数据掩码信号DM。当数据掩码信号DM被激活时，可禁止对应数据的覆写。
图2是根据本公开的至少一个实施例的示出实例存储器系统200的功能框图。存储器系统200包含存储器装置202和主机212。存储器装置202包含输入/输出电路206、输入/输出引脚“DQ引脚”204、模式寄存器208和地址引脚210。主机212包含输入/输出电路216、输入/输出引脚“DQ引脚”214、模式寄存器218和地址引脚220。
存储器装置202可以是图1的存储器装置100的实例。存储器装置202可配置成例如在存储器阵列的存储器单元中存储数据。存储器装置202可配置成接收数据(例如，在写入操作中)并提供数据(例如，在读取操作中)。存储器装置202可以是或包含根据任何适合配置的存储器，例如点到点配置、DRAM、SDRAM、DDR、单列直插式存储器模块(SIMM)或双列直插式存储器模块(DIMM)。
主机212可以是可介接或包含存储器装置202的装置。主机212的实例包含：个人计算机、笔记本电脑、平板电脑和智能电话。另外或替代地，存储器装置202和主机212可构成芯片上系统或者可以是芯片上系统的部分。主机212(和/或存储器装置202)可配置成采用每引脚训练操作。
DQ引脚204可以是数据端子116的实例。DQ引脚204(和DQ引脚214)可配置成用于装置或组件之间(例如，存储器装置202和主机212之间)的电耦合。作为实例，在DQ引脚204和DQ引脚214之间示出四条线。在各种实施例中，DQ引脚204和/或DQ引脚214可包含任何数目个引脚。DQ引脚204和/或DQ引脚214可配置成用于在存储器装置202和主机212之间交换数据(例如，通过读取和写入操作)。
输入/输出电路206可以是图1的输入/输出电路162的实例。输入/输出电路206可配置成控制和读取DQ引脚204处的电压，且输入/输出电路216可配置成控制和读取DQ引脚214处的电压。
例如，在读取操作中，存储器装置202可使用输入/输出电路206控制DQ引脚204处的电压(并且借助DQ引脚204和DQ引脚214之间的电耦合、DQ引脚214)，以提供表示存储在存储器装置202处的数据的信号(例如，每个DQ引脚204处一个)。主机212通过输入/输出电路216可读取DQ引脚214处的电压，由此接收信号。主机212可将信号解译为数据。
此外，例如，在写入操作中，主机212可使用输入/输出电路216控制DQ引脚214处的电压(并且借助DQ引脚214和DQ引脚204之间的电耦合、DQ引脚204)，以提供表示要存储在存储器装置202处的数据的信号(例如，每个DQ引脚214处一个)。存储器装置202通过输入/输出电路206可读取DQ引脚204处的电压，由此接收信号。存储器装置202可例如在存储器单元中存储数据。
模式寄存器208和模式寄存器218可分别配置成在存储器装置202和主机212中存储配置信息(即，经由一或多个设置)。模式寄存器208和/或模式寄存器218可采用任何适合的存储形式，包含例如熔丝、锁存器或存储器单元。模式寄存器208和/或模式寄存器218可配置成存储与存储器装置202和主机212之间的通信有关的数据。确切地说，模式寄存器208和/或模式寄存器218可存储位，所述位可解译为有关存储器装置202和主机212之间的信号的定时模式的指令。例如，在一些实施例中，模式寄存器208中可存在一或多个位，它们可存储一或多个值，所述值可解译为设置由存储器装置202提供的信号的转换速率的指令。作为另一实例，在一些实施例中，模式寄存器218中可存在一或多个位，它们可存储一或多个值，所述值可解译为设置由主机212提供的信号的转换速率的指令。作为另一实例，在一些实施例中，模式寄存器208中可存在一或多个位，它们可存储一或多个值，所述值可解译为相对于存储器装置202在DQ引脚204处提供的其它信号偏斜存储器装置202在DQ引脚204处提供的一或多个信号的指令。作为又一实例，在一些实施例中，模式寄存器218中可存在一或多个位，它们可存储一或多个值，所述值可解译为相对于主机212在DQ引脚214处提供的其它信号偏斜主机212在DQ引脚214处提供的一或多个信号的指令。
在一些实施例中，模式寄存器208和/或模式寄存器218可配置成为单独的引脚存储单独信息。例如，模式寄存器208和/或模式寄存器218可配置成基于每一引脚存储信息。具体地说，模式寄存器208可存储指示DQ引脚204和/或地址引脚210中的每一个的偏斜和/或转换速率的一或多个值。同样地，模式寄存器218可配置成存储指示DQ引脚214和/或地址引脚220中的每一个的偏斜和/或转换速率的一或多个值。作为特定实例，存储器装置202可配置成基于针对DQ引脚204中的每一个存储在模式寄存器208中的一或多个值，单独地偏斜DQ引脚204中的每一个处的信号。
地址引脚210可以是图1的地址端子110的实例。地址引脚210(和地址引脚220)可配置成用于装置或组件之间(例如，存储器装置202和主机212之间)的电耦合。作为实例，在地址引脚210和地址引脚220之间示出两条线；在各种实施例中，地址引脚210和/或地址引脚220可包含任何数目个引脚。地址引脚210和地址引脚220可配置成用于存储器装置202和主机212之间的地址通信。作为特定实例，主机212可经由一或多个地址引脚传送要写入或读取的存储器地址以及写入或读取命令。
图3是示出DQ0-7信号302的定时模式300的时序图。DQ0-7信号302展现出若干特征，它们将在本文特别地论述。DQ0-7信号302在低电压304和高电压306之间变化。DQ0-7信号302在从低电压304转变到高电压306时具有上升边沿308，且在从高电压306转变到低电压304时具有下降边沿310。DQ0-7信号302在转变时间(例如，上升时间312和下降时间314)期间在低电压304和高电压306之间转变。上升时间312是上升边沿308的持续时间。换句话说，上升时间312是DQ0-7信号302从低电压304转变到高电压306所花的时间。下降时间314是下降边沿310的持续时间。换句话说，下降时间314是DQ0-7信号302从高电压306转变到低电压304所花的时间。读取持续时间316可以是为DQ0-7信号302的接收器读取DQ0-7信号302的电压以解译由DQ0-7信号302编码的值指定的持续时间。
术语“转换速率”可以指转变的电压变化除以转变时间。例如，DQ0-7信号302的上升转换速率可以是(高电压306-低电压304)/上升时间312，且DQ0-7信号302的下降转换速率可以是(低电压304-高电压306)/下降时间314。在一些情况下，DQ0-7信号302可具有相同的上升转换速率和下降转换速率。
尽管仅标记DQ0-7信号302的每个特征(上升边沿308、下降边沿310、上升时间312、下降时间314和读取持续时间316)中的一个，但是DQ0-7信号302可展现任何数目个此类特征。另外，尽管图3示出八(8)个DQ信号(例如，DQ0-7信号302)，但是各种实施例可包含任何数目个DQ信号。DQ信号的数目可相同于或小于DQ引脚的数目。
出于说明性目的，图3的所有DQ0-7信号302示出为一起在低电压304和高电压306之间交替。DQ0-7信号302可以是八(8)个单独的信号，其中每个信号在每个读取持续时间316期间可以是低电压304或高电压306中的任一个，并且其中每个信号可在每个转变时间(例如，上升时间312和下降时间314)期间不受其它信号影响地转变(或不转变)。
在一些情况下，急剧的上升边沿308和/或下降边沿310可导致EMI。另外，同时(例如，在转变时间期间)多个上升边沿308和下降边沿310可产生比单个上升边沿308更多的EMI。因此，根据定时模式300的DQ0-7信号302可展现比本文中所描述的其它定时模式更多的EMI。换句话说，本文中所描述的其它定时模式可表示相比于定时模式300的改进，原因至少在于所述其它定时模式产生的EMI可比定时模式300产生的EMI更少。另外，相比于根据定时模式300的信号，本文中所描述的其它定时模式可能更不容易受到串扰的影响。
图4是根据本公开的至少一个实施例的示出DQ0-7信号402的实例定时模式400的时序图。DQ0-7信号402展现出许多与图3的DQ0-7信号302相同的特征。例如，DQ0-7信号402可在低电压404和高电压406之间变化。DQ0-7信号402可在转变时间(例如，上升时间412和下降时间414)期间在低电压404和高电压406之间转变。读取持续时间416可以是为DQ0-7信号402的接收器读取DQ0-7信号402的电压以解译由DQ0-7信号402编码的值指定的持续时间。
并且，类似于图3的DQ0-7信号302，出于说明性目的，图4的所有DQ0-7信号402示出为一起在低电压404和高电压406之间交替。DQ0-7信号402可以是八(8)个单独的信号，其中每个信号在每个读取持续时间416期间可以是低电压404或高电压406中的任一个，并且其中每个信号可在每个转变时间(例如，上升时间412和下降时间414)期间不受其它信号影响地转变(或不转变)。
定时模式400的转变时间的持续时间长于图3的定时模式300的转变时间。例如，上升时间412的持续时间长于图3的上升时间312，且下降时间414长于图3的下降时间314。定时模式400的更长转变时间(相比于图3的定时模式300)可对应于相比于图3的DQ0-7信号302更低的DQ0-7信号402的转换速率。
根据定时模式400，DQ0-7信号402的转换速率可配置成在读取持续时间(例如，读取持续时间416)期间不影响DQ0-7信号402的电压。因此，即使转换速率较低(相比于图3的DQ0-7信号302)，DQ0-7信号402的接收方也刚好能够解译DQ0-7信号402的值，因为图3的DQ0-7信号302的接收方能够解译图3的DQ0-7信号302的值。
根据定时模式400，DQ0-7信号402的较低转换速率(相比于图3的DQ0-7信号302)可使得DQ0-7信号402生成的EMI比图3的DQ0-7信号302生成的EMI更少。因此，定时模式400可表示相比于图3的定时模式300的改进。
定时模式400可供存储器装置(例如，图2的存储器装置202)或主机(例如，主机212)使用。例如，根据定时模式400，存储器装置可提供数据作为DQ引脚处的信号，例如，作为读取操作的部分。作为另一实例，主机可提供数据作为DQ引脚处的信号，例如，作为写入操作的部分。另外，根据定时模式400，主机可提供地址信息(例如，一或多个存储器地址)作为地址引脚处的信号(作为读取或写入操作的部分)。
在一些实施例中，基于存储在模式寄存器中的一或多个值，可以使用定时模式400而不是具有较高转换速率的定时模式(例如，定时模式300)。例如，取决于信号的接收方，一或多个值可由用户编程到模式寄存器中。另外或替代地，基于操作特征，例如由延迟锁定环路(DLL)指示，可以使用一个定时模式，而不是另一定时模式。例如，用户能够通过调整操作特征来调整转换速率。
在一些实施例中，模式寄存器(例如，图2的模式寄存器208或模式寄存器218)的一或多个位的值可指示要使用的定时模式。例如，模式寄存器的一或多个位的值可指示要使用的转换速率。模式寄存器的所述一或多个位的值可以根据接收方的读取持续时间、接收方类型或与接收方的连接类型来设置。另外或替代地，模式寄存器的所述一或多个位的值可以在装置(例如，存储器装置和/或主机)制造时和/或在装置和其主机连接时设置。
图5是根据本公开的至少一个实施例的时序图，其示出DQ信号(例如，DQ0信号502、DQ1信号504和DQ2信号506)的另一实例定时模式500。DQ0信号502、DQ1信号504和DQ2信号506中的每一个展现出许多与图3的DQ0-7信号302和图4的DQ0-7信号402相同的特征。例如，DQ0信号502、DQ1信号504和DQ2信号506中的每一个可在低电压508和高电压510之间变化。DQ0信号502、DQ1信号504和DQ2信号506中的每一个可在转变时间(例如，上升时间和下降时间)期间在低电压508和高电压510之间转变(在图5中未标记)。读取持续时间(例如，DQ0读取时间512、DQ1读取时间514和DQ2读取时间516)可以是为DQ0信号502、DQ1信号504和DQ2信号506的接收器读取DQ0信号502、DQ1信号504和DQ2信号506的电压以解译由DQ0信号502、DQ1信号504和DQ2信号506编码的值指定的持续时间。
并且，类似于图3的DQ0-7信号302和图4的DQ0-7信号402，出于说明性目的，图5的所有DQ0信号502、DQ1信号504和DQ2信号506示出为具有相同模式值(例如，在低电压508和高电压510之间交替)。DQ0信号502、DQ1信号504和DQ2信号506可以是三(3)个单独的信号，其中每个信号在每个读取持续时间期间可以是低电压508或高电压510中的任一个，并且其中每个信号可在每个转变时间期间不受其它信号影响地转变(或不转变)。
但是，相比于图3的定时模式300和图4的定时模式400，DQ0信号502、DQ1信号504和DQ2信号506根据定时模式500在不同时间在低电压508和高电压510之间转变。例如，根据定时模式500，DQ0信号502可在DQ1信号504转变之前在低电压508和高电压510之间转变，DQ1信号504可在DQ2信号506之前转变。
在图5中，表示DQ0信号502、DQ1信号504和DQ2信号506的线的粗细说明在对应时间具有值的信号的数目。具体地说，因为DQ0信号502、DQ1信号504和DQ2信号506中的每一个分别在低电压508和高电压510之间转变，所以转变时间期间的线相比于转变时间之间的线较细。
根据定时模式500，一或多个信号可相对于一或多个其它信号偏斜(例如，延迟或前进)。在本公开中，术语“偏斜”可以指相对于另一信号或信号的默认定时使信号延迟或前进。具体地说，在一组引脚(例如，DQ引脚或地址引脚)处提供的一组信号当中，一或多个信号可以相对于一或多个其它信号偏斜。例如，根据定时模式500，DQ2信号506可以相对于DQ1信号504延迟，DQ1信号504可以相对于DQ0信号502延迟。
在一些实施例中，信号(例如，DQ0信号502、DQ1信号504和DQ2信号506)中的每一个可相对于定时信号偏斜。每个信号可相对于定时信号偏斜不同量。相对于定时信号将信号偏斜不同量的结果可以是每个信号相对于其它信号偏斜。
每个信号的延迟的持续时间可基于(例如，在邻近引脚处)所提供的信号的数目。另外或替代地，延迟的持续时间可基于读取持续时间或传信速率。
在一些实施例中，信号可相对于读取持续时间偏斜。例如，一些信号可以相对于读取持续时间(例如，DQ1读取时间514)前进，一些信号可以相对于读取持续时间延迟。
在一些实施例中，信号的接收方(即，接收器)可执行每引脚训练。每引脚训练可包含根据所提供信号调整读取持续时间。每引脚训练可基于每一引脚执行。具体地说，接收器可分别为每个引脚确定接收器定时模式。每个接收器定时模式可基于在对应引脚处接收的信号。例如，对于耦合到DQ0的接收器侧上的DQ引脚，接收器可基于DQ0信号502且特别地基于DQ0信号502的转变时间之间的持续时间，确定在DQ0读取时间512读取电压。单独地，对于耦合到DQ1的接收器侧上的DQ引脚，接收器可确定在DQ1读取时间514读取电压，且对于耦合到DQ2的接收器侧上的DQ引脚，接收器可确定在DQ2读取时间516读取电压。DQ0读取时间512可居中位于DQ0信号502的转变时间之间，DQ1读取时间514可居中位于DQ1信号504的转变时间之间，且DQ2读取时间516可居中位于DQ2信号506的转变时间之间。
DQ0信号502、DQ1信号504和DQ2信号506根据定时模式500的偏斜可使得DQ0信号502、DQ1信号504和DQ2信号506生成的EMI比图3的DQ0-7信号302生成的EMI更少。因此，定时模式500可表示相比于图3的定时模式300的改进。另外，定时模式500可表示相比于定时模式300的改进，因为相比于根据定时模式300的信号，根据定时模式500的信号可能更不容易受到串扰的影响。
定时模式500可供存储器装置(例如，图2的存储器装置202)或主机(例如，主机212)使用。例如，根据定时模式500，存储器装置可提供数据作为DQ引脚处的信号，例如，作为读取操作的部分。作为另一实例，主机可提供数据作为DQ引脚处的信号，例如，作为写入操作的部分。另外，根据定时模式500，主机可提供地址信息(例如，一或多个存储器地址)作为地址引脚处的信号(作为读取或写入操作的部分)。
在一些实施例中，基于存储在模式寄存器中的一或多个值，可以使用定时模式500，而不是其中所有信号同时转变的定时模式(例如，定时模式300)。例如，取决于信号的接收方，一或多个值可由用户编程到模式寄存器中。另外或替代地，基于工厂设置，可以使用一个定时模式，而不是另一定时模式。例如，在制造系统或装置时，可以设置偏斜。
在一些实施例中，模式寄存器(例如，图2的模式寄存器208或模式寄存器218)的一或多个位的值可指示要使用的定时模式。例如，模式寄存器的一或多个位的值可指示要使用的偏斜持续时间(例如，邻近引脚之间)。模式寄存器的所述一或多个位的值可以根据读取持续时间、接收方类型或与接收方的连接类型来设置。另外或替代地，模式寄存器的所述一或多个位的值可以在装置(例如，存储器装置和/或主机)制造时和/或在装置和其主机连接时设置。
模式寄存器的所述一或多个位可单独地存储指示两个或更多个单独引脚的偏斜的值。例如，模式寄存器的所述一或多个位可单独地存储指示DQ0信号502的偏斜的第一值、指示DQ1信号504的偏斜的第二值和指示DQ2信号506的偏斜的第三值。
图6是根据本公开的至少一个实施例的时序图，其示出DQ信号(例如，DQ0信号602、DQ1信号604和DQ2信号606)的又一实例定时模式600。
定时模式600可包含定时模式400和定时模式500的各方面。具体地说，定时模式600可包含比定时模式300低的转换速率，并且根据定时模式600，信号可以相对于彼此偏斜。
DQ0信号602、DQ1信号604和DQ2信号606根据定时模式600的偏斜和转换可使得DQ0信号602、DQ1信号604和DQ2信号606生成的EMI比图3的DQ0-7信号302生成的EMI更少。因此，定时模式600可表示相比于图3的定时模式300的改进。另外，定时模式600可表示相比于定时模式300的改进，因为相比于根据定时模式300的信号，根据定时模式600的信号可能更不容易受到串扰的影响。
定时模式600可供存储器装置(例如，图2的存储器装置202)或主机(例如，主机212)使用。例如，根据定时模式600，存储器装置可提供数据作为DQ引脚处的信号，例如，作为读取操作的部分。作为另一实例，主机可提供数据作为DQ引脚处的信号，例如，作为写入操作的部分。另外，根据定时模式600，主机可提供地址信息(例如，一或多个存储器地址)作为地址引脚处的信号(作为读取或写入操作的部分)。
在一些实施例中，基于关于信号的接收方的每引脚训练和/或读取持续时间的信息，可以使用定时模式600，而不是具有较高转换速率和/或其中所有信号同时转变的定时模式(例如，定时模式300)。例如，在一些实施例中，训练过程可用于确定关于接收方的每引脚训练和/或读取持续时间的信息。关于每引脚训练和/或读取持续时间的信息可用于确定在读取持续时间期间在不影响电压的情况下可使用的偏斜持续时间和/或转换速率。在其它实施例中，基于其它信息，例如基于存储器装置和主机之间的连接类型，可以使用偏斜和/或转换(例如，如在定时模式600中)。作为特定实例，存储器装置可配置成基于存储器装置和主机之间的连接类型来选择偏斜持续时间和/或转换速率。
图7是根据本公开的至少一个实施例的示出实例方法700的流程图。方法700可根据本公开中描述的至少一个实施例布置。在一些实施例中，方法700可由装置或系统执行，例如图1的存储器装置100、图2的存储器系统200、图2的存储器装置202、图2的主机212、图9的存储器系统800、图9的电子系统900或另一装置或系统。尽管示出为离散框，但是依据所需实施方案，各个框可以划分成额外的框，组合成更少的框，或去除。
在框702处，用于信号传输的定时模式可基于存储器装置的模式寄存器的至少一个位的值而确定。所述值可解译为定时模式或定时模式的方面的指示。模式寄存器208和模式寄存器218是框702的模式寄存器的实例。
在框704处，可以基于定时模式在存储器装置的第一DQ引脚处提供第一信号。在框706处，可以基于定时模式在存储器装置的第二DQ引脚处提供第二信号。
例如，所述值可解译为转换指示或特定转换速率。基于所述值，可以在第一引脚处提供经转换或具有特定转换速率的第一信号。并且，可以在第二引脚处提供经转换或具有特定转换速率的第二信号。图4的定时模式400示出根据方法700的经转换信号的实例。
作为另一实例，所述值可解译为偏斜一或多个信号的指示。基于所述值，可以提供相对于彼此偏斜的第一信号和第二信号。图5的定时模式500示出根据方法700的经转换信号的实例。
可以在不脱离本公开的范围的情况下对方法700进行修改、添加或省略。例如，方法700的操作可以不同次序实施。此外，概述的操作和动作仅作为实例提供，在不偏离所公开的实施例的本质的情况下，其中一些操作和动作可以是任选的，可以组合成更少操作和动作，也可以扩展成额外操作和动作。
图8是示出根据本公开的至少一个实施例实施的实例存储器系统800的简化框图。可包含例如半导体装置的存储器系统800包含数个存储器装置802和控制器804。控制器804可以操作方式与存储器装置802耦合，以便向存储器装置802传送命令/地址信号(例如，由图1的命令端子112和/或地址端子110接收的命令/地址信号)。
根据本文中所公开的一或多个实施例，存储器系统800的存储器装置802(例如，图1的存储器装置100)和/或控制器804中的至少一个可根据一或多个定时模式400、定时模式500和/或定时模式600操作。另外或替代地，存储器系统800可配置成实施本公开中描述的方法700的一或多个框。
还公开一种电子系统。根据各种实施例，所述电子系统可包含具有数个存储器裸片的存储器装置，每个存储器裸片具有存储器单元阵列。每一存储器单元可包含存取晶体管和与存取晶体管可操作地耦合的存储元件。
图9是示出根据本公开的至少一个实施例实施的电子系统900的简化框图。电子系统900包含至少一个输入装置902，其可包含例如键盘、鼠标或触摸屏。电子系统900进一步包含至少一个输出装置904，例如监视器、触摸屏或扬声器。输入装置902和输出装置904不一定彼此分离。电子系统900进一步包含存储装置906。输入装置902、输出装置904和存储装置906可耦合到处理器908。电子系统900进一步包含耦合到处理器908的存储器装置910。存储器装置910可包含图8的存储器系统800的至少一部分。电子系统900可包含例如计算、加工、工业或消费产品。例如但不限于，电子系统900可包含个人计算机或计算机硬件组件、服务器或其它联网硬件组件、数据库引擎、入侵防御系统、手持装置、平板计算机、电子笔记本、相机、电话、音乐播放器、无线装置、显示器、芯片组、游戏、车辆或其它已知系统。
本公开的一或多个实施例可包含一种装置。所述装置可包含第一引脚、第二引脚和输出电路。所述输出电路可配置成基于定时模式在所述第一引脚处提供第一信号，并基于所述定时模式在所述第二引脚处提供第二信号。所述定时模式可指示以下中的一个或两个：所述第一信号和所述第二信号之间的延迟，及所述第一信号和所述第二信号中的至少一个的转换速率。
本公开的一或多个实施例可包含一种系统。所述系统可包含存储器装置和主机。所述存储器装置可包含第一引脚、第二引脚和输出电路。所述输出电路可配置成基于定时模式生成数个信号，所述定时模式指示以下中的一个或两个：所述数个信号中的至少两个信号之间的延迟，及所述数个信号的转换速率。所述主机可包含以通信方式耦合到所述存储器装置的所述第一引脚的第三引脚、以通信方式耦合到所述存储器装置的所述第二引脚的第四引脚，及输入电路。所述输入电路可配置成接收所述第一信号并接收所述第二信号。
本公开的一或多个实施例可包含一种方法。所述方法可包含基于存储器装置的模式寄存器的至少一个位的值，确定用于所述存储器装置的信号传输的定时模式。所述方法还可包含基于所述定时模式在所述存储器装置的第一DQ引脚处提供第一信号。所述方法还可包含基于所述定时模式在所述存储器装置的第二DQ引脚处提供第二信号。
根据惯例，附图中所示的各种特征可能并非按比例绘制。本公开中所呈现的图示不打算是任何特定设备(例如，装置、系统等等)或方法的实际视图，而是仅为用于描述本公开的各种实施例的理想化表示。因此，为了清晰起见，可以任意扩大或减小各种特征的尺寸。另外，为了清楚起见，可简化附图中的一些。因此，附图可以不描绘给定设备(例如，装置)的所有组件或特定方法的所有操作。
如本文中所使用，术语“装置”或“存储器装置”可包含具有存储器的装置，但不限于仅具有存储器的装置。例如，装置或存储器装置可包含存储器、处理器和/或其它组件或功能。例如，装置或存储器装置可包含芯片上系统(SOC)。
如本文中所使用，除非另外指定，否则术语“半导体”应广泛地解释为包含微电子和MEMS装置，这些装置可以采用也可以不采用半导体功能用于操作(例如，磁存储器、光学装置等)。
本文中且尤其在所附权利要求书(例如，所附权利要求书的主体)中所使用的术语通常意图为“开放性”术语(例如，术语“包含(including)”应被解译为“包含但不限于”，术语“具有”应被解译为“至少具有”，术语“包含(includes)”应被解译为“包含但不限于”等等)。
此外，如果旨在使用特定数目的引入的权利要求叙述，那么将在权利要求中明确地叙述这种意图，并且在没有这种叙述的情况下，不存在这种意图。例如，为了帮助理解，所附权利要求书可含有介绍性短语“至少一个”和“一或多个”的使用，以便介绍权利要求叙述。然而，此类短语的使用不应解释为暗示通过不定冠词“一(a/an)”引入权利要求叙述将含有如此引入的权利要求叙述的任何特定权利要求限于仅含有一个此类叙述的实施例，即使在同一个权利要求包含介绍性短语“一或多个”或“至少一个”和例如“一”的不定冠词时也如此(例如，“一”应被解译为意味“至少一个”或“一或多个”)；这同样适用于使用定冠词来引入权利要求叙述的情况。如本文中所使用，“和/或”包含相关联所列项中的一或多个的任何及所有组合。
此外，即使明确叙述了特定数目的所引入的权利要求叙述，仍应理解，此类叙述通常应该被解释为至少是指叙述的数目(例如，没有其它修饰语的“两个叙述”的简单叙述，意味着至少两个叙述，或两个或更多个叙述)。此外，在使用类似于“A、B和C等等中的至少一个”或“A、B和C等等中的一或多个”的惯例的那些情况下，一般来说，此类结构意图仅包含A、仅包含B、仅包含C、包含A和B、包含A和C、包含B和C或包含A、B和C等等。例如，术语“和/或”的使用意在以此方式加以解释。
另外，应理解，无论在描述、权利要求书还是附图中，呈现两个或更多个替代术语的任何转折性词语或短语预期包含所述术语中的一个、所述术语中的任一个或这两个术语的可能性。例如，短语“A或B”应理解为包含“A”或“B”或“A和B”的可能性。
此外，术语“第一”、“第二”、“第三”等等的使用在本文中不一定用于意味着元件的特定次序或数目。一般来说，术语“第一”、“第二”、“第三”等等用于作为通用标识符区分不同元件。在不存在术语“第一”、“第二”、“第三”等等意味着特定次序的表现的情况下，这些术语不应理解为意味着特定次序。此外，在不存在术语“第一”、“第二”、“第三”等等意味着元件的特定数目的表现的情况下，这些术语不应理解为意味着元件的特定数目。
上文所描述的和附图中所示的本公开的实施例并不限制本公开的范围，所述范围涵盖于所附权利要求书和其合法等效物的范围内。任何等效实施例都在本公开的范围内。实际上，除本文中所展示和描述的例如所描述元件的替代适用组合等内容以外，对于所属领域的技术人员来说，本公开的各种修改将根据描述变得显而易见。此类修改和实施例也属于所附权利要求书和等效物的范围内。

Claims (20)

1.一种装置，其包括：
第一引脚；
第二引脚；以及
输出电路，其配置成：
基于定时模式在所述第一引脚处提供第一信号；且
基于所述定时模式在所述第二引脚处提供第二信号，所述定时模式指示以下中的一个或两个：所述第一信号和所述第二信号之间的延迟，及所述第一信号和所述第二信号中的至少一个的转换速率。
2.根据权利要求1所述的装置，其中，基于所述定时模式，所述输出电路配置成相对于所述第二信号延迟所述第一信号，使得所述第一信号的上升和下降边沿不与所述第二信号的上升和下降边沿一致。
3.根据权利要求2所述的装置，其中所述装置进一步包括模式寄存器，且所述输出电路配置成基于所述模式寄存器的至少一个位的第一值和所述模式寄存器的至少一个其它位的第二值，相对于所述第二信号延迟所述第一信号，所述第一值与所述第一引脚有关，所述第二值与所述第二引脚有关。
4.根据权利要求2所述的装置，其中所述装置包括以通信方式耦合到主机的存储器装置，其中所述第一信号指示由所述存储器装置存储的一或多个第一值，并且其中所述第二信号指示由所述存储器装置存储的一或多个第二值。
5.根据权利要求2所述的装置，其中所述装置包括以通信方式耦合到存储器装置的主机，其中所述第一信号指示要由所述存储器装置存储的一或多个第一值，且所述第二信号指示要由所述存储器装置存储的一或多个第二值。
6.根据权利要求2所述的装置，其中所述装置包括配置成以通信方式耦合到存储器装置的主机，其中所述第一引脚包括第一地址引脚，其中所述第二引脚包括第二地址引脚，其中所述第一信号指示所述存储器装置的存储器地址；并且其中所述第二信号指示所述存储器装置的所述存储器地址。
7.根据权利要求2所述的装置，其中所述装置配置成以通信方式耦合到第二装置，所述第二装置包括：
第三引脚，其以通信方式耦合到所述第一引脚；
第四引脚，其以通信方式耦合到所述第二引脚；以及
输入电路，其配置成：
接收所述第一信号；
接收所述第二信号；
基于所述第一信号的接收，确定所述第三引脚的第二定时模式；
基于所述第二信号的接收，确定所述第四引脚的第三定时模式；
基于所述第二定时模式，在所述第三引脚处接收第三信号；且
基于所述第三定时模式，在所述第四引脚处接收第四信号。
8.根据权利要求7所述的装置，其中：
所述第一信号包括第一训练信号；
所述第二信号包括第二训练信号；
所述第三信号指示由存储器装置存储或要由存储器装置存储的一或多个第一值；且
所述第四信号指示由所述存储器装置存储或要由所述存储器装置存储的一或多个第二值。
9.根据权利要求1所述的装置，所述装置进一步包括模式寄存器，其中基于所述定时模式，所述第一信号的第一转换速率和所述第二信号的第二转换速率至少部分地基于所述模式寄存器的至少一个位的至少一个值。
10.根据权利要求9所述的装置，其中所述第一转换速率是基于所述至少一个值中的第一值，且所述第二转换速率是基于所述至少一个值中的第二值。
11.根据权利要求9所述的装置，其中所述装置配置成以通信方式耦合到第二装置，其中所述第一转换速率和所述第二转换速率至少部分地基于所述第二装置的接收器定时模式。
12.根据权利要求9所述的装置，其中所述装置是配置成以通信方式耦合到主机的存储器装置，其中所述第一信号指示由所述存储器装置存储的一或多个第一值，并且其中所述第二信号指示由所述存储器装置存储的一或多个第二值。
13.根据权利要求9所述的装置，其中所述装置是配置成以通信方式耦合到存储器装置的主机，其中所述第一信号指示要由所述存储器装置存储的一或多个第一值，并且其中所述第二信号指示要由所述存储器装置存储的一或多个第二值。
14.根据权利要求9所述的装置，其中所述装置包括配置成以通信方式耦合到存储器装置的主机，其中所述第一引脚包括第一地址引脚，其中所述第二引脚包括第二地址引脚，其中所述第一信号指示所述存储器装置的存储器地址；并且其中所述第二信号指示所述存储器装置的所述存储器地址。
15.一种系统，其包括：
存储器装置，其包括：
第一引脚；
第二引脚；以及
输出电路，其配置成：
基于定时模式生成数个信号，所述定时模式指示以下中的一个或两个：所述数个信号中的至少两个信号之间的延迟，及所述数个信号的转换速率；以及
主机，其包括：
第三引脚，其以通信方式耦合到所述存储器装置的所述第一引脚；
第四引脚，其以通信方式耦合到所述存储器装置的所述第二引脚；以及
输入电路，其配置成：
接收所述数个信号中的所述至少两个信号的第一信号；且
接收所述数个信号中的所述至少两个信号的第二信号。
16.根据权利要求15所述的系统，其中，基于所述定时模式，所述输出电路配置成相对于所述第二信号延迟所述第一信号，使得所述第一信号的上升和下降边沿不与所述第二信号的上升和下降边沿一致。
17.根据权利要求15所述的系统，所述存储器装置进一步包括模式寄存器，其中基于所述定时模式，所述第一信号的第一转换速率和所述第二信号的第二转换速率至少部分地基于所述模式寄存器的值。
18.一种方法，其包括：
基于存储器装置的模式寄存器的至少一个位的值，确定用于所述存储器装置的信号传输的定时模式；
基于所述定时模式，在所述存储器装置的第一引脚处提供第一信号；以及
基于所述定时模式，在所述存储器装置的第二引脚处提供第二信号。
19.根据权利要求18所述的方法，其进一步包括基于所述定时模式，相对于所述第二信号延迟所述第一信号，使得所述第一信号的上升和下降边沿不与所述第二信号的上升和下降边沿一致。
20.根据权利要求18所述的方法，其中基于所述定时模式提供所述第一信号进一步包括基于来自所述模式寄存器的所述值，向所述第一信号提供某一转换速率。
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