CN104849652A - 传输接口芯片以及内建式传输接口芯片测试方法 - Google Patents

传输接口芯片以及内建式传输接口芯片测试方法 Download PDF

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Abstract

一种传输接口芯片以及内建式传输接口芯片测试方法。该内建测试功能的传输接口芯片，各方块运作如下。一电子物理层供应信号至该传输接口芯片的一发送端，且自该传输接口芯片的一接收端接收信号。一数字码产生器产生一原始数字码，由一加扰器加扰为一加扰数字码，再由一编码器编码并交由该电子物理层转换为供应至该发送端的信号。该电子物理层还将接收自该接收端的信号转换为一接收数字码，由一解码器解码为一解码数字码，再由一解扰器解扰为一还原数字码。一数字码检查器接收该还原数字码，并在该发送端耦接该接收端的状况下比对该还原数字码是否符合该原始数字码。

Description

传输接口芯片以及内建式传输接口芯片测试方法
技术领域
本发明涉及传输接口芯片的测试技术。
背景技术
传输接口芯片传统以一自动测试机台(Automatically Test Equipment，ATE)作测试。待测的传输接口芯片安装在该自动测试机台上，由该自动测试机台检验待测的传输接口芯片的发射端(TX)信号的正确度，更由该自动测试机台供应信号至待测的传输接口芯片的接收端(RX)测试待测的传输接口芯片的信号接收功能。
然而，随着半导体技术发展，传输接口芯片的数据传输率大幅提升，自动测试机台的等级也必须相应提升。以高速通用串行总线传输(如USB 3.0或USB3.1…等)为例，自动测试机台的设计相当复杂且造价昂贵。
发明内容
本申请公开一种内建式传输接口芯片测试技术。
根据本申请一种实施方式所实现的一传输接口芯片包括：一电子物理层；一数字码产生器；一加扰器；一编码器；一解码器；一解扰器；以及一数字码检查器。该电子物理层用于供应信号至该传输接口芯片的一发送端，且自该传输接口芯片的一接收端接收信号。该数字码产生器用于产生一原始数字码。该加扰器用于接收并加扰该原始数字码，以输出一加扰数字码。该编码器用于接收并编码该加扰数字码，并将编码后的该加扰数字码交由该电子物理层转换为供应至该传输接口芯片的该发送端的信号。该解码器用于对一接收数字码作解码，以产生一解码数字码。该接收数字码来自该电子物理层。该电子物理层将接收自该接收端的信号转换为该接收数字码。该解扰器用于接收并解扰该解码数字码，以产生一还原数字码。数字码检查器用于接收该还原数字码，并在该发送端耦接该接收端的状况下比对该还原数字码是否符合该原始数字码。如此一来，本申请所公开的传输接口芯片无须另行设计自动测试机台即可以内建逻辑以及电子方块完成其传输功能的测试。
根据本申请一种实施方式所实现的一种内建式传输接口芯片测试方法包括：将一传输接口芯片的一发送端连接至该传输接口芯片的一接收端；以该传输接口芯片的一数字码产生器产生一原始数字码；以该传输接口芯片的一加扰器加扰该原始数字码，以产生一加扰数字码；以该传输接口芯片的一编码器编码该加扰数字码；将编码后的该加扰数字码交由该传输接口芯片的一电子物理层转换为供应至该传输接口芯片的该发送端的信号，再由该电子物理层自该传输接口芯片的该接收端接收且转换为一接收数字码；以该传输接口芯片的一解码器解码该接收数字码，以产生一解码数字码；以该传输接口芯片的一解扰器解扰该解码数字码，以产生一还原数字码；并且，以该传输接口芯片的一数字码检查器比对该还原数字码是否符合该原始数字码。
根据本申请一种实施方式所实现的一传输接口芯片包括：一数字码产生器；以及一数字码检查器。该数字码产生器用于产生一原始数字码。数字码检查器用于接收一还原数字码与该原始数字码，并在该传输接口芯片的一发送端与一接收端彼此耦接的状况下比对该还原数字码是否符合该原始数字码。该原始数字码经由加扰与编码输出至该发送端后再被该接收端接收进行解码与解扰后产生该还原数字码。
下文特举实施例，并配合所附图示，详细说明本发明内容。
附图说明
图1为方块图，图解根据本申请一种实施方式所实现的一传输接口芯片100；
图2以图示说明该逻辑闲置符号Logical_Idle；
图3以图示说明该时钟补偿符号SKP_OS；
图4为流程图，图解传输接口芯片100的内建式测试程序。
【符号说明】
100～传输接口芯片；                   102～数字码产生器；
104～加扰器；                         106～编码器；
108～时钟补偿缓冲器；                 110～解码器；
112～解扰器；                         114～数字码检查器；
116～误差计数器；
EPHY～电子物理层；
Logical_Idle～逻辑闲置符号；
LPHY～逻辑物理层；
RX～接收端；
S402…S416～步骤；
SKP_OS～时钟补偿符号；
SYNC_OS～加/解扰种籽重置符号；以及
TX～发射端。
具体实施方式
以下叙述列举本发明的多种实施例。以下叙述介绍本发明的基本概念，且并非意图限制本发明内容。实际发明范围应依照权利要求书界定。
图1为方块图，图解根据本申请一种实施方式所实现的一传输接口芯片100。传输接口芯片100包括一电子物理层EPHY以及一逻辑物理层LPHY。电子物理层EPHY用于供应信号至该传输接口芯片100的一发送端TX，且自该传输接口芯片100的一接收端RX接收信号。特别是，传输接口芯片100具有内建式自我测试功能。如图所示，该内建式自我测试功能执行时，传输接口芯片100的发射端TX与接收端RX耦接。传输接口芯片100自身发送端TX所发送的信号将传回传输接口芯片100自身的接收端RX。如此一来，无须复杂且高造价的自动测试机台，传输接口芯片100即可进行自我测试。
如图所示，传统接口芯片100的逻辑物理层LPHY供应有一数字码产生器102、一加扰器(scrambler)104、一编码器106、一时钟补偿缓冲器108、一解码器110、一解扰器(descrambler)112、以及一数字码检查器114。数字码产生器102用于产生一原始数字码交由该加扰器104加扰为一加扰数字码。该加扰数字码经该编码器106编码后，交由该电子物理层EPHY转换为供应至该传输接口芯片100的该发送端TX的信号。该发送端TX输出的信号经测试连接线路耦接回接收端RX后，由该电子物理层EPHY转换为一接收数字码。该接收数字码经该时钟补偿缓冲器108传递至该解码器110，以解码为一解码数字码。该解码数字码由该解扰器112解扰为一还原数字码。数字码检查器114用于比对该还原数字码是否符合该原始数字码。以上加扰器104以及解扰器112设计使得单一原始数字码即可变化为多样的测试符号测试传输接口芯片100的信号发送、接收功能。对应之，数字码检查器114也仅需判断还原数字码是否符合上述单一原始数字码即可。传输接口芯片100的内建式自我测试功能无须加设高成本的暂存器来存储多样的测试符号，且其数字码产生器102以及数字码检查器114的设计也相当单纯。
在图1所示实施方式中，传输接口芯片100更具有一误差计数器116。在一实施例中，该误差计数器116的初始值为0。该误差计数器116启动时，该数字码检查器114比对出上述还原数字码不符合上述原始数字码而变化误差计数器116的计数值(如，递增)。误差计数器116所作的计数用于判断该传输接口芯片100是否正确运作。另一方面，该误差计数器116启动时，该数字码检查器114比对出上述还原数字码符合上述原始数字码时，则不变化该误差计数器116的计数值。最后当该传输接口芯片100之内建式自我测试流程完成时，该误差计数器116的值仍为0，则表示该传输接口芯片100的传送与接收功能正常。若该误差计数器116的值不为0，则表示该传输接口芯片100的传送与接收功能损坏。
以上内建式自我测试功能除了需要将该发送端TX耦接该接收端RX，更可由该数字码产生器102输出特定符号来启动数字码检查器114与误差计数器116。一种实施方式中，数字码产生器102多次输出一加/解扰种籽重置符号SYNC_OS经由上述加扰器104、编码器106、电子物理层EPHY以及发送端TX输出该传输接口芯片100，再由接收端RX接收并经电子物理层EPHY、时钟补偿缓冲器108、解码器110以及解扰器112传递至该数字码检查器114。相应该数字码产生器102，该数字码检查器114多次接收到上述加/解扰种籽重置符号SYNC_OS后，该数字码检查器114与误差计数器116方启动以进行还原数字码与原始数字码的比对与误差计数。然而数字码检查器114与误差计数器116的启动方式不以此为限，数字码检查器114与误差计数器116也可以在数字码产生器102启动后方启动，或是在数字码产生器102多次输出一加/解扰种籽重置符号SYNC_OS时便启动数字码检查器114与误差计数器116。再来，图1逻辑物理层LPHY所供应的这些方块不局限于作传输接口芯片100的内建式自我测试。在该发送端TX非耦接该接收端RX的状况下，图1逻辑物理层LPHY所供应的这些方块可有其他作用；详情可见如USB3.0或USB 3.1规格的传输接口芯片的逻辑物理层设计。一种实施方式中，数字码产生器102更可设置通信引脚告知该数字码检查器114其多次输出该加/解扰种籽重置符号SYNC_OS的动作。
加/解扰种籽重置符号SYNC_OS用于重置加扰器104以及解扰器112所使用的加/解扰种籽。在一种实施方式中，加扰器104以及解扰器112设计为不对该加/解扰种籽重置符号SYNC_OS作加扰以及解扰操作。
在一种实施方式中，该数字码产生器102输出一逻辑闲置符号Logical_Idle作为该原始数字码，使该误差计数器116在该数字码检查器114判断出还原数字码为该逻辑闲置符号Logical_Idle时排除变换计数值(如递增或递减)。图2以图示说明该逻辑闲置符号Logical_Idle。如图所示，传输接口芯片100的数据传输是分组形式，包括：分组起始、标头、数据以及分组终点。分组以及分组之间则是以逻辑闲置符号Logical_Idle区隔。本申请一种实施方式即使用此逻辑闲置符号Logical_Idle作为原始数字码，然而不以此为限，在另一实施例中，也可使用一固定的符号(Symbol)取代上述逻辑闲置符号Logical_Idle来作为原始数字码。
在一实施例中，上述数字码产生器102用以产生加/解扰种籽重置符号SYNC_OS、时钟补偿符号SKP_OS以及一固定的符号(Symbol)(在一实施例中，例如为逻辑闲置符号Logical_Idle)中的一个。而数字码检查器114接收到还原数字码后便直接比对其是否为加/解扰种籽重置符号SYNC_OS、时钟补偿符号SKP_OS以及上述固定的符号(在一实施例中，为逻辑闲置符号Logical_Idle)中的一个。若比对成功，则不变化误差计数器116的值。若比对误差，则变化误差计数器116的值。
此段落说明时钟补偿缓冲器108的功用。上述数字码产生器102在多次输出该逻辑闲置符号Logical_Idle间可穿插输出一时钟补偿符号SKP_OS经由上述加扰器104、编码器106、电子物理层EPHY以及发送端TX输出该传输接口芯片100，再由接收端RX接收并经电子物理层EPHY、时钟补偿缓冲器108、解码器110以及解扰器112传递至该数字码检查器114。该接收端RX所接收、并交由该电子物理层EPHY转换而成的相应该时钟补偿符号SKP_OS的接收数字码由该时钟补偿缓冲器108缓冲调整，以补偿信号传输时序。在一种实施方式中，该数字码产生器102输出该时钟补偿符号SKP_OS时，该加扰器104以及该解扰器112不作加扰以及解扰操作。
图3以图示说明该时钟补偿符号SKP_OS，包括一段可增/减区间302。该段可增/减区间302包括多组数值CC。该时钟补偿缓冲器108即是增/删数值CC的组数，以延迟/提前信号传输，补偿信号传输时序。
在一种实施方式中，上述数字码产生器102也可在多次输出该加/解扰种籽重置符号SYNC_OS间穿插输出该时钟补偿符号SKP_OS。
以USB 3.1规格为例，128位元转132位元的编码器(128b/132b encoder)可用于实现该编码器106，电子物理层EPHY可用于将数据传输率转换至上达10GT/s，132位元转128位元的解码器(128b/132b decoder)可用于实现该解码器110。此外关于其他传输规格，图1所示的传输接口芯片100的各方块也可有相应传输规格的设计。
此外，图1传输接口芯片100各方块的功能切换可以暂存器方式设定。
在其他实施方式中，数字码产生器、加扰器、编码器、时钟补偿缓冲器、解码器、解扰器、数字码检查器、以及误差计数器不限定以图1架构供应。上述方块只要是内建于传输接口芯片内部且依照前述概念运作，即应视为属于本申请发明范围。
图4为流程图，图解传输接口芯片100之内建式测试程序。步骤S402将传输接口芯片100的发送端TX连接至自身的接收端RX，并设定电子物理层EPHY作数据传输率转换(例如，针对USB 3.1传输规格将数据传输率转换至上达10GT/s)。步骤S404令数字码产生器102多次输出一加/解扰种籽重置符号SYNC_OS，启动数字码检查器114与误差计数器116。步骤S404中的内容也可被替换为令数字码产生器102至少输出一加/解扰种籽重置符号SYNC_OS。加/解扰种籽重置符号SYNC_OS用以重置加扰器104以及解扰器112所使用的加/解扰种籽。在一实施例中，该数字码检查器114多次接收到上述加/解扰种籽重置符号SYNC_OS后，该数字码检查器114与误差计数器116方启动以进行还原数字码与原始数字码的比对与误差计数。然而数字码检查器114与误差计数器116的启动方式不以此为限，数字码检查器114与误差计数器116也可以在数字码产生器102启动后方启动。步骤S404启动数字码检查器114与误差计数器116后，流程进入步骤S410判断是否有时钟补偿需求。若有时钟补偿需求，流程进行步骤S412令该数字码产生器102输出该时钟补偿符号SKP_OS。若无时钟补偿需求，流程进行步骤S406，令该数字码产生器102输出一逻辑闲置符号Logical_Idle(此例以逻辑闲置符号Logical_Idle作自我测试用的固定符号)。继而，步骤S408中，数字码检查器114辨识所接收的还原数字码。若还原数字码符合该逻辑闲置符号Logical_Idle、或时钟补偿符号SKP_OS，流程进行步骤S414，检查该传输接口芯片100之内建式测试程序是否结束(例如，是否达一时限)，以决定是结束程序或是回到步骤S410。若还原数字码非该逻辑闲置符号Logical_Idle、也非该时钟补偿符号SKP_OS，流程进行步骤S416，变化误差计数器116的计数值(如递增或递减)，再作步骤S414的判断。
其他采用上述概念达到一传输接口芯片之内建式自我测试功能的技术都属于本申请所欲保护的范围。基于以上技术内容，本申请更涉及内建式传输接口芯片测试方法。
虽然本发明已以优选实施例公开如上，然其并非用以限定本发明，本领域技术人员在不脱离本发明的精神和范围内，当可做些许的更动与润饰。本发明的保护范围当视所附的权利要求范围所界定者为准。

Claims (21)

1.一种传输接口芯片，包括：
电子物理层，供应信号至该传输接口芯片的发送端，且自该传输接口芯片的接收端接收信号；
数字码产生器，产生原始数字码；
加扰器，接收并加扰该原始数字码，以输出加扰数字码；
编码器，接收并编码该加扰数字码，并将编码后的该加扰数字码交由该电子物理层转换为供应至该传输接口芯片的该发送端的信号；
解码器，对接收数字码作解码，以产生解码数字码，该接收数字码来自该电子物理层，该电子物理层将接收自该接收端的信号转换为该接收数字码；
解扰器，接收并解扰该解码数字码，以产生还原数字码；以及
数字码检查器，接收该还原数字码，并在该发送端耦接该接收端的状况下比对该还原数字码是否符合该原始数字码。
2.如权利要求1所述的传输接口芯片，还包括：
时钟补偿缓冲器，
其中，供应自该电子物理层的该接收数字码经该时钟补偿缓冲器传递至该解码器。
3.如权利要求1所述的传输接口芯片，还包括：
误差计数器，在该数字码检查器比对出该还原数字码不符合该原始数字码时变化该误差计数器的计数值，在该数字码检查器比对出该还原数字码符合该原始数字码时不变化该计数值。
4.如权利要求3所述的传输接口芯片，其中：
在该发送端耦接该接收端的状况下，该数字码产生器至少输出一加/解扰种籽重置符号，以重置该加扰器与该解扰器所使用的加/解扰种籽。
5.如权利要求4所述的传输接口芯片，其中：
在该发送端耦接该接收端的状况下，该数字码产生器多次输出该加/解扰种籽重置符号时，该数字码检查器相应该数字码产生器多次接收到上述加/解扰种籽重置符号后，该数字码检查器与该误差计数器启动，以进行该还原数字码与该原始数字码的比对与误差计数。
6.如权利要求4所述的传输接口芯片，其中：
在该发送端耦接该接收端的状况下，该数字码检查器与该误差计数器在该数字码产生器启动后方启动，以进行该还原数字码与该原始数字码的比对与误差计数。
7.如权利要求4所述的传输接口芯片，其中：
在该发送端耦接该接收端的状况下，该数字码产生器多次输出该加/解扰种籽重置符号时，该数字码检查器与该误差计数器启动，以进行该还原数字码与该原始数字码的比对与误差计数。
8.如权利要求3所述的传输接口芯片，其中：
在该误差计数器启动后，该数字码产生器包括多次输出固定符号作为该原始数字码。
9.如权利要求2所述的传输接口芯片，其中：
该数字码产生器在多次输出固定符号作为该原始数字码间穿插输出时钟补偿符号经由上述加扰器、编码器、电子物理层以及发送端输出该传输接口芯片，再由该接收端接收并经上述电子物理层、时钟补偿缓冲器、解码器、以及解扰器传递至该数字码检查器；且
相应该时钟补偿符号的上述接收数字码由该时钟补偿缓冲器缓冲调整，以补偿信号传输时序。
10.一种内建式传输接口芯片测试方法，包括：
将传输接口芯片的发送端连接至该传输接口芯片的接收端；
以该传输接口芯片的数字码产生器产生原始数字码；
以该传输接口芯片的加扰器加扰该原始数字码，以产生加扰数字码；
以该传输接口芯片的编码器编码该加扰数字码；
将编码后的该加扰数字码交由该传输接口芯片的电子物理层转换为供应至该传输接口芯片的该发送端的信号，再由该电子物理层自该传输接口芯片的该接收端接收且转换为接收数字码；
以该传输接口芯片的解码器解码该接收数字码，以产生解码数字码；
以该传输接口芯片的解扰器解扰该解码数字码，以产生还原数字码；并且
以该传输接口芯片的数字码检查器比对该还原数字码是否符合该原始数字码。
11.如权利要求10所述的内建式传输接口芯片测试方法，还包括：
令供应自该电子物理层的该接收数字码经该传输接口芯片的时钟补偿缓冲器传递至该解码器。
12.如权利要求10所述的内建式传输接口芯片测试方法，还包括：
供应误差计数器；以及
在该数字码检查器比对出该还原数字码不符合该原始数字码时变化该误差计数器的计数值，在该数字码检查器比对出该还原数字码符合该原始数字码时不变化该计数值。
13.如权利要求12所述的内建式传输接口芯片测试方法，其中：
在该发送端耦接该接收端的状况下，该数字码产生器至少输出一加/解扰种籽重置符号，以重置该加扰器与该解扰器所使用的加/解扰种籽。
14.如权利要求13所述的内建式传输接口芯片测试方法，其中：
在该发送端耦接该接收端的状况下，该数字码产生器多次输出该加/解扰种籽重置符号时，该数字码检查器相应该数字码产生器多次接收到上述加/解扰种籽重置符号后，启动该数字码检查器与该误差计数器，以进行该还原数字码与该原始数字码的比对与误差计数。
15.如权利要求13所述的内建式传输接口芯片测试方法，其中：
在该发送端耦接该接收端的状况下，在该数字码产生器启动后方启动该数字码检查器与该误差计数器，以进行该还原数字码与该原始数字码的比对与误差计数。
16.如权利要求13所述的内建式传输接口芯片测试方法，其中：
在该发送端耦接该接收端的状况下，该数字码产生器多次输出该加/解扰种籽重置符号时，启动该数字码检查器与该误差计数器，以进行该还原数字码与该原始数字码的比对与误差计数。
17.如权利要求12所述的内建式传输接口芯片测试方法，还包括：
在该误差计数器启动后，令该数字码产生器多次输出固定符号作为该原始数字码。
18.如权利要求11所述的内建式传输接口芯片测试方法，还包括：
令该数字码产生器在多次输出固定符号作为该原始数字码间穿插输出时钟补偿符号经由上述加扰器、编码器、电子物理层以及发送端输出该传输接口芯片，再由该接收端接收并经上述电子物理层、时钟补偿缓冲器、解码器、以及解扰器传递至该数字码检查器；且
以该时钟补偿缓冲器缓冲调整相应该时钟补偿符号的上述接收数字码，以补偿信号传输时序。
19.一种传输接口芯片，包括：
数字码产生器，产生原始数字码；以及
数字码检查器，接收还原数字码与该原始数字码，并在该传输接口芯片的发送端与接收端彼此耦接的状况下比对该还原数字码是否符合该原始数字码，
其中该原始数字码经由加扰与编码输出至该发送端后再被该接收端接收进行解码与解扰后产生该还原数字码。
20.如权利要求19所述的传输接口芯片，还包括：
误差计数器，在该数字码检查器比对出该还原数字码不符合该原始数字码时变化该误差计数器的计数值，在该数字码检查器比对出该还原数字码符合该原始数字码时不变化该计数值。
21.如权利要求20所述的传输接口芯片，其中：
在该发送端耦接该接收端的状况下，该数字码产生器至少输出一加/解扰种籽重置符号，以重置该传输接口芯片的加扰器与解扰器所使用的加/解扰种籽。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106970315A (zh) * 2016-12-13 2017-07-21 威盛电子股份有限公司 传输接口芯片以及其测试方法
CN114295963A (zh) * 2021-12-31 2022-04-08 龙迅半导体（合肥）股份有限公司 一种芯片测试方法及系统

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11611408B2 (en) * 2021-06-01 2023-03-21 Keysight Technologies, Inc. Methods, systems and computer readable media for reconstructing uncorrectable forward error correction (FEC) data

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1795393A (zh) * 2003-05-28 2006-06-28 皇家飞利浦电子股份有限公司 信号完整性自测机构
CN101183327A (zh) * 2006-11-15 2008-05-21 晶像股份有限公司 接口测试电路及方法
US7519886B2 (en) * 2006-01-05 2009-04-14 International Business Machines Corporation Apparatus and method for integrated functional built-in self test for an ASIC
US7673200B2 (en) * 2007-10-10 2010-03-02 Asix Electronics Corporation Reprogrammable built-in-self-test integrated circuit and test method for the same
CN102752254A (zh) * 2011-04-18 2012-10-24 美国博通公司 通信装置及用于操作通信装置的方法
CN103154753A (zh) * 2010-10-05 2013-06-12 晶像股份有限公司 高速输入输出装置的测试
CN103853639A (zh) * 2012-12-04 2014-06-11 国际商业机器公司 自测试芯片上功能逻辑块的芯片上集成的系统和方法

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5802105A (en) * 1994-11-30 1998-09-01 Qualcomm Incorporated Method and apparatus for testing a digital communication channel
US6002718A (en) * 1995-10-27 1999-12-14 Hewlett-Packard Company Method and apparatus for generating runlength-limited coding with DC control
CN1260653A (zh) 1998-07-24 2000-07-19 休斯电子公司 多模式、多调制点对多点通信
JP2004030765A (ja) * 2002-06-25 2004-01-29 Fujitsu Ltd 自己診断機能内蔵の半導体記憶装置
US7340662B1 (en) * 2003-04-30 2008-03-04 Mcelwee James Francis GBit/s transceiver with built-in self test features
US7444558B2 (en) * 2003-12-31 2008-10-28 Intel Corporation Programmable measurement mode for a serial point to point link
CN100417062C (zh) 2004-07-27 2008-09-03 中兴通讯股份有限公司 一种无线数字通信系统的误码检测方法及装置
DE102004042072B4 (de) * 2004-08-31 2006-11-23 Infineon Technologies Ag Verfahren zum Testen einer zu testenden Schaltungseinheit und Testvorrichtung zur Durchführung des Verfahrens
US8223853B2 (en) * 2005-01-11 2012-07-17 Qualcomm Incorporated Method and apparatus for decoding data in a layered modulation system
US20070033471A1 (en) * 2005-06-09 2007-02-08 Raguram Damodaran Hardware Configuration of pBIST
US7996747B2 (en) * 2006-11-03 2011-08-09 International Business Machines Corporation Forward error correction encoding for multiple link transmission compatible with 64B/66B scrambling
KR100850354B1 (ko) * 2006-11-17 2008-08-04 한국전자통신연구원 무선 근거리망과 무선 유에스비망 간의 브리지 장치
US20080202623A1 (en) * 2007-02-22 2008-08-28 Deangelis Alfred R Electrocoated conductive fabric
JP2008269669A (ja) * 2007-04-17 2008-11-06 Renesas Technology Corp 半導体装置及びデータ処理システム
US8312330B2 (en) 2007-06-21 2012-11-13 Litepoint Corporation System and method for testing wireless devices
US7716542B2 (en) * 2007-11-13 2010-05-11 Faraday Technology Corp. Programmable memory built-in self-test circuit and clock switching circuit thereof
TW201101024A (en) 2009-06-19 2011-01-01 Inventec Corp SAS back plate testing device
US9432298B1 (en) * 2011-12-09 2016-08-30 P4tents1, LLC System, method, and computer program product for improving memory systems
US8810443B2 (en) * 2012-04-20 2014-08-19 Linear Technology Corporation Analog-to-digital converter system and method
US9515809B2 (en) 2012-12-06 2016-12-06 Intel Corporation Testing using analog near end loop back circuit

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1795393A (zh) * 2003-05-28 2006-06-28 皇家飞利浦电子股份有限公司 信号完整性自测机构
US7519886B2 (en) * 2006-01-05 2009-04-14 International Business Machines Corporation Apparatus and method for integrated functional built-in self test for an ASIC
CN101183327A (zh) * 2006-11-15 2008-05-21 晶像股份有限公司 接口测试电路及方法
US7673200B2 (en) * 2007-10-10 2010-03-02 Asix Electronics Corporation Reprogrammable built-in-self-test integrated circuit and test method for the same
CN103154753A (zh) * 2010-10-05 2013-06-12 晶像股份有限公司 高速输入输出装置的测试
CN102752254A (zh) * 2011-04-18 2012-10-24 美国博通公司 通信装置及用于操作通信装置的方法
CN103853639A (zh) * 2012-12-04 2014-06-11 国际商业机器公司 自测试芯片上功能逻辑块的芯片上集成的系统和方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106970315A (zh) * 2016-12-13 2017-07-21 威盛电子股份有限公司 传输接口芯片以及其测试方法
CN106970315B (zh) * 2016-12-13 2019-11-26 威盛电子股份有限公司 传输接口芯片以及其测试方法
CN114295963A (zh) * 2021-12-31 2022-04-08 龙迅半导体（合肥）股份有限公司 一种芯片测试方法及系统
CN114295963B (zh) * 2021-12-31 2024-05-14 龙迅半导体（合肥）股份有限公司 一种芯片测试方法及系统

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