KR960011959B1 - 반도체 메모리 장치 - Google Patents

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KR960011959B1
KR960011959B1 KR1019930016460A KR930016460A KR960011959B1 KR 960011959 B1 KR960011959 B1 KR 960011959B1 KR 1019930016460 A KR1019930016460 A KR 1019930016460A KR 930016460 A KR930016460 A KR 930016460A KR 960011959 B1 KR960011959 B1 KR 960011959B1
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미쓰비시 뎅끼 가부시끼가이샤
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Abstract

내용없음.

Description

반도체 메모리 장치
제 1 도는 각각 16M비트×1구성을 갖는 8개의 반도체 메모리 칩을 이용하는 8비트 컴퓨터에 대한 메모리의 구성을 나타내는 도면.
제 2 도는 각각 4M비트×4구성을 갖는 2개의 반도체 메모리 칩을 이용하는 8비트 컴퓨터에 대한 메모리의 구성을 나타내는 도면.
제 3 도는 선행기술에 의한 반도체 메모리 칩의 블록도.
제 4 도는 본 발명에 의한 실시예의 256K비트×4구성의 반도체 메모리 칩의 블록도.
제 5 도는 메모리 셀 어레이의 상세한 블록도.
제 6 도는 테스트 모드 제어회로의 블록도.
제 7 도는 테스트 모드 회로의 블록도.
제 8 도는 스위치 회의 블록도.
제 9 도는 데이터 비교기의 블록도.
제 10 도는 중합 로직(superposing logic)의 블록도.
제 11 도는 통상의 기록동작(write operation)을 보여주는 타이밍 차트(timing chart).
제 13 도는 테스트 모드를 보여주는 타이밍 차트.
제 14 도는 테스트 판독동작을 보여주는 타이밍 차트.
제 15 도는 본 발명에 의한 제2실시예에 반도체 메모리 칩의 블록도.
제 16 도는 상기 제2실시예의 테스트 모드 회로에 대한 블록도.
제 17 도는 본 발명에 의한 제3실시예의 반도체 메모리 칩의 블록도.
제 18 도는 상기 제3실시예의 테스트 모드 회로에 대한 블록도.
제 19 도는 래치(latch) 회로의 블록도.
제 20 도는 다른 실시예의 래치 회로에 대한 블록도.
본 발명은 반도체 메모리 장치에 관한 것이며, 특히 동일 어드레스에서 복수개의 데이터를 입출력하는 것이 가능한 반도체 메모리 장치의 테스트를 용이하게 하기 위한 설계에 관한 것이다.
최근에 반도체 집적회로 장치는 훨씬 더 높은 강도로 집적화되었으며, 특히 반도체 메모리 장치의 용량은 크게 증가하게 되었다. 그러나 이러한 용량의 증가는 아래와 같은 문제점을 야기시켰다.
8비트 컴퓨터에서, 8비트의 데이터는 동시에 취급되며, 메모리에 저장되는 데이터의 단위는 일반적으로 8비트이다. 제 1 도에 나타난 것처럼 한개의 칩당 16M 비트의 용량을 갖는 반도체 메모리를 사용하는 메모리장치가 실현될 수 있다.
제 1 도에 있어서, 메모리는 8개의 16M 비트 반도체 메모리 칩 212a-212h을 포함한다. 1비트는 메모리 칩 212a-212h의 각각의 동일한 어드레스에 저장되며, 동일 어드레스에 저장되는 8비트의 데이터는 1바이트로 취급된다. 따라서 기록 동작에서, 메모리 칩 212a-212h의 각각에서 동일 어드레스는 1비트를 판독하기 위하여 설계되며, 그것에 의해서 1바이트의 데이터가 형성된다.
이렇게 구성되는 메모리에서, 각각의 메모리 칩에 16M 비트까지의 어드레스를 사용하는 것이 가능하다. 16M 비트 메모리 영역에서 각 비트에 다른 어드레스가 할당된 반도체 메모리 칩은, 16M비트×1(or16×1) 구성 메모리라고 부른다. 16×1 구성의 8개의 메모리 칩을 이용하는 제 1 도에 있는 메모리는 16M바이트의 데이터를 저장할 수 있다. 그러나, 이러한 1구성의 커다란 용량은 아래와 같은 문제점을 야기할수 있다.
만일 컴퓨터의 메모리 용량이 충분하지 못하면, 추가적으로 메모리가 사용되어야 한다. 만일 컴퓨터가 제 1 도에 나타낸 구성의 메모리를 사용한다면, 각각 16M 비트의 용량을 갖는 8개의 메모리가 추가되어야 한다. 따라서 16M 바이트의 기억용량이 추가적으로 사용된다. 각각 16M 비트의 용량을 갖는 8개의 반도체 메모리 칩은 이러한 목적을 위하여 사용된다. 그러나 이와같이 증설시에 그러한 대량의 메모리를 추가하는것이 좀처럼 요구되지 않는다.
한번에 많고 큰 메모리 칩을 추가하면 값이 비싸진다. 가령, 퍼스널 컴퓨터에서, 만일 메모리가 큰 용량의 반도체 칩으로 구성되면, 메모리를 취급하는 것과 관련하여 문제점이 야기될 수 있다.
전술한 문제점을 극복하기 위하여, 한개의 메모리 칩의 용량은 변하지 않고, 한개의 메모리 칩의 메모리영역을 복수개의 메모리구획(또는 메모리 블록이라 칭한다)으로 분할하는 방법이 제안되었다.
각 메모리 블록은 다른 메모리 블록으로부터 독립된 어드레스를 가지며, 복수의 데이터는 한개의 칩에서 동일 어드레스에 저장된다.
제 2 도에 있어서, 16M 비트의 메모리 영역이 4M 비트의 용량을 갖는 4개의 메모리 블록(이러한 구성을 4M 비트×4 구성 또는 4×4 구성으로 부른다)으로 분할되는 반도체 메모리 칩에 대해 설명한다. 반도체 메모리 칩 214a는 4M 비트의 용량을 갖는 메모리 블록 216a, 218a, 220a, 222a를 포함한다.
각 메모리 블록은 한개의 어드레스에 1비트의 데이터를 저장한다. 이 메모리 칩 214a는 동일 어드레스에서 4비트를 저장한다. 유사하게, 4×4 구성의 반도체 메모리 칩 214b는 4개의 메모리 블록 216b(도시되지 않음), 218b, 220b, 222b를 포함한다.
메모리 칩 214b는 동일한 어드레스에서 4비트를 저장한다. 두개의 반도체 메모리 칩 214a와 214b의 조합을 이용하여, 8비트의 데이터가 동일 어드레스로부터 판독 및 저장될 수 있다. 만일 각각 4×4 구성을 갖는 두개의 반도체 메모리 칩이 사용된다면, 1바이트의 데이터 입출력이 가능하다.
결과적으로 각각 16M 비트의 용량을 갖는 두개의 반도체 메모리 칩은 제 1 도에 나타낸 메모리와 동일한 기능을 실현할 수 있다. 제 2 도에 나타낸 4×4 구성의 반도체 메모리 칩은 대용량의 반도체 메모리 칩을 사용하면서 최소 단위의 기억용량을 감소시키는 장점을 가지고 있다.
제 2 도에서 나타낸 예에서, 제 1 도에 있는 메모리와 같은 기능을 실현하면서, 기억용량이 제 1 도에 나타낸 것, (16M 바이트)1/4인 4M 바이트이다.
최소 구성의 기억용량의 단위를 감소시킴으로써, 증설시의 기억용량의 단위를 제 1 도에 나타낸 구성에 비교하여 크게 감소시킬 수 있다. 이것은 메모리의 구성에 대한 특정의 설계와 구성의 변화를 용이하게 하는 것이 가능하다.
특히 컴퓨터의 주류가 현행의 16비트 컴퓨터에서 32비트 컴퓨터로 변화하는 경우에, 한번에 취급한 데이터의 단위가 16비트에서 32비트로 변화한다. 만일 제 1 도에 나타낸 구성의 메모리가 사용된다면, 메모리의 최소 단위가 64M 바이트(16M 비트×32=2M 바이트×32)로 되어, 개인 사용자에게는 거의 불필요하게 된다. 또한 그러한 메모리는 너무 비싸기 때문에 어떤 경우에는 개인 사용자들이 이용하는 것이 불가능하게 될 것이다.
이와같은 경우에 제 2 도에 나타낸 메모리 칩은 그러한 사용자들의 요구를 완전하게 만족시킬 것으로 기대된다.
제 3 도는 4M 비트×4 구성인 반도체 메모리 칩 214a에 동일한 구성을 갖는 반도체 메모리 칩으로서, 특히 256킬로비트(K비트)×4 구성인 1M 비트 반도체 메모리 칩 230을 나타낸 블록도이다.
제 3 도에 있어서, 반도체 메모리 칩 230은 각각 외부 칼럼 어드레스 스트로브 0 8 1 4 3 9 0 8 1 2 3 4 1 1
1 1
1 1 1 4 0 8 0 8 0 8 0 8 1 1 4 1 4 1 1 1 4 1 1 2 3 4 1 4 1 4 1 4 1 1 1 1 1 4 1 1 1 1 1 4 1

Claims (16)

  1. 서로 다른 제1과 제2값중의 하나를 갖는 모드 지정신호를 공급하기 위한 수단과, 복수의 메모리 구획을 포함하는 메모리수단과, 데이터를 판독 및 기록하기 위하여 상기의 메모리 구획 각각에 있는 동일한 어드레스를 선택하기 위한 선택수단과, 상기 선택수단에 의해 판독 및 기록되는 상기 데이터를 전송하기 위하여 상기 메모리 구획중의 하나에 대응하여 제공되는 복수의 입출력 핀과, 상기 선택수단과 상기 복수의 입출력 핀 사이에서 배치되고, 상기 메모리 구획중의 하나에 대응하여 각각 설치되며, 대응하는 입출력 핀을 통하여 공급되는 데이터를 대응하는 메모리 구획으로부터 판독된 상기 데이터와 비교하기 위하여 상기 모드 지정신호의 상기 제2값에 응답하는 복수의 비교수단과, 외부에서 인가된 제어 신호를 수신하는 제1 및 제 2 입력단자를 구비하고, 상기 모드 지정신호를 공급하는 상기 수단은 통상 동작에서 상기 제 1값을 공급하는 수단과 상기 제1 및 제2입력단자에 공급되는 상기 제어 신호의 소정 순서에 응답해서 상기 제2값을 공급하는 수단을 포함하는 반도체 메모리 장치.
  2. 제 1 항에 있어서, 상기 비교수단의 각각의 출력에 접속되어, 상기의 각 메모리 구획으로부터 판독된 모든 데이터가 상기 대응하는 입출력 핀을 통하여 공급되는 데이터와 일치 여부를 검출하는 일치 검출수단을 더 포함하는 반도체 메모리 장치.
  3. 제 1 항에 있어서, 상기 복수의 메모리 구획은 같은 기억용량을 가지는 반도체 메모리 장치.
  4. 제 1 항에 있어서, 상기 메모리 장치는 2의 제곱과 같은 수의 상기 메모리 구획을 포함하는 반도체 메모리 장치.
  5. 제 4 항에 있어서, 상기 메모리 장치는 4개의 상기 메모리 구획을 포함하는 반도체 메모리 장치.
  6. 서로 다른 제1과 제2값중의 하나를 갖는 모드 지정신호를 공급하기 위한 수단과, 복수의 메모리 구획을 포함하는 메모리수단과, 데이터를 판독 기록하기 위하여 상기 각 메모리 구획에서 동일한 어드레스를 선택하기 위한 선택수단과, 상기 선택수단에 의해 판독 및 기록되는 상기 데이터를 전송하기 위하여 상기 메모리 구획중의 하나에 대응하여 설치되는 복수의 입출력 핀과, 상기 선택수단과 상기 복수의 입출력 핀 사이에서 배치되고, 상기 메모리 구획중의 하나에 대응하여 설치되며, 대응하는 입출력 핀을 통하여 공급되는 데이터를 대응하는 메모리 구획으로부터 판독된 상기 데이터와 비교하기 위하여 상기 모드 지정신호의 상기 제2값에 응답하는 복수의 비교수단과, 상기 각 비교수단의 출력에 접속하여, 상기의 각 메모리 구획으로부터 판독된 모든 데이터가 상기 대응하는 입출력 핀을 통하여 공급되는 데이터와 일치 여부를 검출하는 일치 검출수단과, 통상 동작시에는 사용되지 않고 상기 일치 검출수단의 출력에 접속되는 비접속 입출력핀을 구비하는 반도체 메모리 장치.
  7. 제 6 항에 있어서, 외부에서 인가되는 제어 신호를 수신하는 제1 및 제2입력단자를 더 구비하고, 상기 모드 지정신호는 통상 동작시 상기 제1값을 공급하고 상기 제1 및 제2인력단자에 공급되는 상기 제어신호의 소정 순서의 변화에 응답해서 상기 제2값을 공급하는 반도체 메모리 장치.
  8. 제 6 항에 있어서, 각 상기 비교수단은 상기 선택수단과 대응하는 입출력 핀 사이에 배치되고 상기 모드 지정신호에 응답해서 상기 선택수단과 상기 입출력 핀 사이의 전기 접속을 선택적으로 절단 및 형성하는 상기 메모리 구획중 하나에 대응하게 설치되는 스위칭수단과, 상기 스위칭수단에 병렬로 상기 입출력 핀중 해당되는 하나와 상기 선택수단 사이에 위치하고 상기 입출력 핀을 통하여 외부에서 인가된 데이터를 상기 선택수단에서 공급된 데이터와 비교하는 상기 메모리 구획중 하나에 대응하게 설치되는 비교회로를 구비하는 반도체 메모리 장치.
  9. 서로 다른 제1과 제2값중의 하나를 갖는 모드 지정신호를 공급하기 위한 수단과, 복수의 메모리 구획을 포함하는 메모리수단과, 데이터를 판독 및 기록하기 위하여 상기의 메모리 구획에서 동일한 어드레스를 선택하기 위한 선택수단과, 상기 선택수단에 의해 판독 및 기록되는 상기 데이터를 전송하기 위하어 상기 메모리 구획중의 하나에 대응하여 각각 설치되는 복수의 입출력 핀과, 상기 선택수단과 상기 복수의 입출력 핀 사이에서 배치되고, 상기 메모리 구획중의 하나에 대응하여 설치되며, 대응하는 입출력 핀을 통하여 공급되는 데이터를 대응하는 메모리 구획으로부터 판독된 상기 데이터를 비교하기 위하여 상기 모드 지정신호의 상기 제2값에 대응하는 복수의 비교수단과, 상기 각 비교수단의 출력에 접속하여, 상기의 각 메모리 구획으로부터 판독된 모든 데이터가 상기 대응하는 입출력 핀을 통하여 공급되는 데이터와 일치 여부를 검출하는 일치 검출수단과, 상기 모드 지정신호가 상기 제1값을 가질때 외부 데이터 전송을 행할 수 있는 소정의 내부 회로와, 상기 내부 회로용 내부 회로 입출력 핀과, 상기 모드 지정신호에 응답해서 상기 내부 회로 입출력 핀에 상기 일치 검출수단의 출력 또는 상기 내부 회로를 선택적으로 접속하는 상기 일치 검수단의 출력과 상기 내부회로에 접속되는 스위칭수단을 구비하는 반도체 메모리 장치.
  10. 제 9 항에 있어서, 상기 각 비교수단은 상기 선택수단과 대응하는 입출력 핀 사이에 배치되고 상기 모드 지정신호에 응답해서 상기 선택수단과 상기 입출력 핀 사이의 전기 접속을 선택적으로 절단 및 형성하는 상기 메모리 구획중 하나에 대응하게 설치되는 스위칭수단과, 상기 스위칭수단에 병렬로 상기 입출력 핀중 해당 하나와 상기 선택수단 사이에 위치하고 상기 입출력 핀을 통하여 외부에서 인가된 데이터를 상기 선택수단에서 공급된 데이터와 비교하는 상기 메모리 구획중 하나에 대응하게 설치되는 비교회로를 구비하는 반도체 메모리 장치.
  11. 제 9 항에 있어서, 외부에서 인가되는 제어 신호를 수신하는 제1 및 제2입력단자를 더 구비하고, 상기 모드 지정신호는 통상 동작시 상기 제1값을 공급하고 상기 제1 및 제2입력단자에 공급되는 상기 제어 신호의 소정순서의 변화에 응답해서 상기 제2값올 공급하는 반도체 메모리 장치.
  12. 서로 다른 제1과 제2값중의 하나를 갖는 모드 지정신호를 공급하기 위한 수단과, 복수의 메모리 구획을 포함하는 메모리 수단과, 데이터를 판독 및 기록하기 위하여 상기의 메모리 구획 각각에 있는 동일한 어드레를 선택하기 위한 선택수단과, 상기 선택수단에 의해 판독 및 기록되는 상기 데이터를 전송하기 위하여 상기 메모리 구획중의 하나에 대응하여 제공되는 복수의 입출력 핀과, 상기 선택수단과 상기 복수의 입출력 핀 사이에서 배치되고, 상기 메모리 구획중의 하나에 대응하여 각각 설치되며, 대응하는 입출력 핀을 통하여 공급되는 데이터를 대응하는 메모리 구획으로부터 판독된 상기 데이터와 비교하기 위하여 상기 모드 지정신호의 상기 제2값에 응답하는 복수의 비교수단과, 상기 각 비교수단의 출력에 접속하여, 상기의 각 메모리 구획으로부터 판독된 모든 데이터가 상기 대응하는 입출력 핀을 통하며 공급되는 데이터와 일치 여부를 검출하는 일치 검출수단을 구비하고, 상기 복수의 비교수단은 제1비교수단을 포함하고, 상기 복수의 입출력 핀은 상기 제1비교수단에 대응하는 제1입출력 핀을 포함하며, 상기 반도체 메모리 장치는 상기 일치 검출수단의 출력을 일시적으로 유지하는 유지 수단과, 상기 제1입출력 핀과 상기 제1비교수단 또는 상기 제1입출력 핀에 상기 유지 수단의 출력을 선택적으로 접속하는 상기 제1비교수단과 상기 제1입출력 핀 사이에 설치되는 스위칭수단과, 어떤 동작 사이클과 다음의 또다른 동작 사이클에서 상기 스위칭수단의 다른 접속을 선택하는 상기 모드 지정신호의 상기 제2값에 응답하는 접속 제어 수단을 구비하는 반도체 메모리 장치.
  13. 제 12 항에 있어서, 상기 각 비교수단은 상기 선택수단과 대응하는 입출력 핀 사이에 배치되고, 상기 모드 지정신호에 응답해서 상기 선택수단과 상기 입출력 핀 사이의 전기 접속을 선택적으로 절단 및 형성하는 상기 메모리 구획중 하나에 대응하게 설치되는 스위칭수단과, 상기 스위칭수단에 병렬로 상기 입출력 핀중 해당 하나와 상기 선택수단 사이에 위치하고 상기 입출력 핀을 통하여 외부에서 인가된 데이터를 상기 선택수단에서 공급된 데이터와 비교하는 상기 메모리 구획중 하나에 대응하게 설치되는 비교회로를 구비하는 반도체 메모리 장치.
  14. 제 12 항에 있어서, 외부에서 인가되는 제어 신호를 수신하는 제1 및 제2입력단자를 더 구비하고, 상기 모드 지정신호는 통상 동작시 상기 제1값을 공급하고 상기 제1 및 제2입력단자에 공급되는 상기 제어 신호의 소정순서의 변화에 응답해서 상기 제2값을 공급하는 반도체 메모리 장치.
  15. 서로 다른 제1과 제2값중의 하나를 갖는 모드 지정신호를 공급하기 위한 수단과, 복수의 메모리 구획을 포함하는 메모리수단과, 데이터를 판독 및 기록하기 위하여 상기의 메모리 구획 각각에 있는 동일한 어드레스를 선택하기 위한 선택수단과, 상기 선택수단에 의해 판독 및 기록되는 상기 데이터를 전송하기 위하여 상기 메모리 구획중의 하나에 대응하여 제공되는 복수의 입출력 핀과, 상기 선택수단과 상기 복수의 입출력 핀 사이에서 배치되고, 상기 메모리 구획중의 하나에 대응하여 각각 설치되며, 대응하는 입출력 핀을 통하여 공급되는 데이터를 대응하는 메모리 구획으로부터 판독된 상기 데이터와 비교하기 위하여 상기 모드 지정신호의 상기 제2값에 응답하는 복수의 비교수단과, 상기 각 비교수단은 상기 선택수단과 대응하는 입출력 핀 사이에 배치되고 상기 모드 지정신호에 응답해서 상기 선택수단과 상기 입출력 핀 사이의 전기 접속을 선택적으로 절단 및 형성하는 상기 메모리 구획중 하나에 대응하게 설치되는 스위칭수단과, 상기 스위칭수단에 병렬로 상기 입출력 핀중 해당 하나와 상기 선택수단 사이에 위치하고 상기 입출력 핀을 통하여 외부에서 인가된 데이터를 상기 선택수단에서 공급된 데이터와 비교하는 상기 메모리 구획중 하나에 대응하게 설치되는 비교 회로를 구비하는 반도체 메모리 장치.
  16. 서로 다른 제1과 제2값중의 하나를 갖는 모드 지정신호를 공급하기 위한 수단과, 복수의 메모리 구획을 포함하는 메모리수단과, 데이터를 판독 및 기록하기 위하여 상기 메모리 구획 각각에서 동일한 어드레스를 선택하기 위한 선택수단과, 상기 선택수단에 의해 판독 및 기록되는 상기 데이터를 전송하기 위하여 상기 메모리 구획중의 하나에 대응하여 제공되는 복수의 입출력 핀과, 상기 선택수단과 상기 복수의 입출력 핀 사이에서 배치되고, 상기 메모리 구획중의 하나에 대응하여 각각 설치되며, 대응하는 입출력 핀을 통하여 공급되는 데이터를 대응하는 메모리 구획으로부터 판독된 상기 데이터와 비교하기 위하여 상기 모드 지정신호의 상기 제2값에 응답하는 복수의 비교수단과, 상기 각 비교수단의 출력에 접속하여, 상기의 각 메모리 구획으로부터 판독된 모든 데이터가 상기 대응하는 입출력 핀을 통하여 공급되는 데이터와 일치 여부를 검출하는 일치 검출수단을 구비하고, 상기 각 비교수단은 상기 선택수단과 대응하는 입출력 핀 사이에 배치되고 상기 모드 지정신호에 응답해서 상기 선택수단과 상기 입출력 핀 사이의 전기 접속을 선택적으로 절단 및 형성하는 상기 메모리 구획중 하나에 대응하게 설치되는 스위칭수단과, 상기 스위칭수단에 병렬로 상기 입출력 핀중 대응하는 하나와 상기 선택수단 사이에 위치하고 상기 입출력 핀을 통하여 외부에서 인가된 데이터를 상기 선택수단에서 공급된 데이터와 비교하는 상기 메모리 구획중 하나에 대응하게 설치되는 비교회로를 구비하는 반도체 메모리 장치.
KR1019930016460A 1992-08-28 1993-08-24 반도체 메모리 장치 KR960011959B1 (ko)

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