KR940004653A - 반도체 메모리 장치 - Google Patents

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Abstract

동일 어드레스에 있는 복수개의 비트를 저장하고 핀 수를 증가시키지 않고 테스트 시간을 감소시킬 수 있는 반도체 메모리 장치는 동일 어드레스에서 데이터가 읽혀지는 복수개의 메모리 셀 블록과 데이터를 읽고 쓰기 위하여 통상 동작시 사용되는 입출력 핀 사이에 존재하는 비교 회로를 포함한다.
비교 회로는 메모리 셀 블록과 핀으로부터 데이터의 일치와 불일치를 검출한다.
더우기 비교 회로의 출력을 중합하기 위한 로직이 구비된다.
중합 로직으로부터 공급되는 에러 플래그 신호는 비접속 핀을 통하여 전달되고, 그것에 의해서 핀 수를 감소시킨다.

Description

반도체 메모리 장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제4도는 본 발명에 의한 실시예의 256K 비트 X4 구성의 반도체 메모리 칩의 블록도이며,
제5도는 메모리 셀 어레이의 상세한 블록도이며,
제6도는 테스트 모드 제어 회로의 블록도이며,
제7도는 테스트 모드 회로의 블록도이며,
제8도는 스위치 회로의 블록도이며,
제9도는 데이터 비교기의 블록도이며,
제10도는 중합 로직(superposing logic)의 블록도이며,
제11도는 통상의 쓰기동작(write operation)을 보여주는 타이밍 차트(timing chart)이며,
제12도는 통상의 읽기동작(read operation)을 보여주는 타이밍 차트(timing chart)이며,
제13도는 테스트 모드를 보여주는 타이밍 차트이며,
제14도는 테스트 읽기동작을 보여주는 타이밍 차트이다.

Claims (18)

  1. 서로 다른 제1과 제2값증의 한개를 갖는 모드 지정신호(98)을 공급하기 위한 수단과, 복수개의 메모리 구획(42a-42d)을 포함하는 메모리 수단(42)과, 데이터를 읽고 쓰기 위하여 상기 의 메모리 구획(42a-42d) 각각에 있는 동일한 어드레스를 선택하기 위한 선택 수단(34,36,38,40)과, 상기 선택 수단(34,36,38,40)에 의해 읽어지고 기록되는 상기 데이터를 전송하기 위하여 상기 메모리 구획(42a-42d)중의 한개의 상응하여 제공되는 복수개의 입출력 핀(D01-D04)과, 상기 선택 수단(34,36,38,40)과 상기 복수개의 입출력 핀(D01-D04)과, 상기 선택수단(34,36,38,40)과 상기 복수개의 입출력 핀(D01-D04) 사이에서 배치되고, 상기 메모리 구획(42a-42d)중의 한계에 상응하여 제공되며, 상응하는 입출력 핀 (D01-D04)를 통하여 공급되는 데이터를 가지고 상응하는 메모리 구획(42a-42d)로부터 읽어낸 상기 데이터를 비교하기 위하여 상기 모드 지정 신호(98)의 상기 제2값에 대응하는 복수개의 비교 수단(112,114,116,118)을 포함하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기의 각 메모리 구획(42a-42d)으로부터 읽어낸 모든 데이터가 상기 상응하는 입출력 핀(D01-D04)를 통하여 공급되는 데이터와 일치 여부를 검출하기 위하여, 상기 비교 수단(112,1l4,116,l18)의 각각의 출력에 접속되는 일치 검출 회로를 더 포함하는 반도체 메모리 장치.
  3. 제2항에 있어서, 통상 동작시에 사용되지 않고 상기 일치 검출 수단(120)의 출력에 접속되는 비접속 입출력 핀(64)를 더 포함하는 반도체 메모리 장치.
  4. 제2항에 있어서, 상기 모드 지정 신호(98)이 상기 제1 값을 가질 때, 외부 데이터 전송을 실행하는 것이 가능한 소정의 내부 회로, 즉 상기 내부 회로에 대한 내부 회로 입출력 핀(164)과, 상기 모드 지정 신호(98)에 반응하여 상기 내부 회로 입출력 핀(164)에 상기 내부 회로 또는 상기 일치 검출 수단(120)의 상기 출력을 선택적으로 접속하기 위하여 상기 내부 회로와 상기 일치 검출 수단(120)의 출력에 접속되는 스위칭 수단(166)을 더 포함하는 반도체 메모리 장치.
  5. 제2항에 있어서, 상기의 복수개의 비교 수단(112,114,116,118)이 제1비교 수단을 포함하고, 상기 복수개의 입출력 핀(D01-D04)이 상기 제1비교 수단에 상당하는 제1입출력 핀(D01)을 포함하며, 상기 반도체 메모리 장치는 상기 일치 검출 수단(120)의 출력을 일시적으로 유지하기 위한 유지 수단(184)과, 상기 제1입출력 핀(D01)에 상기 제1비교 수단(112) 또는 상기 유지 수단(184)의 출력을 선택적으로 접속하기 위하여 상기 제1입출력 핀(D01)과 상기 제1비교 수단(112)사이에서 구비되는 스위칭 수단(186)과, 임의의 동작 주기와 후속의 다른 동작주기에서 상기의 스위칭 수단(186)의 다른 접속을 선택하기 의하여 상기 모드 지정 신호(98)의 상기 제2값에 반응하는 접속제어 수단(58)을 더 포함하는 반도체 메모리 장치.
  6. 제1항에 있어서, 상기 복수개의 메모리 구획(42a-42d)이 동일한 저장 용량을 갖는 반도체 메모리 장치.
  7. 제1항에 있어서, 상기 메모리 장치가 제2항의 전원과 동일한 갯수의 상기 메모리 구획(42a-42d)을 포함하는 반도체 메모리 장치.
  8. 제7항에 있어서, 상기 메모리 장치가 4개의 상기 메모리 구획(42a-42d)을 포함하는 반도체 메모리 장치.
  9. 제1항에 있어서, 상기 비교수단(112,114,116,118)이 상기 선택 수단(34,36,38,40)과 상당하는 입출력 핀(D01-D04) 사이에서 배치되고 상기 모드 지정 신호(98)에 반응하여 상기 선택 수단(34,36,38,40)과 상기 입출력 핀(D01-D04) 사이에서 선택적으로 전기적 접속을 연결하고 차단하기 위하여 상기 메모리 구획(42a-42d)중의 한개에 상당하여 구비되는 스위칭 수단(122,124,126,128)과, 상기 선택 수단(34,36,38,40)과 상당하는 상기 입출력 핀(D01-D04)중의 한개 사이에서 상기 스위칭 수단(l22,124,126,128)에 병렬로 위치하고, 상기 입출력 핀(D01-D04)를 통하여 외부적으로 인가되는 데이터와 상기 선택 수단(34,36,38,40)으로부터 공급되는 데이터를 비교하기 위하여 상기 메모리 구획(42a-42d)중의 한개에 상당하여 구비되는 비교 회로(130,132,134,136)를 포함하는 반도체 메모리 장치.
  10. 제1항에 있어서, 외부적으로 인가되는 제어 신호를 받기 위하여 제1과 제2입력 단자, 즉 상기 모드 지정신호(98)를 공급하기 위한 상기 수단(58)은 통상 동작에서 상기 제1 값을 공급하고 상기 제1과 제2입력 단자에 공급되는 상기 제어 신호의 소정의 순서에서 변화에 응답하여 상기 제2값을 공급하기 위한 상기 수단(58)을 더 포함하는 반도체 메모리 장치.
  11. 제2항에 있어서, 상기의 비교수단(112,114,116,118)이 상기 선택 수단(34,36,38,40)과 상당하는 입출력 핀(D01-D04) 사이에서 배치되고 상기 모드 지정 신호(98)에 반응하여 상기 선택 수단(34,36,38,40)과 상기 입출력 핀(D01-D04) 사이에서 선택적으로 전기적 접속을 연결하고 차단하기 위하여 상기 메모리 구획(42a-42d)중의 한개에 상당하여 구비되는 스위칭 수단(122,124,126,128)과, 상기 선택 수단(34,36,38,40)과 상당하는 상기 입출력 핀(D01-D04)중의 한개 사이에서 상기 스위칭 수단(122,124,126,128)에 병렬로 위치하고, 상기 입출력 핀(D01-D04)를 통하여 외부적으로 인가되는 데이터와 상기 선택 수단(34,36,38,40)으로부터 공급되는 데이터를 비교하기 위하여 상기 메모리 구획(42a-42d)중의 한개에 상당하여 구비되는 비교 회로(130,132,134,136)를 포함하는 반도체 메모리 장치.
  12. 제2항에 있어서, 외부적으로 인가되는 제어 신호를 받기 위하여 제1과 제2입력 단자, 즉 상기 모드 지정신호(98)를 공급하기 위한 상기 수단(58)은 통상 동작에서 상기 제1값을 공급하고 상기 제1과 제2입력 단자에 공급되는 상기 제어 신호의 소정의 순서에서 변화에 응답하여 상기 제2값을 공급하기 위한 상기 수단(58)을 더 포함하는 반도체 메모리 장치.
  13. 제3항에 있어서, 상기의 비교 수단(112,114,116,118)이 상기 선택 수단(34,36,38,40)과 상당하는 입출력 핀(D01-D04)사이에서 배치되고 상기 모드 지정 신호(98)에 반응하여 상기 선택 수단(34,36,38,40)과 상기 입출력 핀(D01-D04)사이에서 선택적으로 전기적 접속을 연결하고 차단하기 위하여 상기 메모리 구획(42a-42d)중의 한개에 상당하여 구비되는 스위칭 수단(122,124,126,128)과, 상기 선택 수단(34,36,38,40)과 상당하는 상기 입출력 핀(D01-D04)중의 한개 사이에서 상기 스위칭 수단(122,124,126,128)에 병렬로 위치하고, 상기 입출력 핀(D01-D04)를 통하여 외부적으로 인가되는 데이터와 상기 선택 수단(34,36,38,40)으로부터 공급되는 데이터를 비교하기 위하여 상기 메모리 구획(42a-42d)중의 한개에 상당하여 구비되는 비교 회로(130,132,134,136)를 포함하는 반도체 메모리 장치.
  14. 제3항에 있어서, 외부적으로 인가되는 제어 신호를 받기 위하여 제1과 제2입력 단자, 즉 상기 모드 지정신호(98)를 공급하기 위한 상기 수단(58)은 통상 동작에서 상기 제1값을 공급하고 상기 제1과 제2입력 단자에 공급되는 상기 제어 신호의 소정의 순서에서 변화에 응답하여 상기 제2값을 공급하기 위한 상기 수단(58)을 더 포함하는 반도체 메모리 장치.
  15. 제4항에 있어서, 상기의 비교수단(112,114,116,118)이 상기 선택 수단(34,36,38,40)과 상당하는 입출력 핀(D01-D04)사이에서 배치되고 상기 모드 지정 신호(98)에 반응하여 상기 선택 수단(34,36,38,40)과 상기 입출력 핀(D01-D04)사이에서 선택적으로 전기적 접속을 연결하고 차단하기 위하여 상기 메모리 구획(42a-42d)중의 한개에 상당하여 구비되는 스위칭 수단(122,124,126,128)과, 상기 선택 수단(34,36,38,40)과 상당하는 상기 입출력 핀(D01-D04)중의 한개 사이에서 상기 스위칭 수단(122,124,126,128)에 병렬로 위치하고, 상기 입출력 핀(D01-D04)를 통하여 외부적으로 인가되는 데이터와 상기 선택 수단(34,36,38,40)으로부터 공급되는 데이터를 비교하기 위하여 상기 메모리 구획(42a-42d)중의 한개에 상당하여 구비되는 비교 회로(130,132,134,136)를 포함하는 반도체 메모리 장치.
  16. 제4항에 있어서, 외부적으로 인가되는 제어신호를 받기 위하여 제1과 제2입력단자, 즉 상기 모드 지정신호(98)를 공급하기 위한 상기 수단(58)은 통상 동작에서 상기 제1값을 공급하고 상기 제1과 제2입력 단자에 공급되는 상기 제어 신호의 소정의 순서에서 변화에 응답하여 상기 제2값을 공급하기 위한 상기 수단(58)을 더 포함하는 반도체 메모리 장치.
  17. 제5항에 있어서, 상기의 비교 수단(112,114,116,118)이 상기 선택 수단(34,36,38,40)과 상당하는 입출력 핀(D01-D04)사이에서 배치되고 상기 모드지정 신호(98)에 반응하여 상기 선택수단(34,36,38,40)과 상기 입출력 핀(D01-D04)사이에서 선택적으로 전기적 접속을 연결하고 차단하기 위하여 상기 메모리 구획(42a-42d)중의 한개에 상당하여 구비되는 스위칭 수단(122,124,126,128)과, 상기 선택 수단(34,36,38,40)과 상당하는 상기 입출력 핀(D01-D04)중의 한개 사이에서 상기 스위칭 수단(122,124,126,l28)에 병렬로 위치하고, 상기 입출력 핀(D01-D04)를 통하여 외부적으로 인가되는 데이터와 상기 선택 수단(34,36,38,40)으로 부터 공급되는 데이터를 비교하기 위하여 상기 메모리 구획(42a-42d)중의 한개에 상당하여 구비되는 비교 회로(130,132,134,136)를 포함하는 반도체 메모리 장치.
  18. 제5항에 있어서, 외부적으로 인가되는 제어 신호를 받기 위하여 제1과 제2입력 단자, 즉 상기 모드 지정 신호(98)를 공급하기 위한 상기 수단(58)은 통상 동작에서 상기 제1값을 공급하고 상기 제1과 제2입력 단자에 공급되는 상기 제어 신호의 소정의 순서에서 변화에 응답하여 상기 제2값을 공급하기 위한 상기 수단(58)을 더 포함하는 반도체 메모리 장치.
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Families Citing this family (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6587978B1 (en) 1994-02-14 2003-07-01 Micron Technology, Inc. Circuit and method for varying a pulse width of an internal control signal during a test mode
US5831918A (en) 1994-02-14 1998-11-03 Micron Technology, Inc. Circuit and method for varying a period of an internal control signal during a test mode
WO1995030227A1 (en) * 1994-04-29 1995-11-09 Texas Instruments Incorporated A method and apparatus for testing a memory circuit with parallel block write operation
WO1996013003A1 (en) * 1994-10-19 1996-05-02 Micron Technology, Inc. An efficient method for obtaining usable parts from a partially good memory integrated circuit
US5526320A (en) * 1994-12-23 1996-06-11 Micron Technology Inc. Burst EDO memory device
JP3361648B2 (ja) * 1995-03-15 2003-01-07 富士通株式会社 データ圧縮試験機能を備えた半導体記憶装置及びその試験方法
KR0147632B1 (ko) * 1995-04-24 1998-11-02 김광호 반도체 메모리장치의 멀티 비트 테스트방법 및 테스트 회로
JPH09128998A (ja) * 1995-10-31 1997-05-16 Nec Corp テスト回路
KR0172347B1 (ko) * 1995-12-23 1999-03-30 김광호 반도체 메모리장치의 병렬테스트 회로
JPH09190692A (ja) * 1996-01-09 1997-07-22 Mitsubishi Electric Corp 半導体記憶装置
JP3603440B2 (ja) * 1996-01-12 2004-12-22 富士通株式会社 半導体記憶装置
US5675540A (en) * 1996-01-22 1997-10-07 Micron Quantum Devices, Inc. Non-volatile memory system having internal data verification test mode
JP2833563B2 (ja) * 1996-01-23 1998-12-09 日本電気株式会社 半導体記憶装置
US5872802A (en) * 1996-05-03 1999-02-16 Cypress Semiconductor Corp. Parity generation and check circuit and method in read data path
US5991214A (en) * 1996-06-14 1999-11-23 Micron Technology, Inc. Circuit and method for varying a period of an internal control signal during a test mode
FR2751461B1 (fr) * 1996-07-22 1998-11-06 Sgs Thomson Microelectronics Dispositif de controle de finalite de test
US5787097A (en) * 1996-07-22 1998-07-28 Micron Technology, Inc. Output data compression scheme for use in testing IC memories
US5946257A (en) * 1996-07-24 1999-08-31 Micron Technology, Inc. Selective power distribution circuit for an integrated circuit
US5826006A (en) * 1996-09-30 1998-10-20 International Business Machines Corporation Method and apparatus for testing the data output system of a memory system
JPH10125742A (ja) * 1996-10-22 1998-05-15 Mitsubishi Electric Corp 半導体集積回路の良否判定方法及び半導体集積回路
JP3866818B2 (ja) * 1997-02-14 2007-01-10 三菱電機株式会社 半導体記憶装置
KR100264076B1 (ko) * 1997-06-20 2000-08-16 김영환 데이타 출력 드라이버 전류를 증가시킨 디램
DE19743001A1 (de) * 1997-09-29 1999-04-08 Siemens Ag Verfahren zum Testen von Halbleiterspeichern
JPH11306798A (ja) * 1998-04-22 1999-11-05 Oki Electric Ind Co Ltd メモリ装置のテスト容易化回路
JP3322303B2 (ja) * 1998-10-28 2002-09-09 日本電気株式会社 半導体記憶装置
DE19913570C2 (de) * 1999-03-25 2001-03-08 Siemens Ag Betriebsverfahren für einen integrierten Speicher und integrierter Speicher
DE10105627B4 (de) * 2000-03-20 2007-06-21 International Business Machines Corp. Mehrfachanschlussspeichereinrichtung, Verfahren und System zum Betrieb einer Mehrfachanschlussspeichereinrichtung
JP2002093192A (ja) * 2000-09-18 2002-03-29 Mitsubishi Electric Corp 半導体記憶装置の試験方法
JP2002214296A (ja) * 2001-01-16 2002-07-31 Toshiba Corp 半導体装置
US7301961B1 (en) 2001-12-27 2007-11-27 Cypress Semiconductor Corportion Method and apparatus for configuring signal lines according to idle codes
US7152192B2 (en) * 2005-01-20 2006-12-19 Hewlett-Packard Development Company, L.P. System and method of testing a plurality of memory blocks of an integrated circuit in parallel
US7480195B2 (en) * 2005-05-11 2009-01-20 Micron Technology, Inc. Internal data comparison for memory testing
KR100745374B1 (ko) * 2006-02-21 2007-08-02 삼성전자주식회사 멀티포트 반도체 메모리 장치 및 그에 따른 신호 입출력방법
DE102006024016B4 (de) * 2006-05-23 2008-04-03 Infineon Technologies Ag Speicher mit einem Ausgangsregister für Testdaten und Verfahren zum Testen eines Speichers
JPWO2012124063A1 (ja) * 2011-03-15 2014-07-17 富士通株式会社 半導体記憶装置及び半導体記憶装置の制御方法
EP2729308B1 (en) * 2011-06-30 2017-10-11 3M Innovative Properties Company Apparatus and method for microcontact printing on indefinite length webs

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS598197A (ja) * 1982-07-02 1984-01-17 Mitsubishi Electric Corp 半導体メモリのテスト装置
JPH0817040B2 (ja) * 1986-10-20 1996-02-21 日本電信電話株式会社 半導体メモリ
JPS63241791A (ja) * 1987-03-27 1988-10-07 Matsushita Electric Ind Co Ltd 半導体記憶装置
JPH0283900A (ja) * 1988-09-20 1990-03-23 Fujitsu Ltd 半導体記憶装置
JP2717712B2 (ja) * 1989-08-18 1998-02-25 三菱電機株式会社 半導体記憶装置
JP2864611B2 (ja) * 1990-01-25 1999-03-03 日本電気株式会社 半導体メモリ
JPH03222200A (ja) * 1990-01-26 1991-10-01 Mitsubishi Electric Corp ラインモードテスト機能付半導体記憶装置
JPH03295100A (ja) * 1990-04-12 1991-12-26 Mitsubishi Electric Corp 半導体記憶装置
US5228000A (en) * 1990-08-02 1993-07-13 Mitsubishi Denki Kabushiki Kaisha Test circuit of semiconductor memory device
JP2613674B2 (ja) * 1990-10-31 1997-05-28 シャープ株式会社 集積回路装置

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Publication number Publication date
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KR960011959B1 (ko) 1996-09-06
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JPH0676598A (ja) 1994-03-18

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