JP2001014886A - 半導体集積回路装置及びその制御方法 - Google Patents

半導体集積回路装置及びその制御方法

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JP2001014886A
JP2001014886A JP2000172463A JP2000172463A JP2001014886A JP 2001014886 A JP2001014886 A JP 2001014886A JP 2000172463 A JP2000172463 A JP 2000172463A JP 2000172463 A JP2000172463 A JP 2000172463A JP 2001014886 A JP2001014886 A JP 2001014886A
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chip
semiconductor integrated
integrated circuit
circuit device
fuse
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JP2000172463A
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Shoseki Kyo
尚 錫 姜
Keizen Shin
慶 善 辛
Kiso Kyo
▲キ▼ 相 姜
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Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
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    • E05D7/04—Hinges adjustable relative to the wing or the frame
    • A—HUMAN NECESSITIES
    • A47—FURNITURE; DOMESTIC ARTICLES OR APPLIANCES; COFFEE MILLS; SPICE MILLS; SUCTION CLEANERS IN GENERAL
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    • E05Y2900/00—Application of doors, windows, wings or fittings thereof
    • E05Y2900/20—Application of doors, windows, wings or fittings thereof for furnitures, e.g. cabinets

Abstract

(57)【要約】 【課題】 不良チップのノーマル動作を根本的に防止す
ることができる半導体集積回路装置及びその制御方法を
提供すること。 【解決手段】 チップの良・不良の判断に従い製造工程
でカッティングの有無が決定され第１電源に一端が接続
されたヒュージング部と、このヒュージング部の他端と
第２電源との間に接続されて前記ヒュージング部のカッ
ティングの有無に従い不良チップであるか否かを示す判
定信号を生成して該判定信号をチップ内部機能回路１１
〜１４のうち少なくとも１つに供給する信号発生部とを
具備するチップ動作不能制御回路１０を前記チップの内
部に備え、前記チップ内部機能回路が前記判定信号の値
に従い活性化又は非活性化されるようにする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術の分野】本発明は、特に不良チップ
に限っては根本的にチップの動作を禁止させ得る回路を
備えた半導体集積回路装置及びその制御方法に関する。
【０００２】
【従来の技術】通常、半導体素子メーカは、ウェハ状態
における集積回路チップ及びパッケージ状態におけるチ
ップがそれぞれ設定された動作を正確に行っているか否
かを検出するため、各チップに対して電気的テストを行
っている。このような電気的テストには、素子の電流及
び電圧の特性を検査するDCパラメータテストと、素子の
実際の動作機能をテストするダイナミックテストとがあ
る。
【０００３】ウェハ状態でテストされた各チップはテス
トの結果に従い良品と不良品とに選別される。ここで、
不良品中にスペアとして製造された冗長部品を使用する
ことによりリペア可能な不良品は、収率の向上のために
リペアされる。後でリペアされたチップに対してのみ再
度テストをした上で、不良チップが最終的に排除され
る。このように、チップをテストしリペアする半導体製
造工程をEDS(ElectricalDie Sorting) 工程といい、こ
の製造工程は、リペア可能なチップを再生するために、
又、異常のあるロットを早めにフィードバックするため
に、そして、不良チップを早めに除去することにより続
く組立工程におけるパッケージング費用及びパッケージ
の検査ラインのテスト費用を節減するためにぜひ必要と
される。
【０００４】前記EDS 工程が完了した後、各チップはウ
ェハの切断線に沿って切断されるソーイング作業により
分離され、分離されたチップは組立工程を通してそれぞ
れ組み立てられる。以後、EDS 及び組立工程で発生する
可能性のある配線欠陥を検査するオン／オフテスト、及
び初期不良除去のためにチップにストレスを印加して電
気的特性検査をするバーンインテストを含むパッケージ
テストが行われる。そして、パッケージテストの結果に
従い、チップ動作に機能不良を有するチップは不良チッ
プとして排除される。
【０００５】一方、高信頼性の集積回路を求める一部の
使用者のために、集積回路のチップ内に設置されて、リ
ペアされたチップであるか否かを使用者に認識させてく
れる認識信号生成回路が、ワシニ(Varshney)の外、大勢
の人々によって、1984年10月30日付で特許査定された米
国特許出願第4,480,199 号の題目"Identification ofRe
paired Integrated Circuit" の下に開示されている。
【０００６】図７は、前記米国特許に係る回路図のうち
代表的な回路図を示している。即ち、ピン10と電源電圧
Vcc との間に取り付けられたトランジスタT1,T2 及びヒ
ューズF1から構成される。ここで、前記電源電圧Vcc と
前記トランジスタT1,T2 の各しきい値電圧を加算した電
圧以上をピン10に印加すれば、前記ヒューズF1の切断の
有無に従い前記トランジスタT1,T2 はターンオフ又はタ
ーンオンされる。ヒューズF1が切断されると、前記トラ
ンジスタT1,T2 はターンオフ状態となって、前記ピン10
と電源電圧Vcc 間には電流の流れが感知されない。一
方、前記ヒューズF1が切断されないと、前記トランジス
タT1,T2 はターンオン状態となって、前記ピン10と電源
電圧Vcc 間には電流の流れが感知される。従って、前記
ヒューズF1を切断するか否かによってチップのリペアの
有無が使用者に知らされるようになる。例えば、製造メ
ーカが、チップがリペアされた場合にはヒューズF1をカ
ッティングすると定義したとすれば、チップの使用者は
電流の流れの感知の有無に従いリペアされたチップをチ
ェックできる。
【０００７】
【発明が解決しようとする課題】しかるに、従来の前記
回路を用いるか又は応用して不良チップが動作不能にな
るようにすることは容易でない。なぜならば、前記特許
の回路はチップのノーマル動作には何ら影響を与えない
ためである。したがって、回路内のヒューズF1のカッテ
ィングの有無に係わらず、リペアされたチップ、リペア
されない良品チップ、リペアされない不良チップ、正常
動作し難い不良チップ、正常動作と非正常動作を非周期
的に反復するチップ、及びリペア不可の不良チップは、
全てがまるで正常なチップのように動作する。ゆえに、
もし不良チップが正常チップとして出荷された場合は、
正常に機能することができないので、そのチップが採用
されたシステム全体の性能を低下させ、致命的な誤りを
発生させる。
【０００８】ウェハ状態で又はパッケージ状態でリペア
不可能と判断された不良チップが誤った管理等に起因し
て顧客に良品チップとして出荷された場合、製造メーカ
は費用及びメーカのイメージの面で多大なダメージを受
ける。従って、不良チップに対しては後工程で又は製品
出荷の以後に根本的にチップの動作が永久的に禁止され
るようにする必要がある。しかし、上記のように、従来
の技術は、チップの良好又は不良に係わらずにノーマル
動作をチップに維持させるため、不良チップに対し後続
工程において又は製品出荷の後に永久的に根本的にチッ
プの動作を禁止させる必要がある場合は対応できない。
そこで、製造メーカは費用及びメーカのイメージの損害
を防ぐため、それに従う別の管理をきびしくしなければ
ならない。
【０００９】本発明の目的は、不良チップに対しては根
本的にチップの動作を禁止させることができる半導体集
積回路装置を提供することにある。本発明の他の目的
は、リペア不可能な不良チップに対して後続工程におい
て又は製品の出荷後にチップのノーマル動作を永久的に
禁止させ得る半導体集積回路装置の制御方法を提供する
ことにある。
【００１０】
【課題を解決するための手段】本発明の半導体集積回路
装置は、チップの良・不良の判断に従い製造工程でカッ
ティングの有無が決定され第１電源に一端が接続された
ヒュージング部と、このヒュージング部の他端と第２電
源との間に接続されて前記ヒュージング部のカッティン
グの有無に従い不良チップであるか否かを示す判定信号
を生成して該判定信号をチップ内部機能回路に供給する
信号発生部とを具備するチップ動作不能制御回路を前記
チップの内部に備え、前記チップ内部機能回路が前記判
定信号の値に従い活性化又は非活性化されることを特徴
とする。
【００１１】本発明の半導体集積回路装置の制御方法
は、チップの良・不良の判断に従い製造工程でヒューズ
のカッティングの有無を決定する段階と、前記ヒューズ
のカッティングの有無に従い不良チップであるか否かを
示す判定信号を生成する段階と、前記生成された判定信
号をチップ内部機能回路に供給する段階とを有して、不
良と判断されたチップについては前記判定信号により動
作不能状態になるように制御することを特徴とする。
【００１２】上記本発明の半導体集積回路装置およびそ
の制御方法によると、リペア不可能な不良チップに対し
て後続工程で又は製品出荷の後にチップのノーマル動作
を永久的に禁止させることができる。したがって、製造
メーカの管理面での負担を軽減できるとともに、不良チ
ップの出荷を防止して製造メーカの費用及びイメージ面
での損害を除去できる。
【００１３】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を用いて詳しく説明する。図中、同一部分につい
ては便宜上同一符号を付して説明する。先ず、図１は、
チップ動作不能制御回路10を具備した本発明の半導体集
積回路装置の実施の形態を示すブロック図であって、チ
ップ動作不能制御回路10から出力するポテンシャル信号
（又は状態信号あるいは判定信号と称する）PMF が入力
バッファ11、出力バッファ12、チップ内部回路部13、及
びチップ内部DC電圧発生部14に印加されるように構成さ
れる。ここで、前記ポテンシャル信号はチップ内部機能
回路である前記入力バッファ11、出力バッファ12、チッ
プ内部回路部13、及びチップ内部DC電圧発生部14のうち
少なくとも一つに供給されるようになる。なぜならば、
ノーマル動作下で前記ブロックのうちいずれか一つでも
機能が良好に動作しないと、チップ動作は不可能な状態
になるためである。
【００１４】前記図１のチップ動作不能制御回路10の具
体的構成例を図2(A)及び図2(B)に示す。図2(A)に示すよ
うに、ヒュージング部として機能するヒューズF10 の一
端は第１電源の電源電圧VCC に接続され、ヒューズF10
の他端はダイオードD1のアノードに接続される。このダ
イオードD1のカソード端子と第２電源の接地電圧VSSと
の間には抵抗R1が接続される。前記ダイオードD1のカソ
ード端子のノードN21では状態信号といわれる前記ポテ
ンシャル信号が得られる。この状態信号は前記ヒューズ
F10 のカッティングの有無に伴う応答信号として電圧信
号の形態で得られる。例えば、ウェハ状態でのテストに
おいて任意のチップがリペア不可のチップと判断される
場合、前記ヒューズF10 はカッティングされて、前記ダ
イオードD1は非導通状態となり、ノードN21 にはローレ
ベルの電圧が生成される。
【００１５】反対に、ウェハ状態のテストにおいて任意
のチップが正常な良品チップとして判断される場合は、
前記ヒューズF10 はカッティングされなくて、電源電圧
VCCが印加されるときに前記ダイオードD1は導通状態と
なってノードN21 にはハイレベルの電圧が生成される。
図中、ヒューズF10 はポリシリコン又はメタルで製造で
きるが、ヒューズのカッティングはレーザ、高電流、又
は本分野に広く知られた他の技術により行うことができ
る。好ましくは、ドープされたポリシリコンヒューズを
使用するときは、レーザにより切断する方法がよい。
【００１６】図2(B)は図2(A)と類似であるが、ヒュージ
ング部として機能するヒューズF10の一端は電源電圧VCC
に接続され、ヒューズF10 の他端はPMOSトランジスタQ
21のソースに接続される。このトランジスタQ21 のドレ
インは他のPMOSトランジスタQ22 のソースに接続され、
このPMOSトランジスタQ22 のドレインはトランジスタQ2
1,Q22 のゲートと共通に接続されている。従って、前記
トランジスタQ21,Q22 はダイオードとして機能するの
で、図2(A)におけるダイオードD1に対応するようにな
る。前記トランジスタQ22 のドレイン端子と接地電圧VS
S との間には抵抗R1が接続される。前記トランジスタQ2
2 のドレイン端子のノードN21 では実質的に前記ポテン
シャル信号が得られる。このノードN21 から得たポテン
シャル信号の波形を定形化するためにインバータQ23〜Q
26 からなるバッファ10-1を前記ノードN21 に接続する
こともできる（図2(A)も同様）。図2(A)のように、前記
ポテンシャル信号の状態信号は前記ヒューズF10 のカッ
ティングの有無を示す。
【００１７】上記図2(B)の回路を採用したチップが不良
チップとして判断される場合、前記ヒューズF10 はレー
ザにより切断される。したがって、次いで、電源電圧VC
C が印加されてもダイオードとして機能する前記トラン
ジスタQ21,Q22 はターンオフ状態となって、ノードN21
にはローレベルの電圧が生成される。このローレベルの
電圧は前記バッファ10-1によりバッファリングされた後
定形化されたローレベルとして出力される。この定形化
されたローレベルは不良チップを示す前記状態信号であ
る。
【００１８】反対に、図2(B)の回路を採用したチップが
正常な良品チップと判断された場合は、前記ヒューズF1
0 はカッティングされなくて、電源電圧VCC が印加され
たときに前記トランジスタQ21,Q22 はターンオン状態と
なってノードN21 にはハイレベルの電圧が現れる。この
ハイレベルの電圧は前記バッファ10-1によりバッファリ
ングされた後定形化されたレベルとして出力される。こ
の定形化されたハイレベルは良品チップを示す前記状態
信号である。この状態信号PMF はチップ内部機能回路で
ある前記入力バッファ11、出力バッファ12、チップ内部
回路部13、及びチップ内部DC電圧発生部14の制御端子の
うち少なくとも一つの制御端子に供給される。上記のよ
うなチップ動作不能制御回路10は半導体基板上に公知の
CMOS製造工程を用いて作られ、半導体メモリの製造の際
に同時に製造するのがコストの面で有利である。
【００１９】前記ヒューズF10 に対応するヒュージング
部と、前記ダイオードD1（またはPMOSトランジスタQ21,
Q22）及び抵抗R1に対応する信号発生部とを含むチップ
動作不能制御回路10が前記入力バッファ11、出力バッフ
ァ12、チップ内部回路部13、又はチップ内部DC電圧発生
部14の動作をどのように駆動状態（イネーブル）又は不
能状態（ディスエーブル）に制御するかを以下に説明す
る。
【００２０】先ず、図３は、図１の入力バッファ11の具
体的構成例を示している。即ち、外部入力信号は半導体
素子の入力ピン11-1を通ってクロックインバータを構成
するトランジスタQ32,Q33 のゲートに共通に印加して、
該クロックインバータのインバーティング動作により位
相反転された後バッファリング用インバータQ37 を経て
出力用インバータQ38 で出力される。ここで、前記外部
入力信号がチップを選択するチップセレクト信号である
場合、前記入力ピン11-1はチップセレクト／CSピンにな
り、前記インバータQ38 で得られた信号Pintはチップ内
部でチップ選択を制御するコントロール信号発生回路に
印加される。前記クロックインバータはトランジスタQ3
1,Q34 及び制御信号反転用インバータQ35 をさらに含
み、NMOSトランジスタQ36 は制御信号が第１状態のロー
レベルである場合、出力端の電位を接地レベルに放電す
る役割をする。
【００２１】このような構成の通常の入力バッファ11に
前記図2(A)又は図2(B)のようなチップ動作不能制御回路
10で生成された前記ポテンシャル信号又は状態信号PMF
が制御信号として印加されると、チップが不良チップで
ある場合に前記入力バッファ11の動作はディスエーブル
状態となる。即ち、チップが不良チップと判断されて前
記状態信号PMF がローレベルとして供給されると、前記
トランジスタQ31,Q34がターンオフ状態を恒久的に維持
するようになる。従って、トランジスタQ32,Q33 はイン
バーティング機能を永久的に行うことができないので、
つまり入力バッファの役割をしなくなる。
【００２２】反対に、チップが良品チップとして判断さ
れて前記状態信号PMF がハイレベルとして供給される
と、前記トランジスタQ31,Q34 がターンオン状態を維持
する。従って、入力される信号に対する反転動作を行う
ことができるようになって入力バッファとしての機能を
する。なお、図面では前記状態信号PMF の一つだけが前
記入力バッファ11の制御端子に印加されるようになって
いるが、前記入力バッファをイネーブル及びディスエー
ブルに制御する制御信号と前記状態信号PMF とを組み合
わせて信号を制御端子に印加することが好ましい。前記
状態信号PMF と前記制御信号を合体させる場合、組合せ
論理はAND 又はNAND応答を生成する論理ゲートを使用す
ることが好ましい。以上のように、ヒュージング部のカ
ッティングの有無に従い互いに異なる第１，第２状態中
の一つを示すポテンシャル信号を発生するチップ動作不
能制御回路10内の信号発生部は、前記入力バッファ11の
イネーブル又はディスエーブルを制御し、従って、もし
かして出荷されるかも知れない不良チップは入力バッフ
ァが動作不能状態になってしまうのでチップの全体が動
作不能となる。
【００２３】前記状態信号PMF は、前記入力バッファ11
とは内部的回路構成が異なるが技術的制御原理は類似す
る出力バッファにも印加することができる。このとき、
不良チップの場合は出力バッファが動作不能状態とな
る。即ち、図４に示すように、出力バッファ12は、出力
ドライバ用トランジスタQ41,Q42 と、出力制御信号Ａに
対するクロックインバータを構成するトランジスタQ43
a,Q44a,Q45a, Q46c,Q47aと、出力制御信号Ｂに対する
クロックインバータを構成するトランジスタQ43b,Q44b,
Q45b,Q46b,Q47bと、放電用トランジスタQ48a,Q48b とか
らなる。前記出力ドライバ用トランジスタQ41,Q42 の共
通ドレインには出力ピン12-1が接続されてノーマル動作
のときにハイ又はローのレベルが外部に出力される。
【００２４】このような構成を有する通常の出力バッフ
ァ12に前記状態信号PMF が制御信号として印加される
と、不良チップである場合に出力バッファ12の動作はデ
ィスエーブル状態になる。即ち、不良チップとして判断
されて前記状態信号PMF がローレベルとして供給される
と、前記トランジスタQ43a,Q46a,Q43b, Q46b がターン
オフ状態を恒久的に維持するようになる。よって、二つ
のクロックインバータはそれぞれインバーティング機能
を永久的に行うことができないので、結局出力バッファ
が正常に動作しない。
【００２５】反対に、良品として判断されて前記状態信
号PMF がハイレベルとして供給されると、前記トランジ
スタQ43a,Q46a,Q43b,Q46b がターンオン状態を維持する
ようになる。よって、印加される信号Ａ，Ｂに対する反
転動作を行い得るようになって出力バッファとしての機
能をする。
【００２６】なお、図面では前記状態信号PMF の一つだ
けが前記出力バッファ12の制御端子に印加されるように
示されているが、前記出力バッファをイネーブル及びデ
ィスエーブルに制御する制御信号と状態信号PMF とを組
み合わせて信号を制御端子に印加することが好ましい。
前記状態信号PMF と前記制御信号の合体はAND 又はNAND
応答を生成する論理ゲートを用いる。以上のように、チ
ップ動作不能制御回路10内の信号発生部は前記出力バッ
ファ12のイネーブル又はディスエーブルを制御するの
で、もしかして出荷されるかも知れない不良チップにお
ける出力バッファは動作不能状態となる。
【００２７】前記状態信号PMF は、チップ内部回路部13
に印加して、不良チップである場合にチップ内部回路部
を動作不能状態に制御することもできる。即ち、図５に
示すように、半導体メモリデバイスの周辺回路に位置す
る通常のチップ内部回路部13は、NANDゲートQ51 と、順
に接続された遅延及び位相反転のためのインバータQ52
〜Q56 とからなる。これらの論理回路を介して第１クロ
ック信号P1が正しく伝達されることにより、チップ内部
動作を制御する第２クロック信号P2が正常に生成され
る。
【００２８】上記の構成を有する通常のチップ内部回路
部13に前記状態信号PMF が制御信号として印加される
と、不良チップである場合に前記チップ内部回路部13の
動作はディスエーブル状態になる。即ち、チップが不良
チップとして判断されて前記状態信号PMF がローレベル
として供給されると、前記NANDゲートQ51 の出力は前記
第１クロック信号P1の論理レベルに係わらず恒久的にハ
イ状態に維持される。従って、最終端に接続されたイン
バータQ56 の出力はローレベルに固定され、つまり、前
記第１クロック信号P1の論理に応じる出力を生成しない
ようになる。
【００２９】反対に、チップが良品チップとして判断さ
れて前記状態信号PMF がハイレベルとして供給されれ
ば、前記NANDゲートQ51 の出力は前記第１クロック信号
P1の論理レベルを反転した論理となる。即ち、この場合
は、前記NANDゲートQ51 はインバータとして動作し、従
って、印加する前記第１クロック信号P1が正しく伝達及
び処理されてチップ内部回路部13での機能をするように
なる。
【００３０】前記状態信号PMF はチップ内部DC（直流）
電圧発生部14に印加させることもできる。このとき、不
良チップの場合にチップ内部DC電圧発生部14が動作不能
状態となる。前記チップ内部DC電圧発生部14の種類とし
ては、内部電源電圧IVCCを発生する内部電源電圧発生
器、昇圧された電圧VPP を発生する昇圧電圧発生器、ネ
ガティブ電圧VBB を発生する負電圧発生器、及びハーフ
電源電圧(1／2VCC)VBLを発生する半電源電圧発生器など
がある。
【００３１】本具体例においては、種々の種類のうち、
内部電源電圧IVCCを発生する内部電源電圧発生器14' を
図６に示して、これに対する制御を説明する。即ち、図
６に示すように、通常の内部電源電圧発生器14' は、電
流−ミラー回路を構成するトランジスタQ61,Q62,Q63,Q6
4 と、印加される制御信号の状態に応じて前記電流−ミ
ラー回路の動作をイネーブル又はディスエーブルさせる
制御用トランジスタQ65 と、出力ノードN61 及び内部電
源電圧端子IVCCにドレインがそれぞれ接続された駆動用
トランジスタQ66,Q67 とからなる。
【００３２】このような内部電源電圧発生器14' に前記
状態信号PMF が制御信号として印加されると、チップが
不良チップである場合に内部電源電圧発生器14' の動作
は、ディスエーブル状態となる。即ち、チップが不良チ
ップとして判断されて前記状態信号PMF がローレベルと
して供給されると、前記トランジスタQ65 がターンオフ
状態になり、かつトランジスタQ66 がターンオンされて
ノードN61 はハイ状態を維持することにより、駆動用ト
ランジスタQ67 がターンオフ状態を維持する。従って、
内部電源電圧発生器14' は、電流ミラー方式による内部
電源電圧発生動作を永久的に行うことができないので、
基準電圧Vrefに追従する内部電源電圧IVCCを生成できな
い。結局、内部電源電圧発生器14' は動作不能となる。
【００３３】反対に、チップが良品チップとして判断さ
れて前記状態信号PMF がハイレベルとして供給されれ
ば、前記トランジスタQ65 はターンオン状態となって電
流パスを形成するので、電流ミラー動作が行われるよう
になる。この場合、トランジスタQ66 はターンオフ状態
である。従って、基準電圧Vrefに追従する内部電源電圧
を生成することができて、内部電源電圧発生器14' とし
て機能する。
【００３４】なお、図面においては、前記状態信号PMF
の一つだけが前記内部電源電圧発生器14' の制御端子に
印加されるようになっているが、前記内部電源電圧発生
器14' のイネーブル及びディスエーブルを制御する制御
信号と前記状態信号PMF とを組み合わせて信号を制御端
子に印加することが好ましい。この場合、前記状態信号
PMF と前記制御信号の合体にはAND ゲート又はNANDゲー
トを用いる。結局、チップ動作不能制御回路10内の信号
発生部は内部電源電圧発生器14' のイネーブル又はディ
スエーブルを制御するため、もしかして出荷されるかも
知れない不良チップにおける内部電源電圧発生器14' は
動作不能状態となる。
【００３５】以上、本発明の実施の形態を図面を用いて
説明したが、本発明はこれに限定されず発明の技術的思
想を外れない範囲内で本発明が属する技術分野で通常の
知識を有するものにより多様な変化と変更が可能である
ことは勿論である。例えば、ヒュージング部及び信号発
生部の具体的構成を他の回路にするとか、ダイオードと
して機能するトランジスタの個数を増減するとか、不良
チップである場合にヒューズカッティングをしないと
か、発生される状態信号でチップ内部機能の外に外部デ
バイス、例えばマイクロプロセッサ又はメモリコントロ
ーラの制御機能を禁止させるとか、状態信号をマイクロ
プロセッサが認知できるようにして不良チップであると
の内容が文字で画面上にディスプレイされるようにする
ことも可能である。
【００３６】
【発明の効果】以上説明したように本発明によれば、リ
ペア不可能な不良チップに対して後工程で又は製品出荷
の後にチップのノーマル動作を永久的に禁止させること
ができるという効果がある。従って、不良チップに対す
る事後管理を厳格にすべきであるという製造メーカの負
担を軽減させることができるとともに、不良チップの出
荷を防止して製造メーカの費用及びイメージ面での損害
を除去することができる。さらに、チップが製造された
ウェハ状態のまま２次的加工業者に販売または提供して
も、リペア不可能な不良チップが顧客に出荷されること
を実質的に防ぐことができるので、ウェハビジネスの活
性化に大きく寄与できる。
【図面の簡単な説明】
【図１】チップ動作不能制御回路を具備した本発明の半
導体集積回路装置の実施の形態を示すブロック図。
【図２】図１のチップ動作不能制御回路の２つの具体的
構成例を示す回路図。
【図３】図１の入力バッファの具体的構成例を示す回路
図。
【図４】図１の出力バッファの具体的構成例を示す回路
図。
【図５】図１のチップ内部回路部の具体的構成例を示す
回路図。
【図６】図１のチップ内部DC電圧発生部の具体的構成例
を示す回路図。
【図７】リペアされた集積回路チップの認識のために半
導体集積回路チップ内に採用された従来の認識信号生成
回路を示す回路図。
【符号の説明】 １０ チップ動作不能制御回路 １１ 入力バッファ １２ 出力バッファ １３ チップ内部回路部 １４ チップ内部ＤＣ電圧発生部

Claims (18)

    【特許請求の範囲】
  1. 【請求項１】 チップの良・不良の判断に従い製造工程
    でカッティングの有無が決定され第１電源に一端が接続
    されたヒュージング部と、このヒュージング部の他端と
    第２電源との間に接続されて前記ヒュージング部のカッ
    ティングの有無に従い不良チップであるか否かを示す判
    定信号を生成して該判定信号をチップ内部機能回路に供
    給する信号発生部とを具備するチップ動作不能制御回路
    を前記チップの内部に備え、 前記チップ内部機能回路が前記判定信号の値に従い活性
    化又は非活性化されることを特徴とする半導体集積回路
    装置。
  2. 【請求項２】 前記チップ内部機能回路は入力バッファ
    であることを特徴とする請求項１に記載の半導体集積回
    路装置。
  3. 【請求項３】 前記チップ内部機能回路は出力バッファ
    であることを特徴とする請求項１に記載の半導体集積回
    路装置。
  4. 【請求項４】 前記チップ内部機能回路は直流電圧発生
    部であることを特徴とする請求項１に記載の半導体集積
    回路装置。
  5. 【請求項５】 前記第１電源は電源電圧で、前記第２電
    源は接地電圧であることを特徴とする請求項１に記載の
    半導体集積回路装置。
  6. 【請求項６】 前記信号発生部と前記チップ内部機能回
    路との間に信号波形定形用バッファをさらに具備するこ
    とを特徴とする請求項１に記載の半導体集積回路装置。
  7. 【請求項７】 前記チップは半導体メモリデバイスであ
    ることを特徴とする請求項１に記載の半導体集積回路装
    置。
  8. 【請求項８】 前記ヒュージング部は、レーザ光による
    切断が可能であるヒューズであることを特徴とする請求
    項１に記載の半導体集積回路装置。
  9. 【請求項９】 前記ヒュージング部は、電流により切断
    が可能であるヒューズであることを特徴とする請求項１
    に記載の半導体集積回路装置。
  10. 【請求項１０】 前記信号発生部は、前記ヒュージング
    部の他端にアノードが接続されて前記ヒュージング部の
    ヒューズの未切断のときに電流パスを形成するダイオー
    ドと、このダイオードのカソードと前記第２電源との間
    に接続された抵抗とからなることを特徴とする請求項１
    に記載の半導体集積回路装置。
  11. 【請求項１１】 前記信号発生部は、前記ヒュージング
    部の他端にソースが接続されて前記ヒュージング部のヒ
    ューズの未切断のときに電流パスを形成するMOS トラン
    ジスタと、このMOS トランジスタのドレインと前記第２
    電源との間に接続された抵抗とからなることを特徴とす
    る請求項１に記載の半導体集積回路装置。
  12. 【請求項１２】 チップの良・不良の判断に従い製造工
    程でヒューズのカッティングの有無を決定する段階と、 前記ヒューズのカッティングの有無に従い不良チップで
    あるか否かを示す判定信号を生成する段階と、 前記生成された判定信号をチップ内部機能回路に供給す
    る段階とを有して、不良と判断されたチップについては
    前記判定信号により動作不能状態になるように制御する
    ことを特徴とする半導体集積回路装置の制御方法。
  13. 【請求項１３】 前記チップ内部機能回路は入力バッフ
    ァであることを特徴とする請求項１２に記載の半導体集
    積回路装置の制御方法。
  14. 【請求項１４】 前記チップ内部機能回路は出力バッフ
    ァであることを特徴とする請求項１２に記載の半導体集
    積回路装置の制御方法。
  15. 【請求項１５】 前記チップ内部機能回路は直流電圧発
    生部であることを特徴とする請求項１２に記載の半導体
    集積回路装置の制御方法。
  16. 【請求項１６】 前記チップは半導体メモリデバイスで
    あることを特徴とする請求項１２に記載の半導体集積回
    路装置の制御方法。
  17. 【請求項１７】 前記ヒューズは、レーザ光による切断
    が可能であるヒューズであることを特徴とする請求項１
    ６に記載の半導体集積回路装置の制御方法。
  18. 【請求項１８】 前記ヒューズは、電流により切断が可
    能であるヒューズであることを特徴とする請求項１６に
    記載の半導体集積回路装置の制御方法。
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