KR20010003220A - 칩 동작불능 제어회로를 구비한 반도체 소자 및 칩 동작불능 제어방법 - Google Patents

Abstract

불량 칩의 노말 동작을 근본적으로 방지하기 위해, 칩 동작불능 제어회로를 구비한 반도체 소자 및 그에 따른 칩 동작불능 제어방법이 개시된다. 그러한 반도체 소자는, 칩의 불량판명 유무에 따라 제조공정에서 커팅유무가 결정되어지며 제1전원에 일단이 연결된 퓨징부와, 상기 퓨징부의 타단과 제2전원간에 연결되어 상기 퓨징부의 커팅유무에 따라 불량 칩임을 판정하는 판정신호를 생성하여 칩 내부 기능회로들중 적어도 하나 이상의 칩 내부 기능회로에 공급하는 신호발생부를 포함하는 칩 동작불능 제어회로를 상기 칩 내부에 구비하여, 상기 칩 내부 기능회로들이 상기 판정신호의 값에 따라 활성화 또는 비활성화되도록 함을 특징으로 한다.

Description

칩 동작불능 제어회로를 구비한 반도체 소자 및 칩 동작불능 제어방법{Semiconductor device with malfunction control circuit and control method therefore}

본 발명은 반도체 소자에 관한 것으로, 특히 불량 칩에 대해서는 근본적으로 칩의 동작이 금지되도록 하는 회로를 구비한 반도체 집적회로 장치 및 그에 따른 칩 동작불능 제어방법에 관한 것이다.

통상적으로, 반도체 소자 메이커는, 웨이퍼 상태에서의 집적회로 칩들 및 패키지 상태에서의 칩들이 각기 설정된 동작을 신뢰성있게 수행하는 가를 알아보기 위해 각 칩에 대하여 전기적 테스트를 수행하고 있다. 그러한 전기적 테스트에는 소자의 전류나 전압등의 특성을 검사하는 DC파라메타 테스트와 소자의 실제의 동작기능을 테스트하는 다이나믹 테스트가 포함된다.

웨이퍼 상태에서 테스트된 각 칩들은 테스트의 결과에 따라 양품과 불량품으로 선별된다. 여기서, 불량품중 스페어로서 제조된 리던던시 부품을 사용하는 것에 의해 리페어 가능한 불량품은 수율의 향상을 위해 리페어된다. 이후 리페어된 칩에 대해서만 재차로 테스트가 수행된 후, 불량 칩이 최종적으로 스크리닝된다. 이와 같이, 칩을 테스트하고 리페어를 행하는 반도체 제조공정을 이디에스(EDS: Electrical Die Sorting)공정이라 하는데, 이 제조공정은 리페어 가능한 칩을 재생하기 위하여, 그리고 이상이 있는 로트를 조기에 피이드백 조치하기 위하여, 또한 불량 칩을 조기에 제거함으로써 후속되는 조립공정에서의 팩키징 비용 및 팩키지 검사라인의 테스트 비용을 절감하기 위하여 수행되는 필수적 공정이다. 상기 이디에스 공정이 완료된 후, 각 칩들은 웨이퍼의 절단선을 따라 절단하는 쇼잉작업에 의해 서로 분리되어지고 그 분리된 칩들은 조립공정을 통해 각기 조립된다. 그 후, 이디에스나 조립공정에서 발생되었을 수 있는 배선결함을 검사하는 온/오프 테스트, 그리고 초기 불량제거를 위해 칩에 스트레스를 인가하여 전기적 특성검사를 행하는 번인 테스트를 포함하는 패키지 테스트가 통상적으로 행하여진다. 패키지 테스트의 결과에 따라 칩동작에 기능부전(malfunction)을 가지는 칩은 불량 칩으로서 스크리닝된다.

한편, 리페어된 칩을 선호하지 않으며 고신뢰성의 집적회로를 요구하는 일부 사용자들을 위하여, 리페어된 칩인지 아닌지를 사용자에게 인식시켜주는 기능을 가지며, 집적회로 칩내에 설치되는 인식신호 제공회로가 바쉬니(Varshney)외 다수에게 1984년 10월 30일자로 특허허여된 미국특허번호 4,480,199호의 제목 "IDENTIFICATION OF REPAIRED INTEGRATED CIRCUITS"하에 개시되어 있다. 도 1은 상기 선행특허의 회로도들 중 대표적 회로도를 보여주는 것으로서, 핀(10)과 전원전압 Vcc간에 설치된 트랜지스터들(T1,T2) 및 퓨즈 (F1)로 구성된다. 여기서, 상기 전원전압 Vcc과 상기 트랜지스터들(T1,T2)의 문턱전압을 합한 전압이상을 핀(10)에 인가시 상기 퓨즈(F1)의 절단유무에 따라 상기 트랜지스터들(T1,T2)은 턴오프 또는 턴온된다. 퓨즈(F1)가 절단된 경우에는 상기 트랜지스터들(T1,T2)은 턴오프 상태이므로 상기 핀(10)과 전원전압 Vcc간에는 전류의 흐름이 감지되지 않는다. 퓨즈(F1)가 절단되지 아니한 경우에는 상기 트랜지스터들(T1,T2)은 턴 온상태이므로 상기 핀(10)과 전원전압 Vcc간에는 전류의 흐름이 감지된다. 따라서, 상기 퓨즈(F1)를 절단하거나 절단하지 않음에 따라 칩의 리페어 유무를 사용자에게 알릴 수 있게 된다. 예컨대, 칩이 리페어된 경우 퓨즈(F1)를 커팅하기로 제조메이커가 정의하였다면, 칩의 사용자는 전류 흐름의 감지유무에 따라 리페어된 칩을 체크할 수 있다.

그러나, 상기한 회로를 이용 또는 응용하여 불량 칩을 동작불능으로 되게 하기는 매우 어렵다. 왜냐하면, 상기 선행특허의 회로는 칩의 노말 동작에는 아무런 영향을 주지 않기 때문이다. 즉, 회로내의 퓨즈(F1)의 커팅 유무에 상관없이 리페어된 칩, 리페어되지 않은 양품 칩, 리페어되지 않은 불량칩, 정상동작되기 어려운 불량 칩, 정상동작되었다가 정상동작 되지않았다가를 비주기적으로 반복하는 칩 및 리페어 불가한 불량 칩에 대하여 모두 정상적인 칩처럼 동작될 수 있는 여지를 제공하기 때문이다. 불량 칩이 정상적인 칩으로서 출하되어 동작되는 경우, 정상적인 기능을 수행하지 못하므로 그 칩이 채용된 시스템 전체의 성능을 저하시키며 치명적 오류를 발생시킬 수 있다.

웨이퍼 상태에서 또는 패키지 상태에서 리페어 불가능하게 스크리닝된 불량 칩이, 관리소홀에 기인하여 또는 칩들이 제조된 웨이퍼를 제조메이커에서 제공받아 후 가공하여 완성품을 만드는 제조업자 또는 제조 메이커의 이미지를 고의로 훼손하려는 의도를 가진 자 또는 가진 집단에 의하여, 양품 칩으로서 분류되어 제조되거나 양품 칩으로서 출하되는 경우에 제조 메이커는 비용 및 메이커의 이미지 측면에서 디메지(demage)를 받을 수 있다. 따라서, 불량 칩에 대해서는 후 공정에서 또는 제품출하 후에도 근본적으로 칩의 동작이 영구적으로 금지되도록 할 필요가 있다.

상기한 바와 같은 선행기술은 칩의 양호 또는 불량에 무관하게 노말 동작조건을 칩에 제공하기 때문에 불량 칩에 대해 후 공정에서 또는 제품출하 후에도 영구적으로 근본적으로 칩의 동작이 금지되도록 할 필요가 있는 경우에 사용하기가 어려운 문제점이 있다. 그러므로, 제조 메이커는 비용 및 메이커의 이미지 측면에서의 디메지를 방지하기 위하여 그에 따른 별도의 관리를 엄격히 해야하는 부담을 가져왔다.

따라서, 본 발명의 목적은 불량 칩에 대해서는 근본적으로 칩의 동작이 금지되도록 하는 회로를 가지는 반도체 집적회로 소자를 제공함에 있다.

본 발명의 다른 목적은 리페어 불가한 불량 칩에 대해 후 공정에서 또는 제품출하 후에도 칩의 노말 동작을 영구적으로 금지시킬 수 있는 방법을 제공함에 있다.

본 발명의 또 다른 목적은 비용 및 메이커의 이미지 측면에서의 디메지를 방지하기 위하여 불량 칩에 대한 관리를 엄격히 해야하는 제조 메이커의 부담을 경감시킬 수 있는 반도체 메모리 소자 및 칩 동작불능 제어방법을 제공함에 있다.

본 발명의 또 다른 목적도 칩들이 제조된 웨이퍼 상태 그대로를 2차적 가공업자에게 판매 또는 제공하여도 리페어 불가한 불량 칩이 고객에게 출하되는 것을 실질적으로 막을 수 있는 반도체 메모리 또는 비메모리 및 그에 따른 칩 동작불능 제어방법을 제공함에 있다.

상기한 목적들 및 타의 목적을 달성하기 위하여 본 발명의 일 아스팩트에 따른 반도체 소자는, 칩의 불량판명 유무에 따라 제조공정에서 커팅유무가 결정되어지며 제1전원에 일단이 연결된 퓨징부와; 상기 퓨징부의 타단과 제2전원간에 연결되어 상기 퓨징부의 커팅유무에 따라 불량 칩임을 판정하는 판정신호를 생성하여 칩 내부 기능회로들중 적어도 하나이상의 칩 내부 기능회로에 공급하는 신호발생부: 를 포함하는 칩 동작불능 제어회로를 상기 칩 내부에 구비하여, 상기 칩 내부 기능회로들이 상기 판정신호의 값에 따라 활성화 또는 비활성화되도록 한다.

또한, 칩 동작불능 제어방법은, 칩의 불량판명 유무에 따라 제조공정에서 퓨즈의 커팅유무를 결정하는 단계와, 노말동작 조건하에서 상기 퓨즈의 커팅유무에 따른 상태신호를 생성하는 단계와, 상기 생성된 상태신호를 칩내부 기능회로들의 제어단들중 적어도 하나의 제어단에 제공하는 단계를 가짐에 의해 불량판명된 칩에 한해서만 동작불능상태에 있도록 함을 특징으로 한다.

상기한 반도체 소자 및 방법에 따르면, 리페어 불가한 불량 칩에 대해 후 공정에서 또는 제품출하 후에도 칩의 노말 동작을 영구적으로 금지시킬 수 있으므로, 비용 및 메이커의 이미지 측면에서의 디메지를 방지하고자 불량 칩에 대한 관리를 엄격히 해야하는 제조 메이커의 부담이 경감된다.

도 1은 리페어된 집적회로 칩의 인식을 위해 반도체 소자내에 채용된 종래기술에 따른 인식신호 생성회로도,

도 2는 본 발명에 일실시예에 따른 칩 동작불능 제어회로를 구비한 반도체 소자의 블록도, 및

도 3a 내지 도 7은 도 2의 각부에 대한 구체적 회로도.

상기한 본 발명의 목적들 및 타의 목적들, 특징, 그리고 이점들은, 첨부된 도면들을 참조하여 이하에서 기술되는 본 발명의 상세하고 바람직한 실시예의 설명에 의해 보다 명확해질 것이다. 도면들 내에서 서로 동일 내지 유사한 부분들은 설명 및 이해의 편의상 동일 내지 유사한 참조부호들로 기재됨을 주목하여야 한다.

먼저, 도 2는 본 발명에 일실시예에 따른 칩 동작불능 제어회로(10)를 구비한 반도체 소자의 블록도로서, 칩 동작불능 제어회로(10)에서 제공되는 포텐셜 신호(또는 상태신호라고도 칭하여짐) PMF가 입력버퍼(11), 출력버퍼(12), 칩 내부 회로부(13), 및 칩 내부 DC전압 발생부(14)에 인가되도록 구성된 연결구조가 보여진다. 여기서, 상기 포텐셜 신호는 상기 입력버퍼(11), 출력버퍼(12), 칩 내부 회로부(13), 및 칩 내부 DC전압 발생부(14)중의 적어도 어느 하나에만 제공될 수 있다. 왜냐하면, 노말 동작하에서 상기한 블록들중 어느 하나라도 기능이 제대로 되지 않으면 칩 동작은 불가능한 상태로 되어버리기 때문이다.

상기 도 2의 칩 동작불능 제어회로(10)에 대한 구체적 실시예들은 도 3a 및 도 3b에 각기 나타나 있다. 도 3a를 참조하면, 퓨징부로서 기능하는 퓨즈(F10)의 일단은 제1전원, 예컨대 전원전압 VCC에 연결되고 그의 타단은 다이오드(D1)의 애노드에 연결된 것이 보여진다. 상기 다이오드(D1)의 캐소드 단자와 제2전원, 예컨대 접지전압 VSS사이에는 저항 (R1)이 연결된다. 상기 다이오드(D1)의 캐소드 단자인 노드 (N21)에서는 상태신호라고도 불리우는 상기 포텐셜 신호가 얻어진다. 상기 상태신호는 상기 퓨즈(F10)의 커팅 유무에 따른 응답신호로서 전압신호의 형태로 제공된다. 예를 들어, 웨이퍼 상태 테스트에서 임의의 칩이 리페어 불가한 칩으로서 판명된 경우, 상기 퓨즈(F10)는 커팅된다. 그러면, 상기 다이오드(D1)는 비도통 상태로 되어 노드(N21)에는 로우 레벨의 전압이 생성된다. 반대로, 웨이퍼 상태 테스트에서 임의의 칩이 정상적인 양품 칩으로서 판명된 경우, 상기 퓨즈(F10)는 커팅되지 않는다. 그러면, 전원전압 VCC이 인가될 시 상기 다이오드(D1)는 도통 상태로 되어 노드(N21)에는 하이 레벨의 전압이 생성된다. 도면에서, 상기 퓨즈(F10)는 폴리실리콘 또는 메탈로 제조될 수 있으며, 퓨즈의 커팅은 레이저, 고전류, 또는 본 분야에 잘 알려진 또 다른 기술에 의해 행해질 수 있다. 바람직하기로는 도프드된 폴리실리콘 퓨즈를 사용시 레이저(LASER)에 의해 블로잉(blowing)하는 것이 좋다.

도 3b를 참조하면, 도 3a와 유사하게, 퓨징부로서 기능하는 퓨즈(F10)의 일단은 전원전압 VCC에 연결되고 그의 타단은 피 채널 모오스 트랜지스터 (PMOS, Q21)의 소오스에 연결된 것이 보여진다. 상기 트랜지스터(Q21)의 드레인은 또 다른 피 채널 모오스 트랜지스터 (Q22)의 소오스에 연결되며, 상기 트랜지스터 (Q22)의 드레인은 상기 트랜지스터들(Q21,Q22)의 게이트들과 공통으로 접속되어 있다. 따라서, 상기 트랜지스터들(Q21,Q22)은 다이오드로서 기능하므로 도 3a에서의 다이오드(D1)에 대응될 수 있다. 상기 트랜지스터(Q22)의 드레인단자와 접지전압 VSS사이에는 저항(R1)이 연결된다. 상기 트랜지스터(Q22)의 드레인 단자인 노드 (N21)에서는 실질적으로 상기 포텐셜 신호가 얻어진다. 상기 노드(N21)에서 얻어지는 포텐셜 신호의 파형을 정형화하기 위해 인버터들 (Q23,Q24~Q26)로 이루어진 버퍼(10-1)가 상기 노드(N21)에 연결될 수 있다. 도 3a의 경우와 마찬가지로, 상기 포텐셜 신호인 상태신호는 상기 퓨즈(F10)의 커팅 유무를 가리킨다. 상기 도 3b의 회로를 채용한 칩이 불량 칩으로서 판명된 경우, 상기 퓨즈(F10)는 레이저에 의해 블로운(blown)된다. 그러면, 전원전압 VCC이 인가되어도 다이오드로서 기능하는 상기 두 트랜지스터(Q21,Q22)는 턴 오프상태로 되어 노드(N21)에는 로우 레벨의 전압이 생성된다. 상기 로우 레벨의 전압은 상기 버퍼(10-1)에 의해 버퍼링된 후 정형화된 로우 레벨로서 출력된다. 상기 정형화된 로우 레벨은 불량 칩을 가리키는 상기 상태신호이다. 반대로, 도 3b의 회로를 채용한 칩이 정상적인 양품 칩으로서 판명된 경우, 상기 퓨즈(F10)는 커팅되지 않는다. 그러면, 전원전압 VCC이 인가될 시 상기 두 트랜지스터(Q21,Q22)는 턴 온상태로 되어 노드(N21)에는 하이 레벨의 전압이 나타난다. 상기 하이 레벨의 전압은 상기 버퍼(10-1)에 의해 버퍼링된 후 정형화된 하이 레벨로서 출력된다. 상기 정형화된 하이 레벨은 양품 칩을 가리키는 상기 상태신호이다. 상기 상태신호 PMF는 칩내부 기능회로들 예컨대 상기 입력버퍼(11), 출력버퍼(12), 칩 내부 회로부(13), 및 칩 내부 DC전압 발생부(14)중의 제어단들중 적어도 하나의 제어단에 제공된다. 상기 칩 동작불능 회로는 반도체 기판상에 공지의 씨모오스 제조공정을 사용하여 만들어 질 수 있으며, 반도체 메모리의 제조시에 함께 제조하는 것이 코스트 측면에서 유리하다.

상기 퓨즈(F10)에 대응되는 퓨징부와, 상기 다이오드(D1) 및 저항(R1)에 대응되는 신호발생부를 포함하는 칩 동작불능 제어회로(10)가 어떻게 상기 입력버퍼(11), 출력버퍼(12), 칩 내부 회로부(13), 또는 칩 내부 DC전압 발생부(14)의 동작을 구동상태(인에이블)또는 불능상태(디세이블)로 제어하는 가는 이하의 설명에서 보다 명확해질 것이다.

먼저, 도 4를 참조하면, 도 2내의 입력버퍼(11)의 구성예가 보여진다. 도면에서, 외부 입력신호는 반도체 소자의 입력핀 (11-1)을 통해 클럭드 인버터를 구성하는 트랜지스터들 (Q32,Q33)의 게이트에 공통으로 인가되어, 상기 클럭드 인버터의 인버팅 동작에 의해 위상 반전된 후 버퍼링용 인버터(Q37)를 거쳐 출력용 인버터 (Q38)에서 출력된다. 여기서, 상기 외부 입력신호가 칩을 선택하는 칩 셀렉트 신호일 경우에 상기 입력핀(11-1)은 칩 셀렉트 /CS 핀이 되며, 상기 인버터(Q38)에서 얻어지는 신호 Pint는 칩 내부에서 칩 선택을 제어하는 콘트롤 신호 발생회로에 인가된다. 상기 클럭드 인버터는 트랜지스터 (Q31,Q34) 및 제어신호 반전용 인버터(Q35)를 더 포함하며, 엔채널 모오스 트랜지스터(Q36)는 제어신호가 제1상태 예컨대 로우 레벨인 경우에 출력단의 전위를 접지레벨로 방전하는 역할을 한다. 상기한 구성을 가지는 통상의 입력버퍼(11)에 상기 도 3a 또는 도 3b와 같은 칩 동작불능 제어회로(10)로부터 생성된 상기 포텐셜 신호 또는 상태신호 PMF가 제어신호로서 인가되면, 칩이 불량 칩인 경우 상기 입력버퍼(11)의 동작은 디세이블 상태로 되어버린다. 즉, 칩이 불량칩으로서 판명되어 상기 상태신호 PMF가 로우레벨로서 제공되면 상기 트랜지스터 (Q31,Q34)가 턴 오프 상태를 항상 유지하게 된다. 그럼에 의해 트랜지스터(Q32,Q33)는 인버팅 기능을 영구적으로 수행할 수 없게 되므로 결국 입력 버퍼의 구실을 못한다. 반대로 칩이 양품 칩으로 판명되어 상기 상태신호 PMF가 하이레벨로서 제공되면 상기 트랜지스터 (Q31,Q34)가 턴 온 상태를 유지하게 된다. 그럼에 의해 입력되는 신호에 대한 반전동작을 수행할 수 있게 되어 입력버퍼로서의 기능을 다하게 된다. 비록, 도면에서는 상기 상태신호 PMF하나만이 상기 입력버퍼(11)의 제어단에 인가되는 것으로 나타나 있지만, 실제로 상기 입력버퍼를 인에이블 및 디세이블을 제어하는 제어신호와 함께 머지드(merged)하여 인가하는 것이 바람직하다. 상기 상태신호 PMF와 상기 제어신호를 합체시킬 경우에 조합 논리는 앤드 또는 낸드 응답을 생성하는 논리 게이트를 사용하는 것이 바람직하다. 결국, 퓨징부의 커팅유무에 따라 서로 다른 제1,2상태중의 하나를 나타내는 포텐셜 신호를 발생하는 칩 동작불능 제어회로(10)내의 신호발생부는 상기 입력버퍼(11)의 인에이블 또는 디세이블을 제어하므로, 혹시라도 출하되는 불량 칩은 입력버퍼가 동작불능상태로 되어버리므로 칩 전체가 동작불능으로 됨을 알 수 있다.

상기 입력버퍼(11)와는 내부적 회로구성은 다르지만 기술적 제어원리는 유사하게, 상기 상태신호 PMF는 출력버퍼에도 인가될 수 있다. 이 경우에는 불량 칩의 경우에 출력버퍼가 동작불능상태로 된다. 도 5를 참조하면, 출력 드라이버용 트랜지스터들(Q41,Q42)과, 출력 제어신호 A에 대한 클럭드 인버터를 구성하는 트랜지스터 들(Q43a, Q44a, Q45a, Q46c, Q47a)과, 출력 제어신호 B에 대한 클럭드 인버터를 구성하는 트랜지스터들(Q43b, Q44b, Q45b, Q46b, Q47b)와, 방전용 트랜지스터들(Q48a,Q48b)는 출력버퍼(12)를 구성한다. 상기 출력 드라이버용 트랜지스터들(Q41,Q42)의 공통 드레인에는 출력핀(12-1)이 접속되어 노말동작시 하이 또는 로우의 레벨이 외부로 제공된다. 상기한 구성을 가지는 통상의 출력버퍼(12)에 상기 상태신호 PMF가 제어신호로서 인가되면, 칩이 불량 칩인 경우 상기 출력버퍼(12)의 동작은 디세이블 상태로 되어버린다. 즉, 칩이 불량칩으로서 판명되어 상기 상태신호 PMF가 로우레벨로서 제공되면 상기 트랜지스터 (Q43a,Q46a,Q43b,Q46b)가 턴 오프 상태를 항상 유지하게 된다. 그럼에 의해 두 개의 클럭드 인버터는 각기 인버팅 기능을 영구적으로 수행할 수 없게 되므로 결국 출력 버퍼의 동작이 제대로 되지 않는다. 반대로, 칩이 양품 칩으로 판명되어 상기 상태신호 PMF가 하이레벨로서 제공되면 상기 트랜지스터들(Q43a,Q46a,Q43b,Q46b)이 턴 온 상태를 유지하게 된다. 그럼에 의해 인가되는 신호 A,B에 대한 반전동작을 수행할 수 있게 되어 출력버퍼로서의 기능을 다하게 된다. 마찬가지로, 도면에서는 상기 상태신호 PMF하나만이 상기 출력버퍼(12)의 제어단에 인가되는 것으로 나타나 있지만, 실제로 상기 출력버퍼를 인에이블 및 디세이블을 제어하는 제어신호와 함께 머지드하여 인가하는 것이 바람직하다. 상기 상태신호 PMF와 상기 제어신호의 합체는 앤드 또는 낸드 응답을 생성하는 논리 게이트를 사용한다. 결국, 칩 동작불능 제어회로(10)내의 신호발생부는 상기 출력버퍼(12)의 인에이블 또는 디세이블을 제어하므로, 혹시라도 출하되는 불량 칩에서의 출력버퍼는 동작불능상태로 되어버린다.

유사하게, 상기 상태신호 PMF는 칩 내부 회로부(13)에도 인가되어 불량 칩인 경우에 칩 내부 회로부를 동작불능상태로 제어할 수 있다. 도 6을 참조하면, 낸드 게이트(Q51)와, 차례로 연결된 지연 및 위상반전을 위한 인버터들(Q52, Q53~Q56)은 반도체 메모리 디바이스의 주변회로에 위치되는 통상적인 칩 내부 회로부(13)를 구성한다. 여기서, 제1클럭신호(P1)가 제대로 전달되어야만 칩 내부동작을 제어하는 제2클럭신호(P2)가 정상적으로 생성된다. 상기한 구성을 가지는 통상의 칩 내부 회로부(13)에 상기 상태신호 PMF가 제어신호로서 인가되면, 칩이 불량 칩인 경우 상기 칩 내부 회로부(13)의 동작은 디세이블 상태로 되어버린다. 즉, 칩이 불량칩으로서 판명되어 상기 상태신호 PMF가 로우레벨로서 제공되면 상기 낸드 게이트(Q51)의 출력은 상기 제1클럭신호(P1)의 논리레벨에 상관없이 언제나 하이상태로 유지된다. 그럼에 의해, 최종단에 연결된 인버터 (Q56)의 출력은 로우레벨로 고정되어, 결국, 상기 제1클럭신호(P1)의 논리에 응답된 출력을 생성하지 못한다. 반대로, 칩이 양품 칩으로 판명되어 상기 상태신호 PMF가 하이레벨로서 제공되면 상기 낸드 게이트(Q51)의 출력은 상기 제1클럭신호(P1)의 논리레벨을 반전한 논리가 된다. 즉, 이 경우에 상기 낸드 게이트(Q51)는 인버터로서 동작된다. 따라서, 인가되는 상기 제1클럭신호(P1)가 제대로 전달 및 처리되어 칩 내부 회로부(13)로서의 기능을 다하게 된다.

비록 회로구성은 다르지만 기술적 제어원리는 유사하게, 상기 상태신호 PMF는 칩 내부 DC(직류) 전압 발생부(14)에도 인가될 수 있다. 이 경우에는 불량 칩의 경우에 칩 내부 DC 전압 발생부(14)가 동작불능상태로 된다. 상기 칩 내부 DC 전압 발생부(14)의 종류로서는 내부 전원전압 IVCC을 발생하는 내부 전원전압 발생기, 승압된 전압 VPP을 발생하는 승압전압 발생기, 네거티브 전압 VBB을 발생하는 음전압 발생기, 및 하프(half) 전원전압(1/2VCC) VBL을 발생하는 절반 전원전압 발생기 등 이 있다. 본 실시예에서는 다양한 종류들중 대표적으로, 내부 전원전압 IVCC을 발생하는 내부 전원전압 발생기(14')만을 도 7에 도시하고 이에 대한 제어를 설명한다. 도 7을 참조하면, 전류-미러회로(current-mirror circuit)를 이루는 트랜지스터들 (Q61,Q62,Q63,Q64)과, 인가되는 제어신호의 상태에 응답하여 상기 전류-미러회로의 동작을 인에이블 또는 디세이블시키는 제어용 트랜지스터(Q65)와, 출력노드(N61) 및 내부전원전압 단 IVCC에 드레인이 각기 연결된 구동용 트랜지스터들(Q66,Q67)은 통상적인 내부 전원전압 발생기(14')를 구성한다. 상기한 내부 전원전압 발생기(14')에 상기 상태신호 PMF가 제어신호로서 인가되면, 칩이 불량 칩인 경우 상기 내부 전원전압 발생기(14')의 동작은 디세이블 상태로 되어버린다. 즉, 칩이 불량칩으로서 판명되어 상기 상태신호 PMF가 로우레벨로서 제공되면 상기 트랜지스터 (Q65)가 턴 오프 상태가 되고 트랜지스터 (Q56)가 턴 온 되어 노드 (N61)는 하이 상태를 유지하여 결국 구동용 트랜지스터 (Q67)이 턴 오프상태를 항상 유지하게 된다. 그럼에 의해 내부 전원전압 발생기(14')는 전류미러 방식에 의한 내부전원전압 발생동작을 영구적으로 수행할 수 없게 되므로 기준전압(Vref)에 추종하는 내부 전원전압 IVCC을 결코 생성하지 못한다. 결국, 내부 전원전압 발생기(14')는 동작불능이 된다. 반대로, 칩이 양품 칩으로 판명되어 상기 상태신호 PMF가 하이레벨로서 제공되면 상기 트랜지스터(Q65)는 턴 온 상태로 가서 전류패스를 형성하므로 전류 미러동작이 수행되도록 한다. 이 경우에 상기 트랜지스터(Q56)는 턴오프 상태이다. 그럼에 의해 기준전압(Vref)에 추종하는 내부 전원전압을 생성할 수 있게 되어 내부 전원전압 발생기(14')로서의 기능을 다하게 된다. 마찬가지로, 도면에서는 상기 상태신호 PMF하나만이 상기 내부 전원전압 발생기(14')의 제어단에 인가되는 것으로 나타나 있지만, 실제로 상기 내부 전원전압 발생기(14')의 인에이블 및 디세이블을 제어하는 제어신호와 함께 머지드하여 인가하는 것이 바람직하다. 이 경우에 상기 상태신호 PMF와 상기 제어신호의 합체는 앤드 게이트 또는 낸드 게이트를 사용한다. 결국, 칩 동작불능 제어회로(10)내의 신호발생부는 내부 전원전압 발생기(14')의 인에이블 또는 디세이블을 제어하므로, 혹시라도 출하되는 불량 칩에서의 내부 전원전압 발생기(14')는 동작불능상태로 되어버린다.

상기한 바와 같이, 본 발명은 도면을 기준으로 예를들어 기술되었지만 이에 한정되지 않으며 발명의 기술적 사상을 벗어나지 않는 범위내에서 본 발명이 속하는 기술분야에서 통상의 지식을 갖는 자에 의해 다양한 변화와 변경이 가능함은 물론이다. 예를 들어, 사안에 따라 퓨징부 및 신호발생부의 내부 구성을 달리하거나 다이오드로서 기능하는 트랜지스터의 개수를 가감하거나, 불량 칩인 경우에 퓨즈 커팅을 하지 않거나, 발생되는 상태신호로써 칩 내부 기능회로들 이외에 외부 디바이스 예컨대 마이크로프로세서 또는 메모리 콘트롤러의 제어기능을 금지시키거나 상태신호를 마이크로프로세서가 인지할 수 있도록 하여 불량 칩이라는 내용이 문자로써 화면상에 디스플레이되게 하는 것도 가능함을 밝혀둔다.

상술한 바와 같이 본 발명에 따르면, 리페어 불가한 불량 칩에 대해 후 공정에서 또는 제품출하 후에도 칩의 노말 동작을 영구적으로 금지시킬 수 있는 효과가 있다. 그러므로, 불량 칩에 대한 사후 관리를 엄격히 해야하는 제조 메이커의 부담을 경감시키므로 비용 및 이미지 측면에서의 디메지를 감소시키는 이점을 갖는다. 또한, 불량 칩의 출하가 사실상 방지되므로 웨이퍼 비즈니스시의 활성화에 기여를 하게 되는 장점이 얻어진다.

Claims (18)

1. 칩의 불량판명 유무에 따라 제조공정에서 커팅유무가 결정되어지며 제1전원에 일단이 연결된 퓨징부와;

   상기 퓨징부의 타단과 제2전원간에 연결되어 상기 퓨징부의 커팅유무에 따라 불량 칩임을 판정하는 판정신호를 생성하여 칩 내부 기능회로들중 적어도 하나 이상의 칩 내부 기능회로에 공급하는 신호발생부:

   를 포함하는 칩 동작불능 제어회로를 상기 칩 내부에 구비하여, 상기 칩 내부 기능회로들이 상기 판정신호의 값에 따라 활성화 또는 비활성화되도록 함을 특징으로 하는 반도체 집적회로 장치.
2. 제1항에 있어서, 상기 칩 내부 기능회로들은 적어도 하나의 입력 버퍼를 포함함을 특징으로 하는 반도체 집적회로 장치.
3. 제1항에 있어서, 상기 칩 내부 기능회로들은 적어도 하나의 출력 버퍼를 포함함을 특징으로 하는 반도체 집적회로 장치.
4. 제1항에 있어서, 상기 칩 내부 기능회로들은 적어도 하나의 직류전압 발생부를 포함함을 특징으로 하는 반도체 집적회로 장치.
5. 제1항에 있어서, 상기 제1전원은 전원전압이고 상기 제2전원은 접지전압임을 특징으로 하는 반도체 집적회로 장치.
6. 제1항에 있어서, 상기 신호발생부와 상기 칩 내부 기능회로와의 사이에 신호파형 정형용 버퍼를 더 구비함을 특징으로 하는 반도체 집적회로 장치.
7. 제1항에 있어서, 상기 칩은 반도체 메모리 디바이스임을 특징으로 하는 반도체 집적회로 장치.
8. 제7항에 있어서, 상기 퓨징부는 레이저 광에 의한 절단이 가능한 퓨즈임을 특징으로 하는 반도체 집적회로 장치.
9. 제7항에 있어서, 상기 퓨징부는 전류에 의해 절단이 가능한 퓨즈임을 특징으로 하는 반도체 집적회로 장치.
10. 제1항에 있어서, 상기 신호발생부는, 상기 퓨징부의 타단에 애노드 대응단이 연결되어 상기 퓨징부의 퓨즈미절단시 전류패스를 형성하는 다이오드 등가소자와 상기 다이오드 등가소자의 캐소드 대응단과 상기 제2전원간에 연결된 저항을 포함함을 특징으로 하는 반도체 집적회로 장치.
11. 제1항에 있어서, 상기 신호발생부는, 상기 퓨징부의 타단에 소오스가 연결되어 상기 퓨징부의 퓨즈미절단시 전류패스를 형성하는 모오스 트랜지스터와 상기 모오스 트랜지스터의 드레인과 상기 제2전원간에 연결된 저항을 포함함을 특징으로 하는 반도체 집적회로 장치.
12. 칩 동작불능 제어방법에 있어서:

    칩의 불량판명 유무에 따라 제조공정에서 퓨즈의 커팅유무를 결정하는 단계와;

    상기 퓨즈의 커팅유무에 따라 불량 칩임을 판정하는 신호를 생성하는 단계와;

    상기 생성된 판정신호를 상기 칩 내부 기능회로들에 제공하는 단계를 가짐에 의해,

    불량판명된 칩에 한해서만 동작불능상태에 있도록 제어함을 특징으로 하는 제어방법.
13. 제12항에 있어서, 상기 칩 내부 기능회로들은 적어도 하나의 입력 버퍼를 포함함을 특징으로 하는 제어방법.
14. 제12항에 있어서, 상기 칩 내부 기능회로들은 적어도 하나의 출력 버퍼를 포함함을 특징으로 하는 제어방법.
15. 제12항에 있어서, 상기 칩 내부 기능회로들은 적어도 하나의 직류전압 발생부를 포함함을 특징으로 하는 제어방법.
16. 제12항에 있어서, 상기 칩은 반도체 메모리 디바이스임을 특징으로 하는 제어방법.
17. 제16항에 있어서, 상기 퓨즈는 레이저 광에 의한 절단이 가능한 퓨즈임을 특징으로 하는 제어방법.
18. 제16항에 있어서, 상기 퓨즈는 전류에 의해 절단이 가능한 퓨즈임을 특징으로 하는 제어방법.