KR20150049642A

KR20150049642A - 표시장치

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Publication number: KR20150049642A
Application number: KR1020130130454A
Authority: KR
Inventors: 이능범; 김정현; 김진석; 심종현; 이준표
Original assignee: 삼성디스플레이 주식회사
Priority date: 2013-10-30
Filing date: 2013-10-30
Publication date: 2015-05-08
Also published as: US20150116385A1; KR102127510B1; US9373296B2

Abstract

표시장치는, 동일 계조에서 서로 다른 투과율을 갖는 제1 및 제2 서브 화소로 이루어진 다수의 화소, 상기 제1 및 제2 서브 화소에 공통으로 연결되어 게이트 신호를 공급하는 다수의 게이트 라인, 상기 제1 및 제2 서브 화소 중 어느 하나에 제1 데이터 신호를 제공하는 제1 데이터 라인, 및 상기 제1 및 제2 서브 화소 중 나머지 하나에 제2 데이터 신호를 제공하는 제2 데이터 라인을 포함한다. 상기 제1 서브 화소는 상기 제2 서브 화소보다 낮은 투과율을 가지며, 상기 다수의 게이트 라인 중 i번째 게이트 라인에 연결된 제1 서브 화소와 i+1번째 게이트 라인에 연결된 제1 서브 화소 사이에는 상기 i번째 게이트 라인에 연결된 제2 서브 화소가 배치된다.

Description

표시장치{DISPLAY DEVICE}

본 발명은 표시장치에 관한 것으로, 좀더 상세하게는 화질을 개선하면서 충전율을 향상시킬 수 있는 표시장치에 관한 것이다.

일반적으로, 액정표시장치는 다수의 게이트 라인에 게이트 펄스를 순차적으로 출력하기 위한 게이트 구동회로 및 다수의 데이터 라인에 픽셀전압을 출력하는 데이터 구동회로를 구비한다.

최근에는 액정표시장치의 좁은 시야각를 개선하기 위하여, 액정표시장치는 두 개의 서브화소로 이루어진 화소를 구비하고, 화소에 서로 다른 그레이를 갖는 도메인을 형성하기 위하여 두 개의 서브화소는 서로 다른 서브전압이 인가되는 메인 및 서브 화소전극을 각각 구비한다. 이때, 액정표시장치를 바라보는 사람의 눈은 두 개의 서브전압의 중간값을 인식하므로, 중간 계조 이하에서 감마커브가 왜곡되어 측면 시야각이 저하되는 것을 방지한다. 이로써, 액정표시장치의 측면 시인성을 개선할 수 있다.

시인성 개선 모드 액정표시장치는 TT(Two Transistor)-타입 구동 방식을 채용할 수 있다. TT-타입 구동방식은 서로 시간차를 두고 턴온되는 두 개의 트랜지스터를 이용하여 메인 및 서브 화소전극에 각각 서로 다른 전압레벨을 갖는 메인 및 서브 픽셀전압을 각각 인가하는 구동방식이다.

본 발명의 목적은 화질을 개선하면서 충전율을 향상시킬 수 있는 표시장치를 제공하는 것이다.

본 발명의 일 측면에 따른 표시장치는 동일 계조에서 서로 다른 투과율을 갖는 제1 및 제2 서브 화소로 이루어진 다수의 화소; 상기 제1 및 제2 서브 화소에 공통으로 연결되어 게이트 신호를 공급하는 다수의 게이트 라인; 상기 제1 및 제2 서브 화소 중 어느 하나에 제1 데이터 신호를 제공하는 제1 데이터 라인; 및 상기 제1 및 제2 서브 화소 중 나머지 하나에 제2 데이터 신호를 제공하는 제2 데이터 라인을 포함한다.

상기 제1 서브 화소는 상기 제2 서브 화소보다 낮은 투과율을 가지며, 상기 다수의 게이트 라인 중 i번째 게이트 라인에 연결된 제1 서브 화소와 i+1번째 게이트 라인에 연결된 제1 서브 화소 사이에는 상기 i번째 게이트 라인에 연결된 제2 서브 화소가 배치된다.

본 발명의 다른 측면에 따른 표시장치는 동일 계조에서 서로 다른 투과율을 갖는 제1 및 제2 서브 화소로 이루어진 다수의 화소; 상기 제1 및 제2 서브 화소에 공통으로 연결되어 게이트 신호를 공급하는 다수의 게이트 라인; 상기 제1 및 제2 서브 화소 중 어느 하나에 제1 데이터 신호를 제공하는 제1 데이터 라인; 및 상기 제1 및 제2 서브 화소 중 나머지 하나에 제2 데이터 신호를 제공하는 제2 데이터 라인을 포함한다.

상기 제1 서브 화소는 상기 제2 서브 화소보다 낮은 투과율을 가지며, 상기 다수의 게이트 라인 중 i번째 게이트 라인에 연결된 제2 서브 화소와 i+1번째 게이트 라인에 연결된 제2 서브 화소 사이에는 상기 i번째 게이트 라인에 연결된 제1 서브 화소가 배치된다.

상기 제1 및 제2 데이터 라인은 제1 단부를 통해 상기 제1 및 제2 데이터 신호를 각각 수신하며, 상기 게이트 라인들의 스캔은 상기 제1 단부와 반대하는 제2 단부로부터 상기 제1 단부 측으로 순차적으로 진행된다.

이와 같은 표시장치에 따르면, 상기 제1 서브 화소는 상기 제2 서브 화소보다 낮은 투과율을 가지며, 상기 다수의 게이트 라인 중 i번째 게이트 라인에 연결된 제1 서브 화소와 i+1번째 게이트 라인에 연결된 제1 서브 화소 사이에는 상기 i번째 게이트 라인에 연결된 제2 서브 화소가 배치된다.

따라서, 프리차지에 의해서 상기 i+1번째 게이트 라인에 연결된 상기 제1 서브화소가 다른 제1 서브화소보다 밝게 보이더라도, 상기 고계조(또는 중간 계조)가 표시되는 영역에 바로 인접하여 배치되므로, 블랙 고스트 현상이 육안으로 시인되는 것을 방지할 수 있다.

도 1은 본 발명의 일 실시예에 따른 표시장치의 블럭도이다.
도 2는 도 1에 도시된 표시패널의 화소 구성을 나타낸 회로도이다.
도 3은 프리차징 과정을 설명하기 위한 파형도이다.
도 4는 고계조(또는 중간계조)에서 저계조로 전환되는 상태를 나타낸 도면이다.
도 5는 본 발명의 다른 실시예에 따른 표시장치의 블럭도이다.
도 6은 도 5에 도시된 표시패널의 화소 구성을 나타낸 회로도이다.
도 7은 프리차징 과정을 설명하기 위한 파형도이다.
도 8은 고계조에서 저계조로 전환되는 상태를 나타낸 도면이다.
도 9는 본 발명의 또 다른 실시예에 따른 표시장치의 블럭도이다.
도 10은 도 9에 도시된 게이트 구동회로를 나타낸 블럭도이다.
도 11은 게이트 구동회로가 순방향으로 동작할 때 다수의 게이트 라인으로 인가되는 게이트 신호를 나타낸 파형도이다.
도 12는 게이트 구동회로가 역방향으로 동작할 때 다수의 게이트 라인으로 인가되는 게이트 신호를 나타낸 파형도이다.

본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.

각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 위하여 실제보다 확대하여 도시한 것이다. 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.

본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 경우, 이는 다른 부분 "바로 위에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 층, 막, 영역, 판 등의 부분이 다른 부분 "아래에" 있다고 할 경우, 이는 다른 부분 "바로 아래에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다.

이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명한다.

도 1은 본 발명의 일 실시예에 따른 표시장치의 블럭도이고, 도 2는 도 1에 도시된 표시패널의 화소 구성을 나타낸 회로도이다.

도 1을 참조하면, 표시장치(100)는 게이트 신호에 응답하여 데이터 신호에 대응하는 영상을 표시하는 표시패널(110), 상기 표시패널(110)로 상기 데이터 신호를 제공하는 데이터 구동회로(120) 및 상기 표시패널(110)로 상기 게이트 신호를 제공하는 게이트 구동회로(130)를 포함한다.

상기 표시패널(110)에는 다수의 데이터 라인(DLj1, DLj2, DL(j+1)1, DL(j+1)2)과 다수의 게이트 라인(GLi, GLi+1)이 구비된다. 상기 다수의 데이터 라인(DLj1, DLj2, DL(j+1)1, DL(j+1)2)은 제1 방향(D1)으로 연장되고, 서로 평행하게 배치된다. 상기 다수의 게이트 라인(GLi, GLi+1)은 상기 데이터 라인들(DLj1, DLj2, DL(j+1)1, DL(j+1)2)과 직교하는 방향(즉, 제2 방향(D2))으로 연장되고, 서로 평행하게 배치된다.

상기 데이터 구동회로(120)는 상기 데이터 라인들(DLj1, DLj2, DL(j+1)1, DL(j+1)2)의 일 단부에 연결되어 상기 다수의 데이터 라인(DLj1, DLj2, DL(j+1)1, DL(j+1)2)으로 상기 데이터 신호를 제공한다. 상기 게이트 구동회로(130)는 상기 게이트 라인들(GLi, GLi+1)의 일 단부에 연결되어 상기 다수의 게이트 라인(GLi, GLi+1)으로 상기 게이트 신호를 순차적으로 제공한다.

한편, 상기 표시패널(110)에는 다수의 화소(PXj×i, PXj×(i+1))가 구비된다. 상기 다수의 화소(PXj×i, PXj×(i+1))는 상기 제1 및 제2 방향(D1, D2)으로 배열된다. 상기 다수의 화소(PXj×i, PXj×(i+1)) 중 제1 화소(PXj×i)는 상기 다수의 게이트 라인(GLi, GLi+1) 중 i번째 게이트 라인(GLi)에 연결되고, 제2 화소(PX×(i+1))는 상기 다수의 게이트 라인(GLi, GLi+1) 중 i+1번째 게이트 라인(GLi+1)에 연결된다.

또한, 상기 다수의 화소 중 동일열에 포함된 화소들(PXj×i, PXj×(i+1))은 다수의 데이터 라인(DLj1, DLj2, DL(j+1)1, DL(j+1)2) 중 두 개의 데이터 라인(DLj1, DLj2 또는 DL(j+1)1, DL(j+1)2) 사이에 개재되고, 인접하는 두 개의 화소열 사이에는 두 개의 데이터 라인(DLj2, DL(j+1)1)이 개재될 수 있다. 구체적으로, 상기 제1 및 제2 화소(PXj×i, PXj×(i+1))는 j번째 화소열에 포함되고, 상기 j번째 데이터 라인 중 제1 데이터 라인(DLj1) 및 제2 데이터 라인(DLj2) 사이에 개재된다.

상기 제1 및 제2 화소(PXj×i, PXj×(i+1)) 각각은 제1 및 제2 서브 화소(SPX1, SPX2)를 포함한다. 상기 제1 서브 화소(SPX1)는 동일 계조에서 서로 다른 투과율을 갖는다. 본 발명의 일 예로, 상기 제1 서브 화소(SPX1)는 상기 제2 서브 화소(SPX2)보다 낮은 투과율을 가질 수 있다. 상기 제1 화소(PXj×i)의 제1 및 제2 서브 화소(SPX1, SPX2)는 상기 i번째 게이트 라인(GLi)에 공통으로 연결되고, 상기 제2 화소(PXj×(i+1))의 제1 및 제2 서브 화소(SPX1, SPX2)는 상기 i+1번째 게이트 라인(GLi+1)에 공통으로 연결된다.

상기 i번째 게이트 라인(GLi)은 상기 제1 화소(PXj×i)의 상기 제1 및 제2 서브 화소(SPX1, SPX2) 사이에 배치되고, 상기 i+1번째 게이트 라인(GLi+1)은 상기 제2 화소9PXj×(i+1))의 상기 제1 및 제2 서브 화소(SPX1, SPX2) 사이에 배치된다. 또한, 상기 i번째 게이트 라인(GLi)에 연결된 제1 서브 화소(SPX1)와 i+1번째 게이트 라인(GLi+1)에 연결된 제1 서브 화소(SPX1) 사이에는 상기 i번째 게이트 라인(GLi)에 연결된 제2 서브 화소(SPX2)가 배치된다.

한편, 상기 제1 화소(PXj×i)의 제1 서브 화소(SPX1)는 상기 j번째 데이터 라인의 제1 데이터 라인(DLj1)에 연결되고, 상기 제2 서브 화소(SPX2)는 상기 j번째 데이터 라인의 제2 데이터 라인(DLj2)에 연결된다. 상기 제2 화소(PXj×(i+1))의 제1 서브 화소(SPX1)는 상기 j번째 데이터 라인의 제2 데이터 라인(DLj2)에 연결되고, 상기 제2 서브 화소(SPX2)는 상기 j번째 데이터 라인의 제1 데이터 라인(DLj1)에 연결된다.

상기 제1 및 제2 데이터 라인(DLj1, DLj2)에는 서로 다른 극성을 갖는 데이터 신호가 인가된다. 예를 들어, 상기 제1 데이터 라인(DLj1)에 정극성의 데이터 신호가 인가되면, 상기 제2 데이터 라인(DLj2)에는 부극성의 데이터 신호가 인가된다. 따라서, 상기 제1 및 제2 서브 화소(SPX1, SPX2)에는 서로 다른 극성을 갖는 데이터 신호가 인가될 수 있다.

또한, 앞서 기술한 바와 같이, 상기 제1 화소(PXj×i)의 제1 서브화소(SPX1)와 상기 제2 화소(PXj×(i+1))의 제1 서브화소(SPX1)에는 서로 다른 극성의 데이터 신호가 인가되고, 상기 제1 화소(PXj×i)의 제2 서브화소(SPX2)와 상기 제2 화소(PXj×(i+1))의 제2 서브화소(SPX2)에는 서로 다른 극성의 데이터 신호가 인가될 수 있다. 이로써, 극성 반전은 서브 화소 단위로 이루어질 수 있다.

상기 다수의 데이터 라인(DLj1, DLj2, DL(j+1)1, DL(j+1)2)의 양단부 중 상기 데이터 구동회로(120)와 연결되어 상기 데이터 신호를 수신하는 단부를 제1 단부라고 정의하고, 상기 제1 단부와 반대하는 단부를 제2 단부라고 정의한다. 상기 제1 단부에서 상기 제2 단부로 진행하는 방향을 순방향(S1)이라고 정의할 때, 상기 게이트 구동회로(130)는 상기 순방향(S1)으로 상기 게이트 라인들(GLi, GLi+1)을 순차적으로 스캔할 수 있다.

도 2를 참조하면, 상기 제1 화소(PXj×i)의 제1 서브화소(SPX1)는 제1 박막 트랜지스터(Tr1) 및 제1 서브화소전극(SPE1)을 포함하고, 상기 제1 화소(PXj×i)의 제2 서브화소(SPX2)는 제2 박막 트랜지스터(Tr2) 및 제2 서브화소전극(SPE2)을 포함한다. 상기 제1 박막 트랜지스터(Tr1)는 상기 i번째 게이트 라인(GLi)에 연결된 게이트 전극, 상기 j번째 데이터 라인의 제1 데이터 라인(DLj1)에 연결된 소오스 전극 및 상기 제1 서브화소전극(SPE1)에 연결된 드레인 전극을 포함한다. 상기 제2 박막 트랜지스터(Tr2)는 상기 i번째 게이트 라인(GLi)에 연결된 게이트 전극, 상기 j번째 데이터 라인의 제2 데이터 라인(DLj2)에 연결된 소오스 전극 및 상기 제2 서브화소전극(SPE2)에 연결된 드레인 전극을 포함한다.

상기 제1 서브화소전극(SPE1)은 상기 i번째 게이트 라인(GLi)을 기준으로 상기 제1 단부측에 배치되고, 상기 제2 서브화소전극(SPE2)은 상기 i번째 게이트 라인(GLi)을 기준으로 상기 제2 단부측에 배치된다.

상기 제2 화소(PXj×(i+1))의 제1 서브화소(SPX1)는 제3 박막 트랜지스터(Tr3) 및 제3 서브화소전극(SPE3)을 포함하고, 상기 제2 화소(PXj×(i+1))의 제2 서브화소(SPX2)는 제4 박막 트랜지스터(Tr4) 및 제4 서브화소전극(SPE4)을 포함한다. 상기 제3 박막 트랜지스터(Tr3)는 상기 i+1번째 게이트 라인(GLi+1)에 연결된 게이트 전극, 상기 j번째 데이터 라인의 제1 데이터 라인(DLj1)에 연결된 소오스 전극 및 상기 제3 서브화소전극(SPE3)에 연결된 드레인 전극을 포함한다. 상기 제4 박막 트랜지스터(Tr4)는 상기 i+1번째 게이트 라인(GLi+1)에 연결된 게이트 전극, 상기 j번째 데이터 라인의 제2 데이터 라인(DLj2)에 연결된 소오스 전극 및 상기 제4 서브화소전극(SPE4)에 연결된 드레인 전극을 포함한다.

상기 제3 서브화소전극(SPE3)은 상기 i+1번째 게이트 라인(GLi+1)을 기준으로 상기 제1 단부측에 배치되고, 상기 제4 서브화소전극(SPE4)은 상기 i+1번째 게이트 라인(GLi+1)을 기준으로 상기 제2 단부측에 배치된다. 따라서, 상기 제1 및 제3 서브화소전극(SPE1, SPE3) 사이에는 상기 제2 서브화소전극(SPE2)이 개재된다.

도 3은 프리차징 과정을 설명하기 위한 파형도이고, 도 4는 고계조(또는 중간 계조)에서 저계조로 전환되는 상태를 나타낸 도면이다.

도 3을 참조하면, i번째 게이트 라인(GLi)으로 i번째 게이트 신호(Gi)가 인가되고, i+1번째 게이트 라인(GLi+1)으로 i+1번째 게이트 신호(Gi+1)가 인가된다. 상기 i번째 게이트 신호(Gi)의 하이 구간은 상기 i+1번째 게이트 신호(Gi+1)의 하이 구간과 부분적으로 중첩할 수 있다. 즉, 상기 i번째 게이트 신호(Gi)와 상기 i+1번째 게이트 신호(Gi+1)가 동시에 하이 구간으로 유지되는 구간(이하, 프리챠징 구간(P1))이 존재한다.

상기 프리챠징 구간(P1) 동안 i번째 게이트 라인(Gi)에 연결된 제1 화소(Pj×i)의 제1 서브화소(SPX1)에는 상기 제1 데이터 라인(DLj1)으로 인가된 제1 데이터 신호(이하, 제1 투과율을 갖는 제1 로우 전압이라 함)가 인가되고, 상기 제2 서브 화소(SPX2)에는 상기 제2 데이터 라인으로 인가된 제2 데이터 신호(이하, 제2 투과율을 갖는 제1 하이 전압이라 함)가 인가된다. 상기 제1 투과율은 상기 제2 투과율보다 낮고, 기준 전압(Vcom)을 기준으로 상기 제1 로우 전압은 상기 제1 하이 전압보다 높은 절대값을 갖는다

상기 프리챠징 구간(P1) 동안 i+1번째 게이트 라인(GLi+1)에 연결된 제2 화소(PXj×(i+1))의 제2 서브화소(SPX2)에는 상기 제1 데이터 라인(DLj1)으로 인가된 상기 제1 로우 전압이 프리챠지되고, 상기 i+1번째 게이트 라인(GLi+1)에 연결된 제2 화소(PXj×(i+1))의 제1 서브화소(SPX1)에는 상기 제2 데이터 라인(DLj2)으로 인가된 상기 제1 하이 전압이 프리챠지된다.

이후, 상기 i+1번째 게이트 라인(GLi+1)의 본 챠징 구간(P2)에서 상기 i+1번째 게이트 라인(GLi+1)에 연결된 상기 제2 화소(PXj×(i+1))의 상기 제2 서브화소(SPX2)에는 상기 제1 데이터 라인(DLj1)으로 인가된 제2 하이 전압이 본 챠지되고, 상기 i+1번째 게이트 라인(GLi+1)에 연결된 상기 제2 화소(PXj×(i+1))의 상기 제1 서브화소(SPX1)에는 제2 로우 전압이 본 챠지된다.

도 3 및 도 4에 도시된 바와 같이, i번째 게이트 라인(GLi)에 연결된 상기 제1 화소(PXj×i)가 고계조(또는 중간 계조)를 표시하는 제1 영역(A1)의 마지막행의 화소이고, 상기 i+1번째 게이트 라인(GLi+1)에 연결된 상기 제2 화소(PXj×(i+1))가 저계조를 표시하는 제2 영역(A2)의 첫번째행의 화소인 경우, 상기 제2 화소(PXj×(i+1))의 제1 서브화소(SPX1)는 상기 제2 로우 전압보다 높은 제1 하이 전압으로 프리챠지된다. 본 챠지 구간(P2)에서 상기 제1 하이 전압이 상기 제2 로우 전압으로 다운되지만, 상대적으로 상기 제2 화소(PXj×(i+1))의 상기 제1 서브화소(SPX1)가 저계조의 다른 제1 서브화소(PXj×i-SPX1)보다 밝게 보이는 블랙 고스트(Black Ghost) 현상을 발생한다.

그러나, 상기 제2 화소(PXj×(i+1))의 상기 제1 서브화소(SPX1)는 상기 제2 화소(PXj×(i+1))의 상기 제2 서브화소(SPX2)보다 상기 제1 화소(PXj×i)에 인접하도록 배치된다. 따라서, 상기 제2 화소(PXj×(i+1))의 상기 제1 서브화소(SPX1)가 저계조의 다른 제1 서브화소(PXj×i-SPX1)보다 밝게 보이더라도, 상기 고계조(또는 중간 계조)가 표시되는 상기 제1 영역(A1)에 바로 인접하여 배치되므로, 블랙 고스트 현상이 육안으로 시인되는 것을 방지할 수 있다.

도 5는 본 발명의 다른 실시예에 따른 표시장치의 블럭도이고, 도 6은 도 5에 도시된 표시패널의 화소 구성을 나타낸 회로도이다.

도 5를 참조하면, 본 발명의 다른 실시예에 따른 표시장치(200)는 게이트 신호에 응답하여 데이터 신호에 대응하는 영상을 표시하는 표시패널(210), 상기 표시패널(210)로 상기 데이터 신호를 제공하는 데이터 구동회로(220) 및 상기 표시패널(210)로 상기 게이트 신호를 제공하는 게이트 구동회로(230)를 포함한다.

상기 표시패널(210)에는 다수의 데이터 라인(DLj1, DLj2, DL(j+1)1, DL(j+1)2)과 다수의 게이트 라인(GLi, GLi+1)이 구비된다. 상기 데이터 구동회로(220)는 상기 데이터 라인들(DLj1, DLj2, DL(j+1)1, DL(j+1)2)의 일 단부에 연결되어 상기 다수의 데이터 라인(DLj1, DLj2, DL(j+1)1, DL(j+1)2)으로 상기 데이터 신호를 제공한다. 상기 게이트 구동회로(230)는 상기 게이트 라인들(GLi, GLi+1)의 일 단부에 연결된다.

상기 다수의 데이터 라인(DLj1, DLj2, DL(j+1)1, DL(j+1)2)의 양단부 중 상기 데이터 구동회로(220)와 연결되어 상기 데이터 신호를 수신하는 단부를 제1 단부라고 정의하고, 상기 제1 단부와 반대하는 단부를 제2 단부라고 정의한다. 상기 제1 단부에서 상기 제2 단부로 진행하는 방향을 순방향(S1, 도 1에 도시됨)이라고 정의하고, 상기 제2 단부에서 상기 제1 단부로 진행하는 방향을 역방향(S2)이라고 정의할 때, 상기 게이트 구동회로(230)는 상기 역방향(S2)으로 상기 게이트 라인들(GLi, GLi+1)을 순차적으로 스캔할 수 있다.

도 6을 참조하면, 상기 제1 화소(PXj×i)의 제1 서브화소(SPX1)는 제1 박막 트랜지스터(Tr1) 및 제1 서브화소전극(SPE1)을 포함하고, 상기 제1 화소(PXj×i)의 제2 서브화소(SPX2)는 제2 박막 트랜지스터(Tr2) 및 제2 서브화소전극(SPE2)을 포함한다. 상기 제1 박막 트랜지스터(Tr1)는 상기 i번째 게이트 라인(GLi)에 연결된 게이트 전극, 상기 j번째 데이터 라인의 제1 데이터 라인(DLj1)에 연결된 소오스 전극 및 상기 제1 서브화소전극(SPE1)에 연결된 드레인 전극을 포함한다. 상기 제2 박막 트랜지스터(Tr2)는 상기 i번째 게이트 라인(GLi)에 연결된 게이트 전극, 상기 j번째 데이터 라인의 제2 데이터 라인(DLj2)에 연결된 소오스 전극 및 상기 제2 서브화소전극(SPE2)에 연결된 드레인 전극을 포함한다.

상기 제1 서브화소전극(SPE1)은 상기 i번째 게이트 라인(GLi)을 기준으로 상기 제2 단부측에 배치되고, 상기 제2 서브화소전극(SPE2)은 상기 i번째 게이트 라인(GLi)을 기준으로 상기 제1 단부측에 배치된다.

상기 제3 서브화소전극(SPE3)은 상기 i+1번째 게이트 라인(GLi+1)을 기준으로 상기 제2 단부측에 배치되고, 상기 제4 서브화소전극(SPE4)은 상기 i+1번째 게이트 라인(GLi+1)을 기준으로 상기 제1 단부측에 배치된다. 따라서, 상기 제2 및 제4 서브화소전극(SPE3, SPE4) 사이에는 상기 제1 서브화소전극(SPE1)이 개재될 수 있다.

도 7은 프리차징 과정을 설명하기 위한 파형도이고, 도 8은 고계조(또는 중간계조)에서 저계조로 전환되는 상태를 나타낸 도면이다.

도 7을 참조하면, i번째 게이트 라인(GLi)으로 i번째 게이트 신호(Gi)가 인가되고, i+1번째 게이트 라인(GLi+1)으로 i+1번째 게이트 신호(Gi+1)가 인가된다. 상기 i번째 게이트 신호(Gi)의 하이 구간은 상기 i+1번째 게이트 신호(Gi+1)의 하이 구간과 부분적으로 중첩할 수 있다. 상기 i번째 게이트 신호(Gi)와 상기 i+1번째 게이트 신호(Gi+1)가 동시에 하이 구간으로 유지되는 구간은 프리챠징 구간(P1)으로 정의된다.

상기 프리챠징 구간(P1) 동안 i+1번째 게이트 라인(GLi+1)에 연결된 상기 제2 화소(PXj×(i+1))의 제1 서브화소(SPX1)에는 상기 제1 데이터 라인(DLj1)으로 인가된 제2 로우 전압(VL2)이 인가되고, 상기 제2 서브 화소(SPX2)에는 상기 제2 데이터 라인(DLj)으로 인가된 제2 하이 전압(VH2)이 인가된다.

상기 프리챠징 구간(P1) 동안 i번째 게이트 라인(GLi)에 연결된 제1 화소(PXj×i)의 제2 서브화소(SPX2)에는 상기 제1 데이터 라인(DLj1)으로 인가된 상기 제2 로우 전압(VL2)이 프리챠지되고, 상기 i번째 게이트 라인(GLi1)에 연결된 제1 화소(PXj×i)의 제1 서브화소(SPX1)에는 상기 제2 데이터 라인(DLj2)으로 인가된 상기 제2 하이 전압(VH2)이 프리챠지된다.

이후, 상기 i번째 게이트 라인(GLi)의 본 챠징 구간(P2)에서 상기 i번째 게이트 라인(GLi)에 연결된 상기 제1 화소(PXj×i)의 상기 제2 서브화소(SPX2)에는 상기 제1 데이터 라인(DLj1)으로 인가된 제1 하이 전압(VH1)이 본 챠지되고, 상기 i번째 게이트 라인(GLi)에 연결된 상기 제1 화소(PXj×i)의 상기 제1 서브화소(SPX1)에는 제1 로우 전압(VL1)이 본 챠지된다.

상기 i+1번째 게이트 라인(GLi+1)에 연결된 상기 제2 화소(PXj×(i+1))가 고계조를 표시하고, 상기 i번째 게이트 라인(GLi)에 연결된 상기 제1 화소(PXj×i)가 저계조를 표시하는 경우, 상기 제1 화소(PXj×i)의 제1 서브화소(SPX1)는 상기 제1 로우 전압(VH1)보다 높은 상기 제2 하이 전압(VH2)으로 프리챠지된다. 상기 본 챠지 구간에서 상기 제2 하이 전압(VH2)이 상기 제1 로우 전압(VL1)으로 다운되지만, 상대적으로 상기 제1 화소(PXj×i)의 상기 제1 서브화소(SPX1)가 저계조의 다른 제1 서브화소(PXj×(i+1)-SPX1)보다 밝게 보이는 블랙 고스트 현상을 발생한다.

그러나, 상기 제1 화소(PXj×i)의 상기 제1 서브화소(SPX1)는 상기 제2 화소(PXj×i)의 상기 제2 서브화소(SPX2)보다 상기 제2 화소(PXj×(i+1))에 인접하도록 배치된다. 따라서, 상기 제1 화소(PXj×i)의 상기 제1 서브화소(SPX1)가 저계조의 다른 제1 서브화소(PXj×(i+1)-SPX1)보다 밝게 보이더라도, 상기 고계조(또는 중간 계조)가 표시되는 상기 제1 영역(A1)에 바로 인접하여 배치되므로, 블랙 고스트 현상이 육안으로 시인되는 것을 방지할 수 있다.

도 9는 본 발명의 또 다른 실시예에 따른 표시장치의 블럭도이고, 도 10은 도 9에 도시된 게이트 구동회로를 나타낸 블럭도이다.

도 9를 참조하면, 본 발명의 또 다른 실시예에 따른 표시장치(300)는 순방향(S1) 또는 역방향(S2)으로 스캔동작을 수행할 수 있는 게이트 구동회로(330)를 포함한다. 다수의 데이터 라인(DLj1, DLj2, DL(j+1)1, DL(j+1)2)은 제1 단부가 상기 데이터 구동회로(320)과 연결되어 데이터 신호를 수신한다. 상기 다수의 데이터 라인(DLj1, DLj2, DL(j+1)1, DL(j+1)2)의 상기 제1 단부와 반대하는 단부를 제2 단부라고 정의할 때, 상기 순방향(S1)은 상기 제1 단부에서 상기 제2 단부로 진행하는 방향을 순방향(S1)이고, 상기 역방향(S2)은 상기 제2 단부에서 상기 제1 단부로 진행하는 방향일 수 있다.

상기 게이트 구동회로(330)는 제1 및 제2 스캔 선택신호(SC1, SC2)에 응답하여 상기 순방향(S1) 또는 상기 역방향(S2)으로 스캔 동작을 실시할 수 있다.

구체적으로, 상기 게이트 구동회로(330)로 상기 제1 스캔 선택신호(SC1)가 입력되면, 상기 게이트 구동회로(130)는 상기 순방향(S1)으로 스캔 동작을 실시하여 상기 게이트 신호를 제1 게이트 라인(GL1)으로부터 제n 게이트 라인(GLn)까지 순차적으로 제공한다. 한편, 상기 게이트 구동회로(330)로 상기 제2 스캔 선택신호(SC2)가 입력되면, 상기 게이트 구동회로(330)는 상기 역방향(S2)으로 스캔 동작을 실시하여 상기 게이트 신호를 상기 제n 게이트 라인(GLn)으로부터 상기 제1 게이트 라인(GL1)까지 순차적으로 제공한다.

본 발명의 일 실시예로, 상기 제1 및 제2 스캔 신호(SC1, SC2)는 표시장치(100)에 구비되어 상기 게이트 구동회로(330)와 데이터 구동회로(320)의 동작을 제어하는 타이밍 컨트롤러(미도시)로부터 제공된 신호일 수 있다.

상술한 바와 같이 상기 게이트 구동회로(330)의 스캔 동작 방향을 선택할 수 있음으로써, 상기 표시장치(300)는 원하는 방향으로 영상을 표시할 수 있다.

도 11을 참조하면, 상기 게이트 구동회로(330)는 쉬프트 레지스터(331) 및 스캔 방향 선택부(332)로 이루어진다.

상기 쉬프트 레지스터(331)는 서로 종속적으로 연결된 다수의 스테이지(SRC1 ~ SRCn)를 포함한다. 각 스테이지는 입력단자(IN), 제어단자(CT), 제1 및 제2 클럭단자(CK1, CK2) 및 출력단자(OUT)를 구비한다. 입력단자(IN)는 이전단 스테이지로부터 이전단 게이트 신호 및 다음단 스테이지로부터 다음단 게이트 신호 중 어느 하나의 신호를 입력받는다. 또한, 상기 제어단자(CT)는 다음단 스테이지로부터 다음단 게이트 신호 및 이전단 스테이지로부터 이전단 게이트 신호 중 어느 하나의 신호를 입력받는다. 상기 출력단자(OUT)에서는 게이트 신호가 출력된다.

한편, 상기 제1 클럭단자(CK1)는 제1 내지 제4 클럭(CKV1, CKVB1, CKV2, CKVB2) 중 어느 하나의 클럭을 입력받고, 상기 제2 클럭단자(CK2)는 상기 제1 클럭단자(CK1)로 입력된 클럭과 다른 클럭을 입력받는다. 구체적으로, 홀수번째 스테이지(SRC1, SRC3,...SRCn-1)의 제1 및 제2 클럭단자(CK1, CK2)에는 상기 제1 및 제3 클럭(CKV1, CKVB1)이 각각 제공되고, 짝수번째 스테이지(SRC2,...SRCn)의 제1 및 제2 클럭단자(CK1, CK2)에는 상기 제2 및 제4 클럭(CKV2, CKVB2)이 각각 제공된다.

본 발명의 일 예로, 상기 제1 및 제3 클럭(CKV1, CKVB1)은 서로 반전된 위상을 갖고, 상기 제2 및 제4 클럭(CKV2, CKVB2)은 서로 반전된 위상을 가질 수 있다. 또한, 상기 제2 클럭(CKV2)은 상기 제1 클럭(CKV1)과 소정의 위상차를 갖는다. 상기 제1 및 제2 클럭(CKV1, CKV2)의 위상차에 의해서 프리차징 구간(P1, 도 3 및 도 6에 도시됨)이 결정된다.

상기 스캔 신호 선택부(332)는 제1 내지 제4 스위칭 트랜지스터(ST1, ST2, ST3, ST4)를 포함할 수 있다.

상기 제1 스위칭 트랜지스터(ST1)는 상기 제1 스캔 선택신호(SC1)에 응답하여 각 스테이지의 입력단자(IN)로 상기 이전단 게이트 신호를 제공한다. 상기 제2 스위칭 트랜지스터(ST2)는 상기 제2 스캔 선택신호(SC2)에 응답하여 상기 각 스테이지의 입력단자(IN)로 상기 다음단 게이트 신호를 제공한다. 여기서, 상기 제1 및 제2 스캔 선택신호(SC1)은 서로 반전된 위상을 갖는다.

상기 제3 스위칭 트랜지스터(ST3)는 상기 제1 스캔 선택신호(SC1)에 응답하여 상기 각 스테이지의 제어단자(CT)로 상기 다음단 게이트 신호를 제공한다. 상기 제4 스위칭 트랜지스터(ST4)는 상기 제2 스캔 선택신호(SC2)에 응답하여 상기 각 스테이지의 제어단자(CT)로 상기 이전단 게이트 신호를 제공한다.

도 11은 게이트 구동회로가 순방향으로 동작할 때 다수의 게이트 라인으로 인가되는 게이트 신호를 나타낸 파형도이고, 도 12는 게이트 구동회로가 역방향으로 동작할 때 다수의 게이트 라인으로 인가되는 게이트 신호를 나타낸 파형도이다.

도 11을 참조하면, 상기 게이트 구동회로(330)가 상기 제1 스캔 선택신호(SC1)에 응답하여 순방향(S1)으로 스캔 동작을 실시하면, 상기 다수의 스테이지(SRC1 ~ SRCn)의 입력단자(IN)에는 이전단 게이트 신호가 제공되고, 상기 제어단자(CT)에는 다음단 게이트 신호가 제공된다. 따라서, 상기 다수의 스테이지(SRC1 ~ SRCn)는 제1 스테이지(SRC1)로부터 제n 스테이지(SRCn)까지 순차적으로 동작하면서 제1 내지 제n 게이트 신호(G1 ~ Gn)를 순차적으로 출력하여 상기 순방향(S1)으로 스캔 동작을 실시한다.

도 10에 도시된 바와 같이, 제1 스테이지(SRC1)의 입력단자(IN)에는 이전단 스테이지의 게이트 신호 대신에 개시신호(STV)가 제공된다. 도면에 도시하지는 않았지만, 상기 쉬프트 레지스터(131)는 상기 제n 스테이지(SRCn)의 제어단자로 다음단 게이트 신호(Gn+1)를 제공하기 위한 제1 더미 스테이지를 더 구비할 수 있다.

도 12를 참조하면, 상기 게이트 구동회로(330)가 상기 제2 스캔 선택신호(SC2)에 응답하여 역방향(S2)으로 스캔 동작을 실시하면, 상기 다수의 스테이지(SRC1 ~ SRCn)의 입력단자(IN)에는 다음단 게이트 신호가 제공되고, 상기 제어단자(CT)에는 이전단 게이트 신호가 제공된다. 따라서, 상기 다수의 스테이지(SRC1 ~ SRCn)는 제n 스테이지(SRCn)로부터 제1 스테이지(SRC1)까지 순차적으로 동작하면서 제n 내지 제1 게이트 신호(Gn ~ G1)를 순차적으로 출력하여 상기 역방향(S2)으로 스캔 동작을 실시한다.

도 10에 도시된 바와 같이, 상기 제n 스테이지(SRCn)의 입력단자(IN)에는 이전단 스테이지의 게이트 신호 대신에 개시신호(STV)가 제공된다. 도면에 도시하지는 않았지만, 상기 쉬프트 레지스터(331)는 상기 제1 스테이지(SRC1)의 제어단자로 다음단 게이트 신호(G0)를 제공하기 위한 제2 더미 스테이지를 더 구비할 수 있다.

이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다. 또한 본 발명에 개시된 실시예는 본 발명의 기술 사상을 한정하기 위한 것이 아니고, 하기의 특허 청구의 범위 및 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.

100, 200, 300: 표시 장치 110, 210, 310: 표시 패널
120, 220, 320: 데이터 구동회로 130, 230, 330: 게이트 구동회로
PXj×i: 제1 화소 PXj×(i+1): 제2 화소
SPX1: 제1 서브화소 SPX2: 제2 서브화소
DLj1: 제1 데이터 라인 DLj2: 제2 데이터 라인
GLi: i번째 게이트 라인 GLi+1: i+1번째 게이트 라인

Claims

동일 계조에서 서로 다른 투과율을 갖는 제1 및 제2 서브 화소로 이루어진 다수의 화소;
상기 제1 및 제2 서브 화소에 공통으로 연결되어 게이트 신호를 공급하는 다수의 게이트 라인;
상기 제1 및 제2 서브 화소 중 어느 하나에 제1 데이터 신호를 제공하는 제1 데이터 라인; 및
상기 제1 및 제2 서브 화소 중 나머지 하나에 제2 데이터 신호를 제공하는 제2 데이터 라인을 포함하며,
상기 제1 서브 화소는 상기 제2 서브 화소보다 낮은 투과율을 가지며,
상기 다수의 게이트 라인 중 i번째 게이트 라인에 연결된 제1 서브 화소와 i+1번째 게이트 라인에 연결된 제1 서브 화소 사이에는 상기 i번째 게이트 라인에 연결된 제2 서브 화소가 배치되는 것을 특징으로 하는 표시장치.
제1항에 있어서, 상기 i번째 게이트 라인에 연결된 상기 제1 서브 화소와 상기 i+1번째 게이트 라인에 연결된 상기 제2 서브 화소는 상기 제1 데이터 라인에 연결되고,
상기 i번째 게이트 라인에 연결된 상기 제2 서브 화소와 상기 i+1번째 게이트 라인에 연결된 상기 제1 서브 화소는 상기 제2 데이터 라인에 연결되는 것을 특징으로 하는 표시장치.
제2항에 있어서, 상기 제1 및 제2 데이터 라인은 제1 단부를 통해 상기 제1 및 제2 데이터 신호를 각각 수신하고,
상기 게이트 라인들의 스캔은 상기 제1 단부로부터 상기 제1 단부와 반대하는 제2 단부 측으로 순차적으로 진행되는 것을 특징으로 하는 표시장치.
제3항에 있어서, 상기 i번째 게이트 라인으로 인가되는 i번째 게이트 신호와 상기 i+1번째 게이트 라인으로 인가되는 i+1번째 게이트 신호는 하이 구간이 부분적으로 중첩하는 것을 특징으로 하는 표시장치.
제4항에 있어서, 상기 i+1번째 게이트 신호는 하이 구간 중 상기 중첩 구간은 프리챠징 구간이고, 나머지 구간은 본 챠지 구간인 것을 특징으로 하는 표시장치.
제3항에 있어서, 상기 i번째 게이트 라인은 상기 i번째 게이트 라인에 연결된 상기 제1 서브 화소와 상기 제2 서브 화소 사이에 개재되는 것을 특징으로 하는 표시장치.
제6항에 있어서, 상기 i번째 게이트 라인에 연결된 상기 제1 서브 화소는 상기 i번째 게이트 라인을 기준으로 상기 제1 단부측에 구비되고, 상기 i번째 게이트 라인에 연결된 상기 제2 서브 화소는 상기 i번째 게이트 라인을 기준으로 상기 제2 단부측에 구비되며,
상기 i+1번째 게이트 라인에 연결된 상기 제1 서브 화소는 상기 i+1번째 게이트 라인을 기준으로 상기 제1 단부측에 구비되고, 상기 i+1번째 게이트 라인에 연결된 상기 제2 서브 화소는 상기 i+1번째 게이트 라인을 기준으로 상기 제2 단부측에 구비되는 것을 특징으로 하는 표시장치.
제1항에 있어서, 상기 제1 서브 화소는 제1 박막 트랜지스터 및 상기 제1 박막 트랜지스터에 연결된 제1 서브 화소 전극을 포함하고,
상기 제2 서브 화소는 제2 박막 트랜지스터 및 상기 제2 박막 트랜지스터에 연결된 제2 서브 화소 전극을 포함하는 것을 특징으로 하는 표시 장치.
제1항에 있어서, 상기 제1 데이터 신호는 상기 제1 데이터 신호와 반대 극성을 갖는 것을 특징으로 하는 표시 장치.
동일 계조에서 서로 다른 투과율을 갖는 제1 및 제2 서브 화소로 이루어진 다수의 화소;
상기 제1 및 제2 서브 화소에 공통으로 연결되어 게이트 신호를 공급하는 다수의 게이트 라인;
상기 제1 및 제2 서브 화소 중 어느 하나에 제1 데이터 신호를 제공하는 제1 데이터 라인; 및
상기 제1 및 제2 서브 화소 중 나머지 하나에 제2 데이터 신호를 제공하는 제2 데이터 라인을 포함하며,
상기 제1 서브 화소는 상기 제2 서브 화소보다 낮은 투과율을 가지며,
상기 다수의 게이트 라인 중 i번째 게이트 라인에 연결된 제2 서브 화소와 i+1번째 게이트 라인에 연결된 제2 서브 화소 사이에는 상기 i번째 게이트 라인에 연결된 제1 서브 화소가 배치되고,
상기 제1 및 제2 데이터 라인은 제1 단부를 통해 상기 제1 및 제2 데이터 신호를 각각 수신하며, 상기 게이트 라인들의 스캔은 상기 제1 단부와 반대하는 제2 단부로부터 상기 제1 단부 측으로 순차적으로 진행되는 것을 특징으로 하는 표시장치.
제10항에 있어서, 상기 i번째 게이트 라인에 연결된 상기 제1 서브 화소와 상기 i+1번째 게이트 라인에 연결된 상기 제2 서브 화소는 상기 제1 데이터 라인에 연결되고,
상기 i번째 게이트 라인에 연결된 상기 제2 서브 화소와 상기 i+1번째 게이트 라인에 연결된 상기 제1 서브 화소는 상기 제2 데이터 라인에 연결되는 것을 특징으로 하는 표시장치.
제10항에 있어서, 상기 i번째 게이트 라인으로 인가되는 i번째 게이트 신호와 상기 i+1번째 게이트 라인으로 인가되는 i+1번째 게이트 신호는 하이 구간이 부분적으로 중첩하는 것을 특징으로 하는 표시장치.
제12항에 있어서, 상기 i번째 게이트 신호는 하이 구간 중 상기 중첩 구간은 프리챠징 구간이고, 나머지 구간은 본 챠지 구간인 것을 특징으로 하는 표시장치.
제11항에 있어서, 상기 i번째 게이트 라인은 상기 i번째 게이트 라인에 연결된 상기 제1 서브 화소와 상기 제2 서브 화소 사이에 개재되는 것을 특징으로 하는 표시장치.
제14항에 있어서, 상기 i번째 게이트 라인에 연결된 상기 제2 서브 화소는 상기 i번째 게이트 라인을 기준으로 상기 제1 단부측에 구비되고, 상기 i번째 게이트 라인에 연결된 상기 제1 서브 화소는 상기 i번째 게이트 라인을 기준으로 상기 제2 단부측에 구비되며,
상기 i+1번째 게이트 라인에 연결된 상기 제2 서브 화소는 상기 i+1번째 게이트 라인을 기준으로 상기 제1 단부측에 구비되고, 상기 i+1번째 게이트 라인에 연결된 상기 제1 서브 화소는 상기 i+1번째 게이트 라인을 기준으로 상기 제2 단부측에 구비되는 것을 특징으로 하는 표시장치.
제10항에 있어서, 상기 제1 서브 화소는 제1 박막 트랜지스터 및 상기 제1 박막 트랜지스터에 연결된 제1 서브 화소 전극을 포함하고,
상기 제2 서브 화소는 제2 박막 트랜지스터 및 상기 제2 박막 트랜지스터에 연결된 제2 서브 화소 전극을 포함하는 것을 특징으로 하는 표시 장치.
제10항에 있어서, 상기 제1 데이터 신호는 상기 제1 데이터 신호와 반대 극성을 갖는 것을 특징으로 하는 표시 장치.
제10항에 있어서, 상기 게이트 구동회로는,
서로 종속적으로 연결된 다수의 스테이지로 이루어지고, 상기 게이트 신호를 상기 제1 방향 또는 상기 제2 방향으로 순차적으로 출력하는 쉬프트 레지스터; 및
상기 제1 및 제2 스캔 선택신호에 응답하여 상기 쉬프트 레지스터의 동작 방향을 선택하는 스캔 방향 선택부를 포함하는 것을 특징으로 하는 표시장치.
제18항에 있어서, 상기 스테이지들 각각은,
이전단 게이트 신호 및 다음단 게이트 신호 중 어느 하나를 입력받는 입력단자;
상기 다음단 게이트 신호 및 상기 이전단 게이트 신호 중 어느 하나를 입력받는 제어단자; 및
상기 게이트 신호를 출력하는 출력단자를 포함하는 것을 특징으로 하는 표시장치.
제19항에 있어서, 상기 스캔 방향 선택부는,
상기 제1 스캔 선택신호에 응답하여 상기 입력단자로 상기 이전단 게이트 신호를 제공하는 제1 스위칭 트랜지스터;
상기 제2 스캔 선택신호에 응답하여 상기 입력단자로 상기 다음단 게이트 신호를 제공하는 제2 스위칭 트랜지스터;
상기 제1 스캔 선택신호에 응답하여 상기 제어단자로 상기 다음단 게이트 신호를 제공하는 제3 스위칭 트랜지스터; 및
상기 제2 스캔 선택신호에 응답하여 상기 제어단자로 상기 이전단 게이트 신호를 제공하는 제4 스위칭 트랜지스터를 포함하는 것을 특징으로 하는 표시장치.