KR20080010933A

KR20080010933A - 표시장치

Info

Publication number: KR20080010933A
Application number: KR1020060071635A
Authority: KR
Inventors: 한정목
Original assignee: 삼성전자주식회사
Priority date: 2006-07-28
Filing date: 2006-07-28
Publication date: 2008-01-31

Abstract

표시장치에서, 데이터 구동회로는 제1 및 제2 클럭에 각각 동기되어 타이밍 컨트롤러로부터 서로 다른 계조를 갖는 제1 및 제2 영상 데이터 신호를 입력받는다. 제1 클럭의 상승에지로부터 소정시간 경과된 이후에 출력개시신호가 발생되면, 데이터 구동회로는 제1 서브화소구간동안 제1 영상 데이터 신호를 제1 픽셀전압으로 변환하여 출력하며, 제2 서브화소구간동안 제2 영상 데이터 신호를 제2 픽셀전압으로 변환하여 출력한다. 킥백 보상회로는 직류구동전압을 제1 및 제2 전압레벨 사이에서 스윙하는 게이트 온 전압으로 변환하여 출력하고, 게이트 구동회로는 게이트 온 전압을 입력받아 제1 및 제2 서브화소구간동안 제1 및 제2 게이트 전압을 각각 출력한다. 따라서, 게이트 블럭 현상을 방지할 수 있다.

Description

표시장치{DISPLAY APPARATUS}

도 1은 종래의 게이트 온 전압, 출력개시신호, 제1 및 제2 클럭을 나타낸 그래프이다.

도 2는 본 발명의 일 실시예에 따른 액정표시장치의 블럭도이다.

도 3은 도 2에 도시된 게이트 온 전압, 출력개시신호, 제1 및 제2 클럭, 반전신호를 나타낸 그래프이다.

도 4는 도 2에 도시된 표시부에 구비되는 화소의 등가 회로도이다.

도 5는 제1 및 제2 게이트 전압, 제1 및 제2 픽셀전압을 나타낸 파형도이다.

*도면의 주요 부분에 대한 부호의 설명*

100 -- 타이밍 컨트롤러 200 -- 킥백 보상회로

300 -- 데이터 구동회로 410 -- 제1 게이트 구동회로

420 -- 제2 게이트 구동회로 500 -- 표시부

510 -- 화소 511 -- 제1 서브화소

512 -- 제2 서브화소 600 -- 표시장치

본 발명은 표시장치에 관한 것으로, 더욱 상세하게는 표시품질을 개선할 수 있는 표시장치에 관한 것이다.

일반적으로, 에스피브이에이 모드로 동작하는 액정표시장치는 타이밍 컨트롤러, 데이터 구동회로, 게이트 구동회로 및 표시부를 포함한다. 표시부는 두 개의 서브화소로 이루어진 다수의 화소가 구비된다. 한 화소가 동작하는 1H 시간 동안 두 개의 서브화소에는 순차적으로 서로 다른 전압레벨을 갖는 두 개의 픽셀전압이 각각 인가된다.

종래의 액정표시장치에서, 타이밍 컨트롤러는 데이터 구동회로로부터 1H 시간동안 두 개의 픽셀전압이 순차적으로 출력되도록 제어하기 위하여 위상이 다른 두개의 클럭을 발생하여 제공한다.

도 1을 참조하면, 게이트 온 전압(Von)은 게이트 구동회로로 인가되는 전압이고, 출력개시신호(TP), 제1 및 제2 클럭(CPV1, CPV2)은 데이터 구동회로로 인가되는 신호이다.

게이트 온 전압(Von)은 제1 및 제2 클럭(CPV1, CPV2)의 상승에지에서 순간적으로 다운되는 현상이 발생한다. 특히, 출력개시신호(TP)가 발생된 이후에 제1 및 제2 클럭(CPV1, CPV2)이 로우 상태에서 하이 상태로 전환되므로, 게이트 온 전압(Von)의 왜곡은 실질적으로 두 개의 서브화소가 동작하는 시간에 나타난다.

특히, 게이트 구동회로가 다수의 게이트 구동칩으로 이루어진 경우, 게이트 온 전압 배선이 길어질수록 RC딜레이까지 더해져 게이트 온 전압(Von)의 왜곡이 더욱 심해진다. 따라서, 다수의 게이트 구동칩에 대응하는 화소 그룹단위로 충전율이 서로 다르게 나타나고, 그 결과 액정표시장치의 화면 상에 휘도가 다른 다수의 블럭이 나타나는 게이트 블럭 현상이 발생한다.

따라서, 본 발명의 목적은 게이트 온 전압의 왜곡으로 인한 게이트 블럭 현상을 제거하여 표시품질을 개선하기 위한 표시장치를 제공하는 것이다.

본 발명에 따른 표시장치는 타이밍 컨트롤러, 킥백 보상회로, 데이터 구동회로, 게이트 구동회로 및 표시부를 포함한다.

상기 타이밍 컨트롤러는 제1 및 제2 클럭에 각각 동기되어 서로 다른 계조를 갖는 제1 및 제2 영상 데이터 신호를 출력한다. 상기 킥백 보상회로는 상기 제3 클럭에 응답하여 일정레벨을 유지하는 구동전압을 제1 전압레벨과 상기 제1 전압레벨보다 낮은 제2 전압레벨 사이에서 스윙하는 게이트 온 전압으로 변환하여 출력한다.

상기 데이터 구동회로는 제1 서브화소구간동안 상기 제1 영상 데이터 신호를 제1 픽셀전압으로 변환하여 출력하며, 제2 서브화소구간동안 상기 제2 영상 데이터 신호를 제2 픽셀전압으로 변환하여 출력한다. 여기서, 상기 제1 및 제2 클럭의 상승에지는 상기 제1 및 제2 서브화소구간 외측에 위치한다. 상기 게이트 구동회로는 상기 게이트 온 전압을 입력받아 상기 제1 서브화소구간동안 제1 게이트 전압을 출 력하고, 상기 제2 서브화소구간동안 제2 게이트 전압을 출력한다.

상기 표시부는 상기 제1 서브화소구간동안 상기 제1 게이트 전압 및 상기 제1 픽셀전압을 입력받고, 상기 제2 서브화소구간동안 상기 제2 게이트 전압 및 상기 제2 픽셀전압을 입력받아 영상을 표시한다.

이러한 표시장치에 따르면, 상기 제1 및 제2 클럭의 상승에지를 상기 제1 및 제2 서브화소구간의 외측에 위치시킴으로써, 상기 제1 및 제2 서브화소구간동안 상기 게이트 온 전압을 안정화시킬 수 있고, 그 결과 게이트 블럭 현상을 방지할 수 있다.

이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.

도 2는 본 발명의 일 실시예에 따른 액정표시장치의 블럭도이고, 도 3은 도 2에 도시된 게이트 온 전압, 출력개시신호, 제1 및 제2 클럭, 반전신호를 나타낸 그래프이다.

도 2를 참조하면, 액정표시장치(600)는 타이밍 컨트롤러(100), 킥백 보상회로(200), 데이터 구동회로(300), 제1, 게이트 구동회로(410), 제2 게이트 구동회로(420) 및 표시부(500)를 포함한다.

상기 타이밍 컨트롤러(100)는 외부로부터 영상 데이터 신호(I-data) 및 각종 제어신호(CS)를 입력받는다. 상기 타이밍 컨트롤러(100)는 상기 각종 제어신호(CS)에 근거하여 제1 및 제2 클럭(CPV1, CPV2), 출력개시신호(TP), 반전신호(REV) 및 제3 클럭(CPV3)을 포함한다.

도 3에 도시된 바와 같이, 상기 제1 및 제2 클럭(CPV1, CPV2)은 소정의 위상차를 갖고 발생되고, 상기 출력개시신호(TP)는 상기 제1 클럭(CPV1)이 하이상태로 전환된 이후에 발생된다. 즉, 상기 출력개시신호(TP)는 상기 제1 클럭(CPV1)의 상승에지로부터 소정시간 경과된 이후에 발생된다.

상기 타이밍 컨트롤러(100)는 제1 계조를 갖는 상기 영상 데이터 신호(I-data)를 상기 제1 계조보다 높은 제2 계조를 갖는 제1 영상 데이터 신호(I-data1)와 상기 제1 계조보다 낮은 제3 계조를 갖는 제2 영상 데이터 신호(I-data2)로 변환하여 출력한다. 또한, 상기 타이밍 컨트롤러(100)는 상기 데이터 구동회로(300)에 상기 출력개시신호(TP) 및 반전신호(REV)를 인가한다. 상기 타이밍 컨트롤러(300)로부터 출력된 상기 제3 클럭(CPV3)은 상기 킥백 보상회로(200), 제1 및 제2 게이트 구동회로(410, 420)로 인가된다.

상기 데이터 구동회로(300)는 다수의 데이터 구동칩(310)을 포함한다. 상기 데이터 구동회로(300)는 상기 제1 및 제2 클럭(CPV1, CPV2)에 동기되어, 상기 제1 및 제2 영상 데이터 신호(I-data1, I-data2)를 상기 타이밍 컨트롤러로(100)부터 입력받는다. 상기 데이터 구동회로(300)는 상기 출력개시신호(TP)가 발생된 이후 제1 서브화소구간(SP1)동안 상기 제1 클럭(CPV1)과 상기 반전신호(REV)에 응답하여 상기 제1 영상 데이터 신호(I-data1)를 제1 픽셀전압으로 변환하여 출력한다. 또한, 상기 데이터 구동회로(300)는 제2 서브화소구간(SP2)동안 상기 제2 클럭(CPV2)과 상기 반전신호(REV)에 응답하여 상기 제2 영상 데이터 신호(I-data2)를 제2 픽셀전압으로 변환하여 출력한다.

여기서, 상기 출력개시신호(TP)는 상기 데이터 구동회로(300)가 출력을 개시하는 시점을 결정하는 신호이다. 상기 반전신호(REV)는 상기 제1 및 제2 서브화소구간을 결정하는 신호로써, 상기 데이터 구동회로(300)가 상기 제1 및 제2 픽셀전압 중 어느 하나를 선택하여 출력하도록 제어한다.

본 발명의 일 예로, 상기 제1 서브화소구간(SP1)은 상기 출력개시신호(TP)가 로우상태이고, 상기 제1 클럭(CPV1)이 하이상태이며, 상기 제2 클럭(CPV2)이 로우상태이고, 상기 반전신호(REV)가 로우상태인 구간으로 정의된다. 상기 제2 서브화소구간(SP2)은 상기 출력개시신호(TP)가 로우상태이고, 상기 제1 클럭(CPV1)이 로우상태이며, 상기 제2 클럭(CPV2)이 하이상태이고, 상기 반전신호(REV)가 하이상태인 구간으로 정의된다.

상기 킥백 보상회로(200)는 상기 제3 클럭(CPV3)에 응답하여 외부로부터 구동전압(VCC)을 입력받아 제1 전압레벨(V1)과 상기 제1 전압레벨(V1)보다 낮은 제2 전압레벨(V2) 사이에서 스윙하는 게이트 온 전압(Von)을 출력한다. 구체적으로, 상기 게이트 온 전압(Von)은 제1 구간(A1)동안 상기 제1 전압레벨(V1)을 갖고, 제2 구간(A2)동안 상기 제2 전압레벨(V2)까지 다운된다. 상기 킥백 보상회로(200)로부터의 상기 게이트 온 전압(Von)은 상기 제1 및 제2 게이트 구동회로(410, 420)로 인가된다.

상기 게이트 온 전압(Von)의 전압레벨은 상기 제1 및 제2 클럭(CPV1, CPV2)의 상승에지에서 순간적으로 다운된다. 여기서, 상기 제1 클럭(CPV1)의 상승에지는 상기 제1 구간(A1) 중 상기 출력개시신호(TP)가 발생되기 이전에 위치한다. 따라 서, 상기 제1 서브화소구간(SP1)동안 상기 게이트 온 전압(Von)은 상기 제1 전압레벨(V1)로 유지된다.

한편, 상기 제2 클럭(CPV2)의 상승에지는 상기 제2 구간(A2)에 위치한다. 상기 제2 구간(A2)은 상기 게이트 온 전압(Von)이 상기 제2 전압레벨(V2)까지 다운되는 구간이므로, 이 구간에서 상기 제2 클럭(CPV2)이 하이상태로 전환되더라도 상기 게이트 온 전압(Von)의 변화는 감지되지 않는다. 본 발명의 일 예로, 상기 제2 구간(A2)은 상기 제1 및 제2 서브화소구간(SP1, SP2) 사이에 위치한다. 따라서, 상기 게이트 온 전압(Von)이 상기 제1 및 제2 서브화소구간(SP1, SP2) 내에서 순간적으로 다운되지 않고 안정화될 수 있다.

상기 제1 게이트 구동회로(410)는 다수의 제1 게이트 구동칩(411)으로 이루어지고, 상기 제2 게이트 구동회로(420)는 다수의 제2 게이트 구동칩(412)으로 이루어진다. 상기 제1 및 제2 게이트 구동회로(410, 420)는 상기 킥백 보상회로(200)로부터 상기 게이트 온 전압(Von)을 입력받고, 외부로부터 게이트 오프 전압(Voff)을 입력받는다. 따라서, 상기 제1 및 제2 게이트 구동회로(410, 420)는 제1 내지 제n 게이트 전압을 순차적으로 출력한다.

본 발명의 일 예로, 상기 제1 게이트 전압은 상기 제1 서브화소구간(SP1)동안 상기 제1 전압레벨(V1)을 갖고, 상기 제2 구간(A2)동안 상기 제2 전압레벨(V2)을 갖는다. 또한, 상기 제2 게이트 전압은 상기 제2 서브화소구간(SP2)동안 상기 제1 전압레벨(V1)을 갖고, 상기 제2 구간(A2)동안 상기 제2 전압레벨을 갖는다.

일반적으로, 킥백 전압은 상기 게이트 온 전압(Von)과 상기 게이트 오프 전 압(Voff)의 전압차에 의해서 결정된다. 이와 같이, 상기 제2 구간(A2)동안 상기 게이트 온 전압(Von)의 전압레벨을 상기 제2 전압레벨(V2)로 다운시키면, 상기 전압차가 감소되고, 그 결과 상기 킥백 전압이 감소한다. 이와 같이, 상기 킥백 전압을 감소시킴으로써 상기 표시장치(600)의 충전율을 향상시킬 수 있고, 극성에 따른 충전율의 차이를 감소시켜 플리커 현상을 제거할 수 있다.

상술한 바와 같이, 상기 제1 및 제2 서브화소구간(SP1, SP2)동안 상기 제1 및 제2 게이트 구동칩(411, 421)으로 인가되는 상기 게이트 온 전압(Von)은 상기 제1 전압레벨(V1)로 안정화된다. 따라서, 상기 다수의 제1 및 제2 게이트 구동칩(411, 421)에 인가되는 상기 게이트 온 전압(Von)의 변화로 인해 상기 표시장치(600)의 화면 상에 나타나는 게이트 블럭 현상을 제거할 수 있다.

도 2에 도시된 바와 같이, 상기 표시부(500)에는 다수의 데이터 라인(DL1 ~ DLm) 및 다수의 게이트 라인(GL1 ~ GLn)이 구비된다. 상기 다수의 데이터 라인(DL1 ~ DLm)은 상기 데이터 구동회로(300)와 전기적으로 연결된다. 상기 다수의 게이트 라인(GL1 ~ GLn)의 제1 단부는 상기 제1 게이트 구동회로(410)와 전기적으로 연결되고, 제2 단부는 상기 제2 게이트 구동회로(420)와 전기적으로 연결된다. 따라서, 상기 다수의 게이트 라인(GL1 ~ GLn)은 양 단부를 통해 상기 제1 내지 제n 게이트 전압을 순차적으로 입력받는다.

상기 다수의 데이터 라인(DL1 ~ DLm)은 상기 다수의 게이트 라인(GL1 ~ GLn)과 절연되게 교차하여 매트릭스 형태로 다수의 화소영역을 정의한다. 각 화소영역에는 화소가 구비되고, 각 화소는 제1 서브화소 및 제2 서브화소로 이루어진다.

상기 각 화소의 구조에 대해서는 이후 도 4를 참조하여 구체적으로 설명하기로 한다.

도 4는 도 2에 도시된 표시부에 구비되는 화소의 등가 회로도이고, 도 5는 제1 및 제2 게이트 전압, 제1 및 제2 픽셀전압을 나타낸 파형도이다. 도 4에서는 표시부에 구비되는 화소들 중 첫 번째 화소(510)의 등가 회로를 도시하였다. 그러나, 상기 화소들 각각은 동일한 구조로 이루어지므로, 상기한 첫 번째 화소(510)를 설명함으로써, 나머지 화소들에 대한 설명은 생략한다. 또한, 도 4에 도시된 표시부는 에스피브이에이(Super Patterned Vertical Alignment: SPVA) 모드로 동작한다.

도 4를 참조하면, 첫 번째 화소(510)는 제1 및 제2 서브화소를 포함한다. 상기 제1 서브화소는 제1 박막 트랜지스터(Tr1), 제1 액정 커패시터(Clc1) 및 제1 스토리지 커패시터(Cst1)로 이루어지고, 상기 제2 서브화소는 제2 박막 트랜지스터(Tr2), 제2 액정 커패시터(Clc2) 및 제2 스토리지 커패시터(Cst2)로 이루어진다.

상기 제1 박막 트랜지스터(Tr1)는 제1 게이트 라인(GL1)에 전기적으로 연결된 게이트 전극, 제1 데이터 라인(DL1)에 전기적으로 연결된 소오스 전극 및 상기 제1 액정 커패시터(Clc1)의 제1 단에 연결된 드레인 전극으로 이루어진다. 상기 제1 액정 커패시터(Clc1)의 제2 단에는 기준전압인 공통전압(Vcom)이 인가된다. 상기 제1 스토리지 커패시터(Cst1)는 상기 드레인 전극과 스토리지 라인(SL) 사이에 구비되고, 상기 제1 액정 커패시터(Clc1)와 병렬 연결된다.

상기 제2 박막 트랜지스터(Tr2)는 제2 게이트 라인(GL2)에 전기적으로 연결 된 게이트 전극, 제1 데이터 라인(DL1)에 전기적으로 연결된 소오스 전극 및 상기 제2 액정 커패시터(Clc2)의 제1 단에 연결된 드레인 전극으로 이루어진다. 상기 제2 액정 커패시터(Clc2)의 제2 단에는 기준전압인 상기 공통전압(Vcom)이 인가된다. 상기 제2 스토리지 커패시터(Cst2)는 상기 드레인 전극과 스토리지 라인(SL) 사이에 구비되고, 상기 제2 액정 커패시터(Clc2)와 병렬 연결된다.

도 5에 도시된 바와 같이, 상기 제1 박막 트랜지스터(Tr1)는 상기 제1 게이트 라인(GL1)으로부터의 제1 게이트 전압(Vg1)에 응답하여 상기 제1 데이터 라인(DL1)으로 인가된 제1 픽셀전압(Vp1)을 출력한다. 따라서, 상기 제1 액정 커패시터(Clc1)에는 상기 제1 픽셀전압(Vp1)과 상기 공통전압(Vcom)의 전위차만큼 충전된다.

여기서, 상기 제1 게이트 전압(Vg1)은 제1 서브화소구간(SP1)동안 제1 전압레벨(V1, 도 3에 도시됨)을 갖고, 제2 구간(A2)동안 상기 제1 전압레벨(V1)보다 낮은 제2 전압레벨(V2, 도 3에 도시됨)을 갖는다. 따라서, 킥백 전압이 감소되고, 그로 인해 상기 제1 액정 커패시터(Clc1)의 충전율을 향상시킬 수 있다.

한편, 상기 제2 박막 트랜지스터(Tr2)는 상기 제2 게이트 라인(GL2)으로부터의 제2 게이트 전압(Vg2)에 응답하여 상기 제1 데이터 라인(DL1)으로 인가된 제2 픽셀전압(Vp2)을 출력한다. 상기 제2 픽셀전압(Vp2)은 상기 제1 픽셀전압(Vp1)보다 낮은 전압레벨을 갖는다. 상기 제2 박막 트랜지스터(Tr2)로부터 출력된 상기 제2 픽셀전압(Vp2)은 상기 제2 액정 커패시터(Clc2)로 인가되고, 상기 제2 액정 커패시터(Clc2)에는 상기 제2 픽셀전압(Vp2)과 상기 공통전압(Vcom)의 전위차만큼 충전된 다.

여기서, 상기 제2 게이트 전압(Vg2)은 제2 서브화소구간(SP2)동안 제1 전압레벨(V1)을 갖고, 상기 제2 구간(A2)동안 상기 제2 전압레벨(V2)을 갖는다. 따라서, 킥백 전압이 감소되고, 그로 인해 상기 제2 액정 커패시터(Clc2)의 충전율을 향상시킬 수 있다.

상기 제1 및 제2 픽셀전압(Vp1, Vp2)이 서로 다른 전압레벨을 가지므로, 한 화소를 구동하는 1H 시간 중 전기 H/2시간동안 상기 제1 액정 커패시터(Clc1)의 충전전압과 후기 H/2시간동안 상기 제2 액정 커패시터(Clc2)의 충전전압이 서로 달라진다. 따라서, 상기 제1 및 제2 서브화소(511, 512)에서 액정분자들의 눕는 정도가 달라지고, 이는 휘도 차이로 나타난다. 즉, 상기 제1 서브화소(511)의 제1 휘도는 제2 서브화소(512)의 제2 휘도보다 높게 나타나고, 이때 표시장치(600)의 화면을 바라보는 사람의 눈은 상기 제1 및 제2 휘도의 중간값을 인식한다. 따라서, 중간 계조 이하에서 감마커브가 왜곡되어 측면 시야각이 저하되는 것을 방지할 수 있다.

이와 같은 표시장치에 따르면, 상기 제1 클럭의 상승에지는 출력개시신호 발생 이전에 위치하고, 상기 제2 클럭의 상승에지는 킥백 보상 구간인 제2 구간에 위치한다.

따라서, 제1 및 제2 서브화소구간 내에서 상기 제1 및 제2 클럭의 상승에지에 의해서 게이트 온 전압이 변화되는 것을 방지할 수 있다. 결과적으로, 상기 게이트 온 전압을 안정화되어 게이트 블럭 현상을 제거할 수 있고, 그로 인해 표시장 치의 표시품질을 개선할 수 있다.

이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims

제1 및 제2 클럭에 각각 동기되어 서로 다른 계조를 갖는 제1 및 제2 영상 데이터 신호를 출력하는 타이밍 컨트롤러;

일정레벨을 유지하는 구동전압을 제1 전압레벨과 상기 제1 전압레벨보다 낮은 제2 전압레벨 사이에서 스윙하는 게이트 온 전압으로 변환하여 출력하는 킥백 보상회로;

제1 서브화소구간동안 상기 제1 영상 데이터 신호를 제1 픽셀전압으로 변환하여 출력하고, 제2 서브화소구간동안 상기 제2 영상 데이터 신호를 제2 픽셀전압으로 변환하여 출력하며, 상기 제1 및 제2 서브화소구간 외측에 상기 제1 및 제2 클럭의 상승에지가 위치하는 데이터 구동회로;

상기 게이트 온 전압을 입력받아 상기 제1 서브화소구간동안 제1 게이트 전압을 출력하고, 상기 제2 서브화소구간동안 제2 게이트 전압을 출력하는 게이트 구동회로; 및

상기 제1 서브화소구간동안 상기 제1 게이트 전압 및 상기 제1 픽셀전압을 입력받고, 상기 제2 서브화소구간동안 상기 제2 게이트 전압 및 상기 제2 픽셀전압을 입력받아 영상을 표시하는 표시부를 포함하는 것을 특징으로 하는 표시장치.
제1항에 있어서, 상기 타이밍 컨트롤러는 상기 데이터 구동회로가 출력을 개시하는 시점을 결정하는 출력개시신호 및 상기 제1 서브화소구간과 상기 제2 서브 화소구간을 결정하는 반전신호를 더 출력하고,

상기 출력개시신호는 상기 제1 클럭의 상승에지로부터 소정시간 경과된 이후에 발생되는 것을 특징으로 하는 표시장치.
제2항에 있어서, 상기 게이트 온 전압은 제1 구간동안 상기 제1 전압레벨을 갖고, 제2 구간동안 상기 제2 전압레벨을 갖지며,

상기 제2 구간 내에 제2 클럭의 상승에지가 위치하는 것을 특징으로 하는 표시장치.
제3항에 있어서, 상기 제1 서브화소구간은 상기 제1 구간 중 상기 출력개시신호가 로우상태를 갖고, 상기 제1 클럭이 하이상태를 가지며, 상기 반전신호가 로우상태를 갖는 구간으로 정의되고,

상기 제2 서브화소구간은 상기 제1 구간 중 상기 출력개시신호가 로우상태를 갖고, 상기 제2 클럭이 하이상태를 가지며, 상기 반전신호가 하이상태를 갖는 구간으로 정의되는 것을 특징으로 하는 표시장치.
제3항에 있어서, 상기 제2 구간은 상기 제1 및 제2 서브화소구간 사이에 존재하는 것을 특징으로 하는 표시장치.
제3항에 있어서, 상기 제1 게이트 전압은 상기 제1 서브화소구간동안 상기 제1 전압레벨을 갖고, 상기 제2 구간동안 상기 제2 전압레벨을 갖지며,

상기 제2 게이트 전압은 상기 제2 서브화소구간동안 상기 제1 전압레벨을 갖고, 상기 제2 구간동안 상기 제2 전압레벨을 갖는 것을 특징으로 하는 표시장치.
제1항에 있어서, 상기 표시부에는 다수의 화소가 구비되고,

각 화소는,

상기 제1 게이트 전압을 입력받는 제1 게이트 라인;

상기 제2 게이트 전압을 입력받는 제2 게이트 라인;

상기 제1 서브화소구간동안 상기 제1 픽셀전압을 입력받고, 상기 제2 서브화소구간동안 상기 제2 픽셀전압을 입력받는 데이터 라인;

상기 제1 게이트 라인과 상기 데이터 라인에 전기적으로 연결되고, 상기 제1 게이트 전압에 응답하여 상기 제1 픽셀전압을 출력하는 제1 박막 트랜지스터;

상기 제2 게이트 라인과 상기 데이터 라인에 전기적으로 연결되고, 상기 제2 게이트 전압에 응답하여 상기 제2 픽셀전압을 출력하는 제2 박막 트랜지스터;

상기 제1 박막 트랜지스터에 전기적으로 연결되어 상기 제1 픽셀전압을 입력받는 제1 액정커패시터; 및

상기 제2 박막 트랜지스터에 전기적으로 연결되어 상기 제2 픽셀전압을 입력받는 제2 액정커패시터를 포함하는 것을 특징으로 하는 표시장치.