KR20160094462A - 게이트 드라이버 집적회로, 게이트 구동 방법, 표시패널 및 표시장치 - Google Patents

게이트 드라이버 집적회로, 게이트 구동 방법, 표시패널 및 표시장치 Download PDF

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Abstract

본 실시예들은, 적은 개수의 게이트 제어 신호만을 이용하여 게이트 구동을 가능하게 하고, 이를 통해, 표시패널의 베젤 사이즈를 줄여줄 수 있는 게이트 구동 방법, 게이트 드라이버 집적회로, 표시패널 및 표시장치에 관한 것이다.

Description

게이트 드라이버 집적회로, 게이트 구동 방법, 표시패널 및 표시장치{GATE DRIVER IC, GATE DRIVING METHOD, DISPLAY PANEL, AND DISPLAY DEVICE}
본 실시예들은 게이트 드라이버 집적회로, 게이트 구동 방법, 표시패널 및 표시장치에 관한 것이다.
정보화 사회가 발전함에 따라 화상을 표시하기 위한 표시장치에 대한 요구가 다양한 형태로 증가하고 있으며, 근래에는 액정표시장치(Liquid Crystal Display Device), 플라즈마표시장치(Plasma Display Device), 유기발광표시장치(Organic Light Emitting Display Device) 등과 같은 여러 가지 표시장치가 활용되고 있다.
이러한 표시장치는 데이터 라인들과 게이트 라인들이 배치되고, 서브픽셀들이 배치된 표시패널과, 데이터 라인들을 구동하는 적어도 하나의 소스 드라이버 집적회로와, 게이트 라인들을 순차적으로 구동하는 적어도 하나의 게이트 드라이버 집적회로 등을 포함한다.
타이밍 컨트롤러는 각 게이트 드라이버 집적회로가 게이트 라인들을 구동할 수 있도록 게이트 제어 신호를 각 게이트 드라이버 집적회로로 공급하여 게이트 구동 타이밍을 제어한다.
이에, 각 게이트 드라이버 집적회로는, 타이밍 컨트롤러부터 게이트 구동 타이밍을 제어하는 여러 개의 게이트 제어 신호를 공급받아 스캔신호를 생성하여 게이트 라인들로 순차적으로 출력함으로써, 게이트 라인들을 구동한다.
전술한 바와 같이, 타이밍 컨트롤러가 게이트 구동 타이밍을 제어하고 각 게이트 드라이버 집적회로가 게이트 라인들을 구동하기 위하여, 여러 개의 게이트 제어 신호를 이용하기 때문에, 타이밍 컨트롤러 및 게이트 드라이버 집적회로의 구조 및 처리 방식이 복잡해지고 처리량이 많아지는 문제점이 있다.
또한, 여러 개의 게이트 제어 신호를 이용하여 게이트 구동 타이밍 제어 및 게이트 구동을 수행하기 때문에, 각 게이트 드라이버 집적회로로 여러 개의 게이트 제어 신호를 전달해주기 위한 여러 개의 게이트 제어 신호 라인이 표시패널에 배치되어야만 하기 때문에, 표시패널의 신호 라인 구조가 복잡해지고, 표시패널의 공정 또한 복잡해질 수 있으며, 여러 개의 게이트 제어 신호 라인이 배치되는 표시패널의 베젤 영역이 커질 수밖에 없는 문제점이 있다.
본 실시예들의 목적은, 적은 개수의 게이트 제어 신호만으로도 게이트 구동 타이밍 제어 및 게이트 구동을 가능하게 하는 게이트 구동 방법, 게이트 드라이버 집적회로, 표시패널 및 표시장치를 제공하는 데 있다.
본 실시예들의 다른 목적은, 최대한 적은 개수의 게이트 제어 신호 라인만이 배치된 표시패널 및 표시장치를 제공하는 데 있다.
본 실시예들의 또 다른 목적은, 표시패널에서의 베젤 영역의 크기(폭)를 줄여줄 수 있는 게이트 구동 방법과 이를 위한 게이트 드라이버 집적회로, 표시패널 및 표시장치를 제공하는 데 있다.
일 실시예는, 게이트 스타트 펄스 및 클럭 앤 마스킹 펄스를 입력받아, 게이트 스타트 펄스 및 클럭 앤 마스킹 펄스와, 클럭 앤 마스킹 펄스가 인버팅 된 펄스에 근거하여 해당 게이트 라인의 온-오프를 결정하기 위한 로직신호를 생성하여 출력하는 쉬프트 레지스터와, 쉬프트 레지스터에서 출력된 로직신호의 전압레벨을 변환하여 출력하는 레벨 쉬프터 회로와, 레벨 쉬프터 회로에서 출력된 로직신호를 스캔신호로서 해당 게이트 라인으로 출력하는 버퍼 회로를 포함하는 게이트 드라이버 집적회로를 제공할 수 있다.
다른 실시예는, 게이트 드라이버 집적회로의 게이트 구동 방법에 있어서, 게이트 스타트 펄스 및 클럭 앤 마스킹 펄스를 입력받는 단계와, 게이트 스타트 펄스를 클럭 앤 마스킹 펄스로 쉬프트 시켜 클럭 앤 마스킹 펄스가 인버팅 된 펄스로 출력 구간의 길이를 조절하여 로직신호로서 생성하는 단계와, 로직신호의 전압레벨을 변환하는 단계와, 변환된 로직신호를 스캔신호로서 출력하는 단계를 포함하는 게이트 구동 방법을 제공할 수 있다.
또 다른 실시예는, 다수의 데이터 라인 및 다수의 게이트 라인이 배치된 표시패널과, 다수의 데이터 라인을 구동하는 적어도 하나의 소스 드라이버 집적회로과, 다수의 게이트 라인을 구동하는 적어도 하나의 게이트 드라이버 집적회로를 포함하는 표시장치를 제공할 수 있다.
이러한 표시장치에서 각 게이트 드라이버 집적회로는, 게이트 스타트 펄스 및 클럭 앤 마스킹 펄스를 입력받아, 게이트 스타트 펄스 및 클럭 앤 마스킹 펄스와, 클럭 앤 마스킹 펄스가 인버팅 된 펄스에 근거하여 해당 게이트 라인의 온-오프를 결정하기 위한 로직신호를 생성하여 출력하는 쉬프트 레지스터와, 쉬프트 레지스터에서 출력된 로직신호의 전압레벨을 변환하여 출력하는 레벨 쉬프터 회로와, 레벨 쉬프터 회로에서 출력된 로직신호를 스캔신호로서 해당 게이트 라인으로 출력하는 버퍼 회로를 포함할 수 있다.
또 다른 실시예는, 제1방향으로 배치된 다수의 데이터 라인과, 제2방향으로 배치된 다수의 게이트 라인과, 게이트 스타트 펄스를 적어도 하나의 게이트 드라이버 집적회로에 전달해주는 게이트 스타트 펄스 라인과, 클럭 앤 마스킹 펄스를 적어도 하나의 게이트 드라이버 집적회로에 전달해주는 클럭 앤 마스킹 펄스 라인을 포함하는 표시패널을 제공할 수 있다.
이러한 표시패널에 배치된 다수의 게이트 라인으로 출력되는 스캔신호는, 게이트 스타트 펄스와, 클럭 앤 마스킹 펄스와, 클럭 앤 마스킹 펄스가 인버팅 된 펄스에 근거하여 생성된 신호일 수 있다.
이상에서 설명한 바와 같은 본 실시예들에 의하면, 적은 개수의 게이트 제어 신호만으로도 게이트 구동 타이밍 제어 및 게이트 구동을 가능하게 하는 게이트 구동 방법, 게이트 드라이버 집적회로, 표시패널 및 표시장치를 제공할 수 있다.
본 실시예들에 의하면, 게이트 구동 타이밍 제어를 위하여 최대한 적은 개수의 게이트 제어 신호 라인만이 배치된 표시패널 및 표시장치를 제공할 수 있다.
본 실시예들에 의하면, 표시패널에서의 베젤 영역의 크기(폭)를 줄여줄 수 있는 게이트 구동 방법과 이를 위한 게이트 드라이버 집적회로, 표시패널 및 표시장치를 제공할 수 있다.
도 1은 본 실시예들에 따른 표시장치의 개략적인 시스템 구성도이다.
도 2는 본 실시예들에 따른 게이트 드라이버 집적회로의 블록도이다.
도 3 내지 도 5는 본 실시예들에 따른 게이트 드라이버 집적회로의 회로도를 나타낸 도면이다.
도 6은 도 3 내지 도 5에 도시된 게이트 드라이버 집적회로의 입력 펄스들과 출력 신호들을 나타낸 도면이다.
도 7은 도 3 내지 도 5에 도시된 게이트 드라이버 집적회로로 게이트 제어 신호를 공급해주기 위한 게이트 제어 신호 배선이 배치된 표시패널을 나타낸 도면이다.
도 8은 본 실시예들에 따른 게이트 드라이버 집적회로의 다른 회로도를 나타낸 도면이다.
도 9는 도 8에 도시된 게이트 드라이버 집적회로의 입력 펄스들과 출력 신호들을 나타낸 도면이다.
도 10은 도 8에 도시된 게이트 드라이버 집적회로로 게이트 제어 신호를 공급해주기 위한 게이트 제어 신호 배선이 배치된 표시패널을 나타낸 도면이다.
도 11은 본 실시예들에 따른 게이트 구동 방법에 대한 흐름도이다.
이하, 본 발명의 일부 실시예들을 예시적인 도면을 참조하여 상세하게 설명한다. 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다. 또한, 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략할 수 있다.
또한, 본 발명의 구성 요소를 설명하는 데 있어서, 제 1, 제 2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질, 차례, 순서 또는 개수 등이 한정되지 않는다. 어떤 구성 요소가 다른 구성요소에 "연결", "결합" 또는 "접속"된다고 기재된 경우, 그 구성 요소는 그 다른 구성요소에 직접적으로 연결되거나 또는 접속될 수 있지만, 각 구성 요소 사이에 다른 구성 요소가 "개재"되거나, 각 구성 요소가 다른 구성 요소를 통해 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다.
도 1은 본 실시예들에 따른 표시장치(100)의 개략적인 시스템 구성도이다.
도 1을 참조하면, 본 실시예들에 따른 표시장치(100)는, 다수의 데이터 라인(DL)이 제1방향으로 배치되고, 다수의 게이트 라인(GL)이 제1방향과 다를 수 있는 제2방향으로 배치되며, 다수의 서브픽셀이 매트릭스 타입으로 배치된 표시패널(110)과, 다수의 데이터 라인(DL)을 구동하는 데이터 구동부(120)와, 다수의 게이트 라인을 구동하는 게이트 구동부(130)와, 데이터 구동부(120) 및 게이트 구동부(130)를 제어하는 타이밍 컨트롤러(140) 등을 포함한다.
데이터 구동부(120)는, 다수의 데이터 라인으로 데이터 전압을 공급함으로써, 다수의 데이터 라인을 구동한다. 여기서, 데이터 구동부(120)는 "소스 구동부"라고도 한다.
게이트 구동부(130)는, 다수의 게이트 라인으로 스캔신호를 순차적으로 공급함으로써, 다수의 게이트 라인을 순차적으로 구동한다. 여기서, 게이트 구동부(130)는 "스캔 구동부"라고도 한다.
타이밍 컨트롤러(140)는, 데이터 구동부(120) 및 게이트 구동부(130)로 각종 제어신호를 공급하여, 데이터 구동부(120) 및 게이트 구동부(130)를 제어한다.
이러한 타이밍 컨트롤러(140)는, 각 프레임에서 구현하는 타이밍에 따라 스캔을 시작하고, 외부에서 입력되는 입력 영상 데이터를 데이터 구동부(120)에서 사용하는 데이터 신호 형식에 맞게 전환하여 전환된 영상 데이터를 출력하고, 스캔에 맞춰 적당한 시간에 데이터 구동을 통제한다.
게이트 구동부(130)는, 타이밍 컨트롤러(140)의 제어에 따라, 온(On) 전압 또는 오프(Off) 전압의 스캔신호를 다수의 게이트 라인으로 순차적으로 공급하여 다수의 게이트 라인을 순차적으로 구동한다.
게이트 구동부(130)는, 게이트 구동 방식 및 표시패널 설계 방식 등에 따라서, 도 1에서와 같이, 표시패널(110)의 일 측에만 위치할 수도 있고, 경우에 따라서는, 양측에 위치할 수도 있다.
또한, 게이트 구동부(130)는, 적어도 하나의 게이트 드라이버 집적회로(GDIC: Gate Driver Integrated Circuit)를 포함할 수 있다.
또한, 게이트 구동부(130)에 포함된 하나 이상의 게이트 드라이버 집적회로(GDIC)는, 테이프 오토메티드 본딩(TAB: Tape Automated Bonding) 방식 또는 칩 온 글래스(COG) 방식으로 표시패널(110)의 본딩 패드(Bonding Pad)에 연결되거나, GIP(Gate In Panel) 타입으로 구현되어 표시패널(110)에 직접 배치될 수도 있으며, 경우에 따라서, 표시패널(110)에 집적화되어 배치될 수도 있다.
게이트 구동부(130)에 포함된 하나 이상의 게이트 드라이버 집적회로 각각은 쉬프트 레지스터, 레벨 쉬프터, 출력버퍼 등을 포함할 수 있다.
데이터 구동부(120)는, 특정 게이트 라인이 열리면, 타이밍 컨트롤러(140)로부터 수신한 영상 데이터를 아날로그 형태의 데이터 전압으로 변환하여 데이터 라인들로 공급함으로써, 다수의 데이터 라인을 구동한다.
데이터 구동부(120)는, 적어도 하나의 소스 드라이버 집적회로(SDIC: Source Driver Integrated Circuit)를 포함하여 다수의 데이터 라인을 구동할 수 있다.
데이터 구동부(120)에 포함된 적어도 하나의 소스 드라이버 집적회로(SDIC)는, 테이프 오토메티드 본딩(TAB: Tape Automated Bonding) 방식 또는 칩 온 글래스(COG) 방식으로 표시패널(110)의 본딩 패드(Bonding Pad)에 연결되거나, 표시패널(110)에 직접 배치될 수도 있으며, 경우에 따라서, 표시패널(110)에 집적화되어 배치될 수도 있다.
데이터 구동부(120)에 포함된 각 소스 드라이버 집적회로(SDIC)는, 쉬프트 레지스터, 래치 회로 등을 포함하는 로직부와, 디지털 아날로그 컨버터(DAC: Digital Analog Converter)와, 출력 버터 등을 포함할 수 있으며, 경우에 따라서, 서브픽셀의 특성(예: 구동 트랜지스터의 문턱전압 및 이동도, 유기발광다이오드의 문턱전압, 서브픽셀의 휘도 등)을 보상하기 위하여 서브픽셀의 특성을 센싱하기 위한 센싱부(센서)를 더 포함할 수 있다.
또한, 데이터 구동부(120)에 포함된 각 소스 드라이버 집적회로(SDIC)는, 칩 온 필름(COF: Chip On Film) 방식으로 구현될 수 있다.
이 경우, 각 소스 드라이버 집적회로의 일 단은 적어도 하나의 소스 인쇄회로기판(Source Printed Circuit Board)에 본딩되고, 타 단은 표시패널(110)에 본딩된다.
한편, 타이밍 컨트롤러(140)는, 입력 영상 데이터와 함께, 수직 동기 신호(Vsync), 수평 동기 신호(Hsync), 입력 데이터 인에이블(DE: Data Enable) 신호, 클럭 신호(CLK) 등을 포함하는 각종 타이밍 신호들을 외부(예: 호스트 시스템)로부터 수신한다.
타이밍 컨트롤러(140)는, 외부로부터 입력된 입력 영상 데이터를 데이터 구동부(120)에서 사용하는 데이터 신호 형식에 맞게 전환하여 전환된 영상 데이터를 출력하는 것 이외에, 데이터 구동부(120) 및 게이트 구동부(130)를 제어하기 위하여, 수직 동기 신호(Vsync), 수평 동기 신호(Hsync), 입력 DE 신호, 클럭 신호 등의 타이밍 신호를 입력받아, 각종 제어 신호들을 생성하여 데이터 구동부(120) 및 게이트 구동부(130)로 출력한다.
예를 들어, 타이밍 컨트롤러(140)는, 게이트 구동부(130)를 제어하기 위하여, 즉, 게이트 구동을 제어하기 위하여, 각종 게이트 제어 신호(GCS: Gate Control Signal)를 출력한다. 이러한 게이트 제어 신호(GCS)는, 도 2를 참조하여 더욱 상세하게 설명한다.
또한, 타이밍 컨트롤러(140)는, 데이터 구동부(120)를 제어하기 위하여, 소스 스타트 펄스(SSP: Source Start Pulse), 소스 샘플링 클럭(SSC: Source Sampling Clock), 소스 출력 인에이블 신호(SOE: Souce Output Enable) 등을 포함하는 각종 데이터 제어 신호(DCS: Data Control Signal)를 출력한다.
여기서, 소스 스타트 펄스(SSP)는 데이터 구동부(120)를 구성하는 하나 이상의 소스 드라이버 집적회로(SDIC)의 데이터 샘플링 시작 타이밍을 제어한다. 소스 샘플링 클럭(SSC)은 소스 드라이버 집적회로(SDIC) 각각에서 데이터의 샘플링 타이밍을 제어하는 클럭 신호이다. 소스 출력 인에이블 신호(SOE)는 데이터 구동부(120)의 출력 타이밍을 제어한다.
도 1을 참조하면, 타이밍 컨트롤러(140)는, 적어도 하나의 소스 드라이버 집적회로(SDIC)가 본딩된 적어도 하나의 소스 인쇄회로기판과 연성 플랫 케이블(FFC: Flexible Flat Cable) 또는 연성 인쇄 회로(FPC: Flexible Printed Circuit) 등의 연결 매체를 통해 연결된 컨트롤 인쇄회로기판(Control Printed Circuit Board)에 배치될 수 있다.
이러한 컨트롤 인쇄회로기판에는, 표시패널(110), 데이터 구동부(120) 및 게이트 구동부(130) 등으로 각종 전압 또는 전류를 공급해주거나 공급할 각종 전압 또는 전류를 제어하는 전원 컨트롤러(미도시)가 더 배치될 수 있다. 이러한 전원 컨트롤러는 전원 관리 집적회로(PMIC: Power Management IC)라고도 한다.
위에서 언급한 적어도 하나의 소스 인쇄회로기판과 컨트롤 인쇄회로기판은, 하나의 인쇄회로기판으로 되어 있을 수도 있다.
본 실시예들에 따른 표시장치(100)는, 일 예로, 액정표시장치(Liquid Crystal Display Device), 플라즈마 표시장치(Plasma Display Device), 유기발광표시장치(Organic Light Emitting Display Device) 등 중 하나일 수 있다.
이러한 표시장치(100)에서 표시패널(110)에 배치되는 다수의 서브픽셀 각각에는, 트랜지스터(Transistor), 캐패시터(Capacitor) 등의 회로 소자가 배치될 수 있다.
예를 들어, 표시패널(110)이 유기발광표시패널인 경우, 각 서브픽셀은, 유기발광다이오드(OLED: Organic Light Emitting Diode), 둘 이상의 트랜지스터, 적어도 하나의 커패시터 등의 회로 소자로 구성될 수 있다.
각 서브픽셀을 구성하는 회로 소자의 종류 및 개수는, 제공 기능 및 설계 방식 등에 따라 다양하게 정해질 수 있다.
도 2는 본 실시예들에 따른 각 게이트 드라이버 집적회로(GDIC)의 블록도이다.
도 2를 참조하면, 타이밍 컨트롤러(140)는 게이트 제어 신호(GCS)를 게이트 드라이버 집적회로(GDIC)로 공급한다.
도 2를 참조하면, 게이트 드라이버 집적회로(GDIC)는 타이밍 컨트롤러(140)로부터 공급받은 게이트 제어 신호(GCS)를 이용하여 스캔신호를 생성하여 게이트 라인들로 출력한다.
도 2를 참조하면, 게이트 구동 타이밍을 제어하기 위하여, 타이밍 컨트롤러(140)가 게이트 드라이버 집적회로(GDIC)로 공급하는 게이트 제어 신호(GCS)는, 게이트 스타트 펄스(GSP: Gate Start Pulse) 및 클럭 앤 마스킹 펄스(CMP: Clock and Masking Pulse) 등을 포함한다.
여기서, 게이트 스타트 펄스(GSP)는, 한 프레임에 대한 게이트 구동의 시작을 지시하는 신호이다.
클럭 앤 마스킹 펄스(CMP)는, 스캔신호의 쉬프트 타이밍(Shift Timing)을 제어하는 역할(이를 "쉬프트 클럭 펄스 역할"이라고도 함)과, 출력 길이(Output Period)을 제어하는 역할(이를 "마스킹 역할" 또는 "게이트 출력 인에이블 역할"이라고도 함)을 모두 갖는 기능상의 통합 신호이다.
도 2를 참조하면, 본 실시예들에 따른 각 게이트 드라이버 집적회로(GDIC)는, 쉬프트 레지스터(Shift Register, 210), 레벨 쉬프터 회로(Level Shifter Circuit, 220) 및 버퍼 회로(Buffer Circuit, 230) 등을 포함할 수 있다.
도 2를 참조하면, 쉬프트 레지스터(210)는, 타이밍 컨트롤러(140)로부터 게이트 스타트 펄스(GSP) 및 클럭 앤 마스킹 펄스(CMP)를 입력받아, 게이트 스타트 펄스(GSP) 및 클럭 앤 마스킹 펄스(CMP)와, 클럭 앤 마스킹 펄스(CMP)가 인버팅(Inverting) 된 펄스에 근거하여 해당 게이트 라인의 온-오프(On-Off)를 결정하기 위한 로직신호(Logic Signal)를 각 게이트 라인별로 생성하여 출력할 수 있다.
이러한 쉬프트 레지스터(210)는, 해당 게이트 라인이 온(On)이 될지 아니면 오프(Off)가 될지를 결정하기 위하여 로직상태만 결정하면 되기 때문에, 높은 전압이 필요하지 않다. 따라서, 로직신호는, 저전압 로직레벨(예: 로우레벨: 3V, 하이레벨: 5V)을 갖는다.
도 2를 참조하면, 레벨 쉬프터 회로(220)는, 각 게이트 라인별로, 쉬프트 레지스터(210)에서 출력된 로직신호의 전압레벨을 해당 게이트 라인과 전기적으로 연결된 트랜지스터의 온-오프를 가능하게 하는 전압레벨로 변환하여 출력할 수 있다.
여기서, 트랜지스터는, 동일 서브픽셀 행(Sub Pixel Row)에 포함된 각 서브픽셀에서의 트랜지스터로서, 해당 게이트 라인을 통해 게이트 노드에 인가된 스캔신호에 의해 턴-온(Turn-On) 또는 턴-오프(Turn-Off) 될 수 있다.
이러한 레벨 쉬프터 회로(220)는, 쉬프트 레지스터(210)에서 출력된 로직신호의 전압레벨을 트랜지스터를 실제로 온 시키거나 오프 시키데 필요한 전압레벨로 변환한다.
따라서, 레벨 쉬프트 회로(220)는 입력된 로직신호를, 특정 전압(예: 20V) 이상의 하이 레벨 게이트 전압(VGH)과 특정 전압(예: -5V) 이하의 로우 레벨 게이트 전압(VGL)으로 변환한다.
레벨 쉬프터 회로(220)에서 출력된 로직신호를 스캔신호로서 이용하여 게이트 라인을 직접 구동하게 되면, 구동력이 부족할 수 있다.
따라서, 버퍼 회로(230)가 구동력을 높여주는 역할을 한다.
도 2를 참조하면, 버퍼 회로(230)는, 레벨 쉬프터 회로(220)에서 출력된 로직신호의 구동력을 해당 게이트 라인을 구동할 수 있을 정도로 높이고, 구동력이 높아진 각 게이트 라인별 로직신호(Gout 1, ... , Gout n)를 해당 게이트 라인으로 출력할 수 있다. 이때, 각 게이트 라인으로 출력되는 로직신호(Gout 1, ... , Gout n)가 각 게이트 라인별 스캔신호에 해당한다.
한편, 게이트 구동을 위해서는, 게이트 구동의 시작, 스캔신호의 쉬프트 타이밍 및 스캔신호의 출력 타이밍(출력 길이)을 포함하는 3가지의 게이트 구동 타이밍 제어가 필요하다.
따라서, 통상적으로는, 3가지의 게이트 구동 타이밍 제어를 위하여, 3가지의 게이트 제어 신호를 별도로 이용해왔다.
이에 따라, 통상적으로, 타이밍 컨트롤러(140)는, 3가지의 게이트 구동 타이밍 제어를 위한 3가지의 게이트 제어 신호를 각 게이트 드라이버 집적회로(GDIC)로 공급해주어야 한다. 그리고, 게이트 드라이버 집적회로(GDIC)는 3가지의 게이트 제어 신호를 이용하여 복잡한 처리를 통해 스캔신호를 생성해야만 한다. 또한, 3가지의 게이트 제어 신호의 공급을 위해, 최소 3개의 신호 라인이 필요하다.
만약, 홀수/짝수 게이트 구동과 같이 변형된 게이트 구동을 하는 경우, 3개보다 더 많은 개수의 게이트 제어 신호와 신호 라인이 필요하다.
이와 같이, 통상적으로는, 많은 종류, 많은 개수의 게이트 제어 신호와 많은 게이트 제어 신호 라인을 이용하기 때문에, 타이밍 컨트롤러(140) 및 게이트 드라이버 집적회로(GDIC)가 복잡해지고, 표시패널(110)의 설계도 그만큼 복잡해진다. 특히, 표시패널(110)에 많은 개수의 게이트 제어 신호 라인을 배치해야하기 때문에, 표시패널(110)의 베젤 영역(화상 비표시 영역)이 커지는 문제점도 있다.
이에 비해, 본 실시예들에 따른 게이트 구동의 경우, 3가지의 게이트 구동 타이밍 제어를 위하여, 3가지의 게이트 제어 신호를 이용하지 않고, 게이트 구동의 시작 타이밍을 제어하기 위한 게이트 스타트 펄스(GSP), 쉬프트 타이밍과 출력 타이밍(출력 길이)를 동시에 제어할 수 있는 및 클럭 앤 마스킹 펄스(CMP)를 포함하는 2가지의 게이트 제어 신호만을 이용한다.
따라서, 본 실시예들에 따르면, 게이트 타이밍 제어 및 게이트 구동과 관련하여, 타이밍 컨트롤러(140) 및 게이트 드라이버 집적회로(GDIC)의 구조 및 처리 방식이 간단해지고, 타이밍 컨트롤러(140) 및 게이트 드라이버 집적회로(GDIC)의 처리량도 줄어들 수 있다.
또한, 게이트 제어 신호의 개수의 감소에 따라, 게이트 제어 신호 라인의 개수도 줄일 수 있어, 표시패널(110)의 설계도 간단해질 수 있다. 특히, 표시패널(110)에 기존에 비해 보다 적은 개수의 게이트 제어 신호 라인을 배치할 수 있기 때문에, 표시패널(110)의 베젤 영역(화상 비표시 영역)을 상당히 줄일 수 있다.
이상에서 설명한 게이트 드라이버 집적회로(GDIC)의 구현 예들을 아래에서 도 3 내지 도 10을 참조하여 설명한다.
도 3 내지 도 5는 본 실시예들에 따른 게이트 드라이버 집적회로(GDIC)의 회로도를 나타낸 도면이다.
도 3은 도 2에 도시된 게이트 드라이버 집적회로(GDIC)의 회로도의 예시도이고, 도 4는 도 3의 회로도에서 제1, 2 스캔신호(Gout 1, Gout 2)를 생성하기 위한 제1, 2 단계에 해당하는 부분을 상세하게 나타낸 도면이며, 도 5는 도 3의 회로도의 일부 구성을 로직 회로로 나타낸 도면이다.
도 3에서는, 1개의 게이트 드라이버 집적회로(GDIC)가 8개 이상의 스캔신호(Gout 1, ... , Gout 8, ... )를 생성하여 출력한다고 할 때(즉, 도 2에서, n이 8 이상일 때), 8개의 스캔신호(Gout 1, ... , Gout 8)를 생성 및 출력하기 위한 부분만을 예시적으로 도시한다.
아래에서 언급될 각 단계는 스캔신호와 대응된다. 즉, 제1 단계, 제2 단계, 제3 단계, 제4 단계, 제5 단계, 제6 단계, 제7 단계 및 제8 단계는 제1 스캔신호(Gout 1), 제2 스캔신호(Gout 2), 제3 스캔신호(Gout 3), 제4 스캔신호(Gout 4), 제5 스캔신호(Gout 5), 제6 스캔신호(Gout 6), 제7 스캔신호(Gout 7) 및 제8 스캔신호(Gout 8)와 각각 대응된다.
도 3 및 도 4를 참조하면, 쉬프트 레지스터(210)는, 쉬프트 회로부(211) 및 마스킹 회로부(212) 등을 포함할 수 있다.
쉬프트 회로부(211)는, 제1입력단(IN1), 제2입력단(IN2) 및 출력단(OUT)을 포함하는 다수의 쉬프트 회로(SC 1, SC 2, ... ) 등을 포함할 수 있다.
마스킹 회로부(212)는, 제1입력단(IN1), 제2입력단(IN2) 및 출력단(OUT)을 포함하는 다수의 마스킹 회로(MC 1, MC 2, ... ) 등을 포함할 수 있다.
여기서, 다수의 마스킹 회로(MC 1, MC 2, ... )는, 다수의 쉬프트 회로(SC 1, SC 2, ... )와 서로 대응될 수 있다.
도 3 및 도 4를 참조하면, 레벨 쉬프터 회로(220)는, 제1입력단(IN1), 제2입력단(IN2), 제3입력단(IN3) 및 출력단(OUT)을 포함하는 다수의 레벨 쉬프터(LS 1, LS 2, ...) 등을 포함할 수 있다.
여기서, 다수의 레벨 쉬프터(LS 1, LS 2, ...)는, 다수의 마스킹 회로(MC 1, MC 2, ... )와 서로 대응될 수 있다.
도 3 및 도 4를 참조하면, 버퍼 회로(230)부는, 다수의 레벨 쉬프터(LS 1, LS 2, ...)와 서로 대응되는 다수의 버퍼(BUF 1, BUF 2, ... ) 등을 포함할 수 있다.
아래에서는, 전술한 구성들을 더욱 구체적으로 설명한다.
도 3 및 도 4를 참조하면, 다수의 쉬프트 회로(SC 1, SC 2, ... ) 각각은, 클럭 앤 마스킹 펄스(CMP)를 입력받는 제1입력단(IN1)과, 게이트 스타트 펄스(GSP) 또는 이전 단계의 쉬프트 회로의 출력신호를 입력받는 제2입력단(IN2)과, 다음 단계의 쉬프트 회로의 제2입력단(IN2) 및 현재 단계에서 대응되는 마스킹 회로의 제1입력단(IN1)과 연결된 출력단(OUT)을 포함할 수 있다.
예를 들어, 제1 단계의 쉬프트 회로(SC 1)는, 제1입력단(IN1)을 통해 클럭 앤 마스킹 펄스(CMP)를 입력받고, 제2입력단(IN2)을 통해 게이트 스타트 펄스(GSP)를 입력받으며, 출력단(OUT)을 통해, 다음 단계인 제2 단계의 쉬프트 회로(SC 2)의 제2입력단(IN2)으로 출력신호를 출력하고, 동시에, 현재 단계인 제1 단계에서 대응되는 마스킹 회로(MC 1)의 제1입력단(IN1)으로 출력신호를 출력한다.
다른 예를 들어, 제2 단계의 쉬프트 회로(SC 2)는, 제1입력단(IN1)을 통해 클럭 앤 마스킹 펄스(CMP)를 입력받고, 제2입력단(IN2)을 통해 이전 단계인 제1 단계의 쉬프트 회로(SC 1)의 출력신호를 입력받으며, 출력단(OUT)을 통해, 다음 단계인 제3 단계의 쉬프트 회로(SC 3)의 제2입력단(IN2)으로 출력신호를 출력하고, 동시에, 현재 단계인 제2 단계에서 대응되는 마스킹 회로(MC 2)의 제1입력단(IN1)으로 출력신호를 출력한다.
도 3 및 도 4를 참조하면, 다수의 마스킹 회로(MC 1, MC 2, ... ) 각각은, 대응되는 쉬프트 회로의 출력단(OUT)과 연결된 제1입력단(IN1)과, 클럭 앤 마스킹 펄스(CMP)가 인버팅 된 펄스를 입력받는 제2입력단(IN2)과, 대응되는 레벨 쉬프터의 제1입력단(IN1)과 연결되는 출력단(OUT)을 포함할 수 있다.
예를 들어, 제1 단계의 마스킹 회로(MC 1)는, 제1입력단(IN1)을 통해, 대응되는 쉬프트 회로(SC 1)의 출력단(OUT)에서 출력된 출력신호를 입력받고, 제2입력단(IN2)을 통해, 클럭 앤 마스킹 펄스(CMP)가 인버팅 된 펄스를 입력받으며, 출력단(OUT)을 통해, 대응되는 레벨 쉬프터(LS 1)의 제1입력단(IN1)으로 출력신호를 출력한다.
다른 예를 들어, 제2 단계의 마스킹 회로(MC 2)는, 제1입력단(IN1)을 통해, 대응되는 쉬프트 회로(SC 2)의 출력단(OUT)에서 출력된 출력신호를 입력받고, 제2입력단(IN2)을 통해, 클럭 앤 마스킹 펄스(CMP)가 인버팅 된 펄스를 입력받으며, 출력단(OUT)을 통해, 대응되는 레벨 쉬프터(LS 2)의 제1입력단(IN1)으로 출력신호를 출력한다.
한편, 도 3 및 도 4에 도시된 바와 같이, 게이트 드라이버 집적회로(GDIC)는, 클럭 앤 마스킹 펄스(CMP)를 인버팅하는 적어도 하나의 인버터 회로(IVC)를 더 포함할 수 있다.
여기서, 인버터 회로(IVC)는, 게이트 드라이버 집적회로(GDIC)에 포함되되, 쉬프트 레지스터(210)의 내부 또는 외부에 포함될 수 있다.
이러한 인버터 회로(IVC)는, 일 예로, 부정 게이트(NOT Gate)로 구현될 수 있다.
전술한 바와 같이, 인버터 회로(IVC)를 통해, 클럭 앤 마스킹 펄스(CMP)를 인버팅 함으로써, 클럭 앤 마스킹 펄스(CMP)가 출력 길이(Output Period)을 제어하는 역할, 즉, "마스킹 역할" 또는 "게이트 출력 인에이블 역할"을 할 수 있게 해준다.
즉, 클럭 앤 마스킹 펄스(CMP)가 인버팅 된 펄스는, 출력 길이(Output Period)을 제어하는 역할, 즉, "마스킹 역할" 또는 "게이트 출력 인에이블 역할"을 할 수 있다.
이에 비해, 인버팅 되지 않은 클럭 앤 마스킹 펄스(CMP)는, 스캔신호의 쉬프트 타이밍(Shift Timing)을 제어하는 역할, 즉, "쉬프트 클럭 펄스 역할"을 할 수 있다.
도 3 및 도 4를 참조하면, 다수의 레벨 쉬프터(LS 1, LS 2, ...) 각각은, 대응되는 마스킹 회로의 출력단(OUT)과 연결된 제1입력단(IN1)과, 하이 레벨 게이트 전압(VGH)이 인가되는 제2입력단(IN2)과, 로우 레벨 게이트 전압(VGL)이 인가되는 제3입력단(IN3)과, 대응되는 버퍼와 연결된 출력단(OUT)을 포함할 수 있다.
예를 들어, 제1 단계의 레벨 쉬프터(LS 1)는, 제1입력단(IN1)을 통해, 대응되는 마스킹 회로(MC 1)의 출력단(OUT)에서 출력된 출력신호(로직신호)를 입력받고, 제2입력단(IN2) 및 제3입력단(IN3)을 통해, 전압레벨 변환을 위한 하이 레벨 게이트 전압(VGH) 및 로우 레벨 게이트 전압(VGL)을 각각 입력받으며, 출력단(OUT)을 통해, 대응되는 버퍼(BUF 1)로 출력신호를 출력한다.
다른 예를 들어, 제2 단계의 레벨 쉬프터(LS 2)는, 제1입력단(IN1)을 통해, 대응되는 마스킹 회로(MC 2)의 출력단(OUT)에서 출력된 출력신호(로직신호)를 입력받고, 제2입력단(IN2) 및 제3입력단(IN3)을 통해, 전압레벨 변환을 위한 하이 레벨 게이트 전압(VGH) 및 로우 레벨 게이트 전압(VGL)을 각각 입력받으며, 출력단(OUT)을 통해, 대응되는 버퍼(BUF 2)로 출력신호를 출력한다.
전술한 바와 같이, 각 게이트 드라이버 집적회로(GDIC)를 구현함으로써, 2가지의 게이트 제어 신호(GSP, CMP)만으로 이용하여, 게이트 라인들을 구동할 수 있다. 이에 따라, 3가지의 게이트 제어 신호를 이용하여 게이트 라인들을 구동하는 기존의 게이트 드라이버 집적회로(GDIC)에 비해 구조 및 처리 방식이 더욱 간단해질 수 있다.
한편, 도 5에 도시된 바와 같이, 다수의 쉬프트 회로(SC 1, SC 2, ... ) 각각은, 플립-플롭(Flip-Flop)을 포함하여 구현될 수 있다. 또한, 도 5에 도시된 바와 같이, 다수의 마스킹 회로(MC 1, MC 2, ... ) 각각은 앤드 게이트(AND Gate)를 포함하여 구현될 수 있다.
도 5에 도시된 바와 같이, 쉬프트 레지스터(210)에 포함된 다수의 쉬프트 회로(SC 1, SC 2, ... ) 및 다수의 마스킹 회로(MC 1, MC 2, ... )를 간단한 디지털 로직 회로(Digital Logic Circuit)로 구현함으로써, 게이트 드라이버 집적회로(GDIC)의 구조 및 처리 방식을 간단하게 만들어줄 수 있고, 게이트 드라이버 집적회로(GDIC)의 정확한 내부 동작을 가능하게 해줄 수 있다.
한편, 도 3 내지 도 5를 참조하면, 다수의 플립-플롭(FF 1, FF 2, ... )을 포함하여 구현될 수 있는 다수의 쉬프트 회로(SC 1, SC 2, ... ) 각각은, 제2입력단(IN2)으로 입력된 게이트 스타트 펄스(GSP) 또는 이전 단계의 쉬프트 회로의 출력신호가 하이 레벨일 때, 제1입력단(IN1)으로 입력되는 클럭 앤 마스킹 펄스(CMP)가 하이 레벨로 라이징 되면, 하이 레벨의 출력신호를 출력단(OUT)을 통해 다음 단계의 쉬프트 회로의 제2입력단(IN2)과 현재 단계에서 대응되는 마스킹 회로의 제1입력단(IN1)으로 출력할 수 있다.
전술한 바와 같이, 다수의 플립-플롭(FF 1, FF 2, ... )을 포함하여 구현될 수 있는 다수의 쉬프트 회로(SC 1, SC 2, ... ) 각각은, 게이트 스타트 펄스(GSP) 또는 이전 단계의 쉬프트 회로의 출력신호와, 클럭 앤 마스킹 펄스(CMP)를 이용함으로써, 스캔신호의 쉬프트 타이밍을 제어할 수 있다. 즉, 다수의 쉬프트 회로(SC 1, SC 2, ... ) 각각은, 게이트 스타트 펄스(GSP) 또는 이전 단계의 쉬프트 회로의 출력신호를 클럭 앤 마스킹 펄스(CMP)로 순차적으로 쉬프트 시킬 수 있다.
도 3 내지 도 5를 참조하면, 다수의 앤드 게이트(AG 1, AG 2, ... )을 포함하여 구현될 수 있는 다수의 마스킹 회로(MC 1, MC 2, ... ) 각각은, 제1입력단(IN1)으로 입력된 신호(즉, 대응되는 쉬프트 회로의 출력신호)와 제2입력단(IN2)으로 입력된 신호(즉, 클럭 앤 마스킹 펄스(CMP)가 인버팅 된 펄스)의 신호 레벨에 따라, 대응되는 레벨 쉬프터의 제1입력단(IN1)으로 하이 레벨 또는 로우 레벨의 출력신호를 "로직신호"로서 출력할 수 있다. 여기서, 로직신호는, 쉬프트 레지스터(210)에서 출력되는 출력신호이다.
전술한 바와 같이, 다수의 앤드 게이트(AG 1, AG 2, ... )을 포함하여 구현될 수 있는 다수의 마스킹 회로(MC 1, MC 2, ... ) 각각은, 제2입력단(IN2)을 통해, 클럭 앤 마스킹 펄스(CMP)가 인버팅 된 펄스를 이용하여, 제1입력단(IN1)을 통해 입력된 신호(즉, 대응되는 쉬프트 회로의 출력신호)를 마스킹하여, 스캔신호의 출력 길이(Period)를 조정할 수 있다.
도 6에서, m1, m2, m3 및 m4가 마스킹 되어 로우 레벨로 떨어진 부분에 해당한다.
도 3 내지 도 5를 참조하면, 다수의 레벨 쉬프터(LS 1, LS 2, ...) 각각은, 대응되는 마스킹 회로의 출력신호를 로직신호로서 제1입력단(IN1)을 통해 입력받고, 제2입력단(IN2) 및 제3입력단(IN3)을 통해 입력된 하이 레벨 게이트 전압(VGH) 및 로우 레벨 게이트 전압(VGL)에 근거하여, 쉬프트 레지스터(210)에서 출력된 로직신호(즉, 다수의 마스킹 회로(MC 1, MC 2, ... )의 출력신호)의 전압레벨을 해당 게이트 라인과 연결된 트랜지스터를 실제로 턴-온 또는 턴-오프 시킬 수 있는 전압레벨로 변환하고, 전압레벨이 변환된 로직신호를 출력단(OUT)을 통해 대응되는 버퍼로 출력한다.
전술한 바와 같이, 레벨 쉬프터 회로(220)에 포함된 다수의 레벨 쉬프터(LS 1, LS 2, ...) 각각을 통해, 해당 게이트 라인과 연결된 트랜지스터에 대한 턴-온 또는 턴-오프를 가능하게 할 수 있다.
전술한 바와 같이, 레벨 쉬프터 회로(220)에 포함된 다수의 레벨 쉬프터(LS 1, LS 2, ...) 각각을 통해 전압레벨이 변환된 로직신호는, 대응되는 버퍼를 통해, 해당 게이트 라인을 구동할 수 있는 구동력을 가지게 된다.
도 3 내지 도 5를 참조하면, 버퍼 회로(230)에 포함된 다수의 버퍼(BUF 1, BUF 2, ... )는, 로직신호들의 구동력을 향상시켜 스캔신호들(Gout 1, Gout 2, ... )로서 출력한다.
게이트 드라이버 집적회로(GDIC)의 입력펄스들(GSP, CMP)과, 게이트 드라이버 집적회로(GDIC)의 출력신호들인 스캔신호들(Gout 1, Gout 2, ... )은, 도 6에 도시된 바와 같다.
도 7은 도 3 내지 도 5에 도시된 게이트 드라이버 집적회로(GDIC)로 게이트 제어 신호(GSP, CMP)를 공급해주기 위한 게이트 제어 신호 배선(710, 720)이 배치된 표시패널(110)을 나타낸 도면이다.
도 7에서는, 표시장치(100)가 K개의 게이트 드라이버 집적회로(GDIC #1, ... , GDIC #K, K는 1 이상의 자연수)를 포함하고, K개의 게이트 드라이버 집적회로(GDIC #1, ... , GDIC #K) 각각은 n개의 게이트 라인(GL #K-1, ... , GL #K-n, K는 1 이상의 자연수)으로 n개의 스캔신호를 출력하는 것을 예로 든다.
도 7을 참조하면, 2가지의 게이트 제어 신호, 즉, 게이트 스타트 펄스(GSP)와 클럭 앤 마스킹 펄스(CMP)가 타이밍 컨트롤러(140)에서 K개의 게이트 드라이버 집적회로(GDIC #1, ... , GDIC #K)로 전달될 수 있는 2가지의 게이트 제어 신호 라인(710, 720)이 표시패널(100)의 화상 비표시 영역에 배치될 수 있다.
2가지의 게이트 제어 신호 라인은, 게이트 스타트 펄스(GSP)를 K개의 게이트 드라이버 집적회로(GDIC #1, ... , GDIC #K)에 전달해주는 게이트 스타트 펄스 라인(710)과, 클럭 앤 마스킹 펄스(CMP)를 K개의 게이트 드라이버 집적회로(GDIC #1, ... , GDIC #K)에 전달해주는 클럭 앤 마스킹 펄스 라인(720)을 포함한다.
전술한 바에 따르면, 2가지의 게이트 제어 신호(GSP, CMP)만을 이용하여 게이트 라인을 구동하기 때문에, 표시패널(110)에 배치해야만 하는 게이트 제어 신호 라인들의 개수를 상당히 줄일 수 있다. 이에 따라, 표시패널(110)에서 게이트 제어 신호 라인들이 배치되는 영역(베젤 영역)의 폭(사이즈)을 크게 줄일 수 있다.
도 8은 본 실시예들에 따른 게이트 드라이버 집적회로(GDIC)의 다른 회로도를 나타낸 도면이다.
도 8은 도 5의 게이트 드라이버 집적회로(GDIC)와는 다르게, 홀수 번째 게이트 라인들의 구동을 위한 스캔신호를 생성하는 과정 및 구성과, 짝수 번째 게이트 라인들의 구동을 위한 스캔신호를 생성하는 과정 및 구성이 분리되어 있는 게이트 드라이버 집적회로(GDIC)의 회로도이다.
도 8을 참조하면, 본 실시예들에 따른 게이트 드라이버 집적회로(GDIC)에 포함된 쉬프트 레지스터(210)는, 제1 쉬프트 레지스터(210A) 및 제2 쉬프트 레지스터(210B)를 포함할 수 있다.
도 8을 참조하면, 제1 쉬프트 레지스터(210A)는, 제1 게이트 스타트 펄스(GSP A) 및 제1 클럭 앤 마스킹 펄스(CMP A)를 입력받아, 홀수 번째 게이트 라인으로 스캔신호(Gout 1, Gout 3, Gout 5, Gout 7, ... )를 출력하기 위한 로직신호를 생성한다.
이러한 제1 쉬프트 레지스터(210A)는, 다수의 플립-플롭(FF 1, FF 3, FF 5, FF 7, ... )으로 구현될 수 있는 다수의 쉬프트 회로(SC 1, SC 3, SC 5, SC 7, ... )가 포함된 제1 쉬프트 회로부(211A)와, 다수의 앤드 게이트(AG 1, AG 3, AG 5, AG 7, ... )로 구현될 수 있는 다수의 마스킹 회로(MC 1, MC 3, MC 5, MC 7, ... )가 포함된 제1 마스킹 회로부(212A)를 포함할 수 있다.
이러한 제1 쉬프트 레지스터(210A)의 구조 및 동작 방식은, 도 3 내지 도 6을 참조하여 설명한 쉬프트 레지스터(210)의 구조 및 동작 방식과 동일하다.
제2 쉬프트 레지스터(210B)는, 제2 게이트 스타트 펄스(GSP B) 및 제2 클럭 앤 마스킹 펄스(CMP B)를 입력받아, 짝수 번째 게이트 라인으로 스캔신호(Gout 2, Gout 4, Gout 6, Gout 8, ... )를 출력하기 위한 로직신호를 생성할 수 있다.
이러한 제2 쉬프트 레지스터(210B)는, 다수의 플립-플롭(FF 2, FF 4, FF 6, FF 8, ... )으로 구현될 수 있는 다수의 쉬프트 회로(SC 2, SC 4, SC 6, SC 8, ... )가 포함된 제2 쉬프트 회로부(211B)와, 다수의 앤드 게이트(AG 2, AG 4, AG 6, AG 7, ... )로 구현될 수 있는 다수의 마스킹 회로(MC 2, MC 4, MC 6, MC 8, ... )가 포함된 제2 마스킹 회로부(212B)를 포함할 수 있다.
이러한 제2 쉬프트 레지스터(210B)의 구조와 동작 방식은, 도 3 내지 도 6을 참조하여 설명한 쉬프트 레지스터(210)의 구조 및 동작 방식과 동일하다.
도 8을 참조하면, 레벨 쉬프터 회로(220)는, 제1 쉬프트 레지스터(210A)와 대응되는 제1 레벨 쉬프터 회로(220A)와, 제2 쉬프트 레지스터(210B)와 대응되는 제2 레벨 쉬프터 회로(220B)를 포함할 수 있다.
제1 레벨 쉬프터 회로(220A)는, 다수의 레벨 쉬프터(LS 1, LS 3, LS 5, LS 7, ... )를 포함할 수 있고, 제2 레벨 쉬프터 회로(220B)는, 다수의 레벨 쉬프터(LS 2, LS 4, LS 6, LS 8, ... )를 포함할 수 있다.
이러한 제1 레벨 쉬프터 회로(220A) 및 제2 레벨 쉬프터 회로(220B) 각각의 구조 및 동작 방식은, 도 3 내지 도 6을 참조하여 설명한 레벨 쉬프터 회로(220)의 구조 및 동작 방식과 동일하다.
도 8을 참조하면, 버퍼 회로(230)는, 제1 레벨 쉬프터 회로(220A)와 대응되는 제1 버퍼 회로(230A)와, 제2 레벨 쉬프터 회로(220B)와 대응되는 제2 버퍼 회로(230B)를 포함할 수 있다.
제1 버퍼 회로(230A)는, 홀수 번째 게이트 라인들과 서로 대응되어 전기적으로 연결되는 다수의 버퍼(BUF 1, BUF 3, BUF 5, BUF 7, ... )를 포함한다.
제1 버퍼 회로(230A)에 포함된 다수의 버퍼(BUF 1, BUF 3, BUF 5, BUF 7, ... )는, 홀수 번째 게이트 라인들로 스캔신호들(Gout 1, Gout 3, Gout 5, Gout 7, ... )을 순차적으로 출력한다.
제1 버퍼 회로(230A)에 포함된 다수의 버퍼(BUF 1, BUF 3, BUF 5, BUF 7, ... )에 의해 구동력이 향상되어 출력된 스캔신호들(Gout 1, Gout 3, Gout 5, Gout 7, ... )은, 도 9에 도시된 바와 같다.
도 9에서, m1, m3, m5는, 제1 클럭 앤 마스킹 펄스(CMP A)가 인버팅 된 펄스에 의해 마스킹 되어 로우 레벨로 떨어진 부분에 해당한다.
제2 버퍼 회로(230B)는, 짝수 번째 게이트 라인들과 서로 대응되어 전기적으로 연결되는 다수의 버퍼(BUF 2, BUF 4, BUF 6, BUF 8, ... )를 포함한다.
제2 버퍼 회로(230B)에 포함된 다수의 버퍼(BUF 2, BUF 4, BUF 6, BUF 8, ... )는, 짝수 번째 게이트 라인들로 스캔신호들(Gout 2, Gout 4, Gout 6, Gout 8, ... )을 순차적으로 출력한다.
제2 버퍼 회로(230B)에 포함된 다수의 버퍼(BUF 2, BUF 4, BUF 6, BUF 8, ... )에 의해 구동력이 향상되어 출력된 스캔신호들(Gout 2, Gout 4, Gout 6, Gout 8, ... )은, 도 9에 도시된 바와 같다.
도 9에서, m2, m4, m6은, 제2 클럭 앤 마스킹 펄스(CMP B)가 인버팅 된 펄스에 의해 마스킹 되어 로우 레벨로 떨어진 부분에 해당한다.
도 8을 참조하면, 게이트 드라이버 집적회로(GDIC)는, 홀수 번째 게이트 라인을 구동하는 ODD 게이트 구동 파트(ODD Gate Driving Part)와, 짝수 번째 게이트 라인을 구동하는 EVEN 게이트 구동 파트(EVEN Gate Driving Part)로 나눌 수 있다.
게이트 드라이버 집적회로(GDIC)에서 ODD 게이트 구동 파트와 EVEN 게이트 구동 파트는 서로 독립적으로 동작할 수 있다. 따라서, ODD 게이트 구동 파트를 하나의 게이트 드라이버 집적회로로 볼 수 있고, EVEN 게이트 구동 파트를 또 다른 하나의 게이트 드라이버 집적회로로 볼 수 있다.
ODD 게이트 구동 파트는, 제1 쉬프트 회로부(211A) 및 제1 마스킹 회로부(212A)를 포함하는 제1 쉬프트 레지스터(210A)와, 제1 레벨 쉬프터 회로(220A)와, 제1 버퍼 회로(230A)와, 제1 인버터 회로(IVC A)를 포함한다.
EVEN 게이트 구동 파트는, 제2 쉬프트 회로부(211B) 및 제2 마스킹 회로부(212B)를 포함하는 제2 쉬프트 레지스터(210B)와, 제2 레벨 쉬프터 회로(220B)와, 제2 버퍼 회로(230B)와, 제2 인버터 회로(IVC B)를 포함한다.
도 8에 도시된 바와 같은 게이트 드라이버 집적회로(GDIC)의 회로를 이용하면, 홀수 번째 게이트 라인과 짝수 번째 게이트 라인에 대한 효율적인 독립 구동을 가능하게 할 수 있다.
도 10은 도 8에 도시된 게이트 드라이버 집적회로(GDIC)로 게이트 제어 신호(GSP A, GSP B, CMP A, CMP B)를 공급해주기 위한 게이트 제어 신호 배선(710A, 710B, 720A, 720B)이 배치된 표시패널(110)을 나타낸 도면이다.
도 10에서는, 표시장치(100)가 K개의 게이트 드라이버 집적회로(GDIC #1, ... , GDIC #K, K는 1 이상의 자연수)를 포함하고, K개의 게이트 드라이버 집적회로(GDIC #1, ... , GDIC #K) 각각은 n개의 게이트 라인(GL #K-1, ... , GL #K-n, K는 1 이상의 자연수)으로 n개의 스캔신호를 출력하는 것을 예로 든다.
도 10을 참조하면, 2가지의 게이트 제어 신호, 즉, 제1, 2 게이트 스타트 펄스(GSP A, GSP B)와 제1, 2 클럭 앤 마스킹 펄스(CMP A, CMP B)가 타이밍 컨트롤러(140)에서 K개의 게이트 드라이버 집적회로(GDIC #1, ... , GDIC #K)로 전달될 수 있는 4개의 게이트 제어 신호 라인(710A, 710B, 720A, 720B)이 표시패널(100)의 화상 비표시 영역에 배치될 수 있다.
도 10을 참조하면, ODD 게이트 구동 타이밍 제어를 위하여, 제1 게이트 스타트 펄스(GSP A)를 전달해주는 제1 게이트 스타트 펄스 라인(710A)과, 제1 클럭 앤 마스킹 펄스(CMP A)를 전달해주는 제1 클럭 앤 마스킹 펄스 라인(720A)이 필요하다.
도 10을 참조하면, EVEN 게이트 구동 타이밍 제어를 위하여, 제2 게이트 스타트 펄스(GSP B)를 전달해주는 제2 게이트 스타트 펄스 라인(710B)과, 제2 클럭 앤 마스킹 펄스(CMP B)를 전달해주는 제2 클럭 앤 마스킹 펄스 라인(720B)이 필요하다.
ODD 게이트 구동과 EVEN 게이트 구동을 하는 경우, 기존에는, ODD 게이트 구동 타이밍 제어를 위하여, 3가지 게이트 제어 신호를 전달하는 3개의 게이트 제어 신호 라인과, EVEN 게이트 구동 타이밍 제어를 위하여, 3가지 게이트 제어 신호를 전달하는 3개의 게이트 제어 신호 라인을 합하여 총 6개의 게이트 제어 신호 라인이 필요하지만, 본 실시예들에 따르면, 총 4개의 게이트 제어 신호 라인만 필요하다.
이와 같이, 표시패널(110)에 배치해야만 하는 게이트 제어 신호 라인들의 개수를 줄일 수 있기 때문에, 표시패널(110)에서 게이트 제어 신호 라인들이 배치되는 영역(베젤 영역)의 폭(사이즈)을 크게 줄일 수 있다.
아래에서는, 이상에서 설명한 게이트 구동 방법을 도 11을 참조하여 간략하게 다시 설명한다.
도 11은 본 실시예들에 따른 게이트 구동 방법에 대한 흐름도이다.
도 11을 참조하면, 본 실시예들에 따른 게이트 드라이버 집적회로(GDIC)의 게이트 구동 방법은, 게이트 스타트 펄스(GSP) 및 클럭 앤 마스킹 펄스(CMP)를 타이밍 컨트롤러(140)로부터 입력받는 단계(S1110)와, 게이트 스타트 펄스(GSP)를 클럭 앤 마스킹 펄스(CMP)로 쉬프트 시켜 클럭 앤 마스킹 펄스(CMP)가 인버팅 된 펄스(CMP')로 출력 구간의 길이(Period)를 조절하여 로직신호로서 생성하는 단계(S1120)와, 로직신호의 전압레벨을 해당 게이트 라인과 전기적으로 연결된 서브픽셀 내 트랜지스터를 턴-온 또는 턴-오프시킬 수 있는 전압레벨(VGH, VGL)로 변환하는 단계(S1130)와, 전압레벨이 변환된 로직신호를 스캔신호로서 출력하는 단계(S1140) 등을 포함한다.
본 실시예들에 따른 게이트 구동 방법을 이용하면, 2가지의 게이트 제어 신호(GSP, CMP)만을 이용하여 게이트 구동 타이밍 제어와 게이트 구동을 위한 스캔신호를 생성할 수 있다.
이에 따라, 타이밍 컨트롤러(140) 및 게이트 드라이버 집적회로(GDIC)의 구조 및 처리 방식이 간단해지고, 타이밍 컨트롤러(140) 및 게이트 드라이버 집적회로(GDIC)의 처리량도 줄어들 수 있다.
또한, 게이트 제어 신호의 개수도 줄일 수 있어, 표시패널(110)의 설계도 간단해질 수 있다. 특히, 표시패널(110)에 기존에 비해 보다 적은 개수의 게이트 제어 신호 라인을 배치할 수 있기 때문에, 표시패널(110)의 베젤 영역(화상 비표시 영역)을 상당히 줄일 수 있다.
이상에서 설명한 바와 같은 본 실시예들에 의하면, 적은 개수의 게이트 제어 신호만으로도 게이트 구동 타이밍 제어 및 게이트 구동을 가능하게 하는 게이트 구동 방법, 게이트 드라이버 집적회로(GDIC), 표시패널(110) 및 표시장치(100)를 제공할 수 있다.
본 실시예들에 의하면, 게이트 구동 타이밍 제어를 위하여 최대한 적은 개수의 게이트 제어 신호 라인만이 배치된 표시패널(110) 및 표시장치(100)를 제공할 수 있다.
본 실시예들에 의하면, 표시패널(110)에서의 베젤 영역의 크기(폭)를 줄여줄 수 있는 게이트 구동 방법과 이를 위한 게이트 드라이버 집적회로(GDIC), 표시패널(110) 및 표시장치(100)를 제공할 수 있다.
이상에서의 설명 및 첨부된 도면은 본 발명의 기술 사상을 예시적으로 나타낸 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 구성의 결합, 분리, 치환 및 변경 등의 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
100: 표시장치
110: 표시패널
120: 데이터 구동부
130: 게이트 구동부
140: 타이밍 컨트롤러

Claims (11)

  1. 게이트 스타트 펄스 및 클럭 앤 마스킹 펄스를 입력받아, 상기 게이트 스타트 펄스 및 상기 클럭 앤 마스킹 펄스와, 상기 클럭 앤 마스킹 펄스가 인버팅 된 펄스에 근거하여 해당 게이트 라인의 온-오프를 결정하기 위한 로직신호를 생성하여 출력하는 쉬프트 레지스터;
    상기 쉬프트 레지스터에서 출력된 로직신호의 전압레벨을 변환하여 출력하는 레벨 쉬프터 회로; 및
    상기 레벨 쉬프터 회로에서 출력된 로직신호를 스캔신호로서 해당 게이트 라인으로 출력하는 버퍼 회로를 포함하는 게이트 드라이버 집적회로.
  2. 제1항에 있어서,
    상기 쉬프트 레지스터는,
    제1입력단, 제2입력단 및 출력단이 포함된 다수의 쉬프트 회로와,
    제1입력단, 제2입력단 및 출력단이 포함되고 상기 다수의 쉬프트 회로와 서로 대응되는 다수의 마스킹 회로를 포함하고,
    상기 레벨 쉬프터 회로는,
    제1입력단, 제2입력단, 제3입력단 및 출력단이 포함된 상기 다수의 마스킹 회로와 서로 대응되는 다수의 레벨 쉬프터를 포함하며,
    상기 버퍼 회로부는,
    상기 다수의 레벨 쉬프터와 서로 대응되는 다수의 버퍼를 포함하고,
    상기 다수의 쉬프트 회로 각각은,
    상기 클럭 앤 마스킹 펄스를 입력받는 제1입력단과, 상기 게이트 스타트 펄스 또는 이전 단계의 쉬프트 회로의 출력신호를 입력받는 제2입력단과, 다음 단계의 쉬프트 회로의 제2입력단 및 현재 단계에서 대응되는 마스킹 회로의 제1입력단과 연결된 출력단을 포함하고,
    상기 다수의 마스킹 회로 각각은,
    대응되는 쉬프트 회로의 출력단과 연결된 제1입력단과, 상기 클럭 앤 마스킹 펄스가 인버팅 된 펄스를 입력받는 제2입력단과, 대응되는 레벨 쉬프터의 제1입력단과 연결되는 출력단을 포함하며,
    상기 다수의 레벨 쉬프터 각각은,
    대응되는 마스킹 회로의 출력단과 연결된 제1입력단과, 하이 레벨 게이트 전압이 인가되는 제2입력단과, 로우 레벨 게이트 전압이 인가되는 제3입력단과, 대응되는 버퍼와 연결된 출력단을 포함하는 게이트 드라이버 집적회로.
  3. 제2항에 있어서,
    상기 다수의 쉬프트 회로 각각은,
    제2입력단으로 입력된 상기 게이트 스타트 펄스 또는 이전 단계의 쉬프트 회로의 출력신호가 하이 레벨일 때, 제1입력단으로 입력되는 상기 클럭 앤 마스킹 펄스가 하이 레벨로 라이징 되면,
    하이 레벨의 출력신호를 출력단을 통해 다음 단계의 쉬프트 회로의 제2입력단과 현재 단계에서 대응되는 마스킹 회로의 제1입력단으로 출력하는 게이트 드라이버 집적회로.
  4. 제2항에 있어서,
    상기 다수의 마스킹 회로 각각은,
    제1입력단으로 입력된 신호와 제2입력단으로 입력된 신호의 신호 레벨에 따라, 대응되는 레벨 쉬프터의 제1입력단으로 하이 레벨 또는 로우 레벨의 출력신호를 상기 로직신호로 출력하는 게이트 드라이버 집적회로.
  5. 제2항에 있어서,
    상기 다수의 레벨 쉬프터 각각은,
    대응되는 마스킹 회로의 출력신호를 상기 로직신호로 제1입력단을 통해 입력받고, 제2입력단 및 제3입력단을 통해 입력된 하이 레벨 게이트 전압 및 로우 레벨 게이트 전압에 근거하여, 상기 로직신호의 전압레벨을 변환하여 출력단을 통해 대응되는 버퍼로 출력하는 게이트 드라이버 집적회로.
  6. 제2항에 있어서,
    상기 다수의 쉬프트 회로 각각은 플립-플롭(Flip-Flop)을 포함하여 구현되고, 상기 다수의 마스킹 회로 각각은 앤드 게이트를 포함하여 구현된 게이트 드라이버 집적회로.
  7. 제2항에 있어서,
    상기 쉬프트 레지스터는,
    제1 게이트 스타트 펄스 및 제1 클럭 앤 마스킹 펄스를 입력받아, 홀수 번째 게이트 라인으로 스캔신호를 출력하기 위한 로직신호를 생성하는 제1 쉬프트 레지스터와,
    제2 게이트 스타트 펄스 및 제2 클럭 앤 마스킹 펄스를 입력받아, 짝수 번째 게이트 라인으로 스캔신호를 출력하기 위한 로직신호를 생성하는 제2 쉬프트 레지스터를 포함하고,
    상기 레벨 쉬프터 회로는,
    상기 제1 쉬프트 레지스터와 대응되는 제1 레벨 쉬프터 회로와, 상기 제2 쉬프트 레지스터와 대응되는 제2 레벨 쉬프터 회로를 포함하고,
    상기 버퍼 회로는,
    상기 제1 레벨 쉬프터 회로와 대응되는 제1 버퍼 회로와, 상기 제2 레벨 쉬프터 회로와 대응되는 제2 버퍼 회로를 포함하는 게이트 드라이버 집적회로.
  8. 제1항에 있어서,
    상기 클럭 앤 마스킹 펄스를 인버팅하는 적어도 하나의 인버터 회로를 더 포함하는 게이트 드라이버 집적회로.
  9. 게이트 드라이버 집적회로의 게이트 구동 방법에 있어서,
    게이트 스타트 펄스 및 클럭 앤 마스킹 펄스를 입력받는 단계;
    상기 게이트 스타트 펄스를 상기 클럭 앤 마스킹 펄스로 쉬프트 시켜 상기 클럭 앤 마스킹 펄스가 인버팅 된 펄스로 출력 구간의 길이를 조절하여 로직신호로서 생성하는 단계;
    상기 로직신호의 전압레벨을 변환하는 단계; 및
    상기 변환된 로직신호를 스캔신호로서 출력하는 단계를 포함하는 게이트 구동 방법.
  10. 다수의 데이터 라인 및 다수의 게이트 라인이 배치된 표시패널;
    상기 다수의 데이터 라인을 구동하는 적어도 하나의 소스 드라이버 집적회로; 및
    상기 다수의 게이트 라인을 구동하는 적어도 하나의 게이트 드라이버 집적회로를 포함하고,
    상기 각 게이트 드라이버 집적회로는,
    게이트 스타트 펄스 및 클럭 앤 마스킹 펄스를 입력받아, 상기 게이트 스타트 펄스 및 상기 클럭 앤 마스킹 펄스와, 상기 클럭 앤 마스킹 펄스가 인버팅 된 펄스에 근거하여 해당 게이트 라인의 온-오프를 결정하기 위한 로직신호를 생성하여 출력하는 쉬프트 레지스터;
    상기 쉬프트 레지스터에서 출력된 로직신호의 전압레벨을 변환하여 출력하는 레벨 쉬프터 회로; 및
    상기 레벨 쉬프터 회로에서 출력된 로직신호를 스캔신호로서 해당 게이트 라인으로 출력하는 버퍼 회로를 포함하는 표시장치.
  11. 제1방향으로 배치된 다수의 데이터 라인;
    제2방향으로 배치된 다수의 게이트 라인;
    게이트 스타트 펄스를 적어도 하나의 게이트 드라이버 집적회로에 전달해주는 게이트 스타트 펄스 라인; 및
    클럭 앤 마스킹 펄스를 상기 적어도 하나의 게이트 드라이버 집적회로에 전달해주는 클럭 앤 마스킹 펄스 라인을 포함하고,
    상기 다수의 게이트 라인으로 출력되는 스캔신호는,
    상기 게이트 스타트 펄스와, 상기 클럭 앤 마스킹 펄스와, 상기 클럭 앤 마스킹 펄스가 인버팅 된 펄스에 근거하여 생성된 표시패널.
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