JP2021518030A - シフトレジスタユニット、ゲート駆動回路、表示装置及び駆動方法 - Google Patents

シフトレジスタユニット、ゲート駆動回路、表示装置及び駆動方法 Download PDF

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Abstract

シフトレジスタユニット、ゲート駆動回路、表示装置及び駆動方法を提供する。該シフトレジスタユニット（１００）は入力回路（１１０）、第１リセット回路（１２０）、出力回路（１３０）、及びノード制御回路（１４０）を備える。入力回路（１１０）は入力信号に応答して第１のノード（ＰＵ）のレベルを制御するように配置され、第１リセット回路（１２０）は第１のリセット信号に応答して第１のノード（ＰＵ）をリセットするように配置され、出力回路（１３０）は第１のノード（ＰＵ）のレベルの制御下で、駆動信号を出力端子（ＯＵＴ）に出力するように配置され、ノード制御回路（１４０）はクロック信号に応答して第２のノード（ＰＤ）のレベルを制御するように配置される。該シフトレジスタユニットは、第２のノードのレベルが第１のノードのレベルの制御過程に影響を与えることを避けることができる。

Description

本願は２０１８年３月３０日に提出された中国特許出願第２０１８１０２７６３８０．Ｘ号の優先権を主張し、ここで、上記中国特許出願に開示されている内容の全体が本願の一部として援用される。
本開示の実施例はシフトレジスタユニット、ゲート駆動回路、表示装置及び駆動方法に関する。
表示技術分野では、例えば、液晶表示の画素アレイは、一般的に、複数行のゲート線及びそれらと交互に配置される複数列のデータ線を備える。ゲート線の駆動は付属の集積駆動回路により実現できる。近年、アモルファスシリコン薄膜技術の継続的な改良に伴って、ゲート線駆動回路を薄膜トランジスタアレイ基板に直接集積してＧＯＡ（Ｇａｔｅ ｄｒｉｖｅｒ Ｏｎ Ａｒｒａｙ）を構成することによりゲート線を駆動することもできる。
例えば、複数のカスケード接続されたシフトレジスタユニットからなるＧＯＡを用いて画素アレイの複数行のゲート線にスイッチング状態電圧信号を提供し、それにより複数行のゲート線が順次オンするように制御することができ、かつデータ線によって画素アレイにおける対応する行の画素ユニットにデータ信号を提供し、それにより画像の各階調を表示するに必要な階調電圧を形成し、更に各フレームの画像を表示する。
本開示の少なくとも１つの実施例は、入力回路、第１リセット回路、出力回路及びノード制御回路を備えるシフトレジスタユニットを提供する。前記入力回路は入力信号に応答して第１のノードのレベルを制御するように配置され、前記第１リセット回路は第１のリセット信号に応答して前記第１のノードをリセットするように配置され、前記出力回路は前記第１のノードのレベルの制御下で、駆動信号を出力端子に出力するように配置され、前記ノード制御回路は前記駆動信号に応答して第２のノードのレベルを制御するように配置される。
例えば、本開示の一実施例に係るシフトレジスタユニットは、ノードノイズリダクション回路と第１出力ノイズリダクション回路をさらに備える。前記ノードノイズリダクション回路は、前記第２のノードのレベルの制御下で、前記第１のノードに対してノイズリダクションを行うように配置され、前記第１出力ノイズリダクション回路は、前記第２のノードのレベルの制御下で、前記出力端子に対してノイズリダクションを行うように配置される。
例えば、本開示の一実施例に係るシフトレジスタユニットにおいて、前記ノード制御回路は、第１のトランジスタ、第２のトランジスタ、及び第３のトランジスタを備える。前記第１のトランジスタのゲート及び第１極がクロック信号端子に接続されてクロック信号を前記駆動信号として受信し、前記第１のトランジスタの第２極が前記第２のノードに接続され、前記第２のトランジスタのゲートが前記第１のノードに接続され、前記第２のトランジスタの第１極が前記第２のノードに接続され、前記第２のトランジスタの第２極が第１の電圧端子に接続されて第１電圧を受け、前記第３のトランジスタのゲート及び第１極が前記第２のノードに接続され、前記第３のトランジスタの第２極が前記クロック信号端子に接続される。
例えば、本開示の一実施例に係るシフトレジスタユニットにおいて、前記ノード制御回路は、第１のトランジスタ、第２のトランジスタ、第３のトランジスタ、及び第４のトランジスタを備える。前記第１のトランジスタのゲート及び第１極がクロック信号端子に接続されてクロック信号を前記駆動信号として受信し、前記第１のトランジスタの第２極が第３のノードに接続され、前記第２のトランジスタのゲートが前記第１のノードに接続され、前記第２のトランジスタの第１極が前記第３のノードに接続され、前記第２のトランジスタの第２極が第１の電圧端子に接続されて第１電圧を受け、前記第３のトランジスタのゲートが前記第３のノードに接続され、前記第３のトランジスタの第１極が前記クロック信号端子に接続されて前記クロック信号を前記駆動信号として受信し、前記第３のトランジスタの第２極が前記第２のノードに接続され、前記第４のトランジスタのゲートが前記第１のノードに接続され、前記第４のトランジスタの第１極が前記第２のノードに接続され、前記第４のトランジスタの第２極が前記第１の電圧端子に接続されて前記第１電圧を受ける。
例えば、本開示の一実施例に係るシフトレジスタユニットにおいて、前記入力回路は、第５のトランジスタを備える。前記第５のトランジスタのゲートが入力端子に接続されて前記入力信号を受信し、前記第５のトランジスタの第１極が第２の電圧端子に接続されて第２電圧を受け、前記第５のトランジスタの第２極が前記第１のノードに接続される。
例えば、本開示の一実施例に係るシフトレジスタユニットにおいて、前記第１リセット回路は、第６のトランジスタを備える。前記第６のトランジスタのゲートが第１のリセット端子に接続されて前記第１のリセット信号を受信し、前記第６のトランジスタの第１極が第３の電圧端子に接続されて第３電圧を受け、前記第６のトランジスタの第２極が前記第１のノードに接続される。
例えば、本開示の一実施例に係るシフトレジスタユニットにおいて、前記出力回路は、第７のトランジスタ及び蓄積コンデンサを備える。前記第７のトランジスタのゲートが前記第１のノードに接続され、前記第７のトランジスタの第１極がクロック信号端子に接続されてクロック信号を前記駆動信号として受信し、前記第７のトランジスタの第２極が前記出力端子に接続され、前記蓄積コンデンサの第１極が前記第１のノードに接続され、前記蓄積コンデンサの第２極が前記出力端子に接続される。
例えば、本開示の一実施例に係るシフトレジスタユニットにおいて、前記ノードノイズリダクション回路は、第８のトランジスタを備える。前記第８のトランジスタのゲートが前記第２のノードに接続され、前記第８のトランジスタの第１極が前記第１のノードに接続され、前記第８のトランジスタの第２極が第１の電圧端子に接続されて第１電圧を受ける。
例えば、本開示の一実施例に係るシフトレジスタユニットにおいて、前記第１出力ノイズリダクション回路は、第９のトランジスタを備える。前記第９のトランジスタのゲートが前記第２のノードに接続され、前記第９のトランジスタの第１極が前記出力端子に接続され、前記第９のトランジスタの第２極が第１の電圧端子に接続されて第１電圧を受ける。
例えば、本開示の一実施例に係るシフトレジスタユニットにおいて、前記入力回路が前記第１のノードのレベルを制御する経路に第１の制御ノードが設置され、且つ前記入力回路がさらに、前記第１の制御ノードのレベルを制御するように配置される。
例えば、本開示の一実施例に係るシフトレジスタユニットにおいて、前記入力回路は、前記第２のノードのレベルの制御下で前記第１の制御ノードと第１の電圧端子を接続させるように配置される。
例えば、本開示の一実施例に係るシフトレジスタユニットにおいて、前記入力回路は、第５のトランジスタ、第１０のトランジスタ、及び第１１のトランジスタを備える。前記第５のトランジスタのゲートが入力端子に接続されて前記入力信号を受信し、前記第５のトランジスタの第１極が第２の電圧端子に接続されて第２電圧を受け、前記第５のトランジスタの第２極が前記第１の制御ノードに接続され、前記第１０のトランジスタのゲートが前記入力端子に接続されて前記入力信号を受信し、前記第１０のトランジスタの第１極が前記第１の制御ノードに接続され、前記第１０のトランジスタの第２極が前記第１のノードに接続され、前記第１１のトランジスタのゲートが前記第２のノードに接続され、前記第１１のトランジスタの第１極が前記第１の制御ノードに接続され、前記第１１のトランジスタの第２極が前記第１の電圧端子に接続される。
例えば、本開示の一実施例に係るシフトレジスタユニットにおいて、前記入力回路は前記第１の制御ノードのレベルの制御下で前記第１の制御ノードと入力端子を接続させるように配置され、前記入力端子は前記入力信号を受信するように配置される。
例えば、本開示の一実施例に係るシフトレジスタユニットにおいて、前記入力回路は、第５のトランジスタ、第１０のトランジスタ、及び第１１のトランジスタを備える。前記第５のトランジスタのゲートが前記入力端子に接続されて前記入力信号を受信し、前記第５のトランジスタの第１極が第２の電圧端子に接続されて第２電圧を受け、前記第５のトランジスタの第２極が前記第１の制御ノードに接続され、前記第１０のトランジスタのゲートが前記入力端子に接続されて前記入力信号を受信し、前記第１０のトランジスタの第１極が前記第１の制御ノードに接続され、前記第１０のトランジスタの第２極が前記第１のノードに接続され、前記第１１のトランジスタのゲート及び第１極が前記第１の制御ノードに接続され、前記第１１のトランジスタの第２極が前記入力端子に接続される。
例えば、本開示の一実施例に係るシフトレジスタユニットにおいて、前記第１リセット回路と前記入力回路は双方向走査を可能にするように対称的に配置される。
例えば、本開示の一実施例に係るシフトレジスタユニットは第２リセット回路及び第２出力ノイズリダクション回路をさらに備える。前記第２リセット回路は第２のリセット信号に応答して前記第１のノードをリセットするように配置され、前記第２出力ノイズリダクション回路は前記第２のリセット信号に応答して前記出力端子に対してノイズリダクションを行うように配置される。
例えば、本開示の一実施例に係るシフトレジスタユニットにおいて、前記第２リセット回路は、第１４のトランジスタを備え、前記第１４のトランジスタのゲートが第２のリセット端子に接続されて前記第２のリセット信号を受信し、前記第１４のトランジスタの第１極が前記第１のノードに接続され、前記第１４のトランジスタの第２極が第１の電圧端子に接続されて第１電圧を受ける。前記第２出力ノイズリダクション回路は、第１５のトランジスタを備え、前記第１５のトランジスタのゲートが前記第２のリセット端子に接続されて前記第２のリセット信号を受信し、前記第１５のトランジスタの第１極が前記出力端子に接続され、前記第１５のトランジスタの第２極が前記第１の電圧端子に接続されて前記第１電圧を受ける。
本開示の少なくとも１つの実施例は、複数のカスケード接続された本開示の実施例に係るシフトレジスタユニットを備えるゲート駆動回路をさらに提供する。
本開示の少なくとも１つの実施例は、本開示の実施例に係るゲート駆動回路を備える表示装置をさらに提供する。
本開示の少なくとも１つの実施例は、上記いずれかのシフトレジスタユニットの駆動方法をさらに提供し、前記ノード制御回路が前記駆動信号に応答して前記第２のノードのレベルを制御することを含む。
本開示の実施例の技術案をより明瞭に説明するために、以下では実施例の図面を簡単に説明し、以下に記述される図面は単に本開示の一部の実施例に関し、本開示を限定するものでないことは明らかである。
シフトレジスタユニットの回路模式図である。 図１に示されるシフトレジスタユニットの動作に対応する信号タイミング図である。 本開示の一実施例に係るシフトレジスタユニットの概略ブロック図である。 図３に示されるシフトレジスタユニットの実装例の回路模式図である。 図３に示されるシフトレジスタユニットの別の実装例の回路模式図である。 本開示の一実施例に係る別のシフトレジスタユニットの概略ブロック図である。 図６に示されるシフトレジスタユニットの実装例の回路模式図である。 本開示の一実施例に係るさらに別のシフトレジスタユニットの概略ブロック図である。 図８に示されるシフトレジスタユニットの実装例の回路模式図である。 図９に示されるシフトレジスタユニットの動作に対応する信号タイミング図である。 本開示の一実施例に係るゲート駆動回路の模式図である。 図１１に示されるゲート駆動回路の動作に対応する信号タイミング図である。 本開示の一実施例に係る表示装置の概略ブロック図である。
本開示の実施例の目的、技術案及び利点をより明瞭にするために、以下では本開示の実施例の図面を参照しながら、本開示の実施例の技術案を明瞭で、完全に説明する。勿論、説明される実施例は本開示の一部の実施例であり、全ての実施例ではない。説明される本開示の実施例に基づき、当業者が創造的な労働を必要とせずに得られる全ての他の実施例は、いずれも本開示の保護範囲に属する。
さらに定義しない限り、本開示で使用されている技術用語又は科学用語は当業者が理解できる通常の意味を有する。本開示で使用されている「第１」、「第２」及び類似する用語は、順序、数量又は重要性を示すものではなく、単に異なる構成要素を区別するためのものである。同様に、「１つ」、「一」又は「該」等の類似する用語は、数量を限定するものではなく、少なくとも１つが存在することを意味する。「備える」又は「含む」等の類似する用語は、「備える」又は「含む」の前に記載される要素又は部材が、「備える」又は「含む」の後に挙げられる要素又は部材及びそれらと同等のものをカバーすることを意味し、他の要素又は部材を排除するものではない。「接続」又は「連結」等の類似する用語は、物理的又は機械的な接続に限定されず、直接的又は間接的にかかわらず、電気的接続を含んでもよい。「上」、「下」、「左」、「右」等は、単に相対的な位置関係を示すために用いられ、説明される対象の絶対位置が変化すると、該相対的な位置関係も対応して変化する可能性がある。
表示パネル技術では、低コスト及び狭額縁化を実現するために、ＧＯＡ（Ｇａｔｅ ｄｒｉｖｅｒ Ｏｎ Ａｒｒａｙ）技術を用いることができ、即ち、ゲート駆動回路を薄膜トランジスタプロセスで表示パネルに集積することにより、狭額縁化及び組立コスト低減等の優位性を達成することができる。該表示パネルは液晶表示（ＬＣＤ）パネル又は有機発光ダイオード（ＯＬＥＤ）表示パネルであってもよい。
図１はシフトレジスタユニットの回路構造を示し、該シフトレジスタユニットはカスケード接続されてゲート駆動回路を形成することができる。図１に示すように、該シフトレジスタユニットは、１０個のトランジスタ（Ｔ１〜Ｔ１０）及び蓄積コンデンサ（Ｃ１）を備える。
第１のトランジスタＴ１は、そのゲート及び第１極が第４の電圧端子ＶＧＨ（例えば、直流高レベル信号の入力を維持する）に接続され、第２極が第３のノードＰＤ＿ＣＮに接続される。
第２のトランジスタＴ２は、そのゲートが第１のノードＰＵに接続され、第１極が第３のノードＰＤ＿ＣＮに接続され、第２極が第１の電圧端子ＶＧＬ（例えば、直流低レベル信号の入力を維持する）に接続される。
第３のトランジスタＴ３は、そのゲートが第３のノードＰＤ＿ＣＮに接続され、第１極が第４の電圧端子ＶＧＨに接続され、第２極が第２のノードＰＤに接続される。
第４のトランジスタＴ４は、そのゲートが第１のノードＰＵに接続され、第１極が第２のノードＰＤに接続され、第２極が第１の電圧端子ＶＧＬに接続される。
第５のトランジスタＴ５は、そのゲートが入力端子ＩＮＰＵＴに接続され、第１極が第２の電圧端子ＶＦＤに接続され、第２極が第１のノードＰＵに接続される。
第６のトランジスタＴ６は、そのゲートが第１のリセット端子ＲＳＴ１に接続され、第１極が第１のノードＰＵに接続され、第２極が第３の電圧端子ＶＢＤに接続される。
第７のトランジスタＴ７は、そのゲートが第１のノードＰＵに接続され、第１極がクロック信号端子ＣＬＫに接続され、第２極が出力端子ＯＵＴに接続される。
第８のトランジスタＴ８は、そのゲートが第２のノードＰＤに接続され、第１極が第１のノードＰＵに接続され、第２極が第１の電圧端子ＶＧＬに接続される。
第９のトランジスタＴ９は、そのゲートが第２のノードＰＤに接続され、第１極が出力端子ＯＵＴに接続され、第２極が第１の電圧端子ＶＧＬに接続される。
第１０のトランジスタＴ１０は、そのゲートが第２のリセット端子ＲＳＴ２に接続され、第１極が出力端子ＯＵＴに接続され、第２極が第１の電圧端子ＶＧＬに接続される。
蓄積コンデンサＣ１は、その第１極が第１のノードＰＵに接続され、第２極が出力端子ＯＵＴに接続される。
例えば、上記トランジスタはいずれもＮ型トランジスタである。以下ではＮ型トランジスタを例として説明するが、本開示の実施例はこれに限定されず、例えば、これらのトランジスタの少なくとも一部をＰ型トランジスタに置き換えてもよい。
図１に示されるシフトレジスタユニットは双方向走査を実現することができ、例えば、第２の電圧端子ＶＦＤに直流高レベル信号の入力を維持し且つ第３の電圧端子ＶＢＤから直流低レベル信号の出力を維持する場合には、順方向走査を実現することができ、第２の電圧端子ＶＦＤに直流低レベル信号の入力を維持し且つ第３の電圧端子ＶＢＤから直流高レベル信号の出力を維持する場合には、逆方向走査を実現することができる。なお、本開示における順方向走査と逆方向走査は相対的なものである。
以下では順方向走査を例として、図２に示される信号タイミングを参照しながら図１に示されるシフトレジスタユニットの動作原理を説明し、図２に示される入力段階Ａ、出力段階Ｂ及びリセット段階Ｃという３つの段階において、該シフトレジスタユニットは以下のように操作する。
入力段階Ａでは、クロック信号端子ＣＬＫに低レベル信号が入力され、入力端子ＩＮＰＵＴに高レベル信号が入力される。入力端子ＩＮＰＵＴに高レベル信号が入力されるため、第３のトランジスタＴ５がオンになり、それにより、入力端子ＩＮＰＵＴに入力された高レベルが蓄積コンデンサＣ１を充電し、第１のノードＰＵの電位が第１の高レベルにプルアップされる。
例えば、第４の電圧端子ＶＧＨは直流高レベル信号の入力を維持するように設置されてもよく、第１のトランジスタＴ１がオン状態を維持し、第４の電圧端子ＶＧＨに入力された高レベルが第３のノードＰＤ＿ＣＮの電位を制御し、例えば、充電する。また、第１のノードＰＵの電位が第１の高レベルであるため、第２のトランジスタＴ２がオンになり、それにより、第３のノードＰＤ＿ＣＮと第１の電圧端子ＶＧＬを電気的に接続させる。ここで、例えば、第１の電圧端子ＶＧＬは直流低レベル信号の入力を維持するように設置されてもよい。トランジスタの設計については、第１のトランジスタＴ１及び第２のトランジスタＴ２がいずれもオンになる場合、第３のノードＰＤ＿ＣＮの電位が第３のトランジスタＴ３を完全にオンにしないような低レベルにプルダウンされるように、第１のトランジスタＴ１及び第２のトランジスタＴ２を配置（例えば、両者のサイズ比、閾値電圧などの配置）してもよい。また、第１のノードＰＵの電位が第１の高レベルであるため、第４のトランジスタＴ４がオンになり、それにより、第２のノードＰＤの電位が低レベルにプルダウンされる。なお、図２に示される信号タイミング図の電位のレベルが例示的なものであり、実際の電位値を表すものではない。
第１のノードＰＵが第１の高レベルにあるため、第７のトランジスタＴ７がオンになり、この時、クロック信号端子ＣＬＫに低レベルが入力され、従って、この段階で、出力端子ＯＵＴから該低レベル信号が出力される。
出力段階Ｂでは、クロック信号端子ＣＬＫに高レベル信号が入力され、入力端子ＩＮＰＵＴに低レベル信号が入力される。入力端子ＩＮＰＵＴに低レベル信号が入力されるため、第５のトランジスタＴ５がオフになり、第１のノードＰＵが前の段階の第１の高レベルを維持し、それにより、第７のトランジスタＴ７がオン状態を維持し、この段階でクロック信号端子ＣＬＫに高レベルが入力されるため、出力端子ＯＵＴから該高レベル信号が出力される。
同時に、クロック信号端子ＣＬＫ及び出力端子ＯＵＴが高レベルであるため、該高レベルは第７のトランジスタＴ７の寄生コンデンサ（ゲートと第１極との間の寄生コンデンサ、及びゲートと第２極との間の寄生コンデンサを含む）及び蓄積コンデンサＣ１によって第１のノードＰＵの電位を結合して第２高レベルにプルアップすることができ、それにより、第７のトランジスタＴ７がより十分にオンする。第１のノードＰＵの電位が高レベルであるため、第２のトランジスタＴ２及び第４のトランジスタＴ４がオン状態を継続し、それにより、第２のノードＰＤの電位が低レベルのまま維持する。
リセット段階Ｃでは、第１のリセット端子ＲＳＴ１に高レベル信号が入力されるため、第６のトランジスタＴ６がオンになり、第１のノードＰＵが第１の電圧端子ＶＧＬに電気的に接続され、第１のノードＰＵの電位が低レベルにプルダウンされ、それにより、第７のトランジスタＴ７がオフになる。
第１のノードＰＵの電位が低レベルにあるため、第２のトランジスタＴ２及び第４のトランジスタＴ４がオフになり、第３のノードＰＤ＿ＣＮ及び第２のノードＰＤの放電経路が遮断され、第２のノードＰＤの電位が高レベルにプルアップされ、それにより、第８のトランジスタＴ８及び第９のトランジスタＴ９がオンになり、第１のノードＰＵ及び出力端子ＯＵＴの電位が第１の電圧端子ＶＧＬに入力された低レベルにそれぞれプルダウンされ、非出力段階でシフトレジスタユニットの出力端子及び第１のノードＰＵに発生する可能性があるノイズを更に除去した。
上記シフトレジスタユニットが動作するとき、入力段階Ａでは、第３のノードＰＤ＿ＣＮの電位によって第３のトランジスタＴ３を完全にオフさせることができない可能性があり、この場合、第４の電圧端子ＶＧＨの高レベル信号は第２のノードＰＤのレベルをプルアップすることになり、それにより、第８のトランジスタＴ８が部分的にオンになり、第１のノードＰＵの充電過程に影響を及ぼし、深刻な場合には、出力端子ＯＵＴの正常な出力に影響を及ぼす可能性もある。リセット段階Ｃ及び後の段階では、第２のノードＰＤが常に高レベルを維持するため、第８のトランジスタＴ８及び第９のトランジスタＴ９が１フレーム表示のほとんどの時間に応力（ｓｔｒｅｓｓ）を受け、第８のトランジスタＴ８及び第９のトランジスタＴ９の耐用年数に影響を及ぼす。
また、上記シフトレジスタユニットは順方向走査の場合、第２の電圧端子ＶＦＤに直流高レベル信号の入力を維持し、第５のトランジスタＴ５が長時間にかけて負バイアス熱応力（Ｎｅｇａｔｉｖｅ Ｂｉａｓ Ｔｈｅｒｍａｌ Ｓｔｒｅｓｓ、 ＮＢＴＳ）を受けるため、閾値電圧がマイナス方向にシフトする可能性がある。このとき、逆方向走査に切り替えると、第５のトランジスタＴ５がリセットトランジスタとなるため、入力段階で第１のノードＰＵのレベルが第５のトランジスタＴ５を介してリークする可能性があり、それにより、第１のノードＰＵのレベルを維持できず、深刻な場合には、出力端子ＯＵＴの正常な出力に影響を及ぼす可能性がある。
本開示の少なくとも１つの実施例は、入力回路、第１リセット回路、出力回路、及びノード制御回路を備えるシフトレジスタユニットを提供する。入力回路は入力信号に応答して第１のノードのレベルを制御するように配置され、第１リセット回路は第１のリセット信号に応答して第１のノードをリセットするように配置され、出力回路は第１のノードのレベルの制御下で、駆動信号を出力端子に出力するように配置され、ノード制御回路は駆動信号に応答して第２のノードのレベルを制御するように配置される。
本開示の少なくとも１つの実施例は、上記シフトレジスタユニットに対応するゲート駆動回路、表示装置及び駆動方法をさらに提供する。
本開示の実施例に係るシフトレジスタユニット、ゲート駆動回路、表示装置及び駆動方法は、ノード制御回路を介して第２のノードＰＤのレベルを制御することで、入力段階で低レベルを維持させることができ、それにより第２のノードＰＤの第１のノードＰＵへの影響を低減させて、第１のノードＰＵは入力段階で高レベルにプルアップされることができ、また、第２のノードＰＤの電位を、１フレーム表示の約５０％の時間内に低レベルに維持させることができ、それにより、第２のノードＰＤに直接接続されるトランジスタの耐用年数を延ばすことができる。
以下、図面を参照しながら、本開示の実施例及びその例を詳細に説明する。
本開示の実施例の一例はシフトレジスタユニット１００を提供し、図３に示すように、該シフトレジスタユニット１００は、入力回路１１０、第１リセット回路１２０、出力回路１３０、及びノード制御回路１４０を備える。
該入力回路１１０は入力信号に応答して第１のノードＰＵのレベルを制御するように配置され、例えば、第１のノードＰＵを充電する。例えば、該入力回路１１０は第１のノードＰＵと第２の電圧端子ＶＦＤを電気的に接続させるように配置され、それにより、第２の電圧端子ＶＦＤに入力された高レベル信号を利用して第１のノードＰＵを充電することができる。なお、第２の電圧端子ＶＦＤは、例えば、直流高レベル信号の入力を維持するように配置されてもよく、以下の各実施例はこれと同じであり、繰り返し説明しない。
なお、本開示の実施例では、ノード（例えば、第１のノードＰＵ、第２のノードＰＤ、第３のノードＰＤ＿ＣＮ等）のレベルを制御するとは、該ノードを充電して該ノードのレベルをプルアップすること、又は該ノードを放電して該ノードのレベルをプルダウンすることを含む。ノードを充電するとは、例えば、該ノードを高レベルの電圧信号に電気的に接続することにより、該高レベルの電圧信号を利用して該ノードのレベルをプルアップすることを表し、ノードを放電するとは、例えば、該ノードを低レベルの電圧信号に電気的に接続することにより、該低レベルの電圧信号を利用して該ノードのレベルをプルダウンすることを表す。例えば、該ノードに電気的に接続されるコンデンサを設置することができ、該ノードを充電又は放電することは、該ノードに電気的に接続されるコンデンサを充電又は放電することを表す。
該第１リセット回路１２０は第１のリセット信号に応答して第１のノードＰＵをリセットするように配置される。例えば、該第１リセット回路１２０は第１のリセット端子ＲＳＴ１に接続されるように配置され、それにより、第１のリセット端子ＲＳＴ１に入力された第１のリセット信号の制御下で、第１のノードＰＵを低レベル信号又は低電圧端子と電気的に接続させることができ、該低電圧端子は例えば、第３の電圧端子ＶＢＤであり、それにより、第１のノードＰＵをリセットすることができる。なお、第３の電圧端子ＶＢＤは、例えば、直流低レベル信号の入力を維持するように配置されてもよく、以下の各実施例はこれと同じであり、繰り返し説明しない。
該出力回路１３０は第１のノードＰＵのレベルの制御下で、駆動信号を出力端子ＯＵＴに出力するように配置される。例えば、該出力回路１３０は第１のノードＰＵのレベルの制御下で、クロック信号端子ＣＬＫを出力端子ＯＵＴと電気的に接続させるように配置され、それにより、クロック信号端子ＣＬＫに入力されたクロック信号を駆動信号として出力端子ＯＵＴに出力することができる。
該ノード制御回路１４０は駆動信号に応答して第２のノードＰＤのレベルを制御するように配置される。例えば、該ノード制御回路１４０はクロック信号端子ＣＬＫに接続され、クロック信号端子ＣＬＫに入力されたクロック信号を駆動信号とし、それにより、クロック信号端子ＣＬＫに入力されたクロック信号が低レベルである場合（例えば、入力段階のとき）、第２のノードＰＤはクロック信号端子ＣＬＫを介して放電することができ、また例えば、１フレーム表示のリセット段階後の後続段階では、第２のノードＰＤの電位はクロック信号に従って変化することを維持でき、それにより、第２のノードＰＤの電位を、１フレーム表示の約５０％の時間内に低レベルに維持させる。
本開示の実施例に係るシフトレジスタユニット１００では、クロック信号端子ＣＬＫに接続されるノード制御回路１４０を設置することにより、第２のノードＰＤの電位を入力段階で低レベルに維持させることができ、それにより第２のノードＰＤの第１のノードＰＵへの影響を低減させ、入力段階で第１のノードＰＵが高レベルにプルアップされることが可能となり、また、第２のノードＰＤの電位を、１フレーム表示の約５０％の時間内に低レベルに維持させることができ、それにより、第２のノードＰＤに直接接続されるトランジスタの耐用年数を延ばすことができる。
例えば、図３に示すように、本実施例の別の一例では、該シフトレジスタユニット１００は、ノードノイズリダクション回路１５０及び第１出力ノイズリダクション回路１６０をさらに備える。
該ノードノイズリダクション回路１５０は、第２のノードＰＤのレベルの制御下で、第１のノードＰＵに対してノイズリダクションを行うように配置される。例えば、該ノードノイズリダクション回路１５０は第１の電圧端子ＶＧＬに接続されることで、第２のノードＰＤのレベルの制御下で、第１のノードＰＵを第１の電圧端子ＶＧＬと電気的に接続させ、それにより第１のノードＰＵに対してノイズリダクションを行う。なお、第１の電圧端子ＶＧＬは、例えば、直流低レベル信号の入力を維持するように配置されてもよく、以下の各実施例はこれと同じであり、繰り返し説明しない。
該第１出力ノイズリダクション回路１６０は、第２のノードＰＤのレベルの制御下で、出力端子ＯＵＴに対してノイズリダクションを行うように配置される。例えば、該第１出力ノイズリダクション回路１６０は第２のノードＰＤのレベルの制御下で、出力端子ＯＵＴを第１の電圧端子ＶＧＬと電気的に接続させ、それにより出力端子ＯＵＴに対してノイズリダクションを行う。
例えば、図３に示されるシフトレジスタユニット１００は図４及び図５に示される回路構造として実現できる。
図４に示すように、一例では、ノード制御回路１４０は第１のトランジスタＴ１、第２のトランジスタＴ２、及び第３のトランジスタＴ３を備えるように実現されてもよい。第１のトランジスタＴ１のゲート及び第１極がクロック信号端子ＣＬＫに接続されて、クロック信号を駆動信号として受信し、第１のトランジスタＴ１の第２極が第２のノードＰＤに接続される。第２のトランジスタＴ２のゲートが第１のノードＰＵに接続され、第２のトランジスタＴ２の第１極が第２のノードＰＤに接続され、第２のトランジスタＴ２の第２極が第１の電圧端子ＶＧＬに接続されて第１電圧を受ける。第３のトランジスタＴ３のゲート及び第１極が第２のノードＰＤに接続され、第３のトランジスタＴ３の第２極がクロック信号端子ＣＬＫに接続される。
図４に示される例では、例えば、入力段階では、クロック信号端子ＣＬＫに低レベルのクロック信号が入力され、第１のトランジスタＴ１がオフになり、第３のトランジスタＴ３がダイオード接続方式を採用するため、第２のノードＰＤが第３のトランジスタＴ３及びクロック信号端子ＣＬＫを介して低レベルまで放電することができ、それにより第２のノードＰＤの第１のノードＰＵへの影響を低減させ、入力段階で第１のノードＰＵを高レベルにプルアップすることができる。また、第２のノードＰＤが第２のトランジスタＴ２のみを介して放電しなくなるため、第２のトランジスタＴ２は閾値電圧シフトに大きな設計マージンを有することができ、それによりプロセスの難しさを低減させることができる。
また例えば、リセット段階後の後続段階では、クロック信号端子ＣＬＫに高レベルのクロック信号が入力される場合、該クロック信号は第１のトランジスタＴ１を介して第２のノードＰＤを充電することができ、それにより第２のノードＰＤの電位が高レベルになるようにし、クロック信号端子ＣＬＫに低レベルのクロック信号が入力される場合、第２のノードＰＤは第３のトランジスタＴ３及びクロック信号端子ＣＬＫを介して低レベルまで放電することができる。つまり、リセット段階後の後続段階では、第２のノードＰＤの電位はクロック信号に従って変化することができ、第２のノードＰＤの電位を、１フレーム表示の約５０％の時間内に低レベルに維持させ、それにより、第２のノードＰＤに直接接続されるトランジスタ（例えば、第８のトランジスタＴ８及び第９のトランジスタＴ９）が１フレーム表示の約５０％の時間内に応力（ｓｔｒｅｓｓ）を受けなくなり、更に、第２のノードＰＤに直接接続されるトランジスタの耐用年数を延ばすことができる。
図５に示すように、別の一例では、ノード制御回路１４０は第１のトランジスタＴ１、第２のトランジスタＴ２、第３のトランジスタＴ３、及び第４のトランジスタＴ４を備えるように実現されてもよい。第１のトランジスタＴ１のゲート及び第１極がクロック信号端子ＣＬＫに接続されてクロック信号を駆動信号として受信し、第１のトランジスタＴ１の第２極が第３のノードＰＤ＿ＣＮに接続される。第２のトランジスタＴ２のゲートが第１のノードＰＵに接続され、第２のトランジスタＴ２の第１極が第３のノードＰＤ＿ＣＮに接続され、第２のトランジスタＴ２の第２極が第１の電圧端子ＶＧＬに接続されて第１電圧を受信する。第３のトランジスタＴ３のゲートが第３のノードＰＤ＿ＣＮに接続され、第３のトランジスタＴ３の第１極がクロック信号端子ＣＬＫに接続されてクロック信号を受信し、第３のトランジスタＴ３の第２極が第２のノードＰＤに接続される。第４のトランジスタＴ４のゲートが第１のノードＰＵに接続され、第４のトランジスタＴ４の第１極が第２のノードＰＤに接続され、第４のトランジスタＴ４の第２極が第１の電圧端子ＶＧＬに接続されて第１電圧を受信する。
図５に示される例では、例えば、入力段階前の段階では、クロック信号端子ＣＬＫに高レベルのクロック信号が入力され、該クロック信号は第１のトランジスタＴ１を介して第３のノードＰＤ＿ＣＮを充電して、第３のノードＰＤ＿ＣＮの電位を高レベルにすることができる。その後、入力段階が開始するとき、クロック信号端子ＣＬＫに低レベルのクロック信号が入力され、また、第３のノードＰＤ＿ＣＮが前の段階の高レベルを維持できるため、第３のトランジスタＴ３がオンになり、第２のノードＰＤが第３のトランジスタＴ３及びクロック信号端子ＣＬＫを介して低レベルまで放電することができ、それにより入力回路１１０の第１のノードＰＵへの充電過程に影響を与えず、第１のノードＰＵの充電がより十分になる。また、第２のノードＰＤが第４のトランジスタＴ４のみを介して放電しなくなるため、第４のトランジスタＴ４は閾値電圧シフトに大きな設計マージンを有することができ、それによりプロセスの難しさを低減させることができる。
また例えば、リセット段階後の後続段階では、第１のノードＰＵが低レベルに維持するため、第２のトランジスタＴ２及び第４のトランジスタＴ４がオフ状態を維持する。クロック信号端子ＣＬＫに高レベルのクロック信号が入力される場合、該クロック信号は第１のトランジスタＴ１を介して第３のノードＰＤ＿ＣＮを充電することができ、それにより第３のノードＰＤ＿ＣＮの電位が高レベルになり、第３のトランジスタＴ３がオンになり、クロック信号は第３のトランジスタＴ３を介して第２のノードＰＤを充電して、第２のノードＰＤの電位を高レベルにすることができる。クロック信号端子ＣＬＫに低レベルのクロック信号が入力される場合、第３のノードＰＤ＿ＣＮが高レベルに維持できるため、第３のトランジスタＴ３がオン状態を維持し、第２のノードＰＤは第３のトランジスタＴ３及びクロック信号端子ＣＬＫを介して低レベルまで放電することができる。つまり、リセット段階後の後続段階では、第２のノードＰＤの電位はクロック信号に従って変化することができ、第２のノードＰＤの電位を、１フレーム表示の約５０％の時間内に低レベルに維持させ、それにより、第２のノードＰＤに直接接続されるトランジスタ（例えば、第８のトランジスタＴ８及び第９のトランジスタＴ９）は１フレーム表示の約５０％の時間内に応力（ｓｔｒｅｓｓ）を受けなくなり、更に第２のノードＰＤに直接接続されるトランジスタの耐用年数を延ばすことができる。
図４及び図５に示される例では、入力回路１１０は第５のトランジスタＴ５として実現されてもよい。第５のトランジスタＴ５のゲートが入力端子ＩＮＰＵＴに接続されて入力信号を受信し、第５のトランジスタＴ５の第１極が第２の電圧端子ＶＦＤに接続されて第２電圧を受信し、第５のトランジスタＴ５の第２極が第１のノードＰＵに接続される。
図４及び図５に示される例では、第１リセット回路１２０は第６のトランジスタＴ６として実現されてもよい。第６のトランジスタＴ６のゲートが第１のリセット端子ＲＳＴ１に接続されて第１のリセット信号を受信し、第６のトランジスタＴ６の第１極が第３の電圧端子ＶＢＤに接続されて第３電圧を受信し、第６のトランジスタＴ６の第２極が第１のノードＰＵに接続される。
上記例では、第１リセット回路１２０と入力回路１１０が対称的に設置されると見なすことができ、従って該シフトレジスタユニット１００は双方向走査に適用できる。該シフトレジスタユニット１００のゲート駆動回路を用いて表示パネルを駆動して順方向に走査する場合、入力端子ＩＮＰＵＴを介して入力信号を提供し、第１のリセット端子ＲＳＴ１を介して第１のリセット信号を提供する。該シフトレジスタユニット１００のゲート駆動回路を用いて表示パネルを駆動して逆方向に走査する場合、第１のリセット端子ＲＳＴ１を介して入力信号を提供し、入力端子ＩＮＰＵＴを介して第１のリセット信号を提供する必要がある。
図４及び図５に示される例では、出力回路１３０は第７のトランジスタＴ７及び蓄積コンデンサＣ１を備えるように実現されてもよい。第７のトランジスタＴ７のゲートが第１のノードＰＵに接続され、第７のトランジスタＴ７の第１極がクロック信号端子ＣＬＫに接続されてクロック信号を駆動信号として受信し、第７のトランジスタＴ７の第２極が出力端子ＯＵＴに接続され、蓄積コンデンサＣ１の第１極が第１のノードＰＵに接続され、蓄積コンデンサＣ１の第２極が出力端子ＯＵＴに接続される。
図４及び図５に示される例では、ノードノイズリダクション回路１５０は第８のトランジスタＴ８として実現されてもよい。第８のトランジスタＴ８のゲートが第２のノードＰＤに接続され、第８のトランジスタＴ８の第１極が第１のノードＰＵに接続され、第８のトランジスタＴ８の第２極が第１の電圧端子ＶＧＬに接続されて第１電圧を受信する。
図４及び図５に示される例では、第１出力ノイズリダクション回路１６０は第９のトランジスタＴ９として実現されてもよい。第９のトランジスタＴ９のゲートが第２のノードＰＤに接続され、第９のトランジスタＴ９の第１極が出力端子ＯＵＴに接続され、第９のトランジスタＴ９の第２極が第１の電圧端子ＶＧＬに接続されて第１電圧を受信する。
なお、本開示の実施例に係るシフトレジスタユニット１００では、第１の電圧端子ＶＧＬが受信した信号のレベルは第１電圧と呼ばれ、例えば、直流低レベル信号の入力を維持する。第２の電圧端子ＶＦＤが受信した信号のレベルは第２電圧と呼ばれ、例えば、該シフトレジスタユニット１００が順方向走査に用いられるとき、第２の電圧端子ＶＦＤに直流高レベル信号の入力を維持し、また例えば、該シフトレジスタユニット１００が逆方向走査に用いられるとき、第２の電圧端子ＶＦＤに直流低レベル信号の入力を維持する。第３の電圧端子ＶＢＤが受信した信号のレベルは第３電圧と呼ばれ、例えば、該シフトレジスタユニット１００が順方向走査に用いられるとき、第３の電圧端子ＶＢＤに直流低レベル信号の入力を維持し、また例えば、該シフトレジスタユニット１００が逆方向走査に用いられるとき、第３の電圧端子ＶＢＤに直流高レベル信号の入力を維持する。以下の各実施例はこれと同じであり、繰り返し説明しない。
なお、本開示の実施例では、高レベルと低レベルは相対的なものである。高レベルは、高い電圧範囲（例えば、高レベルが５Ｖ、１０Ｖ又は他の適切な電圧を採用することができる）を表し、且つ複数の高レベルは同じであってもよく異なってもよい。同様に、低レベルは、低い電圧範囲（例えば、低レベルが０Ｖ、−５Ｖ、−１０Ｖ又は他の適切な電圧を採用することができる）を表し、且つ複数の低レベルは同じであってもよく異なってもよい。例えば、高レベルの最小値は低レベルの最大値より大きい。
本開示の実施例に係るシフトレジスタユニット１００では、図６に示すように、該シフトレジスタユニット１００は、第２リセット回路１７０及び第２出力ノイズリダクション回路１８０をさらに備える。
該第２リセット回路１７０は第２のリセット信号に応答して第１のノードＰＵをリセットするように配置される。例えば、該第２リセット回路１７０は第２のリセット端子ＲＳＴ２に接続されるように配置され、それにより、第２のリセット端子ＲＳＴ２に入力された第２のリセット信号の制御下で、第１のノードＰＵを低レベル信号又は低電圧端子と電気的に接続させることができ、該低電圧端子は例えば、第１の電圧端子ＶＧＬであり、それにより、第１のノードＰＵをリセットすることができる。例えば、図１０に示されるタイミング図を参照して、フレームとフレームの表示の間のブランキング時間（ｂｌａｎｋｉｎｇ ｔｉｍｅ）に第２のリセット信号を提供することができ、それによりゲート駆動回路における全てのシフトレジスタユニットの第１のノードＰＵに対して同時にリセット操作を行う。なお、図１０に示されるタイミング図においては、ｂｌａｎｋｉｎｇ ｔｉｍｅの開始段階で第２のリセット信号を提供するが、本開示の実施例は第２のリセット信号を提供する具体的な時間帯を限定せず、例えば、ｂｌａｎｋｉｎｇ ｔｉｍｅの他の任意段階で第２のリセット信号を提供してもよい。同時に、第２のリセット端子ＲＳＴ２により提供される第２のリセット信号のパルス幅が調整可能である。以下の各実施例はこれと同じであり、繰り返し説明しない。
該第２出力ノイズリダクション回路１８０は、第２のリセット信号に応答して出力端子ＯＵＴに対してノイズリダクションを行うように配置される。例えば、該第２出力ノイズリダクション回路１８０は第２のリセット端子ＲＳＴ２に接続されるように配置され、それにより、第２のリセット端子ＲＳＴ２に入力された第２のリセット信号の制御下で、出力端子ＯＵＴを第１の電圧端子ＶＧＬと電気的に接続させることができ、出力端子ＯＵＴに対してノイズリダクションを行う。例えば、図１０に示されるタイミング図を参照して、フレームとフレームの表示の間のブランキング時間（ｂｌａｎｋｉｎｇ ｔｉｍｅ）に第２のリセット信号を提供して、ゲート駆動回路における全てのシフトレジスタユニットの出力端子ＯＵＴに対して同時にノイズリダクションを行うことができる。
例えば、図７及び図９に示される例では、第２リセット回路１７０は第１４のトランジスタＴ１４として実現されてもよい。第１４のトランジスタＴ１４のゲートが第２のリセット端子ＲＳＴ２に接続されて第２のリセット信号を受信し、第１４のトランジスタＴ１４の第１極が第１のノードＰＵに接続され、第１４のトランジスタＴ１４の第２極が第１の電圧端子ＶＧＬに接続されて第１電圧を受信する。
例えば、図７及び図９に示される例では、第２出力ノイズリダクション回路１８０は第１５のトランジスタＴ１５として実現されてもよい。第１５のトランジスタＴ１５のゲートが第２のリセット端子ＲＳＴ２に接続されて第２のリセット信号を受信し、第１５のトランジスタＴ１５の第１極が出力端子ＯＵＴに接続され、第１５のトランジスタＴ１５の第２極が第１の電圧端子ＶＧＬに接続されて第１電圧を受信する。
本開示の一実施例に係るシフトレジスタユニット１００では、入力回路１１０が第１のノードＰＵのレベルを制御する経路（例えば、充電経路）に第１の制御ノードＮ１が設置され、且つ入力回路１１０がさらに、第１の制御ノードＮ１のレベルを制御するように配置され、例えば、第１の制御ノードＮ１を充電又は放電する。このような方式を用いることで、第１の制御ノードＮ１及び第１のノードＰＵに電気的に接続された入力回路１１０内のトランジスタをゼロバイアス状態に維持させることができ、それにより閾値電圧がマイナス方向にシフトするリスクを除去することができ、走査方向を切り替えた後に第１のノードＰＵがリーク経路を形成することを防止して、出力端子ＯＵＴに正常な出力がないことを回避し、回路の信頼性を向上させた。
例えば、図６に示される例では、入力回路１１０は、第１の制御ノードＮ１のレベルの制御下で、第１の制御ノードＮ１を入力端子ＩＮＰＵＴと接続させるように配置され（図６において第１の制御ノードＮ１が図示せず）、入力端子ＩＮＰＵＴは入力信号を受信するように配置される。例えば、入力端子ＩＮＰＵＴに提供される入力信号が低レベルである場合、第１の制御ノードＮ１は入力端子ＩＮＰＵＴを介して放電することができる。
例えば、一例では、図６に示されるシフトレジスタユニット１００は図７に示される回路構造として実現されてもよい。該シフトレジスタユニット１００における入力回路１１０は、第５のトランジスタＴ５、第１０のトランジスタＴ１０、及び第１１のトランジスタＴ１１を備えるように実現されてもよい。第５のトランジスタＴ５のゲートが入力端子ＩＮＰＵＴに接続されて入力信号を受信し、第５のトランジスタＴ５の第１極が第２の電圧端子ＶＦＤに接続されて第２電圧を受信し、第５のトランジスタＴ５の第２極が第１の制御ノードＮ１に接続される。第１０のトランジスタＴ１０のゲートが入力端子ＩＮＰＵＴに接続されて入力信号を受信し、第１０のトランジスタＴ１０の第１極が第１の制御ノードＮ１に接続され、第１０のトランジスタＴ１０の第２極が第１のノードＰＵに接続される。第１１のトランジスタＴ１１のゲート及び第１極が第１の制御ノードＮ１に接続され、第１１のトランジスタＴ１１の第２極が入力端子ＩＮＰＵＴに接続される。
図７に示される例では、例えば、入力段階では、入力端子ＩＮＰＵＴに提供される入力信号が高レベルであるため、第５のトランジスタＴ５及び第１０のトランジスタＴ１０がいずれもオンになり、第２の電圧端子ＶＦＤの第２電圧が第１のノードＰＵを充電して、第１のノードＰＵの電位及び第１の制御ノードＮ１の電位が高レベルにプルアップされる。出力段階では、入力端子ＩＮＰＵＴに提供される入力信号が低レベルになり、第１の制御ノードＮ１が第１１のトランジスタＴ１１及び入力端子ＩＮＰＵＴを介して低レベルまで放電することができ、同時に第１の制御ノードＮ１の電位が結合作用のため低下し、例えば、トランジスタの寄生コンデンサの結合作用のため低下する。また、後続の段階では、第２の電圧端子ＶＦＤに高レベルの入力を維持するため、第５のトランジスタＴ５はマイナス方向にシフトするリスクがあり、第１の制御ノードＮ１の電位が高レベルにプルアップされる可能性があり、このような場合、第１の制御ノードＮ１は第１１のトランジスタＴ１１及び入力端子ＩＮＰＵＴを介して低レベルまで放電してもよい。リセット段階では、第１のノードＰＵの電位も低レベルにプルダウンされる。このような方式を用いることで、第１０のトランジスタＴ１０を１フレーム表示のほとんどの時間内にゼロバイアス状態に維持させることができ、それにより閾値電圧がマイナス方向にシフトするリスクを除去することができ、走査方向を切り替えた後に第１のノードＰＵがリーク経路を形成することを防止して、出力端子ＯＵＴに正常な出力がないことを回避し、回路の信頼性を向上させた。
図７に示される例では、第１リセット回路１２０と入力回路１１０が対称的に設置され、従って、該シフトレジスタユニット１００は双方向走査に適用できる。対応して、第１リセット回路１２０は、第６のトランジスタＴ６、第１２のトランジスタＴ１２、及び第１３のトランジスタＴ１３を備えるように実現されてもよい。第１リセット回路１２０における各トランジスタの接続関係は図７に示され、ここで繰り返し説明しない。該シフトレジスタユニット１００のゲート駆動回路を用いて表示パネルを駆動して順方向に走査する（すなわち、入力端子ＩＮＰＵＴを介して入力信号を入力し、第１のリセット端子ＲＳＴ１を介して第１のリセット信号を入力する）場合、その操作が上記の通りである。該シフトレジスタユニット１００のゲート駆動回路を用いて表示パネルを駆動して逆方向に走査する（すなわち、第１のリセット端子ＲＳＴ１を介して入力信号を入力し、入力端子ＩＮＰＵＴを介して第１のリセット信号を入力する）場合、第２の制御ノードＮ２は第１３のトランジスタＴ１３及び第１のリセット端子ＲＳＴ１を介して低レベルまで放電することができ、このようにして、第１２のトランジスタＴ１２を１フレーム表示のほとんどの時間内にゼロバイアス状態に維持させることができ、それにより閾値電圧がマイナス方向にシフトするリスクを除去することができ、走査方向を切り替えた後に第１のノードＰＵがリーク経路を形成することを防止して、出力端子ＯＵＴに正常な出力がないことを回避し、回路の信頼性を向上させた。
なお、図６に示されるシフトレジスタユニット１００におけるノード制御回路１４０は、図４に示されるシフトレジスタユニット１００におけるノード制御回路１４０を用いてもよく、本開示はこれを限定しない。
例えば、図８に示される例では、入力回路１１０は、第２のノードＰＤのレベルの制御下で、第１の制御ノードＮ１を第１の電圧端子ＶＧＬと接続させるように配置される（図８には第１の制御ノードＮ１が図示せず）。例えば、第２のノードＰＤが高レベルである場合、第１の制御ノードＮ１は第１の電圧端子ＶＧＬを介して放電することができる。
例えば、一例では、図８に示されるシフトレジスタユニット１００は図９に示される回路構造として実現されてもよい。該シフトレジスタユニット１００における入力回路１１０は、第５のトランジスタＴ５、第１０のトランジスタＴ１０、及び第１１のトランジスタＴ１１を備えるように実現されてもよい。第５のトランジスタＴ５のゲートが入力端子ＩＮＰＵＴに接続されて入力信号を受信し、第５のトランジスタＴ５の第１極が第２の電圧端子ＶＦＤに接続されて第２電圧を受け、第５のトランジスタＴ５の第２極が第１の制御ノードＮ１に接続される。第１０のトランジスタＴ１０のゲートが入力端子ＩＮＰＵＴに接続されて入力信号を受信し、第１０のトランジスタＴ１０の第１極が第１の制御ノードＮ１に接続され、第１０のトランジスタＴ１０の第２極が第１のノードＰＵに接続され。第１１のトランジスタＴ１１のゲートが第２のノードＰＤに接続され、第１１のトランジスタＴ１１の第１極が第１の制御ノードＮ１に接続され、第１１のトランジスタＴ１１の第２極が第１の電圧端子ＶＧＬに接続される。
図９に示される例では、例えば、入力段階では、入力端子ＩＮＰＵＴに提供される入力信号が高レベルであるため、第５のトランジスタＴ５及び第１０のトランジスタＴ１０がいずれもオンになり、第２の電圧端子ＶＦＤの第２電圧が第１のノードＰＵを充電して、第１のノードＰＵの電位及び第１の制御ノードＮ１の電位が高レベルにプルアップされる。出力段階では、入力端子ＩＮＰＵＴに提供される入力信号が低レベルになり、第５のトランジスタＴ５及び第１０のトランジスタＴ１０がオフになり、第１の制御ノードＮ１の電位が結合作用のため低レベルに低下し、例えば、トランジスタの寄生コンデンサの結合作用のため低レベルに低下する。リセット段階では、第１のノードＰＵの電位が低レベルにプルダウンされる。リセット段階後の後続段階では、第２のノードＰＤの電位が高レベルである場合、第１１のトランジスタＴ１１がオンになり、それにより第１の制御ノードＮ１に対して更に放電することができる。このような方式を用いることで、第１０のトランジスタＴ１０を１フレーム表示のほとんどの時間内にゼロバイアス状態に維持させることができ、それにより閾値電圧がマイナス方向にシフトするリスクを除去することができ、走査方向を切り替えた後に第１のノードＰＵがリーク経路を形成することを防止して、出力端子ＯＵＴに正常な出力がないことを回避し、回路の信頼性を向上させた。
図９に示される例では、第１リセット回路１２０と入力回路１１０が対称的に設置され、従って、該シフトレジスタユニット１００は双方向走査に適用できる。対応して、第１リセット回路１２０は、第６のトランジスタＴ６、第１２のトランジスタＴ１２、及び第１３のトランジスタＴ１３を備えるように実現されてもよい。第１リセット回路１２０における各トランジスタの接続関係は図９に示され、ここで繰り返し説明しない。該シフトレジスタユニット１００のゲート駆動回路を用いて表示パネルを駆動して順方向に走査する（すなわち、入力端子ＩＮＰＵＴを介して入力信号を入力し、第１のリセット端子ＲＳＴ１を介して第１のリセット信号を入力する）場合、その操作が上記の通りであり、該シフトレジスタユニット１００のゲート駆動回路を用いて表示パネルを駆動して逆方向に走査する（すなわち、第１のリセット端子ＲＳＴ１を介して入力信号を入力し、入力端子ＩＮＰＵＴを介して第１のリセット信号を入力する）場合、第２制御ノードＮ２は第１３のトランジスタＴ１３を介して低レベルになるまで放電することができ、このようにして、第１２のトランジスタＴ１２を１フレーム表示のほとんどの時間内にゼロバイアス状態に維持させることができ、それにより閾値電圧がマイナス方向にシフトするリスクを除去することができ、走査方向を切り替えた後に第１のノードＰＵがリーク経路を形成することを防止して、出力端子ＯＵＴに正常な出力がないことを回避し、回路の信頼性を向上させた。
なお、本開示の実施例に用いられるトランジスタは、いずれも薄膜トランジスタ又は電界効果トランジスタ又は特性が同じである他のスイッチング素子であってもよく、本開示の実施例において全て薄膜トランジスタを例として説明する。ここで用いられるトランジスタのソース、ドレインは構造的に対称であってもよく、従って、そのソース、ドレインは構造的に区別がなくてもよい。本開示の実施例では、トランジスタのゲートを除く２つの極を区別するために、そのうちの一極を第１極とし、別の一極を第２極として直接説明する。
また、本開示の実施例におけるトランジスタはいずれもＮ型トランジスタを例として説明し、この場合、第１極をドレインとし、第２極をソースとすることができる。なお、本開示はそれを含むがそれに限定されない。例えば、本開示の実施例に係るシフトレジスタユニットにおける１つ又は複数のトランジスタはＰ型トランジスタを用いてもよく、この場合、第１極をソースとし、第２極をドレインとすることができ、選択されたタイプのトランジスタの各極の極性を、本開示の実施例における対応するトランジスタの各極の極性に応じて接続すればよい。
例えば、図９に示すように、該シフトレジスタユニット１００におけるトランジスタはいずれもＮ型トランジスタを用い、第１の電圧端子ＶＧＬに直流低レベルの第１電圧の入力を維持し、第２の電圧端子ＶＦＤに直流高レベルの第２電圧の入力を維持し、第３の電圧端子ＶＢＤに直流低レベルの第３電圧の入力を維持し、クロック信号端子ＣＬＫにクロック信号が入力される。
以下では、図１０に示される信号タイミング図を参照しながら、図９に示されるシフトレジスタユニット１００の動作原理を説明し（順方向走査を例として説明する）、図１０に示される入力段階Ａ、出力段階Ｂ及びリセット段階Ｃで、該シフトレジスタユニット１００は以下のように操作する。
入力段階Ａでは、クロック信号端子ＣＬＫに低レベルのクロック信号が入力され、入力端子ＩＮＰＵＴに高レベル信号が入力される。入力端子ＩＮＴＰＵＴに高レベル信号が入力されるため、第５のトランジスタＴ５及び第１０のトランジスタＴ１０がいずれもオンになり、第２の電圧端子ＶＦＤの第２電圧が第１のノードＰＵを充電し、第１のノードＰＵの電位が第１の高レベルにプルアップされ、同時に第１の制御ノードＮ１の電位が高レベルにプルアップされる。
クロック信号端子ＣＬＫに低レベルのクロック信号が入力されるため、第１のトランジスタＴ１がオフになり、第３のトランジスタＴ３がダイオード接続方式を採用するため、第２のノードＰＤが第３のトランジスタＴ３及びクロック信号端子ＣＬＫを介して低レベルになるまで放電することができ、それにより第２のノードＰＤの第１のノードＰＵへの影響を低減させて、入力段階Ａで第１のノードＰＵを高レベルにプルアップすることができる。
第１のノードＰＵが第１の高レベルにあるため、第７のトランジスタＴ７がオンになり、この場合、クロック信号端子ＣＬＫに低レベルのクロック信号が入力され、従って、この段階で出力端子ＯＵＴから低レベル信号が出力される。
出力段階Ｂでは、クロック信号端子ＣＬＫに高レベルのクロック信号が入力され、入力端子ＩＮＰＵＴに低レベル信号が入力される。第５のトランジスタＴ５及び第１０のトランジスタＴ１０がオフになり、第１の制御ノードＮ１の電位が結合作用のため低レベルに低下し、例えば、トランジスタの寄生コンデンサの結合作用のため低レベルに低下する。第１のノードＰＵが前の段階の高レベルを維持するため、第７のトランジスタＴ７がオン状態を維持し、従って、この段階で、クロック信号端子ＣＬＫに入力された高レベル信号が出力端子ＯＵＴから出力される。
クロック信号端子ＣＬＫ及び出力端子ＯＵＴが高レベルであるため、該高レベルは第７のトランジスタＴ７の寄生コンデンサ（ゲートと第１極との間の寄生コンデンサ、及びゲートと第２極との間の寄生コンデンサを含む）及び蓄積コンデンサＣ１によって第１のノードＰＵの電位を結合して第２の高レベルにプルアップすることができ、第７のトランジスタＴ７がより十分にオンする。
クロック信号端子ＣＬＫに入力された高レベルのクロック信号は第１のトランジスタＴ１をオンにし、該クロック信号は第２のノードＰＤを充電し、同時に、第１のノードＰＵの高レベルは第２のトランジスタＴ２をオンにし、それにより第２のノードＰＤのレベルをプルダウンすることができる。例えば、トランジスタの設計については、第１のトランジスタＴ１及び第２のトランジスタＴ２がいずれもオンになる場合、第２のノードＰＤの電位が第８のトランジスタＴ８及び第９のトランジスタＴ９をオンにしないような低レベルにプルダウンされるように、第１のトランジスタＴ１及び第２のトランジスタＴ２を配置（例えば、両者のサイズ比、閾値電圧等の配置）してもよい。
リセット段階Ｃでは、第１のリセット端子ＲＳＴ１に高レベルの第１のリセット信号が入力されるため、第６のトランジスタＴ６及び第１２のトランジスタＴ１２がオンになり、第１のノードＰＵが第３の電圧端子ＶＢＤに電気的に接続され、第１のノードＰＵの電位が低レベルにプルダウンされ、それにより第２のトランジスタＴ２及び第７のトランジスタＴ７がオフになる。
この段階でクロック信号端子ＣＬＫに低レベルのクロック信号が入力されるため、入力段階と同様に、第２のノードＰＤは第３のトランジスタＴ３及びクロック信号端子ＣＬＫを介して低レベルになるまで放電することができる。第２のノードＰＤが低レベルであるため、第８のトランジスタＴ８、第９のトランジスタＴ９、第１１のトランジスタＴ１１及び第１３のトランジスタＴ１３がオフになる。
リセット段階Ｃ後の後続段階では、クロック信号端子ＣＬＫに高レベルのクロック信号が入力される場合、該クロック信号は第１のトランジスタＴ１を介して第２のノードＰＤを充電することができ、それにより第２のノードＰＤの電位が高レベルになる。クロック信号端子ＣＬＫに低レベルのクロック信号が入力される場合、第２のノードＰＤは第３のトランジスタＴ３及びクロック信号端子ＣＬＫを介して低レベルになるまで放電することができる。つまり、リセット段階後の後続段階では、第２のノードＰＤの電位はクロック信号に従って変化することができる。また、第２のノードＰＤの電位が高レベルである場合、第１１のトランジスタＴ１１がオンになり、それにより第１の制御ノードＮ１へ更に放電することができる。
また、フレームとフレームの表示の間のブランキング時間（ｂｌａｎｋｉｎｇ ｔｉｍｅ）に第２のリセット端子ＲＳＴ２を介して高レベルの第２のリセット信号を提供することができ、第１４のトランジスタＴ１４及び第１５のトランジスタＴ１５が該第２のリセット信号に応答してオンになり、それにより、ゲート駆動回路における全てのシフトレジスタユニットの第１のノードＰＵに対して同時にリセット操作を行い、ゲート駆動回路における全てのシフトレジスタユニットの出力端子ＯＵＴに対して同時にノイズリダクションを行うことができる。
図９に示されるシフトレジスタユニット１００を用いることによって、入力段階で、第２のノードＰＤの電位を低レベルに維持させることができ、それにより第２のノードＰＤの第１のノードＰＵへの影響を低減させ、入力段階で第１のノードＰＵを高レベルにプルアップすることができる。また、リセット段階後の後続段階では、第２のノードＰＤの電位をクロック信号に従って変化させることができ、第２のノードＰＤの電位を、１フレーム表示の約５０％の時間内に低レベルに維持させ、それにより、第２のノードＰＤに直接接続されるトランジスタは１フレーム表示の約５０％の時間内に応力（ｓｔｒｅｓｓ）を受けず、更に第２のノードＰＤに直接接続されるトランジスタの耐用年数を延ばすことができる。
また、図９に示されるシフトレジスタユニット１００を用いることによって、さらに第１０のトランジスタＴ１０を１フレーム表示のほとんどの時間内にゼロバイアス状態に維持させることができ、それにより閾値電圧がマイナス方向にシフトするリスクを除去することができ、走査方向を切り替えた後に第１のノードＰＵがリーク経路を形成することを防止して、出力端子ＯＵＴに正常な出力がないことを回避し、回路の信頼性を向上させた。
例えば、図９に示されるシフトレジスタユニット１００は逆方向に走査する場合、入力信号と第１のリセット信号を相互に交換すればよく、すなわち、入力端子ＩＮＰＵＴに第１のリセット信号が入力され、第１のリセット端子ＲＳＴ１に入力信号が入力される。この場合、第２の電圧端子ＶＦＤに直流低レベル信号が入力され、第３の電圧端子ＶＢＤに直流高レベル信号が入力される。逆方向走査の場合、シフトレジスタユニット１００の動作原理は順方向走査と類似し、繰り返し説明しない。
本開示の少なくとも一実施例はゲート駆動回路１０をさらに提供し、図１１に示すように、該ゲート駆動回路１０は複数のカスケード接続されたシフトレジスタユニット１００を備え、例えば、シフトレジスタユニット１００は上記実施例に係るシフトレジスタユニットを用いることができる。該ゲート駆動回路１０は薄膜トランジスタの製造過程と同じプロセスで表示装置のアレイ基板に直接集積して、順次走査の駆動機能を実現することができる。
例えば、図１１に示すように、初段のシフトレジスタユニット以外に、他の各段のシフトレジスタユニットの入力端子ＩＮＰＵＴは１段前のシフトレジスタユニットの出力端子ＯＵＴに接続される。最終段のシフトレジスタユニット以外に、他の各段のシフトレジスタユニットの第１のリセット端子ＲＳＴ１は１段後のシフトレジスタユニットの出力端子ＯＵＴに接続される。例えば、初段のシフトレジスタユニットの入力端子ＩＮＰＵＴはトリガー信号ＳＴＶを受信するように配置され、最終段のシフトレジスタユニットの第１のリセット端子ＲＳＴ１はリセット信号ＲＥＳＥＴを受信するように配置されてもよい。勿論、上記は順方向走査の場合であり、逆方向走査の場合、上記初段用のトリガー信号ＳＴＶをリセット信号ＲＥＳＥＴに置き換え、上記最終段用のリセット信号ＲＥＳＥＴをトリガー信号ＳＴＶに置き換える。
例えば、該ゲート駆動回路１０は第１のクロック信号線ＣＬＫ１及び第２のクロック信号線ＣＬＫ２をさらに備えてもよい。例えば、第１のクロック信号線ＣＬＫ１は、奇数段のシフトレジスタユニット１００のクロック信号端子ＣＬＫに接続されるように配置されてもよく、第２のクロック信号線ＣＬＫ２は、偶数段のシフトレジスタユニット１００のクロック信号端子ＣＬＫに接続されるように配置されてもよい。
なお、本開示の実施例はそれを含むがそれに限定されず、例えば、第１のクロック信号線ＣＬＫ１は偶数段のシフトレジスタユニット１００のクロック信号端子ＣＬＫに接続されるように配置されてもよく、同時に第２のクロック信号線ＣＬＫ２は奇数段のシフトレジスタユニット１００のクロック信号端子ＣＬＫに接続されるように配置されてもよい。
例えば、第１のクロック信号線ＣＬＫ１及び第２のクロック信号線ＣＬＫ２により提供されたクロック信号タイミングは、図１２に示される信号タイミングを用いることができ、両者は相互に補完する。
なお、異なる例では、異なる構成に基づき、例えば、４本、６本等のより多くのクロック信号線を用いてより多くのクロック信号を提供してもよい。
例えば、該ゲート駆動回路１０は、フレームリセット信号線ＴＴ＿ＲＳＴをさらに備えてもよく、該フレームリセット信号線ＴＴ＿ＲＳＴは、各段のシフトレジスタ１００の第２のリセット端子ＲＳＴ２に接続されるように配置される。
例えば、図１１に示すように、ゲート駆動回路１０は、タイミングコントローラ２００をさらに備えてもよい。該タイミングコントローラ２００は、例えば、各段のシフトレジスタユニット１００にクロック信号を提供するように配置され、タイミングコントローラ２００は、トリガー信号ＳＴＶ及びリセット信号ＲＥＳＥＴを提供するように配置されてもよい。
本開示の実施例に係るゲート駆動回路１０の技術効果は、上記実施例におけるシフトレジスタユニット１００についての対応する説明を参照でき、ここで繰り返し説明しない。
本開示の少なくとも一実施例は表示装置１をさらに提供し、図１３に示すように、該表示装置１は、本開示の実施例に係るいずれかのゲート駆動回路１０を備える。該表示装置１は、複数の画素ユニット３０からなるアレイを備える。例えば、該表示装置１はデータ駆動回路２０をさらに備えてもよい。データ駆動回路２０は、データ信号を画素アレイに提供し、ゲート駆動回路１０はゲート走査信号を画素アレイに提供する。データ駆動回路２０はデータ線２１を介して画素ユニット３０に電気的に接続され、ゲート駆動回路１０はゲート線１１を介して画素ユニット３０に電気的に接続される。
なお、本実施例における表示装置１は、液晶パネル、液晶テレビ、ディスプレイ、ＯＬＥＤパネル、ＯＬＥＤテレビ、電子ペーパー、携帯電話、タブレットコンピュータ、ノートパソコン、デジタルフォトフレーム、ナビゲータ等の表示機能を有する任意の製品又は部材であってもよい。該表示装置１は、表示パネル等の他の通常の部材をさらに備えてもよく、本開示の実施例はこれを限定しない。
本開示の実施例に係る表示装置１の技術効果は、上記実施例におけるシフトレジスタユニット１００についての対応する説明を参照でき、ここで繰り返し説明しない。
本開示の少なくとも一実施例は駆動方法をさらに提供し、本開示の実施例に係るいずれかのシフトレジスタユニット１００を駆動することができ、該方法において、ノード制御回路１４０は駆動信号に応答して第２のノードＰＤのレベルを制御する。例えば、第２のノードＰＤに放電と充電を交互に行わせ、第２のノードＰＤの電位を低レベルと高レベルの間で交互に変化させる。例えば、クロック信号端子ＣＬＫを介してクロック信号を駆動信号として受信することができる。例えば、１つの具体的な例では、該駆動方法は以下の操作を含む。
第１段階（例えば、入力段階）では、入力回路１１０は入力信号に応答して第１のノードＰＵを充電し、出力回路１３０はクロック信号の低レベルを出力端子ＯＵＴに出力し、ノード制御回路１４０はクロック信号の低レベルに応答して第２のノードＰＤを放電し、第２のノードＰＤの電位を低レベルに維持させる。
２段階（例えば、出力段階）では、出力回路１３０は第１のノードＰＵのレベルの制御下で、クロック信号の高レベルを出力端子ＯＵＴに出力し、ノード制御回路１４０はクロック信号の高レベルに応答して第２のノードＰＤを充電するが、同時に、ノード制御回路１４０は第２のノードＰＤの放電経路が存在するので、本段階で第２のノードＰＤの電位を低レベルに維持させる。
第３段階（例えば、リセット段階）では、第１リセット回路１２０は第１のリセット信号に応答して第１のノードＰＵをリセットし、ノード制御回路１４０はクロック信号の低レベルに応答して第２のノードＰＤを放電し、第２のノードＰＤの電位を低レベルに維持させる。
第４段階（例えば、リセット段階後の後続段階）では、ノード制御回路１４０はクロック信号に応答して第２のノードＰＤに対して放電と充電を交互に行い、第２のノードＰＤの電位を低レベルと高レベルの間で交互に変化させる。
なお、該駆動方法についての詳細な説明及び技術効果は、本開示の実施例におけるシフトレジスタユニット１００の動作原理の説明を参照でき、ここで繰り返し説明しない。
以上は、本開示の具体的な実施形態に過ぎず、本開示の保護範囲はそれに限定されず、本開示の保護範囲は請求項に記載の保護範囲を基準にすべきである。
１ 表示装置
１０ ゲート駆動回路
１１ ゲート線
２０ データ駆動回路
２１ データ線
３０ 画素ユニット
１００ シフトレジスタユニット
１１０ 入力回路
１２０ 第１リセット回路
１３０ 出力回路
１４０ ノード制御回路
１５０ ノードノイズリダクション回路
１６０ 第１出力ノイズリダクション回路
１７０ 第２リセット回路
１８０ 第２出力ノイズリダクション回路
２００ タイミングコントローラ

Claims (20)

  1. 入力信号に応答して第１のノードのレベルを制御するように配置される入力回路と、
    第１のリセット信号に応答して前記第１のノードをリセットするように配置される第１リセット回路と、
    前記第１のノードのレベルの制御下で、駆動信号を出力端子に出力するように配置される出力回路と、
    前記駆動信号に応答して第２のノードのレベルを制御するように配置されるノード制御回路と、
    を備えるシフトレジスタユニット。
  2. 前記第２のノードのレベルの制御下で、前記第１のノードに対してノイズリダクションを行うように配置されるノードノイズリダクション回路と、
    前記第２のノードのレベルの制御下で、前記出力端子に対してノイズリダクションを行うように配置される第１出力ノイズリダクション回路と、
    をさらに備える、請求項１に記載のシフトレジスタユニット。
  3. 前記ノード制御回路は、第１のトランジスタ、第２のトランジスタ、及び第３のトランジスタを備え、
    前記第１のトランジスタのゲート及び第１極がクロック信号端子に接続されてクロック信号を前記駆動信号として受信し、前記第１のトランジスタの第２極が前記第２のノードに接続され、
    前記第２のトランジスタのゲートが前記第１のノードに接続され、前記第２のトランジスタの第１極が前記第２のノードに接続され、前記第２のトランジスタの第２極が第１の電圧端子に接続されて第１電圧を受け、
    前記第３のトランジスタのゲート及び第１極が前記第２のノードに接続され、前記第３のトランジスタの第２極が前記クロック信号端子に接続される、請求項１又は２に記載のシフトレジスタユニット。
  4. 前記ノード制御回路は、第１のトランジスタ、第２のトランジスタ、第３のトランジスタ、及び第４のトランジスタを備え、
    前記第１のトランジスタのゲート及び第１極がクロック信号端子に接続されてクロック信号を前記駆動信号として受信し、前記第１のトランジスタの第２極が第３のノードに接続され、
    前記第２のトランジスタのゲートが前記第１のノードに接続され、前記第２のトランジスタの第１極が前記第３のノードに接続され、前記第２のトランジスタの第２極が第１の電圧端子に接続されて第１電圧を受け、
    前記第３のトランジスタのゲートが前記第３のノードに接続され、前記第３のトランジスタの第１極が前記クロック信号端子に接続されて前記クロック信号を前記駆動信号として受信し、前記第３のトランジスタの第２極が前記第２のノードに接続され、
    前記第４のトランジスタのゲートが前記第１のノードに接続され、前記第４のトランジスタの第１極が前記第２のノードに接続され、前記第４のトランジスタの第２極が前記第１の電圧端子に接続されて前記第１電圧を受ける、請求項１又は２に記載のシフトレジスタユニット。
  5. 前記入力回路は、第５のトランジスタを備え、
    前記第５のトランジスタのゲートが入力端子に接続されて前記入力信号を受信し、前記第５のトランジスタの第１極が第２の電圧端子に接続されて第２電圧を受け、前記第５のトランジスタの第２極が前記第１のノードに接続される、請求項１−４のいずれか１項に記載のシフトレジスタユニット。
  6. 前記第１リセット回路は、第６のトランジスタを備え、
    前記第６のトランジスタのゲートが第１のリセット端子に接続されて前記第１のリセット信号を受信し、前記第６のトランジスタの第１極が第３の電圧端子に接続されて第３電圧を受け、前記第６のトランジスタの第２極が前記第１のノードに接続される、請求項１−５のいずれか１項に記載のシフトレジスタユニット。
  7. 前記出力回路は、第７のトランジスタ及び蓄積コンデンサを備え、
    前記第７のトランジスタのゲートが前記第１のノードに接続され、前記第７のトランジスタの第１極がクロック信号端子に接続されてクロック信号を前記駆動信号として受信し、前記第７のトランジスタの第２極が前記出力端子に接続され、
    前記蓄積コンデンサの第１極が前記第１のノードに接続され、前記蓄積コンデンサの第２極が前記出力端子に接続される、請求項１又は２に記載のシフトレジスタユニット。
  8. 前記ノードノイズリダクション回路は、第８のトランジスタを備え、
    前記第８のトランジスタのゲートが前記第２のノードに接続され、前記第８のトランジスタの第１極が前記第１のノードに接続され、前記第８のトランジスタの第２極が第１の電圧端子に接続されて第１電圧を受ける、請求項２に記載のシフトレジスタユニット。
  9. 前記第１出力ノイズリダクション回路は、第９のトランジスタを備え、
    前記第９のトランジスタのゲートが前記第２のノードに接続され、前記第９のトランジスタの第１極が前記出力端子に接続され、前記第９のトランジスタの第２極が第１の電圧端子に接続されて第１電圧を受ける、請求項２に記載のシフトレジスタユニット。
  10. 前記入力回路が前記第１のノードのレベルを制御する経路に第１の制御ノードが設置され、且つ前記入力回路がさらに、前記第１の制御ノードのレベルを制御するように配置される、請求項１又は２に記載のシフトレジスタユニット。
  11. 前記入力回路は、前記第２のノードのレベルの制御下で前記第１の制御ノードと第１の電圧端子を接続させるように配置される、請求項１０に記載のシフトレジスタユニット。
  12. 前記入力回路は、第５のトランジスタ、第１０のトランジスタ、及び第１１のトランジスタを備え、
    前記第５のトランジスタのゲートが入力端子に接続されて前記入力信号を受信し、前記第５のトランジスタの第１極が第２の電圧端子に接続されて第２電圧を受け、前記第５のトランジスタの第２極が前記第１の制御ノードに接続され、前記第１０のトランジスタのゲートが前記入力端子に接続されて前記入力信号を受信し、前記第１０のトランジスタの第１極が前記第１の制御ノードに接続され、前記第１０のトランジスタの第２極が前記第１のノードに接続され、前記第１１のトランジスタのゲートが前記第２のノードに接続され、前記第１１のトランジスタの第１極が前記第１の制御ノードに接続され、前記第１１のトランジスタの第２極が前記第１の電圧端子に接続される、請求項１１に記載のシフトレジスタユニット。
  13. 前記入力回路は前記第１の制御ノードのレベルの制御下で前記第１の制御ノードと入力端子を接続させるように配置され、前記入力端子は前記入力信号を受信するように配置される、請求項１０に記載のシフトレジスタユニット。
  14. 前記入力回路は、第５のトランジスタ、第１０のトランジスタ、及び第１１のトランジスタを備え、
    前記第５のトランジスタのゲートが前記入力端子に接続されて前記入力信号を受信し、前記第５のトランジスタの第１極が第２の電圧端子に接続されて第２電圧を受け、前記第５のトランジスタの第２極が前記第１の制御ノードに接続され、前記第１０のトランジスタのゲートが前記入力端子に接続されて前記入力信号を受信し、前記第１０のトランジスタの第１極が前記第１の制御ノードに接続され、前記第１０のトランジスタの第２極が前記第１のノードに接続され、前記第１１のトランジスタのゲート及び第１極が前記第１の制御ノードに接続され、前記第１１のトランジスタの第２極が前記入力端子に接続される、請求項１３に記載のシフトレジスタユニット。
  15. カラーフィルタ基板とＴＦＴ基板とを備え、前記カラーフィルタ基板と前記ＴＦＴ基板との間が封止剤で封止される液晶パネルであって、前記ＴＦＴアレイ基板は、請求項１から９のいずれか１項に記載のＴＦＴアレイ基板であることを特徴とする液晶パネル。
  16. 第２のリセット信号に応答して前記第１のノードをリセットするように配置される第２リセット回路と、
    前記第２のリセット信号に応答して前記出力端子に対してノイズリダクションを行うように配置される第２出力ノイズリダクション回路と、
    をさらに備える、請求項１又は２に記載のシフトレジスタユニット。
  17. 前記第２リセット回路は、第１４のトランジスタを備え、
    前記第１４のトランジスタのゲートが第２のリセット端子に接続されて前記第２のリセット信号を受信し、前記第１４のトランジスタの第１極が前記第１のノードに接続され、 前記第１４のトランジスタの第２極が第１の電圧端子に接続されて第１電圧を受け、
    前記第２出力ノイズリダクション回路は、第１５のトランジスタを備え、
    前記第１５のトランジスタのゲートが前記第２のリセット端子に接続されて前記第２のリセット信号を受信し、前記第１５のトランジスタの第１極が前記出力端子に接続され、前記第１５のトランジスタの第２極が前記第１の電圧端子に接続されて前記第１電圧を受ける、請求項１６に記載のシフトレジスタユニット。
  18. 複数のカスケード接続された請求項１−１７のいずれか１項に記載のシフトレジスタユニットを備えるゲート駆動回路。
  19. 請求項１８に記載のゲート駆動回路を備える表示装置。
  20. 請求項１−１７のいずれか１項に記載のシフトレジスタユニットの駆動方法であって、前記ノード制御回路が前記駆動信号に応答して前記第２のノードのレベルを制御することを含む駆動方法。
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