TW201419290A - 移位暫存器 - Google Patents

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Wei-Li Lin
Che-Wei Tung
Chun-Huan Chang
shu-fang Hou
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Au Optronics Corp
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Abstract

本發明為一種具有複數級移位暫存電路之移位暫存器，包括有驅動單元、第一下拉單元、及主下拉單元，其中驅動單元包含第一電晶體、第二電晶體、及多個開關單元。驅動單元用以根據驅動訊號以及多個高頻時脈訊號提供主閘極訊號及次閘極訊號。第一下拉單元電性連接於驅動單元，用以下拉驅動訊號、主閘極訊號、及次閘極訊號。主下拉單元電性連接於驅動單元，用以根據下一級主閘極訊號下拉驅動訊號及次閘極訊號。主閘極訊號及次閘極訊號的脈衝寬度相異。

Description

移位暫存器
本發明係關於一種移位暫存器，特別是一種應用於光感應觸控面板之移位暫存器。
目前顯示面板的設計趨勢為將閘極驅動電路中的移位暫存器整合在顯示面板上以代替外接的驅動晶片，以減少製造程序及提高顯示面板的積集度，降低製作成本。
由於一般移位暫存器中的每一級移位暫存電路只單輸出一個閘極訊號，以驅動一般顯示面板的畫素陣列。然而若在顯示面板加入光感應觸控功能後所形成的光感應觸控面板，除了需要接收來自於移位暫存電路的閘極訊號外，還需要接收不同於閘極訊號的另一訊號以正常動作，換言之，需接收來自於移位暫存電路的兩個不同脈波寬度的雙輸出訊號。若以外接驅動晶片提供另一訊號予光感應觸控面板，則上述整合移位暫存器在顯示面板上的優點便無法延伸到光感應觸控面板上。
是以，習知技術亦有發展出可提供兩個不同脈波寬度之雙輸出訊號的移位暫存器，這種類型的移位暫存器至少包含驅動電路及下拉電路且驅動電路，以根據驅動訊號提供兩個不同脈波寬度的雙輸出訊號，即閘極訊號及感測訊號。然而由於在驅動電路中只接收單一高頻時脈訊號，並無接收其他相繼而來的高頻時脈訊號，所以感測訊號將處於浮接(floating)狀態。浮接狀態的感測訊號若發生製程的偏移時，將有嚴重漏電現象，且此處於浮接狀態的 感測訊號也易受其他訊號之干擾。
本發明的實施例揭露一種具有複數級移位暫存電路之移位暫存器。此第N級移位暫存電路包含驅動單元、第一下拉單元、及主下拉單元。驅動單元用以根據第N級驅動訊號以及多個高頻時脈訊號提供第N級主閘極訊號及第N級次閘極訊號。其中驅動單元包含第一電晶體、第二電晶體、及多個開關單元。第一電晶體具有用以接收第N級驅動訊號的控制端、用以接收第一高頻時脈訊號的第一端、及用以提供第N級主閘極訊號的第二端。第二電晶體具有電性連接於第一電晶體之控制端的控制端、第一端、及用以提供第N級次閘極訊號的第二端。多個開關單元具有接收對應之k個高頻時脈訊號之第一端及與第二電晶體之第一端電性連接之第二端。第一下拉單元電性連接於驅動單元，用以下拉第N級驅動訊號、第N級主閘極訊號及第N級次閘極訊號。主下拉單元電性連接於驅動單元中第一電晶體之控制端及第二電晶體之第二端，用以根據第N+k級主閘極訊號下拉第一電晶體之控制端的電位及第二電晶體之第二端的電位。其中第N級主閘極訊號及第N級次閘極訊號的脈衝寬度相異。
本發明整合閘極驅動電路中的移位暫存器在光感應觸控面板上，且第N級移位暫存電路可產生兩個不同脈波寬度的輸出訊號，用以提供光感應觸控面板所需的訊號，不需要外接驅動晶片，因而減少光感應觸控面板的製造程序及提高積集度，亦即將閘極驅動電路中的移位暫存器整合於光感應觸控面板，故可於光感應 觸控面板的周圍讓出空間以達窄邊框之效果，減少工序並降低製作成本。
以上之關於本發明內容之說明及以下之實施方式之說明係用以示範與解釋本發明之精神與原理，並且提供本發明之專利申請範圍更進一步之解釋。
以下在實施方式中詳細敘述本發明之詳細特徵以及優點，其內容足以使任何熟習相關技藝者了解本發明之技術內容並據以實施，且根據本說明書所揭露之內容、申請專利範圍及圖式，任何熟習相關技藝者可輕易地理解本發明相關之目的及優點。以下之實施例係進一步詳細說明本發明之觀點，但非以任何觀點限制本發明之範疇。
第1A圖為本發明光感應觸控面板100的移位暫存器101及畫素陣列110的示意圖。如第1A圖所示，移位暫存器101包含多級的移位暫存電路102、104、10n。其中，移位暫存器101中的每一級移位暫存電路將輸出兩個閘極訊號以驅動畫素陣列110，例如第N級移位暫存電路10n輸出第N級主閘極訊號G(n)及第N級次閘極訊號S(n)至畫素陣列110。
此光感應觸控面板100的畫素陣列110具有n條主閘極線G(1),G(2),...,G(n)、n條次閘極線S(1),S(2),...,S(n)、m條資料線D(1),D(2),...,D(m)、p條讀出線R(1),R(2),...,R(p)、多個畫素電路112、及多個光感應電路114，其中主閘極線G(1),G(2),...,G(n)係電性連接於多個畫素電路112之第一端及多個光感應電路114之第一 端，次閘極線S(1),S(2),...,S(n)係分別電性連接於每一列之多個光感應電路114之第二端，資料線D(1),D(2),...,D(m)係分別電性連接於每一行之多個畫素電路112之第二端，讀出線R(1),R(2),...,R(p)係分別電性連接於每一行之多個光感應電路114之第三端，且讀出線p的數目實質上不大於主閘極線n的數目。
第1B圖為本發明對應光感應觸控面板100之畫素電路112及光感應電路114的示意圖。如第1B圖所示，畫素電路112包含一畫素電晶體120及一液晶電容122，此畫素電晶體120之閘極係電性連接於第一級主閘極訊號G(1)，而源極係電性連接於第一條資料線D(1)。液晶電容122係電性連接於畫素電晶體120之汲極用以儲存電荷以使液晶能翻轉。光感應電路114包含一光電電晶體132、一讀取電晶體134、及一讀取電容136。此外，一處理單元116具有一放大器140，此放大器140的正端點係電性連接於第一條讀出線R(1)及讀取電晶體134，而負端點係電性連接於參考電壓Vref。光電電晶體132用於接收光信號而導通。第一級主閘極訊號G(1)輸入至光電電晶體132的閘極，而第一級次閘極訊號S(1)輸入至光電電晶體132的源極。電容136所儲存電荷透過光電電晶體132所形成的路徑放電，放電的電流大小決定於光電電晶體132之照光強度及閘極-源極電壓(Vgs)夾壓設定。讀取電晶體134回應第一級主閘極訊號G(1)而開啟，使處理單元116可週期性的偵測讀取電容136的電壓Va變化。處理單元116經由第一條讀出線R(1)及讀取電晶體134，將經過一個畫面週期(frame)放電後之最終讀取電壓Va讀出，處理單元116於讀取週期將讀取電壓Va 的最終值並轉換為輸出電壓Vout輸出，藉由判斷光電電晶體132是否接收到高強度光信號，以判定為光感應狀態。
第2圖為本發明第一實施例的移位暫存電路的示意圖，係表示第1圖中之移位暫存器100的第N級移位暫存電路10n。如第2圖所示，第N級移位暫存電路200包含驅動單元202、第一下拉單元204、第一下拉控制單元206、主下拉單元208、上拉單元210、第二下拉單元212、第二下拉控制單元214及電容216。
驅動單元202用以接收並根據第N級驅動訊號Q(n)、第一高頻時脈訊號HC1以及第二高頻時脈訊號HC2，以提供第N級主閘極訊號G(n)及第N級次閘極訊號S(n)。第一下拉控制單元206用以根據第N級驅動訊號Q(n)及第一低頻時脈訊號LC1產生第一下拉控制訊號K(n)。
第一下拉單元204電性連接於驅動單元202及第一下拉控制單元206，用以根據第一下拉控制訊號K(n)下拉第N級驅動訊號Q(n)、第N級主閘極訊號G(n)及第N級次閘極訊號S(n)。
主下拉單元208電性連接於驅動單元202，用以根據第N+2級主閘極訊號G(n+2)下拉第N級驅動訊號Q(n)、第N級主閘極訊號G(n)及第N級次閘極訊號S(n)。
第二下拉控制單元214用以根據第N級驅動訊號Q(n)及第二低頻時脈訊號LC2產生第二下拉控制訊號P(n)。
第二下拉單元212電性連接於驅動單元202及第二下拉控制單元214，用以根據第二下拉控制訊號P(n)下拉第N級驅動訊號Q(n)、第N級主閘極訊號G(n)及第N級次閘極訊號S(n)。
上拉單元210電性連接於驅動單元202，用以根據第N級驅動訊號Q(n)提供第N+1級驅動訊號Q(n+1)予第N+1級移位暫存電路的驅動單元。
驅動單元202包含第一電晶體T1、第二電晶體T2、第五電晶體T5及多個開關單元。在此實施例中，開關單元係由第三電晶體T3及第四電晶體T4所組成。上拉單元210包含第六電晶體T6。主下拉單元208包含第七電晶體T7及第八電晶體T8。第一下拉單元204包含第九電晶體T9、第十電晶體T10及第十一電晶體T11。第一下拉控制單元206包含第十二電晶體T12、第十三電晶體T13、第十四電晶體T14及第十五電晶體T15。第二下拉單元212包含第十六電晶體T16、第十七電晶體T17及第十八電晶體T18。第二下拉控制單元214包含第十九電晶體T19、第二十電晶體T20、第二十一電晶體T21及第二十二電晶體T22。
第一電晶體T1具有用以接收第N級驅動訊號Q(n)的控制端，用以接收第一高頻時脈訊號HC1的第一端，及用以提供第N級主閘極訊號G(n)的第二端。第二電晶體T2具有電性連接於第一電晶體之控制端的控制端、第一端、及用以提供第N級次閘極訊號S(n)的第二端。第三電晶體T3具有用以接收第一高頻時脈訊號HC1的控制端，電性連接於第三電晶體T3之控制端的第一端，及電性連接於第二電晶體T2之第一端的第二端。第四電晶體T4具有用以接收第二高頻時脈訊號HC2的控制端，電性連接於第四電晶體T4之控制端的第一端，及電性連接於第二電晶體T2之第一端的第二端。第五電晶體T5具有用以接收第N級驅動訊號Q(n) 的控制端，用以接收第一高頻時脈訊號HC1的第一端，及用以輸出一第N級控制訊號ST(n)的第二端。
第六電晶體T6具有電性連接於第五電晶體T5之第二端的控制端，電性連接於第一電晶體T1之第二端的第一端，及用以提供第N+1級驅動訊號Q(n+1)的第二端。
第七電晶體T7具有用以接收第N+2級主閘極訊號G(n+2)的控制端，電性連接於第二電晶體T2之第二端的第一端，及用以接收第一低電壓VSS_S的第二端。第八電晶體T8具有電性連接於第七電晶體T7之控制端的控制端，電性連接於第一電晶體T1之控制端的第一端，及用以接收第二低電壓VSS_G的第二端。
第九電晶體T9具有用以接收第一下拉控制訊號K(n)的控制端，電性連接於第二電晶體T2之第二端的第一端，及用以接收第一低電壓VSS_S的第二端。第十電晶體T10具有電性連接於第九電晶體T9之控制端的控制端，電性連接於第一電晶體T1之第二端的第一端，及用以接收第二低電壓VSS_G的第二端。第十一電晶體T11具有電性連接於第九電晶體T9之控制端的控制端，電性連接於第一電晶體T1之控制端的第一端，及第二端，可電性連接於第一電晶體T1之第二端或第十電晶體T10之第二端。
第十二電晶體T12具有用以接收第一低頻時脈訊號LC1的控制端，電性連接於第十二電晶體T12之控制端的第一端，及第二端。第十三電晶體T13具有用以接收第N級驅動訊號Q(n)的控制端，電性連接於第十二電晶體T12之第二端的第一端，及電性連接於第十電晶體T10之第二端的第二端。第十四電晶體T14具有 電性連接於第十二電晶體T12之第二端的控制端，電性連接於第十二電晶體T12之控制端的第一端，及電性連接於第九電晶體T9之控制端的第二端。第十五電晶體T15具有電性連接於第十三電晶體T13之控制端的控制端，電性連接於第十四電晶體T14之第二端的第一端，及電性連接於第十電晶體T10之第二端的第二端。
第十六電晶體T16具有用以接收第二下拉控制訊號P(n)的控制端，電性連接於第二電晶體T2之第二端的第一端，及用以接收第一低電壓VSS_S的第二端。第十七電晶體T17具有電性連接於第十六電晶體T16之控制端的控制端，電性連接於第一電晶體T1之第二端的第一端，及用以接收第二低電壓VSS_G的第二端。第十八電晶體T18具有電性連接於第十六電晶體T16之控制端的控制端，電性連接於第一電晶體T1之控制端的第一端，及第二端，可電性連接於第一電晶體T1之第二端或第十七電晶體T17之第二端。
第十九電晶體T19具有用以接收第二低頻時脈訊號LC2的控制端，電性連接於第十九電晶體T19之控制端的第一端，及第二端。第二十電晶體T20具有用以接收第N級驅動訊號Q(n)的控制端，電性連接於第十九電晶體T19之第二端的第一端，及電性連接於第十七電晶體T17之第二端的第二端。第二十一電晶體T21具有電性連接於第十九電晶體T19之第二端的控制端，電性連接於第十九電晶體T19之控制端的第一端，及電性連接於第十六電晶體T16之控制端的第二端。第二十二電晶體T22具有電性連接於第二十電晶體T20之控制端的控制端，電性連接於第二十一電 晶體T21之第二端的第一端，及電性連接於第十七電晶體T17之第二端的第二端。
電容216則電性連接於第一電晶體T1之控制端及第二端之間。上述第一低電壓VSS_S與第二低電壓VSS_G係為小於0伏之電壓準位且第一低電壓VSS_S可高於第二低電壓VSS_G。
第3圖為第2圖的第N級移位暫存電路200的運作時之訊號波形示意圖，其中橫軸t為時間軸。在第3圖中，由上往下的訊號分別為第一高頻時脈訊號HC1、第二高頻時脈訊號HC2、第N-1級主閘極訊號G(n-1)、第N級主閘極訊號G(n)、第N級驅動訊號Q(n)、第N級次閘極訊號S(n)及第N+2級主閘極訊號G(n+2)。第N-1級主閘極訊號G(n-1)可透過第N-1級移位暫存電路的上拉單元T6N-1電性連接到第N級移位暫存電路200，以提供第N級移位暫存電路200的第N級驅動訊號Q(n)。上述第一高頻時脈訊號HC1及第二高頻時脈訊號HC2的頻率高於第一低頻時脈訊號LC1及第二低頻時脈訊號LC2。第一高頻時脈訊號HC1及第二高頻時脈訊號HC2係為可依順序施加於同一級移位暫存電路的時脈訊號且這些高頻時脈訊號其中之一相位較前一高頻時脈訊號晚。舉例而言，第N級移位暫存電路200可如同第三電晶體T3及第四電晶體T4兩者與第二電晶體T2之電性連接方式，依順序在第四電晶體T4之後串接其他電晶體以依順序接收第一高頻時脈訊號HC1、第二高頻時脈訊號HC2、第三高頻時脈訊號HC3及第四高頻時脈訊號HC4，依此類推。
如第3圖所示，於t1時段，第N-1級主閘極訊號G(n-1)由低 電位切換至高電位，由於第N-1級主閘極訊號G(n-1)可透過第N-1級移位暫存電路的上拉單元T6N-1電性連接到第N級移位暫存電路200的第一電晶體T1之控制端，所以電容216會充電使第N級驅動訊號Q(n)上昇至第一高電位VH1，並據以導通第一電晶體T1、第二電晶體T2及第五電晶體T5，以及導通第二十電晶體T20、第二十二電晶體T22、第十三電晶體T13、及第十五電晶體T15，進而下拉第一下拉控制訊號K(n)及第二下拉控制訊號P(n)至第二低電壓VSS_G以截止第十六電晶體T16、第十七電晶體T17、第十八電晶體T18、第九電晶體T9、第十電晶體T10及第十一電晶體T11。
接著於t2時段，第N-1級主閘極訊號G(n-1)由高電位切換至低電位，可使第N-1級移位暫存電路的上拉單元的第六電晶體T6N-1截止，因此第N-1級主閘極訊號G(n-1)的低電位無法經由第N-1級移位暫存電路的上拉單元的第六電晶體T6N-1改變第N級驅動訊號Q(n)。此時第一高頻時脈訊號HC1由低電位切換至高電位，透過電容216的耦合作用將第N級驅動訊號Q(n)由第一高電位VH1上拉至第二高電位VH2，將具有高電位的第一高頻時脈訊號HC1輸出為第N級主閘極訊號G(n)，以及將具有高電位的第一高頻時脈訊號HC1輸出至第五電晶體T5的第二端以導通第三電晶體T3及第六電晶體T6。第N級主閘極訊號G(n)可透過第六電晶體T6輸出第N+1級驅動訊號Q(n+1)至第N+1級移位暫存電路。具有高電位第一高頻時脈訊號HC1透過第三電晶體T3及第二電晶體T2輸出一具有第三高電位VH3的第N級次閘極訊號 S(n)。
於t3時段，第一高頻時脈訊號HC1由高電位切換至低電位，透過透過電容216的耦合作用將第N級驅動訊號Q(n)由第二高電位VH2再度下拉至第一高電位VH1，使第N級主閘極訊號G(n)以及第五電晶體T5的第二端下降為低電位，以截止第三電晶體T3。截止後的第三電晶體T3隔絕了低電位的第一高頻訊號HC1，但此時第二高頻訊號HC2由低電位切換至高電位，將透過第四電晶體T4及第二電晶體T2輸出一具有第四高電位VH4的第N級次閘極訊號S(n)，所以第N級次閘極訊號S(n)處於充電狀態。如此，第N級次閘極訊號S(n)在t3時段不會隨著第一高頻時脈訊號HC1的變化下降為低電位而可維持於第四高電位VH4，第四高電位VH4可高於第三高電位VH3。
直到t4時段，第N+2級主閘極訊號G(n+2)由低電位切換至高電位，使第七電晶體T7及第八電晶體T8導通，才下拉第N級驅動訊號Q(n)及第N級次閘極訊號S(n)。由於第一高頻時脈訊號HC1及第二高頻時脈訊號HC2為具有相同脈波寬度且可為依順序施加於第N級移位暫存電路200的高頻時脈訊號。所以本實施例中，第N級次閘極訊號S(n)維持在高電位的時間較第N級主閘極訊號G(n)維持在高電位的時間多一個高頻時脈訊號脈寬的時間，但本發明不限於此，凡可輸出兩個或兩個以上脈寬不同的輸出訊號均屬本發明之範圍。
上述實施例中，第N級次閘極訊號S(n)維持在高電位的時間較第N級主閘極訊號G(n)維持在高電位的時間長。因此整合在光 感應觸控面板的第N級移位暫存電路200的驅動單元202可輸出兩個脈寬不同的輸出訊號，即脈寬相異的第N級次閘極訊號S(n)及第N級主閘極訊號G(n)，用以提供光感應觸控面板。
第4圖為本發明第二實施例之第N級移位暫存電路400的示意圖。第N級移位暫存電路400與第2圖之第N級移位暫存電路200之電路連接關係大致上相同，值得一提的是第4圖中上拉單元410的連接關係與第2圖不同，亦即上拉單元410的第六電晶體T6，具有用以接收第N-1級主閘極訊號G(n-1)的控制端，電性連接於第六電晶體T6之控制端的第一端，及電性連接於第一電晶體T1之控制端的第二端。本實施例中，第N-1級主閘極訊號G(n-1)可透過第N級移位暫存電路400的上拉單元410電性連接到第N級移位暫存電路400的第一電晶體T1之控制端，以提供第N級移位暫存電路400的第N級驅動訊號Q(n)。其餘第N級移位暫存電路400的驅動單元202、第一下拉單元204、第一下拉控制單元206、主下拉單元208、第二下拉單元212、第二下拉控制單元214及電容216的結構、驅動方式及訊號輸出均和第2至3圖及前一實施例所述相似，在此不再贅述。
第5圖為本發明第三實施例之第N級移位暫存電路500的示意圖。第N級移位暫存電路500與第2圖之第N級移位暫存電路200之電路連接關係大致上相同，唯一不同的是第5圖中驅動單元502中的開關單元具有k個開關單元如同第三電晶體T3及第四電晶體T4兩者與第二電晶體T2之電性連接方式，依順序在第四電 晶體T4之後串接共k個電晶體以依順序接收時脈訊號第一高頻時脈訊號HC1、第二高頻時脈訊號HC2、第三高頻時脈訊號HC3、第四高頻時脈訊號HC4，…至第k個高頻時脈訊號HCk，且全部的高頻時脈訊號的脈波寬度係為每一個不具重疊脈波寬度的高頻時脈訊號脈波寬度總合，且第七電晶體T7與第八電晶體T8具有用以接收第N+k級主閘極訊號G(n+k)的控制端。於本實施例中，由於驅動單元502耦接具有分別連接於k的高頻時脈訊號之k個電晶體使得輸出的次閘極訊號S(n)亦具有k個高頻時脈訊號寬度。其餘第N級移位暫存電路500的第一下拉單元204、第一下拉控制單元206、主下拉單元208、上拉單元210、第二下拉單元212、第二下拉控制單元214及電容216的結構、工作方式及訊號輸出均和第2至3圖及第一實施例所述相似，在此不再贅述，k係為不小於2的自然數。
本發明整合閘極驅動電路中的移位暫存器在光感應觸控面板上，且第N級移位暫存電路可產生兩個不同脈波寬度輸出訊號，用以提供光感應觸控面板所需的訊號，不需要外接驅動晶片，因而可減少光感應觸控面板的製造程序及提高積集度，亦即將閘極驅動電路中的移位暫存器整合於光感應觸控面板，故可於光感應觸控面板的周圍讓出空間以達窄邊框之效果，減少工序並降低製作成本。
雖然本發明以前述之實施例揭露如上，然其並非用以限定本發明。在不脫離本發明之精神和範圍內，所為之更動與潤飾，均 屬本發明之專利保護範圍。關於本發明所界定之保護範圍請參考所附之申請專利範圍。
100‧‧‧光感應觸控面板
101‧‧‧移位暫存器
102‧‧‧第一級移位暫存電路
104‧‧‧第二級移位暫存電路
10n、200、400、500‧‧‧第N級移位暫存電路
110‧‧‧畫素陣列
112‧‧‧畫素電路
114‧‧‧光感應電路
116‧‧‧處理單元
202‧‧‧驅動單元
204‧‧‧第一下拉單元
206‧‧‧第一下拉控制單元
208‧‧‧主下拉單元
210、410‧‧‧上拉單元
212‧‧‧第二下拉單元
214‧‧‧第二下拉控制單元
216‧‧‧電容
Q(n)‧‧‧第N級驅動訊號
Q(n+1)‧‧‧第N+1級驅動訊號
G(1)‧‧‧第一級主閘極訊號
G(n)‧‧‧第N級主閘極訊號
G(n+2)‧‧‧第N+2級主閘極訊號
G(n+k)‧‧‧第N+k級主閘極訊號
G(n-1)‧‧‧第N-1級主閘極訊號
S(1)‧‧‧第一級次閘極訊號
S(n)‧‧‧第N級次閘極訊號
ST(n)‧‧‧第N級控制訊號
K(n)‧‧‧第一下拉控制訊號
P(n)‧‧‧第二下拉控制訊號
HC1‧‧‧第一高頻時脈訊號
HC2‧‧‧第二高頻時脈訊號
HC3‧‧‧第三高頻時脈訊號
HC4‧‧‧第四高頻時脈訊號
HCk‧‧‧第k個高頻時脈訊號
LC1‧‧‧第一低頻時脈訊號
LC2‧‧‧第二低頻時脈訊號
VSS_S‧‧‧第一低電壓
VSS_G‧‧‧第二低電壓
VH1‧‧‧第一高電位
VH2‧‧‧第二高電位
VH3‧‧‧第三高電位
VH4‧‧‧第四高電位
t‧‧‧時間軸
t1、t2、t3、t4‧‧‧時段
T1-T24、…、Tk‧‧‧電晶體
G(1)、G(2)、…、G(n)‧‧‧主閘極線
S(1)、S(2)、…、S(n)‧‧‧次閘極線
D(1)、D(2)、…、D(m)‧‧‧資料線
R(1)、R(2)、…、R(p)‧‧‧讀出線
120‧‧‧畫素電晶體
122‧‧‧液晶電容
132‧‧‧光電電晶體
134‧‧‧讀取電晶體
136‧‧‧讀取電容
140‧‧‧放大器
Va‧‧‧讀取電壓
Vgs‧‧‧閘極-源極電壓
Vout‧‧‧輸出電壓
Vref‧‧‧參考電壓
第1A圖為本發明光感應觸控面板的移位暫存器及畫素陣列的示意圖。
第1B圖為本發明對應光感應觸控面板之畫素電路及光感應電路的示意圖。
第2圖為本發明第一實施例的第N級移位暫存電路的示意圖。
第3圖為第2圖的第N級移位暫存電路運作時之訊號波形示意圖。
第4圖為本發明第二實施例的第N級移位暫存電路的示意圖。
第5圖為本發明第三實施例之第N級移位暫存電路的示意圖。
200‧‧‧第N級移位暫存電路
202‧‧‧驅動單元
204‧‧‧第一下拉單元
206‧‧‧第一下拉控制單元
208‧‧‧主下拉單元
210‧‧‧上拉單元
212‧‧‧第二下拉單元
214‧‧‧第二下拉控制單元
216‧‧‧電容
Q(n)‧‧‧第N級驅動訊號
Q(n+1)‧‧‧第N+1級驅動訊號
G(n)‧‧‧第N級主閘極訊號
G(n+2)‧‧‧第N+2級主閘極訊號
S(n)‧‧‧第N級次閘極訊號
ST(n)‧‧‧第N級控制訊號
K(n)‧‧‧第一下拉控制訊號
P(n)‧‧‧第二下拉控制訊號
HC1‧‧‧第一高頻時脈訊號
HC2‧‧‧第二高頻時脈訊號
LC1‧‧‧第一低頻時脈訊號
LC2‧‧‧第二低頻時脈訊號
VSS_S‧‧‧第一低電壓
VSS_G‧‧‧第二低電壓
T1-T22‧‧‧電晶體

Claims (12)

  1. 一種具有複數級移位暫存電路之移位暫存器，其中第N級移位暫存電路包含：一驅動單元，用以根據一第N級驅動訊號以及多個高頻時脈訊號提供一第N級主閘極訊號及一第N級次閘極訊號；一第一下拉單元，電性連接於該驅動單元，用以下拉該第N級驅動訊號、該第N級主閘極訊號及該第N級次閘極訊號；以及一主下拉單元，電性連接於該驅動單元，其中該主下拉單元係電性連接於一第一電晶體之一控制端及一第二電晶體之一第二端，用以根據一第N+k級主閘極訊號下拉該第一電晶體之該控制端的電位及該第二電晶體之該第二端的電位；其中該驅動單元包含：該第一電晶體，具有用以接收該第N級驅動訊號的該控制端、用以接收一第一高頻時脈訊號的一第一端、及用以提供該第N級主閘極訊號的一第二端；該第二電晶體，具有電性連接於該第一電晶體之該控制端的一控制端、一第一端、及用以提供該第N級次閘極訊號的該第二端；以及多個開關單元，該些開關單元具有接收對應之k個高頻時脈訊號之一第一端及與該第二電晶體之該第一端電性連接之一第二端，其中k係為不小於2之正整數且N為 自然數。
  2. 如請求項1所述之移位暫存器，其中每一開關單元係為一電晶體，具有一控制端、一第一端以及一第二端，每一開關單元之該控制端與每一開關單元之該第一端電性連接，用以接收對應之該些高頻時脈訊號，每一開關單元之該第二端電性連接於該第二電晶體之該第一端，且該些高頻時脈訊號其中之一相位較前一高頻時脈訊號延遲。
  3. 如請求項1所述之移位暫存器，更包括：一上拉單元，電性連接於該驅動單元；及一第一下拉控制單元，電性連接於該第一下拉單元，用以根據該第N級驅動訊號與一第一低頻時脈訊號，產生一第一下拉控制訊號以控制該第一下拉單元之操作；其中該第一下拉單元係電性連接於該第一電晶體之該控制端、該第一電晶體之該第二端及該第二電晶體之該第二端，用以根據該第一下拉控制訊號下拉該第一電晶體之該控制端的電位、該第一電晶體之該第二端的電位及該第二電晶體之該第二端的電位。
  4. 如請求項3所述之移位暫存器，其中該第一下拉單元包含：一第九電晶體，該第九電晶體具有接收該第一下拉控制訊號的一控制端、電性連接於該第二電晶體之該第二端的一第一端、及一第二端；一第十電晶體，該第十電晶體具有接收該第一下拉控制訊 號的一控制端、電性連接於該第一電晶體之該第二端的一第一端、及一第二端；以及一第十一電晶體，該第十一電晶體具有接收該第一下拉控制訊號的一控制端、電性連接於該第一電晶體之該控制端的一第一端、及一第二端，其中該第九電晶體的該控制端、該第十電晶體的該控制端、及該第十一電晶體的該控制端係彼此互相電性連接。
  5. 如請求項3所述之移位暫存器，其中該第一下拉控制單元包含：一第十二電晶體，該第十二電晶體具有接收該第一低頻時脈訊號的一控制端、電性連接於該第十二電晶體之該控制端的一第一端、及一第二端；一第十三電晶體，該第十三電晶體具有接收該第N級驅動訊號的一控制端、電性連接於該第十二電晶體之該第二端的一第一端、及電性連接於該第十電晶體之該第二端的一第二端；一第十四電晶體，該第十四電晶體具有電性連接於該第十二電晶體之該第二端的一控制端、電性連接於該第十二電晶體之該控制端的一第一端、及電性連接於該第九電晶體之該控制端的一第二端；以及一第十五電晶體，該第十五電晶體具有電性連接於該第十三電晶體之該控制端的一控制端、電性連接於該第十四電晶體之該第二端的一第一端、及電性連接於該第十電晶體之該第二端的一第二端。
  6. 如請求項1所述之移位暫存器，其中該驅動單元更包括一第五電晶體，具有接收該第N級驅動訊號之一控制端、接收該第一高頻時脈訊號之一第一端及一第二端用以輸出一第N級控制訊號。
  7. 如請求項3所述之移位暫存器，其中該上拉單元包括一第六電晶體，具有電性連接於該第五電晶體之該第二端的一控制端、電性連接於該第一電晶體之該第二端的一第一端、及用以提供一第N+1級驅動訊號的一第二端。
  8. 如請求項3所述之移位暫存器，其中該上拉單元包括一第六電晶體，具有用以接收一第N-1級主閘極訊號的一控制端、電性連接於該第六電晶體之該控制端的一第一端、及電性連接於該第一電晶體之該控制端的一第二端。
  9. 如請求項1所述之移位暫存器，更包括一電容，電性連接於該第一電晶體之該控制端及該第一電晶體之該第二端之間。
  10. 如請求項1所述之移位暫存器，更包括：一第二下拉單元，電性連接於該第一電晶體之該控制端、該第一電晶體之該第二端及該第二電晶體之該第二端，用以根據一第二下拉控制訊號下拉該第一電晶體之該控制端的電位、該第一電晶體之該第二端的電位及該第二電晶體之該第二端的電位；以及一第二下拉控制單元，電性連接於該第二下拉單元，用以根據該第N級驅動訊號與一第二低頻時脈訊號，產生該第二 下拉控制訊號。
  11. 如請求項10所述之移位暫存器，其中該第二下拉單元包含：一第十六電晶體，該第十六電晶體具有接收該第二下拉控制訊號的一控制端、電性連接於該第二電晶體之該第二端的一第一端、及一第二端；一第十七電晶體，該第十七電晶體具有接收該第二下拉控制訊號的一控制端、電性連接於該第一電晶體之該第二端的一第一端、及一第二端；以及一第十八電晶體，該第十八電晶體具有接收該第二下拉控制訊號的一控制端、電性連接於該第一電晶體之該控制端的一第一端、及一第二端，其中該第十六電晶體的該控制端、該第十七電晶體的該控制端、及該第十八電晶體的該控制端係彼此互相電性連接。
  12. 如請求項10所述之移位暫存器，其中該第二下拉控制單元包含：一第十九電晶體，該第十九電晶體具有接收該第二低頻時脈訊號的一控制端、電性連接於該第十九電晶體之該控制端的一第一端、及一第二端；一第二十電晶體，該第二十電晶體具有接收該第N級驅動訊號的一控制端、電性連接於該第十九電晶體之該第二端的一第一端、及電性連接於該第十電晶體之該第二端的一第二端；一第二十一電晶體，該第二十一電晶體具有電性連接於該 第十九電晶體之該第二端的一控制端、電性連接於該第十九電晶體之該控制端的一第一端、及電性連接於該第十六電晶體之該控制端的一第二端；以及一第二十二電晶體，該第二十二電晶體具有電性連接於該第二十電晶體之該控制端的一控制端、電性連接於該第二十一電晶體之該第二端的一第一端、及電性連接於該第十電晶體之該第二端的一第二端。
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