TW201301765A - 移位暫存器 - Google Patents

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Ming-Sheng Lai
Min-Feng Chiang
Po-Yuan Liu
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Au Optronics Corp
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Abstract

一種移位暫存器包含複數級，{Sn},n=1,2,...,N,N為一正整數。於一實施例中，每級包含一上拉電路、一上拉控制電路、一下拉電路與一下拉控制電路。其中上拉電路具有一輸入端、一輸出端與一輸出節點Qn，而輸入端用以接收一第一時序信號CK1與一第二時序信號XCK1，輸出端則用以響應輸出一輸出信號On。上拉控制電路電性耦接於輸入節點Qn，並配置以當接收到第一輸入信號時，則上拉控制電路響應產生一信號，提供至上拉電路之輸入節點Qn，進而開啟上拉電路。下拉電路電性耦接於輸入節點Qn，並配置以提供一第一電壓至輸入節點Qn與上拉電路之輸出端其中之一。下拉控制電路配置以接收第三時序信號CK2與第四時序信號其中之一，並響應產生第一電壓，進而開啟Sn級之下拉控制電路與Sn-1級和Sn+1級其中之一的下拉電路。

Description

移位暫存器
本發明是有關於一種移位暫存器，且特別是有關於一種具有多級的移位暫存器，並且每相鄰二級共用一下拉控制電路。
液晶顯示器(LCD)具有一液晶顯示面板，其中液晶顯示面板係由液晶單元與其關連對應之像素所組成。而這些像素之配置排列則是以矩陣的方式，其具有水平與垂直排列的信號線(data lines)與閘線(gate lines)。液晶顯示面板係藉由驅動電路來驅動，其中驅動電路包含閘驅動器與信號驅動器。閘驅動器將產生多個連續閘信號(掃描信號)，並作用於閘線上，以一列一列地方式連續啟動像素。信號驅動器則產生多個源信號(資料信號)，例如，連續地對影像信號進行取樣，並同時適用於信號線，且與閘信號相關，其中閘信號作用於閘線以調整液晶顯示面板上的液晶單元之狀態，故將得以控制透光度，從而顯示畫面於液晶顯示器上。
因此，於這般的驅動電路中，移位暫存器係用於閘驅動器，以產生多個閘信號，進而連續驅動閘線。欲降低製造成本，目前於移位暫存器與閘驅動器的整合上，已有一些成果來達成之。例如，將移位暫存器與閘驅動器整合製造於液晶顯示面板的玻璃基材上，換言之，即藉由使用非晶矽(a-Si)薄膜電晶體(TFTs)，且/或低溫多晶矽(LTPS)薄 膜電晶體，來達成閘極驅動晶片整合於液晶面板(GOA)之配置。
一般而言，移位暫存器具有多級，而其設計係使於實施過程中，部分薄膜電晶體將啟動一段時間，以達到放電目的。另外，通常亦提供兩個或兩個以上的時序信號，至此種移位暫存器上，以自一級之輸入信號平移其對應之輸出信號，其中此輸入信號為前級之輸出信號。因此將產生多個連續移位輸出信號。當這兩個或兩個以上的時序信號具有相同的高頻時，將會於實施操作過程中，頻繁地啟動移位暫存器上的部分薄膜電晶體。然而，若電壓連續或頻繁地實施於，由非晶矽(a-Si)或低溫多晶矽(LTPS)材質所組成的薄膜電晶體上，於一段時間後，薄膜電晶體的特性將因其應力作用而產生退化，進而導致薄膜電晶體無法正常運作，使降低移位暫存器之可靠度。因此，若欲使移位暫存器可以確實正常地運作，可藉由實施多個下拉電路以降低其所產生的應力，然而，這將使得液晶顯示器中的液晶顯示面板設計，變得相對繁雜許多。
因而，迄今為止，熟悉此技藝者無不窮其努力找尋其解決之道，以改善上述之問題癥結。
依照本發明一實施例，一種移位暫存器，包含複數級{S n },n=1,2,...,N，N為一正整數。每級S n 包含一第一輸入端IN1、一第二輸入端IN2、一第三輸入端IN3、一第四輸入端IN4、一第五輸入端IN5、一第六輸入端IN6、一第七輸 入端IN7與一第八輸入端IN8。其中第一輸入端IN1，用以接收一第一時序信號CK1與一第二時序信號XCK1中之一信號。第二輸入端IN2，用以當第一輸入端IN1接收第一時序信號CK1時，接收一第三時序信號CK2，而當第一輸入端IN1接收第二時序信號XCK1時，接收一第四時序信號XCK2。第三輸入端IN3，則用以接收一供應電壓VSS。
再者，每一級S n 包含第一輸出端OUT1與一第二輸出端OUT2，其中第一輸出端OUT1，用以輸出一輸出信號O n ，而第二輸出端OUT2，用以輸出一下拉信號k n 。
此外，每一級S n 包含一上拉電路、一上拉控制電路、一第一下拉電路、一第二下拉電路與一第三下拉電路。其中，上拉電路電性耦接於第一輸入端IN1與第一輸出端OUT1之間，而上拉控制電路電性耦接於第五輸入端IN5與上拉電路之間。第一下拉電路電性耦接上拉電路，而第一下拉控制電路電性耦接第二輸入端IN2、第二輸出端OUT2與第一下拉電路。第二下拉電路電性耦接第四輸入端IN4、第一下拉控制電路與上拉電路。第三下拉電路則電性耦接第六輸入端IN6、第二下拉電路與上拉電路。
而複數級{S n }串行電性耦接，因此第n級S n 中之第四輸入端IN4電性耦接第n-1級S n-1之第二輸出端OUT2，用以從中接收相對應之下拉輸出信號K n-1，或電性耦接第n+1級S n+1，用以從中接收相對應之下拉輸出信號K n+1。第n級S n 中之第五輸入端IN5電性耦接第n-1級S n-1之第一輸出端OUT1，用以從中接收相對應之輸出信號O n-1。第n級S n 中之第六輸入端IN6電性耦接第n+1級S n+1之第一輸出端 OUT1，用以從中接收相對應之輸出信號O n+1。第n級S n 中之第七輸入端IN7電性耦接第n+2級S n+2之第一輸出端OUT1，用以從中接收相對應之輸出信號O n+2。第n級S n 中之第八輸入端IN8電性耦接該第n-2級S n-2之第一輸出端OUT1，用以從中接收相對應之輸出信號O n-2。
依照本發明另一實施例，一種移位暫存器，包含複數級，{S n },n=1,2,...,N，N為一正整數。
每級包含一第一輸入端IN1、一第二輸入端IN2、一第三輸入端IN3、一第四輸入端IN4、一第五輸入端IN5、一第六輸入端IN6、一第一輸出端OUT1與一第二輸出端OUT2。其中，第一輸入端IN1，用以接收第一時序信號CK1與第二時序信號XCK1其中之一信號。第二輸入端IN2，用以當第一輸入端IN1接收到第一時序信號CK1時，接收一第三時序信號CK2，而當第一輸入端IN1接收第二時序信號XCK1時，接收一第四時序信號XCK2。第三輸入端IN3，用以接收一供應電壓VSS。第四輸入端IN4，用以接收一第四輸入信號。第五輸入端IN5，用以接收一第五輸入信號。第六輸入端IN6，用以接收一第六輸入信號。第一輸出端OUT1，用以輸出一輸出信號O n 。第二輸出端OUT2，則用以輸出一下拉信號K n 。
每級S n 更包含一上拉電路、一上拉控制電路、一第一下拉電路、一第一下拉控制電路、一第二下拉電路與一第三下拉電路。其中上拉電路電性耦接於第一輸入端IN1與第一輸出端OUT1之間。上拉控制電路電性耦接於第一輸入端IN5與第上拉電路之間。第一下拉電路電性耦接上拉 電路。第一下拉控制電路電性耦接第二輸入端IN2、第二輸出端OUT2與第一下拉電路。第二下拉電路電性耦接第四輸入端IN4、第一下拉控制電路與上拉電路。而第三下拉電路則電性耦接第八輸入端IN8、第二下拉電路與上拉電路。依照本發明一實施例，第四輸入信號相對應於第n-1級S n-1的下拉輸出信號K n-1與第n+1級S n+1的下拉輸出信號K n+1其中之一，其中第五信號相對應於第n-1級S n-1之輸出信號O n-1，而其中第六信號相對應於第n+1級S n+1之輸出信號O n+1。
依照本發明另一實施例，一種移位暫存器，包含複數級，{S n },n=1,2,...,N，N為一正整數。依照本發明一實施例，每級包含一上拉電路、一上拉控制電路、一下拉電路、一下拉控制電路與一關鍵下拉電路。其中，上拉電路具有一輸入端，用以接收一第一時序信號CK1或一第二時序信號XCK1，一輸出端用以響應輸出一輸出信號O n ，與一輸入節點Q n 。上拉控制電路電性耦接於上拉電路之輸入節點Q n 並配置以當接收一第一信號時，上拉控制電路將響應產生一信號，提供至上拉電路之輸入節點Q n ，進而開啟上拉電路。下拉電路電性耦接上拉電路之輸入節點Q n 並配置以提供一第一電壓至輸入節點Q n 與上拉電路之輸出端其中之一。下拉控制電路配置以接收一第三信號CK2與一第四信號XCK2其中之一，並響應產生第一電壓，使開啟S n 級之下拉電路與S n-1級和S n+1級其中之一的下拉電路。而關鍵下拉電路則配置以接收第二輸入信號。其中第一信號相對應於第n-1級S n-1之輸出信號O n-1，並且其中第二輸入信號相對應於第n+1級S n+1之輸出信號O n+1。
依照本發明另一實施例，一種移位暫存器，包含複數級，{S n },n=1,2,...,N，N為一正整數。依照本發明一實施例。每級包含一上拉電路、一上拉控制電路、一第一下拉電路、一第二下拉電路、一第三下拉電路與一第四下拉電路。其中，上拉電路具有一輸入端，用以接收一相對應之時序信號Cn，一輸出端用以響應輸出一輸出信號O n ，與一輸入節點Q n 介於輸入端與輸出端之間。上拉控制電路電性耦接於上拉電路之輸入節點Q n ，並配置用以當接收一第一輸入信號時，上拉控制電路將響應產生與第一信號相同之信號，並提供至上拉電路之輸入節點Q n ，進而開啟上拉電路。第一下拉電路電性耦接輸入節點Q n 與上拉電路之輸出端，並且配置以接收下拉信號K n 。第二下拉電路電性耦接輸入端Q n 與上拉電路之輸出端，並且配置以接收第二輸入信號。第三下拉電路電性耦接輸入端Q n 與上拉電路之輸出端，並且配置以接收第三輸入信號。第四下拉電路配置以接收第四輸入信號與響應產生下拉信號K n ，分別提供至第n級S n 之第一下拉電路、第n-1級S n-1之第二下拉電路和第n+1級S n+1之第二下拉電路。
依據上述實施例，不僅能簡化移位暫存器之電路設計，並將確切地使其正常運作，進而改善與提升移位暫存器之可靠度。
下列揭露提供幾種不同的實施例，以實行本發明之各種不同特徵。下列範例中，所描述的組成與配置，皆是用 來簡化本揭露。當然，範例中的組成與配置僅為示範，在實際運用時，並不受限於這些示範。此外，本揭露可能在不同的範例中，重複引用相同的參考數字和/或字母。而為了使本發明之敘述更加詳盡與完備，可參照所附之圖式及以下所述各種實施例，圖式中相同之號碼代表相同或相似之元件。
請參照第1圖，如圖所示係根據本發明之一實施例的移位暫存器100。移位暫存器包含第一時序信號線111用以提供第一時序信號CK1、第二時序信號線112用以提供第二時序信號XCK1、第三時序信號線113用以提供第三時序信號CK2、第四時序信號線114用以提供第四時序信號XCK2與參考線115用以提供供給電壓VSS。
於一實施例中，第一時序信號、第二時序信號、第三時序信號與第四時序信號皆分別具有一頻率及一相位，其中第一信號之頻率與第二信號之頻率於大致上相同，而第一信號之相位與第二信號之相位則於大致上相反，並且第三信號之頻率與第四信號之頻率於大致上相同，該第三信號之相位與第四信號之相位則於大致上相反。於一實施例中，第一時序信號之頻率高於第三時序信號之頻率。
移位暫存器100，包含複數級{S n },n=1,2,...,N，N為一正整數。
每級包含一第一輸入端IN1、一第二輸入端IN2、一第三輸入端IN3、一第四輸入端IN4、一第五輸入端IN5、一第六輸入端IN6、一第七輸入端IN7與一第八輸入端IN8。其中第一輸入端IN1，用以接收一第一時序信號CK1與一 第二時序信號XCK1中之一信號。第二輸入端IN2，用以當第一輸入端接收第一時序信號CK1時，接收一第三時序信號CK2，而當第一輸入端接收第二時序信號XCK1時，接收一第四時序信號XCK2。第三輸入端IN3，則用以接收一供應電壓VSS。
每一級S n 包含第一輸出端OUT1與一第二輸出端OUT2，其中第一輸出端OUT1，用以輸出一輸出信號O n ，而第二輸出端OUT2，用以輸出一下拉信號k n 。
複數級{S n }串行電性耦接。如第1圖所示，第n級S n 中之第四輸入端IN4電性耦接第n-1級S n-1之第二輸出端OUT2，用以從中接收相對應之下拉輸出信號K n-1，或電性耦接第n+1級S n+1，用以從中接收相對應之下拉輸出信號K n+1。第n級S n 中之第五輸入端IN5電性耦接第n-1級S n-1之第一輸出端OUT1，用以從中接收相對應之輸出信號O n-1。第n級S n 中之第六輸入端IN6電性耦接第n+1級S n+1之第一輸出端OUT1，用以從中接收相對應之輸出信號O n+1。第n級S n 中之第七輸入端IN7電性耦接第n+2級S n+2之第一輸出端OUT1，用以從中接收相對應之輸出信號O n+2。第n級S n 中之第八輸入端IN8電性耦接該第n-2級S n-2之第一輸出端OUT1，用以從中接收相對應之輸出信號O n-2。
請參照第2圖，第2圖是依照本發明另一實施例的一種移相暫存器200。移相暫存器200具有與移相暫存器100相同之設計，除了第n級S n 中之第四輸入端IN4電性耦接第n-1級S n-1之第二輸出端OUT2，用以從中接收相對應之下拉輸出信號K n-1。
請參照第3圖，第3圖是依照本發明一實施例的一種移相暫存器300之閘極驅動晶片整合於液晶面板結構。移相暫存器300具有複數級{S n }，分別沉積或型成於玻璃基材上。而第3圖僅繪示4級S n 、S n+1、S n+2與S n+3。每級具有一上拉控制電路320與一上拉電路310形成於玻璃基材之第一列380上，其中上拉電路310鄰接上拉控制電路320。每級更具有一第一下拉控制電路340、一第一下拉電路330、一第二下拉電路350與一關鍵下拉電路360依次形成於第二列390，其中第二列390鄰接第一列380。
由於第一時序信號CK1、第二時序信號XCK1、第三時序信號CK2與第一時序信號XCK1為一級之輸入信號，所以第一下拉電路340可為一CK下拉控制電路或一XCK下拉電路；第二下拉電路350可為一XCK下拉控制電路或一CK下拉電路。例如，若第一時序信號CK1與第三時序信號CK2分別為一級之第一輸入信號N1與第二輸入信號N2，又例如，於S n 級中，第一下拉控制電路340、第一下拉電路330與第二下拉電路350分別對應於一CK下拉控制電路、一CK下拉電路與一XCK下拉控制電路。若第二時序信號XCK1與第四時序信號XCK2分別為一級之第一輸入信號N1與第二輸入信號N2，又例如，於S n+1級中，第一下拉控制電路340、第一下拉電路330與第二下拉電路350分別對應於一XCK下拉控制電路、一XCK下拉電路與一CK下拉控制電路。
對於此上述此種設計方式，單一下拉控制電路340係用以控制S n 級之第一上拉電路與S n-1級之上拉電路。
請參照第4圖，其係繪示移向暫存器300之相鄰二級S n 與S n+1的電路圖。每級包含一第一輸入端IN1、一第二輸入端IN2、一第三輸入端IN3、一第四輸入端IN4、一第五輸入端IN5、一第六輸入端IN6、一第一輸出端OUT1與一第二輸出端OUT2。其中第一輸入端IN1，用以接收一第一時序信號CK1與一第二時序信號XCK1中之一信號。第二輸入端IN2，用以當第一輸入端接收第一時序信號CK1時，接收一第三時序信號CK2，而當第一輸入端接收第二時序信號XCK1時，接收一第四時序信號XCK2。第三輸入端IN3，則用以接收一供應電壓VSS。第五輸入端IN5用以接收一第五信號，而第六輸入端IN6用以接收一第六信號。第一輸出端OUT1與第二輸出端OUT2，則分別用以輸出一輸出信號O n 與一下拉信號k n 。
每級S n 包含一上拉電路310、一上拉控制電路320、一第一下拉電路330、一第一下拉控制電路340、一第二下拉電路350與一第三下拉電路360。其中上拉電路電性耦接於第一輸入端IN1與第一輸出端OUT1之間。上拉控制電路320電性耦接於第五輸入端IN5與上拉電路310之間。第一下拉電路330電性耦接上拉電路310。第一下拉控制電路340電性耦接第二輸入端IN2、第二輸出端OUT2與第一下拉電路330。第二下拉電路350電性耦接第四輸入端IN4、第一下拉控制電路340與上拉電路310。而第三下拉電路360則電性耦接第八輸入端IN8、第二下拉電路350與上拉電路310。如第3圖所示，第四輸入信號相對應於第n+1級S n+1的下拉輸出信號K n+1，而第五信號相對應於第 n-1級S n-1之輸出信號O n-1，第六信號則相對應於第n+1級S n+1之輸出信號O n+1。
具體而言，上拉控制電路320包含一第一電晶體T1具有一閘極電性耦接第五輸入端IN5，用以接收第n-1級S n-1之輸出信號O n-1、一源極電性耦接閘極與一汲極電性耦接一節點Q。
上拉電路310包含一第二電晶體T2具有一閘極電性耦接一節點Q、一源極電性耦接第一輸入端IN1，用以接收第一時序信號CK1或第二時序信號XCK1、與一汲極電性耦接第一輸出端OUT1，用以輸出一級輸出信號O n ，來相對應於源極所接收之第一時序信號CK1或第二時序信號XCK1。此外，上拉電路310更包含兩個串接電容，電性耦接於第二電晶體T2的源極與汲極之間。
第一下拉控制電路340包含第四電晶體T4與第八電晶體T8。其中，第四電晶體T4具有一閘極電性耦接第二輸入端IN2，用以當第二電晶體T2之源極接收第一時序信號CK1時，接收第三時序信號CK2，而當第二電晶體T2之源極接收第二時序信號XCK1時，則接收第四時序信號XCK2、一源極電性耦接閘極與一汲極電性耦接第二輸出端OUT2，用以輸出下拉信號k n 至S n 或S n+1級的第二下拉電路350。第一下拉控制電路340更包含一第八電晶體T8具有一閘極電性耦接至節點Q，其中節點Q電性耦接上拉電路310的第二電晶體T2之閘極、一源極電性耦接第四電晶體T4之源極與一汲極配置以接收供應電壓VSS。
第一下拉電路330包含第六電晶體T6與第七電晶體 T7。其中，第六電晶體T6具有一閘極電性耦接第一下拉控制電路340的第四電晶體T4之汲極、一源極電性耦接節點Q或上拉電路310的第二電晶體T2之閘極與一汲極電性耦接上拉電路310的第二電晶體T2之汲極，其中上拉電路310的第二電晶體T2之汲極電性耦接至第一輸出OUT1。第七電晶體T7具有一閘極電性耦接第一下拉控制電路340的第四電晶體T4之汲極、一源極電性耦接上拉電路310的第二電晶體T2之汲極與一汲極配置以接收供應電壓VSS。
第二下拉電路350包含一第九電晶體T9、一第十電晶體T10與一第十一電晶體T11。其中，第九電晶體T9具有一閘極電性耦接第四輸入端IN4，用以接收第n+1級S n+1的下拉信號K n+1或第n-1級S n-1的下拉信號K n-1、一源極電性耦接上拉電路310的第二電晶體T2之汲極與一汲極配置以接收供應電壓VSS。第十電晶體T10具有一閘極電性耦接第四輸入端IN4，用以接收第n+1級S n+1的下拉信號K n+1或第n-1級S n-1的下拉信號K n-1、一源極電性耦接節點Q或上拉電路310的第二電晶體T2之閘極與一汲極電性耦接上拉電路310的第二電晶體T2之汲極。而第十一電晶體T11則具有一閘極電性耦接上拉電路310的第二電晶體T2之閘極、一源極電性耦接第四輸入端IN4與一汲極配置以接收供應電壓VSS。
第三下拉電路360包含一第十二電晶體T12與一第十三電晶體T13。其中，第十二電晶體T12具有一閘極電性耦接第六輸入端IN6，用以接收第n+1級S n+1的輸出信號 O n+1、一源極電性耦接節點Q或上拉電路310的第二電晶體T2之閘極與一汲極置以接收供應電壓VSS。而第十三電晶體T13具有一閘極電性耦接第六輸入端IN6或接收第n+1級S n+1的輸出信號O n+1、一源極電性耦接上拉電路310的第二電晶體T2之汲極與一汲極配置以接收供應電壓VSS。
此外，每級S n 更包含一第七輸入端IN7，用以接收一第七輸入訊號、一第八輸入端IN8，用以接收一第八輸入訊號、一第三電晶體T3與一第五電晶體T5。其中，第七輸入訊號相對應於第n+2級S n+2的輸出信號O n+2，而第八輸入訊號則相對應於第n-2級S n-2的輸出信號O n-2。第三電晶體T3具有一閘極電性耦接第七輸入端IN7、一源極配置以接收供應電壓VSS與一汲極電性耦接上拉控制電路320的第一電晶體T1之汲極。而第五電晶體T5則具有一閘極電性耦接第八輸入端IN8、一源極配置以接收供應電壓VSS與一汲極電性耦接上拉控制電路320的第一電晶體T1之汲極。
當第一時序信號CK1與第二時序信號XCK1分別為第一輸入端N1與第二輸入端N2之輸入信號時，第一下拉控制電路340、第一下拉電路330、第二下拉電路350與第三下拉電路360分別對應於如第3圖所示之XCK下拉控制電路、XCK下拉電路、CK下拉電路與關鍵下拉電路。
請參照第5圖，其係繪示第4圖中之移向暫存器的各輸入與輸出信號時序圖。第一時序信號CK1、第二時序信號XCK1、第三時序信號CK2與第四時序信號XCK2皆為輸入信號。而第一時序信號CK1、第二時序信號XCK1、第三時序信號CK2與第四時序信號XCK2皆具有一頻率及 一相位特性。其中第一信號CK1之頻率與第二信號XCK1之頻率於大致上相同，而第一信號CK1之相位與第二信號XCK1之相位則於大致上相反，並且第三信號CK2之頻率與第四信號XCK2之頻率於大致上相同，該第三信號CK2之相位與第四信號XCK2之相位則於大致上相反。於一實施例中，第一時序信號CK1之頻率高於第三時序信號CK2之頻率。
信號O n 與O n-1分別為S n 級與S n-1級之輸出信號，對應於S n 級與S n-1級所接收之輸入信號。信號K1為S n-1級或S n+1級的輸出端OUT2所輸出之下拉信號。信號Q n 與Q n+1分別為S n 級或S n+1級之節點Q上的電壓值。
請參照第6圖，其係繪示根據本發明另一實施例的一種閘極驅動晶片整合於液晶面板結構。移向暫存器400之通用開放式電路結構與第三圖所示之通用開放式電路結構相同，除了一單一CK/XCK上拉控制電路是用於控制S n 級的CK/XCK上拉電路與S n+1級的一XCK/CK上拉電路。
請參照第7圖，其係繪示移向暫存器400之二相鄰S n 級與S n+1級的電路圖。此電路圖與第4圖所示之移向暫存器300相同，除了第四輸入信號是對應於n-1級S n-1之下拉信號K n-1。
請參照第8圖，其係繪示根據本發明另一實施例的一移向暫存器500之閘極驅動晶片整合於液晶面板結構。
請參照第9圖，其係繪示移向暫存器500之一對相鄰S n 級與S n+1級的電路圖。此對相鄰S n 級與S n+1級包含上拉電路510a與510b、上拉控制電路420a與520b、下拉控制電路540a與540b、下拉電路530a、530b、530c與530d和關鍵 下拉電路560a與560b。
更具體而言，上拉電路510a包含一第一電晶體T1具有一閘極電性耦接節點Q n 、一源極電性耦接輸入端，用以接收第一時序信號CK1與一汲極電性耦接輸出端，用以輸出輸出信號O n 。上拉電路510b包含一第一電晶體T2具有一閘極電性耦接節點Q n+1、一源極電性耦接輸入端，用以接收第二時序信號XCK1與一汲極電性耦接輸出端，用以輸出輸出信號O n+1。
上拉控制電路520a包含一第三電晶體T3與一第四電晶體T4。第三電晶體T3具有一閘極、一源極電性耦接S n-1級之輸入端，用以從中接收輸出信號O n-1、與一汲極電性耦接輸入節點Q n 或上拉電路510a之閘極。第四電晶體T4具有一閘極電性耦接S n-1級之輸入節點Q n-1、一源極配置以接收第二時序信號XCK1與一汲極電性耦接第三電晶體T3之閘極。上拉控制電路520b包含一第五電晶體T5與一第六電晶體T6。第五電晶體T5具有一閘極、一源極電性耦接S n 級之輸入端，用以從中接收輸出信號O n 、與一汲極電性耦接輸入節點Q n+1或上拉電路510b之閘極。第六電晶體T6具有一閘極電性耦接S n 級之輸入節點Q n 、一源極配置以接收第一時序信號CK1與一汲極電性耦接第五電晶體T5之閘極。
下拉控制電路540a包含一第七電晶體T7、一第八電晶體T8與一第九電晶體T9。其中，第七電晶體T7具有一閘極配置以接收第三時序信號CK2、一源極電性耦接至閘極與一汲極電應耦接一節點K。第八電晶體T8具有一閘極電性耦接輸入節點Q n 或第n+1級S n+1的上拉電路510b之第二 電晶體的T2閘極、一源極電性耦接節點K與一汲極配置以接收一供應電壓VSS。第九電晶體T9具有一閘極電性耦接輸入節點Q n 、一源極電性耦接節點K與一汲極配置以接收供應電壓VSS。下拉控制電路540b包含一第十電晶體T10、一第十一電晶體T11與一第十二電晶體T12。其中，第十電晶體T10具有一閘極配置以接收第四時序信號XCK2、一源極電性耦接至閘極與一汲極電應耦接一節點P。第十一電晶體T11具有一閘極電性耦接輸入節點Q n+1或第n+1級S n+1的上拉電路510b之第二電晶體T2的閘極、一源極電性耦接節點P與一汲極配置以接收一供應電壓VSS。第十二電晶體T12具有一閘極電性耦接輸入節點Q n 或第n級S n 的上拉電路510a之第一電晶體T1的閘極、一源極電性耦接節點P與一汲極配置以接收供應電壓VSS。
下拉電路530a包含一第十三電晶體T13與一第十四電晶體T14。其中，第十三電晶體T13具有一閘電性耦接下拉控制電路540a之節點K、一源極電性耦接輸入節點Q n 與一汲極配置以接收供應電壓VSS。而第十四電晶體T14具有一閘極電性耦接下拉控制電路540a之節點K、一源極電性耦接上拉電路510a之輸出端與一汲極配置以接收供應電壓VSS。
下拉電路530b包含一第十五電晶體T15與一第十六電晶體T16。其中，第十五電晶體T15具有一閘電性耦接下拉控制電路540a之節點K、一源極電性耦接輸入節點Q n+1與一汲極配置以接收供應電壓VSS。而第十六電晶體T16具有一閘極電性耦接下拉控制電路540a之節點K、一源極電 性耦接上拉電路510b之輸出端與一汲極配置以接收供應電壓VSS。
下拉電路530c包含一第十七電晶體T17與一第十八電晶體T18。其中，第十七電晶體T17具有一閘電性耦接下拉控制電路540b之節點P、一源極電性耦接S n 級之輸入節點Q n 與一汲極。而第十八電晶體T18具有一閘極電性耦接下拉控制電路540b之節點P、一源極電性耦接S n+1級之輸入節點或從中接收輸出信號O n+1與一汲極電性耦接第十七電晶體T17之汲極。
下拉電路530d包含一第十九電晶體T19與一第二十電晶體T20。其中，第十九電晶體T19具有一閘電性耦接下拉控制電路540b之節點P、一源極電性耦接S n 級之輸入節點Q n 與一汲極配置以接收供應電壓VSS。而第二十電晶體T20具有一閘極電性耦接下拉控制電路540b之節點P、一源極電性耦接S n+1級之輸出節點或從中接收輸出信號O n+1與一汲極配置以接收供應電壓VSS。
關鍵下拉電路560a包含一第二十一電晶體T21與一第二十二電晶體T22。其中，第二十一電晶體T21具有一閘極電性耦接第n+1級S n+1之輸出端，用以從中接收輸出信號O n+1、一源極電性耦接S n 級之輸入節點Q n 與一汲極配置以接收供應電壓VSS。而第二十二電晶體T22則具有一閘極電性耦接第n+1級S n+1之輸出端，用以從中接收輸出信號O n+1、一源極電性耦接上拉電路510a之輸出端，用以從中接收輸出信號O n 與一汲極配置以接收供應電壓VSS。
關鍵下拉電路560b包含一第二十三電晶體T23與一第 二十四電晶體T24。其中，第二十三電晶體T23具有一閘極電性耦接S n+2級之輸出端，用以從中接收輸出信號O n+2、一源極電性耦接下拉電路530b的第十六電晶體T16之閘極與一汲極配置以接收供應電壓VSS。而第二十四電晶體T24則具有一閘極電性耦接第n+2級S n+2之輸出端，用以從中接收輸出信號O n+2、一源極電性耦接S n+1級之輸出端，用以從中接收輸出信號O n+1與一汲極配置以接收供應電壓VSS。
此外，S n 級更包含一第二十五電晶體T25與一第二十六電晶體T26。其中，第二十五電晶體T25具有一閘極配置以接收第n-2級S n-2之輸出信號O n-2、一源極配置以接收供應電壓VSS與一汲極電性耦接輸入節點Q n 或上拉電路510a的第一電晶體T1之閘極。而第二十六電晶體T26具有一閘極配置以接收第n+2級S n+2之輸出信號O n+2、一源極配置以接收供應電壓VSS與一汲極電性耦接輸入節點Q n 或上拉電路510a的第一電晶體T1之閘極。S n+1級更包含一第二十七電晶體T27與一第二十八電晶體T28。其中，第二十七電晶體T27具有一閘極配置以接收第n+3級S n+3之輸出信號O n+3、一源極配置以接收供應電壓VSS與一汲極電性耦接輸入節點Q n+1或上拉電路510b的第二電晶體T2之閘極。而第二十八電晶體T28具有一閘極配置以接收第n-1級S n-1之輸出信號O n-1、一源極配置以接收供應電壓VSS與一汲極電性耦接輸入節點Q n+1或上拉電路510b的第二電晶體T2之閘極。
請參照第10圖，其係繪示第9圖中之移向暫存器的各輸入與輸出信號時序圖。第一時序信號CK1、第二時序信 號XCK1、第三時序信號CK2與第四時序信號XCK2皆為輸入信號。信號O n 與O n-1分別為S n 級與S n-1級之輸出信號，對應於S n 級與S n-1級所接收之輸入信號。信號K與P分別為於節點K與P之電壓值。而信號Q n 與Q n+1分別為S n 級或S n+1級之節點上的電壓值。
請參照第11圖，第11圖係繪示依照本發明一實施例的一種移位暫存器600。移位暫存器600包含複數級{S n },n=1,2,...,N，N為大於1之正整數。而這些複數級{S n }相互串行電性耦接。第11圖僅顯示移位暫存器600之第一級S 1至第四級S 4。其中，每一級S 1、S 2、S 3與S 4皆配置以接收相對應之時序信號C1、C2、C3或C4與一供應電壓VDDa或VDDb，並且對應輸出一輸出信號O 1、O 2、O 3或O 4。再者，每一級S n 亦配置以接收S n-1級之輸出信號O n-1與S n+2級之輸出信號O n+2。例如，S 2級電性耦接S 1級，且S 2級係用以分別從中接收輸出信號O1與O4。至於第一級S 1，一啟始信號ST級應用於此。此外，每一級S 1、S 2、S 3或S 4也輸出一相對應之下拉信號K 1、K 2、K 3或K 4，用以提供至下一級。
請參照第12圖，第12圖係繪示依照本發明一實施例的一種移位暫存器700之第一級S 1與第二級S 2的電路圖。其中，S 1級或S 2級各包含一上拉電路710、一拉控制電路720、一第一下拉電路730、一第二下拉電路750、一第三下拉電路760與一第一下拉控制電路740彼此相互間電性耦接。
至於S 1級，上拉電路710配置以接收一第一時序信號C1並對應輸出一輸出信號O 1。上拉控制電路720之配置係用以，當接收啟始信號ST時，上拉控制電路720將產生一 信號並傳送至上拉電路710，來開啟上拉電路710。下拉控制電路740之配置係用以接收第一供給電壓信號VDDa並對應產生下拉信號K 1，提供至此級之第一下拉電路730與下一級S 2之第二下拉電路750。S 1級之第三下拉電路760係配置以接收S 3級之輸出信號O 3。
至於S 2級，上拉電路710配置以接收一第二時序信號C2並對應輸出一輸出信號O 2。上拉控制電路720之配置係用以，當接收S 1級之輸出信號O 1時，上拉控制電路720將產生一信號並傳送至上拉電路710，來開啟上拉電路710。下拉控制電路740之配置係用以接收第一供給電壓信號VDDb並對應產生下拉信號K 2，提供至此級之第一下拉電路730與下一級S 3之第二下拉電路750。S 2級之第二下拉電路750係配置以接收S 1級之下拉信號O 1。第三下拉電路760係配置以接收S 4級之下拉信號O 4。
如第12圖所示，至於S 1級，更具體而言，上拉控制電路720包含一第一電晶體T1具有一閘極用以接收起始信號ST、一源極電性耦接閘極與一汲極電性耦接節點Q 1。
上拉電路710包含一第二電晶體T2，第二電晶體T2具有一閘極，電性耦接輸入節點Q、一源極用以接收第一時序信號C1與一汲極電性耦接至輸出端，以輸出對應於源極所接收之第一時序信號C1之輸出信號O 1。此外，上拉電路710更包含兩串接電容，電性耦接於第二電晶體T2的源極與汲極之間。
下拉控制電路740包含一第四電晶體T4具有一閘極，用以接收第一供應電壓信號VDDa、一源極電性耦接至閘 極與一汲極，用以輸出下拉信號K 1，其中下拉信號K 1提供至S 2級之第二下拉電路750。下拉控制電路740更包含一第八電晶體T8具有一閘極電性耦接至節點Q 1，其中節點Q 1電性耦接上拉電路710的第二電晶體T2之閘極、一源極電性耦接第四電晶體T4之汲極與一極極配置以接收供應電壓VSS。
第一上拉電路730包含一第六電晶體T6與一第七電晶體T7。第六電晶體T6具有一閘極，電性耦接第一上拉控制電路740的第四電晶體T4之汲極、一源極電性耦接節點Q 1或上拉電路710的第二電晶體T2之閘極與一汲極電性耦接節點Q 1或上拉電路710的第二電晶體T2之汲極。第七電晶體T6具有一閘極，電性耦接第一上拉控制電路740的第四電晶體T4之汲極、一源極電性耦接上拉電路710的第二電晶體T2之汲極與一汲極配置以接收供應電壓VSS。
第二上拉電路750包含一第九電晶體T9、一第十電晶體T10與一第十一電晶體T11。第九電晶體T9具有一閘極、一源極電性耦接上拉電路710的第二電晶體T2之汲極與一汲極配置以接收供應電壓VSS。第十電晶體T10具有一閘極、一源極電性耦接節點Q 1或上拉電路710的第二電晶體T2之閘極與一汲極電性耦接上拉電路710的第二電晶體T2之汲極。第十一電晶體T11具有一閘極電性耦接上拉電路710的第二電晶體T2之閘極、一源極電性耦接第四輸入端IN4與一汲極配置以接收供應電壓VSS。
第三上拉電路760包含一第十二電晶體T12與一第十三電晶體T13。第十二電晶體T12具有一閘極，用以接收S 3 級之輸出信號O 3、一源極電性耦接節點Q 1或上拉電路710的第二電晶體T2之閘極與一汲極配置以接收供應電壓VSS。第十三電晶體T13具有一閘極，用以接收S 3級之輸出信號O 3、一源極電性耦接上拉電路710的第二電晶體T2之閘極與一汲極配置以接收供應電壓VSS。
至於S 2級，其電路圖與S 1級之電路圖相同，除了上拉控制電路720的第一電晶體T1之閘極係用以接收S 1級之輸出信號O 1。於S 2級中，上拉電路710的第二電晶體T2之源極則配置以接收第二時序信號C2，而第一下拉控制電路740的第四電晶體T4之閘極係配置以接收供給電壓VDDb。第三下拉控制電路760的電晶體T12與T13之閘極係配置以接收S 4級之輸出信號O 4。此外，S 1級之第一下拉控制電路740產生下拉信號K 1，以提供至S 2級之第二下拉控制電路750的電晶體T9與T10之閘極。
請參照第13圖，其係繪示第12圖中之移向暫存器的各輸入與輸出信號時序圖。啟始信號ST供給至S 1級的上拉控制電路720之電晶體T1的閘極。時序信號C1、C2、C3與C4則分別供給至S 1級、S 2級、S 3級與S 4級的上拉電路710之電晶體T2的源極。時序信號C1、C2、C3與C4具有相同，而時序信號C1、C2、C3與C4之相位則相互遞移。當第二供應電壓信號VDDb供給至S 2級與S 4級的第一下拉控制電路740之電晶體T4的閘極，第一供應電壓信號VDDa供給至S 1級與S 3級的第一下拉控制電路740之電晶體T4的閘極。第一供應電壓信號VDDa之頻率與第二供應電壓信號VDDb之頻率大致上相同，第一供應電壓信號VDDa之 相位與第二供應電壓信號VDDb之相位大致上相異。
信號O 1、O 2、O 3與O 4分別為S 1級、S 2級、S 3級與S 4級的輸出信號。信號K 1與K 2為S 1或S 2級的第一下拉控制電路740所輸出的下拉信號。信號Q 1、Q 2、Q 3與Q 4分別為S 1級之節點Q 1、S 2級之節點Q 2、S 3級之節點Q 3與S 4級之節點Q 4上之電壓。
請參照第14圖，其根據本發明一實施例的暫存器之電路圖。如同第6圖中之移相暫存器600，移相暫存器800包含複數級{S n },n=1,2,...,N，N為大於1之正整數，其中這些複數級{S n }相互串行電性耦接。每一級S 1、S 2、S 3與S 4皆配置以接收相對應之時序信號C1、C2、C3或C4與一供應電壓VDDa或VDDb，並且對應輸出一輸出信號O 1、O 2、O 3或O 4。再者，每一級S n 亦配置以接收S n-1級之輸出信號O n-1與S n+2級之輸出信號O n+2。例如，S 2級電性耦接S 1級，且S 2級係用以分別從中接收輸出信號O 1與O 4。至於第一級S 1，一啟始信號ST級亦應用於此。然而，於移相暫存器800中，每一級S 2、S 3或S 4也輸出一相對應之下拉信號K 1、K 2或K 3，用以分別立即回授至前級。
請參照第15圖，第15圖係繪示依照本發明一實施例的一種移位暫存器900之第一級S 1與第二級S 2的電路圖。移位暫存器900之電路與第12圖中的移位暫存器900之電路相同，除了第二級S 2的第一下拉控制電路所產生的下拉信號K 1，提供至第一級S 1的第二下拉電路之電晶體T9與T10之至閘極。由於如此的電路配置，移位暫存器900之輸入信號與輸出信號具有相同時序圖，如第13圖。
請參照第16圖，第16圖是依照本發明一實施例的一 種移位暫存器1000。移位暫存器1000包含複數級{S n }，其中這些複數級{S n }相互串行電性耦接。第16圖中，僅顯示移位暫存器1000中的第一級至第四級S 1、S 2、S 3及S 4。每一級S 1、S 2、S 3及S 4係配置以接收對應時序信號C1、C2、C3或C4與一供應電壓VDDa或VDDb，並且對應輸出一輸出信號O 1、O 2、O 3或O 4。再者，每一級S n 亦配置以接收S n-2級之輸出信號O n-2(n=3及4)。例如，S 3級電性耦接S 1級，且S 2級係用以分別從中接收輸出信號O 1。至於第一級S 1與第二級S 2，一啟始信號ST級亦應用於此。然而，每一級S 1、S 2、S 3或S 4也輸出一相對應之下拉信號K 1、K 2、K 3或K 4，用以分別立即回授至前級。
請參照第17圖，第17圖是依照本發明另一實施例的一種移位暫存器1100的第一級S 1與第二級S 2之電路圖。移位暫存器1100之電路與第12圖中的移位暫存器700之電路相同，除了啟始信號ST分別實施於第一級S 1與第二級S 2的上拉控制電路之電晶體T1的閘極。而至於n=3,4,5,...,及N，其所對應的輸出信號O n-2則分別提供至S n-2級，其中信號提供至S n 級的上拉控制電路之電晶體T1的閘極。
請參照第18圖，其係繪示第17圖中之移向暫存器1100的各輸入與輸出信號時序圖。啟始信號ST供給至S 1級的上拉控制電路之電晶體T1的閘極。時序信號C1、C2、C3與C4則分別供給至S 1級、S 2級、S 3級與S 4級的上拉電路之電晶體T2的源極。時序信號C1、C2、C3與C4具有相同頻率，而時序信號C1、C2、C3與C4之相位則相互遞移。當第二供應電壓信號VDDb供給至S 2級與S 4級的第一下拉控制電 路之電晶體T4的閘極，第一供應電壓信號VDDa供給至S 1級與S 3級的第一下拉控制電路之電晶體T4的閘極。第一供應電壓信號VDDa之頻率與第二供應電壓信號VDDb之頻率大致上相同，第一供應電壓信號VDDa之相位與第二供應電壓信號VDDb之相位大致上相反。
信號O 1、O 2、O 3或O 4分別為S 1級、S 2級、S 3級與S 4級的輸出信號。信號K 1與K 2則是S 1級與S 2級的第一下拉控制電路之下拉信號。信號Q 1、Q 2、Q 3與Q 4分別為S 1級之節點Q 1、S 2級之節點Q 2、S 3級之節點Q 3與S 4級之節點Q 4上之電壓。
請參照第19圖，第19圖係繪示依照本發明一實施例的一種移位暫存器1200。相似於第16圖中之移位暫存器1000，移位暫存器1200具有四級S 1、S 2、S 3及S 4，其中彼此相互串行電性耦接。每一級S 1、S 2、S 3及S 4係配置以接收對應時序信號C1、C2、C3或C4與一供應電壓VDDa或VDDb，並且對應輸出一輸出信號O 1、O 2、O 3或O 4。再者，每一級S n 亦配置以接收S n-2級之輸出信號O n-2(n=3及4)。例如，S 3級電性耦接S 1級，且S 2級係用以分別從中接收輸出信號O 1。至於第一級S 1與第二級S 2，一啟始信號ST級亦實施於此。然而，每一級S 1、S 2、S 3或S 4也輸出一相對應之下拉信號K 1、K 2、K 3或K 4，用以分別立即回授至前級。
請參照第20圖，第20圖是依照本發明另一實施例的一種移位暫存器1300的第一級S 1與第二級S 2之電路圖。移位暫存器1300之電路與第17圖中的移位暫存器1100之電路相同，除了第二級S 2的第一下拉控制電路所產生之下拉信號K 1，供給至第一級S 1的第二下拉電路之電晶體T9與 T10的閘極。由於上述如此的電路配置，移位暫存器1300之輸入信號與輸出信號具有相同時序圖，如第13圖所顯示。
總而言之，本發明揭露一種移位暫存器，包含複數級{S n },n=1,2,...,N，其中N為一正整數。每一對相鄰之S n 級與S n+1級或S n-1級與S n 級共用一單一下拉控制電路，因此將能夠簡化GOA的電路設計，並且減少液晶顯示器的面板製造成本。此外，本發明亦能降低應力與改善液晶顯示器的面板之操作可靠度。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100‧‧‧移位暫存器
111‧‧‧第一時序信號線
112‧‧‧第二時序信號線
113‧‧‧第三時序信號線
114‧‧‧第四時序信號線
115‧‧‧參考線
200‧‧‧移位暫存器
300‧‧‧移位暫存器
310‧‧‧上拉電路
320‧‧‧上拉控制電路
330‧‧‧第一下拉電路
340‧‧‧第一下拉控制電路
350‧‧‧第二下拉電路
360‧‧‧關鍵下拉電路
380‧‧‧第一列
390‧‧‧第二列
400‧‧‧移位暫存器
500‧‧‧移位暫存器
510a‧‧‧上拉電路
510b‧‧‧上拉電路
520a‧‧‧上拉控制電路
520b‧‧‧上拉控制電路
530a‧‧‧下拉電路
530b‧‧‧下拉電路
530c‧‧‧下拉電路
530d‧‧‧下拉電路
540a‧‧‧下拉控制電路
540b‧‧‧下拉控制電路
560a‧‧‧關鍵下拉電路
560b‧‧‧關鍵下拉電路
600‧‧‧移位暫存器
700‧‧‧移位暫存器
710‧‧‧上拉電路
720‧‧‧上拉控制電路
730‧‧‧第一下拉電路
740‧‧‧第一下拉控制電路
750‧‧‧第二下拉電路
760‧‧‧第三下拉電路
800‧‧‧移位暫存器
810‧‧‧上拉電路
900‧‧‧移位暫存器
1000‧‧‧移位暫存器
1010‧‧‧上拉電路
1020‧‧‧上拉控制電路
1100‧‧‧移位暫存器
1200‧‧‧移位暫存器
1300‧‧‧移位暫存器
為讓本發明之上述和其他目的、特徵、優點與實施例能更明顯易懂，所附圖式之說明如下：第1圖係繪示依照本發明之一實施例的移位暫存器。
第2圖係繪示依照本發明另一實施例的一種移相暫存器。
第3圖係繪示依照本發明一實施例的一種移相暫存器之閘極驅動晶片整合於液晶面板結構。
第4圖係繪示移向暫存器之相鄰二級的電路圖。
第5圖係繪示第4圖中之移向暫存器的各輸入與輸出信號時序圖。
第6圖係繪示根據本發明另一實施例的一種閘極驅動晶片整合於液晶面板結構。
第7圖係繪示移向暫存器之相鄰二級的電路圖。
第8圖係繪示根據本發明另一實施例的一移向暫存器之閘極驅動晶片整合於液晶面板結構。
第9圖係繪示移向暫存器之相鄰二級的電路圖。
第10圖係繪示第9圖中之移向暫存器的各輸入與輸出信號時序圖。
第11圖係繪示依照本發明一實施例的一種移位暫存器。
第12圖係繪示依照本發明一實施例的一種移位暫存器之相鄰二級的電路圖
第13圖係繪示第12圖中之移向暫存器的各輸入與輸出信號時序圖。
第14圖係繪示根據本發明一實施例的暫存器之電路圖。
第15圖係繪示依照本發明一實施例的一種移位暫存器之相鄰二級的電路圖。
第16圖係繪示依照本發明一實施例的一種移位暫存器。
第17圖係繪示依照本發明另一實施例的一種移位暫存器的相鄰二級之電路圖。
第18圖係繪示第17圖中之移向暫存器的各輸入與輸出信號時序圖。
第19圖係繪示依照本發明一實施例的一種移位暫存器。
第20圖依照本發明另一實施例的一種移位暫存器的相鄰二級之電路圖。
100‧‧‧移位暫存器
111‧‧‧第一時序信號線
112‧‧‧第二時序信號線
113‧‧‧第三時序信號線
114‧‧‧第四時序信號線
115‧‧‧參考線

Claims (16)

  1. 一種移位暫存器，包含複數級，{S n },n=1,2,...,N，N為一正整數，其中該每級包含：一上拉電路具有一輸入端，用以接收一第一時序信號CK1、一輸出端，用以響應輸出一輸出信號O n 與一輸入節點Q n ；一上拉控制電路電性耦接於該上拉電路之輸入節點Q n 並配置以當接收一第一信號時，該上拉控制電路將響應產生一信號，並提供至該上拉電路之輸入節點Q n ，進而開啟該上拉電路；一下拉電路電性耦接該上拉電路之輸入節點Q n 並配置以提供一第一電壓至該輸入節點Q n 與該上拉電路之輸出端其中之一；一下拉控制電路配置以接收一第三信號CK2與一第四信號XCK2其中之一，並響應產生該第一電壓，使開啟該S n 級之下拉電路與該S n-1級和該S n+1級其中之一的下拉電路；以及一關鍵下拉電路配置以接收一第二輸入信號。
  2. 如申請專利範圍第1項所述之移位暫存器，其中該第一信號相對應於該第n-1級S n-1之輸出信號O n-1，並且其中該第二輸入信號相對應於該第n+1級S n+1之輸出信號O n+1。
  3. 如申請專利範圍第1項所述之移位暫存器，其中該上拉電路包含一第一電晶體T1具有一閘極電性耦接一輸入節點Q n 、一源極電性耦接該輸出端，用以接收該第一時序信號CK1與該第二時序信號XCK1其中之一與一汲極電性耦接該輸出端，用以輸出該輸出信號O n 。
  4. 如申請專利範圍第1項所述之移位暫存器，其中該第一信號相對應於該第n-1級S n-1之輸出信號O n-1，並且其中該第二輸入信號相對應於該第n+2級S n+2之輸出信號O n+2。
  5. 如申請專利範圍第4項所述之移位暫存器，其中上拉控制電路包含：一第三電晶體T3具有一閘極、一源極電性耦接該第n-1級S n-1用以從中接收輸出信號O n-1與一汲極電性耦接該上拉電路之輸入節點Q n ；以及一第四電晶體T4具有一閘極電性耦接該第n-1級S n-1的上拉電路之輸入節點Q n-1、一源極之配置係用以當該上拉電路之輸入端接收到一第一時序信號CK1時，接收第二時序信號XCK1，或用以當該上拉電路之輸入端接收到一第一時序信號XCK1時，接收第二時序信號CK1、與一汲極電性耦接該第三電晶體T3之閘極。
  6. 如申請專利範圍第5項所述之移位暫存器，其中下拉控制電路包含： 一第七電晶體T7具有一閘極配置以接收一第三時序信號CK2、一源極電性耦接該閘極與一汲極電性耦接一節點K；一第八電晶體T8具有一閘極電性耦接該第n-1級S n-1的上拉電路之輸入節點Q n-1、一源極電性耦接該節點K與一汲極配置以接收一供應電壓VSS；以及一第九電晶體T9具有一閘極電性耦接該上拉電路之輸入節點Q n 、一源極電性耦接該節點K與一汲極配置以接收該供應電壓VSS。
  7. 如申請專利範圍第6項所述之移位暫存器，其中下拉電路包含：一第十三電晶體T13具有一閘電性耦接該下拉電路之節點K、一源極電性耦接該輸入節點Q n 與一汲極配置以接收該供應電壓VSS；以及一第十四電晶體T14具有一閘極電性耦接該下拉控制電路之節點K、一源極電性耦接該上拉電路之輸出端與一汲極配置以接收該供應電壓VSS。
  8. 如申請專利範圍第7項所述之移位暫存器，其中下拉電路包含：一第二十一電晶體T21具有一閘極電性耦接該第n+1級S n+1之輸出端，用以從中接收輸出信號O n+1、一源極電性耦接該上拉電路之輸入節點Q n 與一汲極配置以接收該供應電壓VSS；以及 一第二十二電晶體T22具有一閘極電性耦接該第n+1級S n+1之輸出端，用以從中接收輸出信號O n+1、一源極電性耦接該上拉電路之輸出端與一汲極配置以接收該供應電壓VSS。
  9. 如申請專利範圍第8項所述之移位暫存器，其中該每級S n 更包含：一第二十五電晶體T25具有一閘極配置以接收該第n-2級S n-2之輸出信號O n-2、一源極配置以接收該供應電壓VSS與一汲極電性耦接該上拉電路之輸入節點Q n ；以及一第二十六電晶體T26具有一閘極配置以接收該第fn+2級S n+2之輸出信號O n+2、一源極配置以接收該供應電壓VSS與一汲極電性耦接該上拉電路之輸入節點Q n 。
  10. 一種移位暫存器，包含複數級，{S n },n=1,2,...,N，N為一正整數，其中該每級包含：一上拉電路具有一輸入端，用以接收一相對應之時序信號Cn、一輸出端，用以響應輸出一輸出信號O n 與一輸入節點Q n 介於該輸入端與該輸出端之間；一上拉控制電路電性耦接於該上拉電路之輸入節點Q n 並配置用以當接收一第一輸入信號時，該上拉控制電路將響應產生與第一信號相同之一信號，並提供至該上拉電路之輸入節點Q n ，進而開啟該上拉電路；一第一下拉電路電性耦接該輸入節點Q n 與該上拉電路之輸出端，並且配置以接收一下拉信號K n ； 一第二下拉電路電性耦接該輸入端Q n 與該上拉電路之輸出端，並且配置以接收一第二輸入信號；一第三下拉電路電性耦接該輸入端Q n 與該上拉電路之輸出端，並且配置以接收一第三輸入信號；以及一第一下拉控制電路配置以接收一第四輸入信號與響應產生一下拉信號K n ，分別提供至第n級S n 之第一下拉電路、以及第n-1級S n-1之第二下拉電路和第n+1級S n+1之第二下拉電路其中之一。
  11. 如申請專利範圍第10項所述之移位暫存器，其中該每時序信號{Cn},n=1,2,...,N，皆分別具有於一頻率與一相位，其中該些時序信號{Cn}具有相同之頻率，而該些時序信號{Cn}之相位則分別依序位移。
  12. 如申請專利範圍第11項所述之移位暫存器，其中當n為一奇正數時，該第四輸入信號相對於一第一供應電壓信號VDDa，當n為一偶正數時，該第四輸入信號相對於一第二供應電壓信號VDDb，其中該第一供應電壓信號VDDa與該第二供應電壓信號VDDb分別具有於一頻率與一相位，其中該第一供應電壓信號VDDa之頻率與該第二供應電壓信號VDDb之頻率大致上相同，而該第一供應電壓信號VDDa與該第二供應電壓信號VDDb大致上相反。
  13. 如申請專利範圍第12項所述之移位暫存器，其中該第二輸入信號相對應於該S n-1級之下拉信號K n-1或該S n+1級 之下拉信號K n+1，其中該第三信號相對應於該S n+2級之輸出信號O n+2。
  14. 如申請專利範圍第12項所述之移位暫存器，其中該第一信號相對應該S n-1級之下拉信號O n-1，n=2,3,4,...,N或一啟始信號為n=1。
  15. 如申請專利範圍第12項所述之移位暫存器，其中該第一信號相對應該S n-2級之下拉信號O n-2，n=3,4,5,...,N或一啟始信號為n=1及2。
  16. 如申請專利範圍第12項所述之移位暫存器，其中該第一信號相對應一啟始信號。
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