JP2021101240A - 表示装置 - Google Patents

Abstract

【課題】表示装置に設けられる走査線の各箇所における電位変化のタイミングのずれを抑制する。【解決手段】走査線に入力される信号が選択信号から非選択信号に切り替わる際に、当該走査線の一端のみならず両端から非選択信号を入力する。具体的には、表示装置に一端から選択信号又は非選択信号が入力される走査線と、ゲートにクロック信号が入力され、ソースに非選択信号が入力され、ドレインが当該走査線に接続されているトランジスタとを設ける。そして、一端から走査線に入力される信号が選択信号から非選択信号に切り替わるタイミングと、トランジスタがオフ状態からオン状態となるタイミングとを同一又は略同一とする。これにより、走査線の一端のみならず両端から非選択信号を入力されることにする。そのため、当該走査線の各箇所における電位変化のタイミングのずれを抑制することが可能となる。【選択図】図１

Description

本発明は、物、方法、または、製造方法に関する。または、本発明は、プロセス、マシ
ン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関する。特
に、本発明の一態様は、半導体装置、表示装置、発光装置、それらの駆動方法、または、
それらの製造方法に関する。特に、本発明の一態様は、アクティブマトリクス型の表示装
置に関する。

アクティブマトリクス型の表示装置では、マトリクス状に複数の画素が配設されている
。そして、画素毎に画像信号に応じた特定の色を表示することで、表示装置全体として所
望の画像を表示している。

各画素には、当該画像信号の書き換えを行うためにトランジスタが設けられている。そ
して、当該トランジスタのゲートは走査線に接続され、当該走査線の電位を制御すること
で当該トランジスタのスイッチングが制御されている。なお、当該走査線は、マトリクス
状に配設されている複数の画素のうち特定の一行に配設されている複数の画素の各々に含
まれるトランジスタのゲートに接続されている。すなわち、アクティブマトリクス型の表
示装置においては、特定の一行毎に画像信号の書き換えが行われている。

アクティブマトリクス型の表示装置においては、マトリクス状に配設されている複数の
画素の行数と同じ数の走査線が設けられている。そして、それらの走査線の電位を制御す
る走査線駆動回路が設けられている。当該走査線駆動回路は、マトリクス状に配設されて
いる複数の画素の一辺側にまとめて設けることも可能であるが、両側に分割して設ける（
第１の走査線駆動回路と第２の走査線駆動回路を設ける）ことも可能である（特許文献１
及び特許文献２参照）。

米国特許番号第８４６２０９８号明細書 米国特許公開公報２０１２／００６２５２８

走査線では配線抵抗及び寄生容量の影響が顕在化しやすい。具体的には、走査線は、特
定の一行に配設されている複数の画素に沿って延在する。そのため、必然的に走査線の全
長が長くなり、配線抵抗が大きくなりやすい。また、走査線は、複数の信号線（各画素に
対する画像信号の入力経路となる配線）と交差し、且つ複数のトランジスタのゲートと接
続されている。そのため、走査線には、信号線との交差箇所に生じる寄生容量や、走査線
と接続されたトランジスタのゲート容量が付加され、寄生容量が大きくなりやすい。加え
て、表示装置の大型化及び画素数の増加を図った場合にはこれらの影響がさらに大きくな
る。なぜなら、表示装置の大型化に伴って走査線の全長がさらに長くなり、また、表示装
置の画素数の増加に伴って走査線と交差する信号線数及び接続されるトランジスタ数が増
加するからである。

ここで、配線抵抗及び寄生容量が大きくなると表示装置に不具合を生じることがある。
具体的には、走査線に信号が入力された場合には、まず、信号の入力箇所の電位が変化し
、その後に入力箇所から離れた箇所の電位が変化することになる。すなわち、走査線にお
いては場所によって電位が変化するタイミングが異なる。そして、当該タイミングのずれ
は、配線抵抗及び寄生容量に比例して大きくなる。そのため、走査線の配線抵抗及び寄生
容量が大きくなると、当該走査線にゲートが接続されている複数のトランジスタのスイッ
チングのタイミングのずれが大きくなる。その結果、表示装置に不具合を生じることがあ
る。

なお、トランジスタのスイッチングのタイミングがずれるという表現には、２つの場合
が含まれる。具体的には、当該トランジスタがオフ状態からオン状態になるタイミングが
ずれる場合と、オン状態からオフ状態になるタイミングがずれる場合との２つである。そ
して、アクティブマトリクス型の表示装置においては特に後者の場合に不具合が生じやす
い。なぜなら、トランジスタがオン状態からオフ状態になるタイミングがずれると、所望
の画像信号とは異なる画像信号が画素に入力されてしまう蓋然性が高くなるからである。

以上の点に鑑み、本発明の一態様は、走査線の各箇所における電位変化のタイミングの
ずれを抑制することを目的の一とする。また、本発明の一態様は、走査線にゲートが接続
されている複数のトランジスタのスイッチングのタイミングのずれを抑制することを目的
の一とする。また、本発明の一態様は、表示装置において生じる不具合を抑制することを
目的の一とする。また、本発明の一態様は、新規な表示装置を提供することを目的の一と
する。なお、本発明の一態様は、これらの課題の少なくとも一を解決することを目的とす
る。また、これらの課題の記載は、他の課題の存在を妨げるものではない。これら以外の
課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書
、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。

本発明の一態様は、走査線に入力される信号が選択信号から非選択信号に切り替わる際
に、当該走査線の一端のみならず両端から非選択信号を入力することを要旨とする。なお
、本明細書において、選択信号とは走査線にゲートが接続されているトランジスタをオン
状態とするための信号をいい、非選択信号とはオフ状態とするための信号をいうこととす
る。

例えば、本発明の一態様は、一端から選択信号又は非選択信号が入力される走査線と、
ゲートにクロック信号が入力され、ソースに非選択信号が入力されるトランジスタと、を
有し、走査線の他端とトランジスタのドレインは電気的に接続され、一端から走査線に入
力される信号が選択信号から非選択信号に切り替わるタイミングが、トランジスタがオフ
状態からオン状態となるタイミングと、同一又は略同一である表示装置である。

本発明の一態様の表示装置においては、走査線の一端のみならず両端から非選択信号が
入力される。そのため、当該走査線の各箇所における電位変化のタイミングのずれを抑制
することが可能となる。そして、当該走査線にゲートが接続されている複数のトランジス
タのスイッチングのタイミングがずれることを抑制することが可能となる。その結果、表
示装置において生じる不具合を抑制することが可能となる。

（Ａ）、（Ｂ）、（Ｄ）表示装置の構成例を示す図、（Ｃ）、（Ｅ）信号の波形を示す図。 （Ａ）表示装置の構成例を示す図、（Ｂ）信号の波形を示す図。 表示装置の構成例を示す図。 （Ａ）表示装置の具体例を示す図、（Ｂ）画素の構成例を示す図。 走査線駆動回路の構成例を示す図。 （Ａ）クロック信号の波形を示す図、（Ｂ）パルス出力回路を示す図。 （Ａ）パルス出力回路の構成例を示す図、（Ｂ）、（Ｃ）信号の波形及びノードの電位の変化を示す図。 （Ａ）走査線駆動回路の構成例を示す図、（Ｂ）信号の波形を示す図。 走査線駆動回路の構成例を示す図。 表示モジュールの一例を示す図。 （Ａ）携帯電話機の一例を示す図、（Ｂ）バングル型の表示装置の一例を示す図。 （Ａ）、（Ｂ）携帯用製品の一例を示す図。

以下では、本発明の一態様について詳細に説明する。ただし、本発明は以下の説明に限
定されず、本発明の趣旨およびその範囲から逸脱することなくその形態を様々に変更し得
る。したがって、本発明は以下に示す記載内容に限定して解釈されるものではない。

また、本明細書等において、ＸとＹとが接続されている、と明示的に記載されている場合
は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合
と、ＸとＹとが直接接続されている場合とが、本明細書等に開示されているものとする。
したがって、所定の接続関係、例えば、図または文章に示された接続関係に限定されず、
図または文章に示された接続関係以外のものも、図または文章に記載されているものとす
る。

ここで、Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層
、など）であるとする。

ＸとＹとが直接的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能
とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイ
オード、表示素子、発光素子、負荷など）が、ＸとＹとの間に接続されていない場合であ
り、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量
素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）を介さずに
、ＸとＹとが、接続されている場合である。

ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能
とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイ
オード、表示素子、発光素子、負荷など）が、ＸとＹとの間に１個以上接続されることが
可能である。なお、スイッチは、オンオフが制御される機能を有している。つまり、スイ
ッチは、導通状態（オン状態）、または、非導通状態（オフ状態）になり、電流を流すか
流さないかを制御する機能を有している。または、スイッチは、電流を流す経路を選択し
て切り替える機能を有している。なお、ＸとＹとが電気的に接続されている場合は、Ｘと
Ｙとが直接的に接続されている場合を含むものとする。

ＸとＹとが機能的に接続されている場合の一例としては、ＸとＹとの機能的な接続を可能
とする回路（例えば、論理回路（インバータ、ＮＡＮＤ回路、ＮＯＲ回路など）、信号変
換回路（ＤＡ変換回路、ＡＤ変換回路、ガンマ補正回路など）、電位レベル変換回路（電
源回路（昇圧回路、降圧回路など）、信号の電位レベルを変えるレベルシフタ回路など）
、電圧源、電流源、切り替え回路、増幅回路（信号振幅または電流量などを大きく出来る
回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など）、信号生成
回路、記憶回路、制御回路など）が、ＸとＹとの間に１個以上接続されることが可能であ
る。なお、一例として、ＸとＹとの間に別の回路を挟んでいても、Ｘから出力された信号
がＹへ伝達される場合は、ＸとＹとは機能的に接続されているものとする。なお、ＸとＹ
とが機能的に接続されている場合は、ＸとＹとが直接的に接続されている場合と、ＸとＹ
とが電気的に接続されている場合とを含むものとする。

なお、ＸとＹとが電気的に接続されている、と明示的に記載されている場合は、ＸとＹと
が電気的に接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟んで
接続されている場合）と、ＸとＹとが機能的に接続されている場合（つまり、ＸとＹとの
間に別の回路を挟んで機能的に接続されている場合）と、ＸとＹとが直接接続されている
場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟まずに接続されている場合）と
が、本明細書等に開示されているものとする。つまり、電気的に接続されている、と明示
的に記載されている場合は、単に、接続されている、とのみ明示的に記載されている場合
と同様な内容が、本明細書等に開示されているものとする。

なお、例えば、トランジスタのソース（又は第１の端子など）が、Ｚ１を介して（又は介
さず）、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ
２を介して（又は介さず）、Ｙと電気的に接続されている場合や、トランジスタのソース
（又は第１の端子など）が、Ｚ１の一部と直接的に接続され、Ｚ１の別の一部がＸと直接
的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ２の一部と直接的
に接続され、Ｚ２の別の一部がＹと直接的に接続されている場合では、以下のように表現
することが出来る。

例えば、「ＸとＹとトランジスタのソース（又は第１の端子など）とドレイン（又は第２
の端子など）とは、互いに電気的に接続されており、Ｘ、トランジスタのソース（又は第
１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙの順序で電気的に
接続されている。」と表現することができる。または、「トランジスタのソース（又は第
１の端子など）は、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子な
ど）はＹと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トラ
ンジスタのドレイン（又は第２の端子など）、Ｙは、この順序で電気的に接続されている
」と表現することができる。または、「Ｘは、トランジスタのソース（又は第１の端子な
ど）とドレイン（又は第２の端子など）とを介して、Ｙと電気的に接続され、Ｘ、トラン
ジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など
）、Ｙは、この接続順序で設けられている」と表現することができる。これらの例と同様
な表現方法を用いて、回路構成における接続の順序について規定することにより、トラン
ジスタのソース（又は第１の端子など）と、ドレイン（又は第２の端子など）とを、区別
して、技術的範囲を決定することができる。

または、別の表現方法として、例えば、「トランジスタのソース（又は第１の端子など）
は、少なくとも第１の接続経路を介して、Ｘと電気的に接続され、前記第１の接続経路は
、第２の接続経路を有しておらず、前記第２の接続経路は、トランジスタを介した、トラ
ンジスタのソース（又は第１の端子など）とトランジスタのドレイン（又は第２の端子な
ど）との間の経路であり、前記第１の接続経路は、Ｚ１を介した経路であり、トランジス
タのドレイン（又は第２の端子など）は、少なくとも第３の接続経路を介して、Ｙと電気
的に接続され、前記第３の接続経路は、前記第２の接続経路を有しておらず、前記第３の
接続経路は、Ｚ２を介した経路である。」と表現することができる。または、「トランジ
スタのソース（又は第１の端子など）は、少なくとも第１の接続経路を経由し、Ｚ１を介
して、Ｘと電気的に接続され、前記第１の接続経路は、第２の接続経路を有しておらず、
前記第２の接続経路は、トランジスタを介した接続経路を有し、トランジスタのドレイン
（又は第２の端子など）は、少なくとも第３の接続経路を経由し、Ｚ２を介して、Ｙと電
気的に接続され、前記第３の接続経路は、前記第２の接続経路を有していない。」と表現
することができる。または、「トランジスタのソース（又は第１の端子など）は、少なく
とも第１の電気的パスを経由し、Ｚ１を介して、Ｘと電気的に接続され、前記第１の電気
的パスは、第２の電気的パスを有しておらず、前記第２の電気的パスは、トランジスタの
ソース（又は第１の端子など）からトランジスタのドレイン（又は第２の端子など）への
電気的パスであり、トランジスタのドレイン（又は第２の端子など）は、少なくとも第３
の電気的パスを経由し、Ｚ２を介して、Ｙと電気的に接続され、前記第３の電気的パスは
、前記第４の電気的パスを有しておらず、前記第４の電気的パスは、トランジスタのドレ
イン（又は第２の端子など）からトランジスタのソース（又は第１の端子など）への電気
的パスである。」と表現することができる。これらの例と同様な表現方法を用いて、回路
構成における接続経路について規定することにより、トランジスタのソース（又は第１の
端子など）と、ドレイン（又は第２の端子など）とを、区別して、技術的範囲を決定する
ことができる。

なお、これらの表現方法は、一例であり、これらの表現方法に限定されない。ここで、Ｘ
、Ｙ、Ｚ１、Ｚ２は、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、
層、など）であるとする。

なお、回路図上は独立している構成要素同士が電気的に接続しているように図示されてい
る場合であっても、１つの構成要素が、複数の構成要素の機能を併せ持っている場合もあ
る。例えば配線の一部が電極としても機能する場合は、一の導電膜が、配線の機能、及び
電極の機能の両方の構成要素の機能を併せ持っている。したがって、本明細書における電
気的に接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場
合も、その範疇に含める。

＜１．表示装置の構成例＞
本発明の一態様の表示装置について、図１（Ａ）を参照して説明する。図１（Ａ）は、
当該表示装置の一部を示す図である。図１（Ａ）では、一端に選択信号（Ｓｅｌ）又は非
選択信号（ｎ−Ｓｅｌ）が入力される走査線１０と、ゲートにクロック信号（ＣＫ）が入
力され、ソースに非選択信号（ｎ−Ｓｅｌ）が入力されるトランジスタ１１とを示してい
る。また、走査線１０の他端はトランジスタ１１のドレインと接続されている。そして、
図１（Ａ）に示す走査線１０では、一端から入力される信号が選択信号（Ｓｅｌ）から非
選択信号（ｎ−Ｓｅｌ）に切り替わるタイミングが、トランジスタ１１がオフ状態からオ
ン状態となるタイミングと同一又は略同一となるように信号の入力が行われる。なお、図
１（Ａ）においては、トランジスタ１１としてＮチャネル型トランジスタを図示している
がトランジスタ１１をＰチャネル型トランジスタに置換してもよい。

実際の表示装置においては、走査線１０は特定の一行に配設されている複数の画素の各
々に含まれるトランジスタのゲートと接続されている。図１（Ｂ）では、図１（Ａ）に示
す構成に画素１２＿１、１２＿２及び画素１２＿１、１２＿２が有するトランジスタ１３
＿１、１３＿２（以下、画素トランジスタともいう）を追加して図示している。そして、
図１（Ｂ）に示すようにトランジスタ１３＿１、１３＿２がＮチャネル型トランジスタで
ある場合、高電源電位（ＶＤＤ）が選択信号となり、低電源電位（ＶＳＳ）が非選択信号
となる。図１（Ｃ）は、図１（Ｂ）に示す信号の波形の一例を示す図である。図１（Ｃ）
に示すように、図１（Ｂ）に示す走査線１０では、一端から入力される信号が高電源電位
（ＶＤＤ）から低電源電位（ＶＳＳ）に切り替わるタイミング（ＴＡ）が、クロック信号
（ＣＫ）が低電源電位（ＶＳＳ）から高電源電位（ＶＤＤ）に切り替わるタイミングと一
致するように信号が入力される。なお、図１（Ｃ）では、クロック信号（ＣＫ）として、
高電源電位（ＶＤＤ）と低電源電位（ＶＳＳ）を繰り返すデューティ比が１／２の信号を
図示しているが、高電源電位（ＶＤＤ）及び低電源電位（ＶＳＳ）の少なくとも一方を他
の電位に置換してもよく、また、１／２以外のデューティ比をとる信号を適用してもよい
。

また、図１（Ｃ）に示すように走査線１０に高電源電位（ＶＤＤ）が供給されている期
間においては、トランジスタ１１がオフ状態を維持することが好ましい。すなわち、当該
期間において、クロック信号（ＣＫ）が低電源電位（ＶＳＳ）を維持することが好ましい
。これにより、走査線１０の一端から他端に無駄な電流が流れることを抑制し、表示装置
の動作不良及び消費電力の増加を抑制することができるからである。

図１（Ｄ）は、図１（Ｂ）に示すトランジスタ１１、１３＿１、１３＿２をＰチャネル
型トランジスタ１４、１５＿１、１５＿２に置換した構成を示す図である。この場合、高
電源電位（ＶＤＤ）が非選択信号となり、低電源電位（ＶＳＳ）が選択信号となる。図１
（Ｅ）は、図１（Ｄ）に示す信号の波形の一例を示す図である。図１（Ｅ）に示すように
、図１（Ｄ）に示す走査線１０では、一端から入力される信号が低電源電位（ＶＳＳ）か
ら高電源電位（ＶＤＤ）に切り替わるタイミング（ＴＢ）が、クロック信号（ＣＫ）が高
電源電位（ＶＤＤ）から低電源電位（ＶＳＳ）に切り替わるタイミングと一致するように
信号が入力される。

なお、図１（Ｂ）に示すように、ドレインが走査線１０の他端と接続されたトランジス
タ１１と、ゲートが走査線１０と接続されたトランジスタ１３＿１、１３＿２とは同じ極
性のトランジスタであることが好ましい。また、図１（Ｄ）に示すように、ドレインが走
査線１０の他端と接続されたトランジスタ１４と、ゲートが走査線１０と接続されたトラ
ンジスタ１５＿１、１５＿２とは同じ極性のトランジスタであることが好ましい。具体的
には、両者が異なる極性のトランジスタである場合と比較して製造プロセス数を低減する
ことが可能となる点で好ましい。また、両者が異なる極性のトランジスタであってクロッ
ク信号（ＣＫ）が選択信号に対応する電位及び非選択信号に対応する電位によって構成さ
れる場合、非選択信号が入力される端子がトランジスタ１１、１４のソースではなくドレ
インとなる。この場合、ゲートが走査線１０に接続されたトランジスタのゲートには、非
選択信号に対応する電位ではなく、非選択信号に対応する電位からトランジスタ１１、１
４のしきい値電圧分変動した電位が入力されることになる。

図２（Ａ）は、本発明の一態様の表示装置の一部を示す図である。図２（Ａ）では、紙
面の左側から信号（Ａ１）が入力される走査線１０１と、紙面の右側から信号（Ａ２）が
入力される走査線１０２と、ゲートにクロック信号（ＣＫ２）が入力され、ソースに低電
源電位（ＶＳＳ）が入力されるトランジスタ１１１と、ゲートにクロック信号（ＣＫ１）
が入力され、ソースに低電源電位（ＶＳＳ）が入力されるトランジスタ１１２とを示して
いる。また、走査線１０１の紙面の右側の端はトランジスタ１１１のドレインと接続され
、走査線１０２の紙面の左側の端はトランジスタ１１２のドレインと接続されている。ま
た、図２（Ａ）では、画素１２１＿１、１２１＿２、１２２＿１、１２２＿２及びトラン
ジスタ１３１＿１、１３１＿２、１３２＿１、１３２＿２も図示している。なお、トラン
ジスタ１１１、１１２、１３１＿１、１３１＿２、１３２＿１、１３２＿２はＮチャネル
型トランジスタである。

図２（Ｂ）は、図２（Ａ）に示す信号の波形を示す図である。図２（Ｂ）に示すように
、図２（Ａ）に示す走査線１０１、１０２では、入力される信号が高電源電位（ＶＤＤ）
から低電源電位（ＶＳＳ）に切り替わるタイミング（ＴＡ１、ＴＡ２）が、クロック信号
（ＣＫ１、ＣＫ２）が低電源電位（ＶＳＳ）から高電源電位（ＶＤＤ）に切り替わるタイ
ミングと一致するように信号が入力される。なお、クロック信号（ＣＫ１、ＣＫ２）のデ
ューティ比等は適宜変更することが可能である。

図２（Ａ）に示すような構成の場合、クロック信号（ＣＫ１、ＣＫ２）の入力経路とな
る配線を表示領域の一辺側にまとめて設けるのではなく対向する両側に分割して設けるこ
とが可能となる。そのため、表示領域が中央部に存在する表示装置の額縁の幅を狭く（狭
額縁化）することが可能である。

なお、図２（Ａ）、（Ｂ）では、表示装置に含まれるトランジスタがＮチャネル型トラ
ンジスタである場合について示したが、当該トランジスタとしてＰチャネル型トランジス
タを適用してもよい。

図３では、図２（Ａ）に示す構成に、紙面の左側に設けられるシフトレジスタ１４１と
、紙面の右側に設けられるシフトレジスタ１４２とを追加して図示している。なお、シフ
トレジスタ１４１は、クロック信号（ＣＫ１）が入力され、走査線１０１に対して信号を
出力する回路である。また、シフトレジスタ１４２は、クロック信号（ＣＫ２）が入力さ
れ、走査線１０２に対して信号を出力する回路である。

図３に示す構成では、図２（Ａ）に示す構成と同様に狭額縁化を図ることが可能である
。加えて、図３に示す構成では、クロック信号（ＣＫ１、ＣＫ２）がトランジスタ１１１
、１１２のスイッチングを制御するためのみならずシフトレジスタ１４１、１４２を動作
させるためにも利用されている。よって、図３に示す構成では、効率よく狭額縁化を図る
ことが可能である。

なお、シフトレジスタ１４１、１４２の構成は、特定の構成に限定されない。例えば、
Ｐチャネル型トランジスタ及びＮチャネル型トランジスタの双方を用いた相補型金属酸化
物半導体（ＣＭＯＳ）回路を用いてシフトレジスタ１４１、１４２を構成してもよいし、
いずれか一方のみを用いてシフトレジスタ１４１、１４２を構成してもよい。シフトレジ
スタ１４１、１４２がＣＭＯＳ回路を用いて構成される場合、シフトレジスタ１４１、１
４２における消費電力を低減することが可能となる点で好ましい。他方、シフトレジスタ
１４１、１４２がトランジスタ１１１、１１２、１３１＿１、１３１＿２、１３２＿１、
１３２＿２と同じ極性のトランジスタのみから構成される場合、製造プロセス数を低減す
ることが可能となる点で好ましい。

＜２．表示装置の具体例＞
図４（Ａ）は、表示装置の具体例を示す図である。図４（Ａ）に示す表示装置は、ｍ行
ｎ列（ｍ、ｎは偶数）に配設されているｍ×ｎ個の画素２０と、当該画素間において紙面
の左右方向に延在するｍ本の走査線２１と、当該画素間において紙面の上下方向に延在す
るｎ本の信号線２２と、各々が当該ｍ本の走査線２１に接続されている走査線駆動回路２
３、２４と、当該ｎ本の信号線２２に接続されている信号線駆動回路２５とを有する。

＜（１）画素２０の構成例＞
図４（Ｂ）は、図４（Ａ）に示す表示装置が有する画素２０の回路図の一例を示す図で
ある。図４（Ｂ）に示す画素２０は、ゲートが走査線２１に接続され、ソース又はドレイ
ンの一方が信号線２２に接続されているトランジスタ２０１と、一方の電極がトランジス
タ２０１のソース又はドレインの他方に接続され、他方の電極が容量電位を供給する配線
（容量線ともいう）に接続されている容量素子２０２と、一方の電極がトランジスタ２０
１のソース又はドレインの他方及び容量素子２０２の一方の電極に接続され、他方の電極
が共通電位を供給する配線（共通電位線ともいう）に電気的に接続されている液晶素子２
０３とを有する。なお、容量電位と共通電位を同一の電位とすることが可能である。また
、図４（Ｂ）においては、画素２０に液晶素子２０３が設けられる構成を示しているが、
本明細書で開示される表示装置の画素は当該構成に限定されない。例えば、本明細書で開
示される表示装置においては、画素に発光素子を設けることも可能である。

＜（２）走査線駆動回路２３、２４の構成例＞
図５は、図４（Ａ）に示す表示装置が有する走査線駆動回路２３、２４の構成例を示す
図である。図５に示す走査線駆動回路２３は、各々がクロック信号（ＣＫＬ１乃至４）の
いずれか一を供給する４本の配線と、各々が奇数行目に配設されている複数の走査線２１
＿１、２１＿３・・・２１＿ｍ−１のいずれか一に接続されている複数のパルス出力回路
２３＿１、２３＿３・・・２３＿ｍ−１と、各々のゲートが当該４本の配線のいずれか一
に接続され、ソースが低電源電位（ＶＳＳ）を供給する配線（以下、低電源電位線という
）に接続され、且つドレインが偶数行目に配設された複数の走査線２１＿２、２１＿４・
・・２１＿ｍのいずれか一に接続されている複数のトランジスタ２３＿２、２３＿４・・
・２３＿ｍとを有する。また、図５に示す走査線駆動回路２４は、各々がクロック信号（
ＣＫＲ１乃至４）のいずれか一を供給する４本の配線と、各々が偶数行目に配設されてい
る複数の走査線２１＿２、２１＿４・・・２１＿ｍのいずれか一に接続されている複数の
パルス出力回路２４＿２、２４＿４・・・２４＿ｍと、各々のゲートが当該４本の配線の
いずれか一に接続され、ソースが低電源電位線に接続され、且つドレインが奇数行目に配
設された複数の走査線２１＿１、２１＿３・・・２１＿ｍ−１のいずれか一に接続されて
いる複数のトランジスタ２４＿１、２４＿３・・・２４＿ｍ−１とを有する。なお、図５
に示す走査線駆動回路２３においては、パルス出力回路２３＿１、２３＿３・・・２３＿
ｍ−１によってシフトレジスタが構成され、図５に示す走査線駆動回路２４においては、
パルス出力回路２４＿２、２４＿４・・・２４＿ｍによってシフトレジスタが構成されて
いる。

図６（Ａ）は、クロック信号（ＣＫＬ１乃至４、ＣＫＲ１乃至４）の具体的な波形の一
例を示す図である。図６（Ａ）に示すクロック信号（ＣＫＬ１）は、周期的にハイレベル
の電位（高電源電位（ＶＤＤ））とロウレベルの電位（低電源電位（ＶＳＳ））を繰り返
す、デューティ比が３／８の信号である。また、クロック信号（ＣＫＬ２）は、クロック
信号（ＣＫＬ１）から１／４周期位相がずれた信号であり、クロック信号（ＣＫＬ３）は
、クロック信号（ＣＫＬ１）から１／２周期位相がずれた信号であり、クロック信号（Ｃ
ＫＬ４）は、クロック信号（ＣＫＬ１）から３／４周期位相がずれた信号である。また、
クロック信号（ＣＫＲ１）は、クロック信号（ＣＫＬ１）から１／８周期位相がずれた信
号であり、クロック信号（ＣＫＲ２）は、クロック信号（ＣＫＬ１）から３／８周期位相
がずれた信号であり、クロック信号（ＣＫＲ３）は、クロック信号（ＣＫＬ１）から５／
８周期位相がずれた信号であり、クロック信号（ＣＫＲ４）は、クロック信号（ＣＫＬ１
）から７／８周期位相がずれた信号である。

上述した表示装置においては、各パルス出力回路２３＿１、２３＿３・・・２３＿ｍ−
１、２４＿２、２４＿４・・・２４＿ｍとして、同一の構成を有する回路を適用すること
ができる。ただし、パルス出力回路が有する複数の端子の電気的な接続関係は、パルス出
力回路毎に異なる。具体的な接続関係について図５、図６（Ｂ）を参照して説明する。

各パルス出力回路は、パルス出力回路２３＿ｍ−１、２４＿ｍを除き、端子３１乃至３
６を有する。なお、端子３１乃至３４は入力端子であり、端子３５、３６は出力端子であ
る。また、パルス出力回路２３＿ｍ−１、２４＿ｍは、端子３１乃至３５を有する。

まず、端子３１について述べる。パルス出力回路２３＿１の端子３１は、スタートパル
ス（ＳＰ１）を供給する配線に接続され、パルス出力回路２３＿２ａ−１（ａは２以上ｍ
／２以下の自然数）の端子３１は、パルス出力回路２３＿２ａ−３の端子３６に接続され
ている。また、パルス出力回路２４＿２の端子３１は、スタートパルス（ＳＰ２）を供給
する配線に接続され、パルス出力回路２４＿２ａの端子３１は、パルス出力回路２４＿２
ａ−２の端子３６に接続されている。

次いで、端子３２について述べる。パルス出力回路２３＿８ｂ−７（ｂは、ｍ／８以下
の自然数）の端子３２は、クロック信号（ＣＫＬ１）を供給する配線に接続され、パルス
出力回路２３＿８ｂ−５の端子３２は、クロック信号（ＣＫＬ２）を供給する配線に接続
され、パルス出力回路２３＿８ｂ−３の端子３２は、クロック信号（ＣＫＬ３）を供給す
る配線に接続され、パルス出力回路２３＿８ｂ−１の端子３２は、クロック信号（ＣＫＬ
４）を供給する配線に接続されている。また、パルス出力回路２４＿８ｂ−６の端子３２
は、クロック信号（ＣＫＲ１）を供給する配線に接続され、パルス出力回路２４＿８ｂ−
４の端子３２は、クロック信号（ＣＫＲ２）を供給する配線に接続され、パルス出力回路
２４＿８ｂ−２の端子３２は、クロック信号（ＣＫＲ３）を供給する配線に接続され、パ
ルス出力回路２４＿８ｂの端子３２は、クロック信号（ＣＫＲ４）を供給する配線に接続
されている。

次いで、端子３３について述べる。パルス出力回路２３＿８ｂ−７の端子３３は、クロ
ック信号（ＣＫＬ２）を供給する配線に接続され、パルス出力回路２３＿８ｂ−５の端子
３３は、クロック信号（ＣＫＬ３）を供給する配線に接続され、パルス出力回路２３＿８
ｂ−３の端子３３は、クロック信号（ＣＫＬ４）を供給する配線に接続され、パルス出力
回路２３＿８ｂ−１の端子３３は、クロック信号（ＣＫＬ１）を供給する配線に接続され
ている。また、パルス出力回路２４＿８ｂ−６の端子３３は、クロック信号（ＣＫＲ２）
を供給する配線に接続され、パルス出力回路２４＿８ｂ−４の端子３３は、クロック信号
（ＣＫＲ３）を供給する配線に接続され、パルス出力回路２４＿８ｂ−２の端子３３は、
クロック信号（ＣＫＲ４）を供給する配線に接続され、パルス出力回路２４＿８ｂの端子
３３は、クロック信号（ＣＫＲ１）を供給する配線に接続されている。

次いで、端子３４について述べる。パルス出力回路２３＿８ｂ−７の端子３４は、クロ
ック信号（ＣＫＬ３）を供給する配線に接続され、パルス出力回路２３＿８ｂ−５の端子
３４は、クロック信号（ＣＫＬ４）を供給する配線に接続され、パルス出力回路２３＿８
ｂ−３の端子３４は、クロック信号（ＣＫＬ１）を供給する配線に接続され、パルス出力
回路２３＿８ｂ−１の端子３４は、クロック信号（ＣＫＬ２）を供給する配線に接続され
ている。また、パルス出力回路２４＿８ｂ−６の端子３４は、クロック信号（ＣＫＲ３）
を供給する配線に接続され、パルス出力回路２４＿８ｂ−４の端子３４は、クロック信号
（ＣＫＲ４）を供給する配線に接続され、パルス出力回路２４＿８ｂ−２の端子３４は、
クロック信号（ＣＫＲ１）を供給する配線に接続され、パルス出力回路２４＿８ｂの端子
３４は、クロック信号（ＣＫＲ２）を供給する配線に接続されている。

次いで、端子３５について述べる。パルス出力回路２３＿２ｘ−１、２４＿２ｘ（ｘは
、ｍ以下の自然数）の端子３５は、ｘ行目に配設された走査線２１＿ｘに接続されている
。

各パルス出力回路（パルス出力回路２３＿ｍ−１、２４＿ｍを除く）の端子３６の接続
関係は既出である。そのため、ここでは前述の説明を援用することとする。

＜（２−１）パルス出力回路の構成例＞
図７（Ａ）は、図５、図６（Ｂ）に示すパルス出力回路の構成例を示す図である。図７
（Ａ）に示すパルス出力回路は、トランジスタ４１乃至４９を有する。なお、パルス出力
回路２３＿ｍ−１、２４＿ｍにはトランジスタ４３、４４を設けなくてもよい。

トランジスタ４１は、ソース又はドレインの一方が高電源電位（ＶＤＤ）を供給する配
線（以下、高電源電位線という）に接続され、ゲートが端子３１に接続されている。

トランジスタ４２は、ソース又はドレインの一方が低電源電位線に接続され、ソース又
はドレインの他方がトランジスタ４１のソース又はドレインの他方に接続されている。

トランジスタ４３は、ソース又はドレインの一方が端子３２に接続され、ソース又はド
レインの他方が端子３６に接続され、ゲートがトランジスタ４１のソース又はドレインの
他方及びトランジスタ４２のソース又はドレインの他方に接続されている。

トランジスタ４４は、ソース又はドレインの一方が低電源電位線に接続され、ソース又
はドレインの他方が端子３６に接続され、ゲートがトランジスタ４２のゲートに接続され
ている。

トランジスタ４５は、ソース又はドレインの一方が低電源電位線に接続され、ソース又
はドレインの他方がトランジスタ４２のゲート及びトランジスタ４４のゲートに接続され
、ゲートが端子３１に電気的に接続されている。

トランジスタ４６は、ソース又はドレインの一方が高電源電位線に接続され、ゲートが
端子３３に接続されている。なお、トランジスタ４６のソース又はドレインの一方が、低
電源電位（ＶＳＳ）よりも高電位であり且つ高電源電位（ＶＤＤ）よりも低電位である電
源電位（ＶＣＣ）を供給する配線に接続されている構成とすることもできる。

トランジスタ４７は、ソース又はドレインの一方がトランジスタ４６のソース又はドレ
インの他方に接続され、ソース又はドレインの他方がトランジスタ４２のゲート、トラン
ジスタ４４のゲート、及びトランジスタ４５のソース又はドレインの他方に接続され、ゲ
ートが端子３４に接続されている。

トランジスタ４８は、ソース又はドレインの一方が端子３２に接続され、ソース又はド
レインの他方が端子３５に接続され、ゲートがトランジスタ４１のソース又はドレインの
他方、トランジスタ４２のソース又はドレインの他方、及びトランジスタ４３のゲートに
接続されている。

トランジスタ４９は、ソース又はドレインの一方が低電源電位線に接続され、ソース又
はドレインの他方が端子３５に接続され、ゲートがトランジスタ４２のゲート、トランジ
スタ４４のゲート、トランジスタ４５のソース又はドレインの他方、及びトランジスタ４
７のソース又はドレインの他方に接続されている。

なお、以下においては、トランジスタ４１のソース又はドレインの他方、トランジスタ
４２のソース又はドレインの他方、トランジスタ４３のゲート、及びトランジスタ４８の
ゲートが接続されたノードをノードＡとし、トランジスタ４２のゲート、トランジスタ４
４のゲート、トランジスタ４５のソース又はドレインの他方、トランジスタ４７のソース
又はドレインの他方、及びトランジスタ４９のゲートが接続されたノードをノードＢとし
て説明する。

＜（２−２）パルス出力回路の動作例＞
上述したパルス出力回路の動作例について図７（Ｂ）、（Ｃ）を参照して説明する。な
お、図７（Ｂ）は、パルス出力回路２３＿１に入出力される信号の波形、及びパルス出力
回路２３＿１中のノードＡ、Ｂの電位を示す図であり、図７（Ｃ）は、パルス出力回路２
４＿２に入出力される信号の波形、及びパルス出力回路２４＿２中のノードＡ、Ｂの電位
を示す図である。なお、図７（Ｂ）、（Ｃ）中において、Ｇｏｕｔは、パルス出力回路の
走査線に対する出力信号を表し、ＳＲｏｕｔは、当該パルス出力回路の後段に設けられて
いるパルス出力回路に対する出力信号を表している。

まず、図７（Ｂ）を参照して、パルス出力回路２３＿１の動作について説明する。

タイミングｔ１において、端子３１にハイレベルの電位（高電源電位（ＶＤＤ））が入
力される。これにより、トランジスタ４１、４５がオン状態となる。そのため、ノードＡ
の電位がハイレベルの電位（高電源電位（ＶＤＤ）からトランジスタ４１のしきい値電圧
分下降した電位）に上昇し、その時点でトランジスタ４１がオフ状態となる。また、ノー
ドＢの電位が低電源電位（ＶＳＳ）に下降する。これに付随して、トランジスタ４３、４
８がオン状態となり、トランジスタ４２、４４、４９がオフ状態となる。以上により、端
子３５、３６から出力される信号は、端子３２に入力される信号となる。ここで、端子３
２に入力される信号は、ロウレベルの電位（低電源電位（ＶＳＳ））である。そのため、
パルス出力回路２３＿１は、パルス出力回路２３＿３の端子３１、及び走査線２１＿１に
ロウレベルの電位（低電源電位（ＶＳＳ））を出力する。

タイミングｔ２において、端子３４にロウレベルの電位（低電源電位（ＶＳＳ））が入
力される。ただし、端子３５及び端子３６から出力される信号は変化せず、パルス出力回
路２３＿１は、パルス出力回路２３＿３の端子３１、及び走査線２１＿１にロウレベルの
電位（低電源電位（ＶＳＳ））を出力する。

タイミングｔ３において、端子３２にハイレベルの電位（高電源電位（ＶＤＤ））が入
力される。なお、タイミングｔ３の時点で、ノードＡの電位（トランジスタ４１のソース
又はドレインの他方の電位）は、既にハイレベルの電位（高電源電位（ＶＤＤ）からトラ
ンジスタ４１のしきい値電圧分下降した電位）まで上昇している。そのため、トランジス
タ４１はオフ状態となっている。この時、端子３２にハイレベルの電位（高電源電位（Ｖ
ＤＤ））が入力されることで、トランジスタ４３、４８のソースとゲートの容量結合によ
って、ノードＡの電位（トランジスタ４３、４８のゲートの電位）がさらに上昇する（ブ
ートストラップ動作）。また、当該ブートストラップ動作を行うことによって、端子３５
、３６から出力される信号が端子３２に入力されるハイレベルの電位（高電源電位（ＶＤ
Ｄ））から下降することがない。そのため、パルス出力回路２３＿１は、パルス出力回路
２３＿３の端子３１、及び走査線２１＿１にハイレベルの電位（高電源電位（ＶＤＤ））
を出力する。

タイミングｔ４において、端子３１にロウレベルの電位（低電源電位（ＶＳＳ））が入
力され、タイミングｔ５において端子３３にハイレベルの電位（高電源電位（ＶＤＤ））
が入力される。ただし、端子３５及び端子３６から出力される信号は変化せず、パルス出
力回路２３＿１は、パルス出力回路２３＿３の端子３１、及び走査線２１＿１にハイレベ
ルの電位（高電源電位（ＶＤＤ））を出力する。

タイミングｔ６において、端子３２にロウレベルの電位（低電源電位（ＶＳＳ））が入
力される。この時、トランジスタ４３、４８のソースとゲートの容量結合によって、ノー
ドＡの電位（トランジスタ４３、４８のゲートの電位）が下降する（ブートストラップ動
作）。ただし、ノードＡの電位は依然としてハイレベルの電位にある。そのため、トラン
ジスタ４３、４８はオン状態を維持する。よって、端子３２に入力される信号が端子３５
、３６から出力される信号となる。すなわち、パルス出力回路２３＿１は、パルス出力回
路２３＿３の端子３１、及び走査線２１＿１にロウレベルの電位（低電源電位（ＶＳＳ）
）を出力する。

タイミングｔ７において、端子３４にハイレベルの電位（高電源電位（ＶＤＤ））が入
力される。また、タイミングｔ７においては、端子３３にもハイレベルの電位（高電源電
位（ＶＤＤ））が入力されている。そのため、トランジスタ４６、４７が共にオン状態と
なる。これにより、ノードＢの電位がハイレベルの電位（高電源電位（ＶＤＤ）からトラ
ンジスタ４６及びトランジスタ４７のうちしきい値電圧が高い方のしきい値電圧分下降し
た電位）に上昇する。そのため、トランジスタ４２、４４、４９がオン状態となる。また
、これに付随して、ノードＡの電位がロウレベルの電位（低電源電位（ＶＳＳ））へと下
降する。そのため、トランジスタ４３、４８がオフ状態となる。以上により、タイミング
ｔ７において、端子３５及び端子３６から出力される信号は、トランジスタ４４、４９の
ソース又はドレインの一方に入力される信号となる。もっとも、当該信号は低電源電位（
ＶＳＳ）である。そのため、パルス出力回路２３＿１のパルス出力回路２３＿３の端子３
１、及び走査線２１＿１に対する出力信号は、ロウレベルの電位（低電源電位（ＶＳＳ）
）のまま維持される。

次いで、パルス出力回路２４＿２の動作について説明する。図７（Ｃ）に示すように、
パルス出力回路２４＿２は、パルス出力回路２３＿１と同様に動作する。ただし、パルス
出力回路２４＿２は、パルス出力回路２３＿１と比較してクロック信号（ＣＫＬ１乃至４
、ＣＫＲ１乃至４）の１／８周期分遅れて動作する。

＜（２−３）トランジスタ２３＿２・・・２３＿ｍ、２４＿１・・・２４＿ｍ−１の動作
例＞
トランジスタ２３＿２・・・２３＿ｍ、２４＿１・・・２４＿ｍ−１の動作例について
、図８を参照して説明する。図８（Ａ）は、図５の一部を抜粋した図であり、図８（Ｂ）
は、図７（Ｂ）、（Ｃ）に示すパルス出力回路２３＿１、２４＿２が走査線２１＿１、２
１＿２に出力する信号の波形及びトランジスタ２３＿２、２４＿１のゲートに入力される
クロック信号（ＣＫＲ２、ＣＫＬ３）を示す図である。

上述した表示装置においては、図８（Ｂ）に示すようにパルス出力回路２３＿１が走査
線２１＿１に対して出力する信号がハイレベルの電位（高電源電位（ＶＤＤ））からロウ
レベルの電位（低電源電位（ＶＳＳ））に切り替わるタイミング（ｔａ）が、クロック信
号（ＣＫＲ２）がロウレベルの電位（低電源電位（ＶＳＳ））からハイレベルの電位（高
電源電位（ＶＤＤ））に切り替わるタイミングと一致している。すなわち、当該タイミン
グ（ｔａ）が、トランジスタ２４＿１がオフ状態からオン状態となるタイミングと一致し
ている。同様に、パルス出力回路２４＿３が走査線２１＿２に対して出力する信号がハイ
レベルの電位（高電源電位（ＶＤＤ））からロウレベルの電位（低電源電位（ＶＳＳ））
に切り替わるタイミング（ｔｂ）が、トランジスタ２４＿１がオフ状態からオン状態とな
るタイミングと一致している。これにより、上述した表示装置においては、走査線の一端
のみならず両端から非選択信号が同時に入力されることになる。そのため、当該走査線の
各箇所における電位変化のタイミングのずれを抑制することが可能である。すなわち、当
該走査線にゲートが接続されている複数のトランジスタのスイッチングのタイミングのず
れを抑制することが可能となる。その結果、表示装置において生じる不具合を抑制するこ
とが可能となる。

また、上述した表示装置においては、トランジスタ２３＿２、２３＿４・・・２３＿ｍ
、２４＿１、２４＿３・・・２４＿ｍ−１のスイッチングを制御するためにシフトレジス
タを動作する際に用いられるクロック信号（ＣＫＬ１乃至４、ＣＫＲ１乃至４）が利用さ
れている。すなわち、トランジスタ２３＿２、２３＿４・・・２３＿ｍ、２４＿１、２４
＿３・・・２４＿ｍ−１のスイッチングを制御するために別途新たな信号を供給する配線
を設ける必要がない。よって、上述した表示装置においては、効率よく狭額縁化を図るこ
とが可能である。

＜（３）走査線駆動回路２３、２４の変形例＞
本明細書で開示される表示装置に設けられる走査線駆動回路２３、２４は、上述した回
路に限定されない。例えば、トランジスタ２３＿２・・・２３＿ｍ、２４＿１・・・２４
＿ｍ−１のゲートを、図５に示す様にクロック信号を供給する配線（ＣＫＬ１乃至４、Ｃ
ＫＲ１乃至４）のいずれか一に接続させる構成とするのではなく、パルス出力回路２３＿
１・・・２３＿ｍ−１、２４＿２・・・２４＿ｍ−１のいずれか一の端子３５に接続させ
る構成とすることも可能である。

具体的には、パルス出力回路が図７（Ａ）に示す場合であれば、図９に示す構成とする
ことも可能である。図９に示す走査線駆動回路２３では、トランジスタ２３＿２ｃ（ｃは
ｍ−４以下の偶数）のゲートがパルス出力回路２３＿ｃ＋３の端子３５に接続され、トラ
ンジスタ２４＿ｄ（ｄはｍ−３以下の奇数）のゲートがパルス出力回路２４＿ｄ＋３の端
子３５に接続されている。なお、図９には図示していないが、図９では、トランジスタ２
３＿ｍ−２のゲートがパルス出力回路２３＿ｍ−７の端子３５に接続され、トランジスタ
２３＿ｍのゲートがパルス出力回路２３＿ｍ−５の端子３５に接続され、トランジスタ２
４＿ｍ−１のゲートがパルス出力回路２４＿ｍ−６の端子３５に接続されている。

図９に示す走査線駆動回路２３、２４を用いた場合であっても、図５に示す走査線駆動
回路２３、２４を用いた場合と同様の作用効果を奏する。

＜３．トランジスタの具体例＞
上述した表示装置に含まれるトランジスタとしては、どのようなトランジスタを適用し
てもよい。例えば、シリコン膜にチャネルが形成されるトランジスタ（シリコン膜にチャ
ネル形成領域を有するトランジスタ）又は酸化物半導体膜にチャネルが形成されるトラン
ジスタ（酸化物半導体膜にチャネル形成領域を有するトランジスタ）を上述した表示装置
に含まれるトランジスタとして適用することが可能である。

以下では、酸化物半導体膜の構造について説明する。

酸化物半導体膜は、非単結晶酸化物半導体膜と単結晶酸化物半導体膜とに大別される。
非単結晶酸化物半導体膜とは、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙ
ｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜、多結晶酸化物半導体
膜、微結晶酸化物半導体膜、非晶質酸化物半導体膜などをいう。

まずは、ＣＡＡＣ−ＯＳ膜について説明する。

ＣＡＡＣ−ＯＳ膜は、ｃ軸配向した複数の結晶部を有する酸化物半導体膜の一つである
。

ＣＡＡＣ−ＯＳ膜を透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃ
ｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって観察すると、明確な結晶部同士の境界、即ち
結晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、Ｃ
ＡＡＣ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。

ＣＡＡＣ−ＯＳ膜を、試料面と概略平行な方向からＴＥＭによって観察（断面ＴＥＭ観
察）すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原
子の各層は、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹
凸を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。

なお、本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度
で配置されている状態をいう。従って、−５°以上５°以下の場合も含まれる。また、「
垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。
従って、８５°以上９５°以下の場合も含まれる。

一方、ＣＡＡＣ−ＯＳ膜を、試料面と概略垂直な方向からＴＥＭによって観察（平面Ｔ
ＥＭ観察）すると、結晶部において、金属原子が三角形状または六角形状に配列している
ことを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られ
ない。

断面ＴＥＭ観察および平面ＴＥＭ観察より、ＣＡＡＣ−ＯＳ膜の結晶部は配向性を有し
ていることがわかる。

なお、ＣＡＡＣ−ＯＳ膜に含まれるほとんどの結晶部は、一辺が１００ｎｍ未満の立方
体内に収まる大きさである。従って、ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、一辺が１０
ｎｍ未満、５ｎｍ未満または３ｎｍ未満の立方体内に収まる大きさの場合も含まれる。た
だし、ＣＡＡＣ−ＯＳ膜に含まれる複数の結晶部が連結することで、一つの大きな結晶領
域を形成する場合がある。例えば、平面ＴＥＭ像において、２５００ｎｍ^２以上、５μｍ
^２以上または１０００μｍ^２以上となる結晶領域が観察される場合がある。

ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）
装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ_４の結晶を有するＣＡＡＣ−ＯＳ
膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピーク
が現れる場合がある。このピークは、ＩｎＧａＺｎＯ_４の結晶の（００９）面に帰属され
ることから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に
概略垂直な方向を向いていることが確認できる。

一方、ＣＡＡＣ−ＯＳ膜に対し、ｃ軸に概略垂直な方向からＸ線を入射させるｉｎ−ｐ
ｌａｎｅ法による解析では、２θが５６°近傍にピークが現れる場合がある。このピーク
は、ＩｎＧａＺｎＯ_４の結晶の（１１０）面に帰属される。ＩｎＧａＺｎＯ_４の単結晶酸
化物半導体膜であれば、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）
として試料を回転させながら分析（φスキャン）を行うと、（１１０）面と等価な結晶面
に帰属されるピークが６本観察される。これに対し、ＣＡＡＣ−ＯＳ膜の場合は、２θを
５６°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。

以上のことから、ＣＡＡＣ−ＯＳ膜では、異なる結晶部間ではａ軸およびｂ軸の配向は
不規則であるが、ｃ軸配向性を有し、かつｃ軸が被形成面または上面の法線ベクトルに平
行な方向を向いていることがわかる。従って、前述の断面ＴＥＭ観察で確認された層状に
配列した金属原子の各層は、結晶のａｂ面に平行な面である。

なお、結晶部は、ＣＡＡＣ−ＯＳ膜を成膜した際、または加熱処理などの結晶化処理を
行った際に形成される。上述したように、結晶のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面ま
たは上面の法線ベクトルに平行な方向に配向する。従って、例えば、ＣＡＡＣ−ＯＳ膜の
形状をエッチングなどによって変化させた場合、結晶のｃ軸がＣＡＡＣ−ＯＳ膜の被形成
面または上面の法線ベクトルと平行にならないこともある。

また、ＣＡＡＣ−ＯＳ膜中において、ｃ軸配向した結晶部の分布が均一でなくてもよい
。例えば、ＣＡＡＣ−ＯＳ膜の結晶部が、ＣＡＡＣ−ＯＳ膜の上面近傍からの結晶成長に
よって形成される場合、上面近傍の領域は、被形成面近傍の領域よりもｃ軸配向した結晶
部の割合が高くなることがある。また、ＣＡＡＣ−ＯＳ膜に不純物を添加する場合、不純
物が添加された領域が変質し、部分的にｃ軸配向した結晶部の割合の異なる領域が形成さ
れることもある。

なお、ＩｎＧａＺｎＯ_４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ
法による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現
れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向
性を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍
にピークを示し、２θが３６°近傍にピークを示さないことが好ましい。

ＣＡＡＣ−ＯＳ膜は、不純物濃度の低い酸化物半導体膜である。不純物は、水素、炭素
、シリコン、遷移金属元素などの酸化物半導体膜の主成分以外の元素である。特に、シリ
コンなどの、酸化物半導体膜を構成する金属元素よりも酸素との結合力の強い元素は、酸
化物半導体膜から酸素を奪うことで酸化物半導体膜の原子配列を乱し、結晶性を低下させ
る要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半
径（または分子半径）が大きいため、酸化物半導体膜内部に含まれると、酸化物半導体膜
の原子配列を乱し、結晶性を低下させる要因となる。なお、酸化物半導体膜に含まれる不
純物は、キャリアトラップやキャリア発生源となる場合がある。

また、ＣＡＡＣ−ＯＳ膜は、欠陥準位密度の低い酸化物半導体膜である。例えば、酸化
物半導体膜中の酸素欠損は、キャリアトラップとなることや、水素を捕獲することによっ
てキャリア発生源となることがある。

不純物濃度が低く、欠陥準位密度が低い（酸素欠損の少ない）ことを、高純度真性また
は実質的に高純度真性と呼ぶ。高純度真性または実質的に高純度真性である酸化物半導体
膜は、キャリア発生源が少ないため、キャリア密度を低くすることができる。従って、当
該酸化物半導体膜を用いたトランジスタは、しきい値電圧がマイナスとなる電気特性（ノ
ーマリーオンともいう。）になることが少ない。また、高純度真性または実質的に高純度
真性である酸化物半導体膜は、キャリアトラップが少ない。そのため、当該酸化物半導体
膜を用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる
。なお、酸化物半導体膜のキャリアトラップに捕獲された電荷は、放出するまでに要する
時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、不純物濃度が高
く、欠陥準位密度が高い酸化物半導体膜を用いたトランジスタは、電気特性が不安定とな
る場合がある。

また、ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特
性の変動が小さい。

次に、微結晶酸化物半導体膜について説明する。

微結晶酸化物半導体膜は、ＴＥＭによる観察像では、明確に結晶部を確認することがで
きない場合がある。微結晶酸化物半導体膜に含まれる結晶部は、１ｎｍ以上１００ｎｍ以
下、または１ｎｍ以上１０ｎｍ以下の大きさであることが多い。特に、１ｎｍ以上１０ｎ
ｍ以下、または１ｎｍ以上３ｎｍ以下の微結晶であるナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓ
ｔａｌ）を有する酸化物半導体膜を、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ Ｏ
ｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。また、ｎｃ−ＯＳ膜は、例えば、Ｔ
ＥＭによる観察像では、結晶粒界を明確に確認できない場合がある。

ｎｃ−ＯＳ膜は、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以
上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳ膜は、異な
る結晶部間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。
従って、ｎｃ−ＯＳ膜は、分析方法によっては、非晶質酸化物半導体膜と区別が付かない
場合がある。例えば、ｎｃ−ＯＳ膜に対し、結晶部よりも大きい径のＸ線を用いるＸＲＤ
装置を用いて構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を
示すピークが検出されない。また、ｎｃ−ＯＳ膜に対し、結晶部よりも大きいプローブ径
（例えば５０ｎｍ以上）の電子線を用いる電子線回折（制限視野電子線回折ともいう。）
を行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳ膜に対
し、結晶部の大きさと近いか結晶部より小さいプローブ径（例えば１ｎｍ以上３０ｎｍ以
下）の電子線を用いる電子線回折（ナノビーム電子線回折ともいう。）を行うと、スポッ
トが観測される。また、ｎｃ−ＯＳ膜に対しナノビーム電子線回折を行うと、円を描くよ
うに（リング状に）輝度の高い領域が観測される場合がある。また、ｎｃ−ＯＳ膜に対し
ナノビーム電子線回折を行うと、リング状の領域内に複数のスポットが観測される場合が
ある。

ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも規則性の高い酸化物半導体膜である。そ
のため、ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低くなる。ただし
、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、ｎｃ−
ＯＳ膜は、ＣＡＡＣ−ＯＳ膜と比べて欠陥準位密度が高くなる。

なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、微結晶酸化物半導体膜、Ｃ
ＡＡＣ−ＯＳ膜のうち、二種以上を有する積層膜であってもよい。

＜４．表示モジュールの具体例＞
以下では、上述した表示装置を構成要素の一とする表示モジュールについて、図１０を
参照して説明する。

図１０に示す表示モジュール８０００は、上部カバー８００１と下部カバー８００２と
の間に、ＦＰＣ８００３に接続されたタッチパネル８００４、ＦＰＣ８００５に接続され
た表示パネル８００６、バックライトユニット８００７、フレーム８００９、プリント基
板８０１０、バッテリー８０１１を有する。なお、表示モジュールの構成として、これら
の構成要素の少なくとも一が設けられない（例えば、バックライトユニット８００７、バ
ッテリー８０１１、又はタッチパネル８００４が設けられない）構成を適用することも可
能である。

上述した表示装置は、表示パネル８００６に該当する。

上部カバー８００１及び下部カバー８００２は、タッチパネル８００４及び表示パネル
８００６のサイズに合わせて、形状や寸法を適宜変更することができる。

タッチパネル８００４は、抵抗膜方式または静電容量方式のタッチパネルであり、表示
パネル８００６に重畳されている。また、表示パネル８００６の対向基板（封止基板）に
、タッチパネル機能を持たせるようにすることも可能である。また、表示パネル８００６
の各画素内に光センサを設け、光学式のタッチパネルとすることも可能である。また、表
示パネル８００６の各画素内にタッチセンサ用電極を設け、容量型式のタッチパネルとす
ることも可能である。

バックライトユニット８００７は、マトリクス状に配設されている複数の光源８００８
を有する。なお、バックライトユニット８００７として、線状光源と光拡散板が設けられ
る構成としてもよい。この場合、バックライトユニット８００７は、当該線状光源が発す
る線状光を光拡散板で拡散させ、面状光として射出する。

フレーム８００９は、表示パネル８００６の保護機能の他、プリント基板８０１０の動
作により発生する電磁波を遮断するための電磁シールドとしての機能を有する。またフレ
ーム８００９は、放熱板としての機能を有していてもよい。

プリント基板８０１０は、電源回路、ビデオ信号及びクロック信号を出力するための信
号処理回路を有する。電源回路に電力を供給する電源としては、外部の商用電源であって
も良いし、別途設けたバッテリー８０１１による電源であってもよい。バッテリー８０１
１は、商用電源を用いる場合には、省略可能である。

また、表示モジュール８０００には、偏光板、位相差板、プリズムシートなどの部材を
追加して設けてもよい。

＜５．最終製品の具体例＞
以下では、上述した表示装置を用いて製造される最終製品の一例について、図１１、１
２を参照して説明する。

当該最終製品として、例えば、テレビジョン装置（テレビ、又はテレビジョン受信機と
もいう）、コンピュータ用などのモニタ、デジタルカメラ、デジタルビデオカメラ、デジ
タルフォトフレーム、携帯電話機（携帯電話、携帯電話装置ともいう）、携帯型ゲーム機
、携帯情報端末、音響再生装置、パチンコ機などの大型ゲーム機などが挙げられる。なお
、これらの最終製品は、表示面が曲面形状を備える又は表示面を任意に折り曲げることが
可能な製品とすることも可能である。

図１１（Ａ）は、携帯電話機の一例を示す図である。携帯電話機７４００は、筐体７４
０１に組み込まれた表示部７４０２の他、操作ボタン７４０３、外部接続ポート７４０４
、スピーカ７４０５、マイク７４０６などを備えている。なお、携帯電話機７４００では
、上述した表示装置が表示部７４０２内に組み込まれている。

図１１（Ａ）に示す携帯電話機７４００では、表示部７４０２の表面を指などで触れる
ことで、表示される画像を変化させるなどの操作をすることができる。また、電話を掛け
る、又は文字を入力するなどの操作も、表示部７４０２の表面を指などで触れることによ
り行うことができる。

また、操作ボタン７４０３の操作により、携帯電話機７４００の起動及び停止、並びに
上述した操作を行うことができる。

図１１（Ｂ）は、バングル型の表示装置の一例を示す図である。バングル型の表示装置
７１００は、筐体７１０１、表示部７１０２、操作ボタン７１０３、及び送受信装置７１
０４を備える。なお、バングル型の表示装置７１００では、上述した表示装置が表示部７
１０２内に組み込まれている。

バングル型の表示装置７１００は、送受信装置７１０４によって映像信号を受信可能で
、受信した映像を表示部７１０２に表示することができる。また、音声信号を他の送受信
装置との間で送受信することもできる。

また、操作ボタン７１０３によって、バングル型の表示装置７１００の起動及び停止、
表示される画像を変化させるなどの操作、並びに音声の調整などを行うことができる。

図１２（Ａ）は、携帯用製品の一例を示す図である。携帯用製品７３００は、筐体７３
０１、表示部７３０２、操作ボタン７３０３、引き出し部材７３０４、制御部７３０５を
備える。なお、携帯用製品７３００では、上述した表示装置が表示部７３０２内に組み込
まれている。

携帯用製品７３００は、筒状の筐体７３０１内にロール状に巻かれたフレキシブルな表
示部７３０２を備える。表示部７３０２は、遮光層などが形成された第１の基板と、トラ
ンジスタなどが形成された第２の基板を有する。表示部７３０２は、筐体７３０１内にお
いて常に第２の基板が外側になるように巻かれている。

また、携帯用製品７３００は制御部７３０５によって映像信号を受信可能で、受信した
映像を表示部７３０２に表示することができる。また、制御部７３０５にはバッテリーを
備える。また、制御部７３０５にコネクタを備え、映像信号や電力を直接供給する構成と
してもよい。

また、操作ボタン７３０３によって、起動及び停止、表示される画像を変化させるなど
の操作を行うことができる。

図１２（Ｂ）に、表示部７３０２を引き出し部材７３０４により引き出した状態を示す
。この状態で表示部７３０２に映像を表示することができる。また、筐体７３０１の表面
に配置された操作ボタン７３０３によって、片手で容易に操作することができる。

なお、表示部７３０２を引き出した際に表示部７３０２が湾曲しないよう、表示部７３
０２の端部に補強のためのフレームを設けていてもよい。

なお、この構成以外に、筐体にスピーカを設け、映像信号と共に受信した音声信号によ
って音声を出力する構成としてもよい。

１０ 走査線
１０１ 走査線
１０２ 走査線
１１ トランジスタ
１１１ トランジスタ
１１２ トランジスタ
１２＿１ 画素
１２＿２ 画素
１２１＿１ 画素
１２１＿２ 画素
１２２＿１ 画素
１２２＿２ 画素
１３＿１ トランジスタ
１３＿２ トランジスタ
１３１＿１ トランジスタ
１３１＿２ トランジスタ
１３２＿１ トランジスタ
１３２＿２ トランジスタ
１４ トランジスタ
１５＿１ トランジスタ
１５＿２ トランジスタ
１４１ シフトレジスタ
１４２ シフトレジスタ
２０ 画素
２０１ トランジスタ
２０２ 容量素子
２０３ 液晶素子
２１ 走査線
２１＿１〜２１＿ｍ 走査線
２２ 信号線
２３ 走査線駆動回路
２４ 走査線駆動回路
２３＿１ パルス出力回路
２３＿３ パルス出力回路
２３＿５ パルス出力回路
２３＿ｍ−１ パルス出力回路
２４＿２ パルス出力回路
２４＿４ パルス出力回路
２４＿ｍ パルス出力回路
２３＿２ トランジスタ
２３＿４ トランジスタ
２３＿ｍ トランジスタ
２４＿１ トランジスタ
２４＿３ トランジスタ
２４＿５ トランジスタ
２４＿ｍ−１ トランジスタ
２５ 信号線駆動回路
３１〜３６ 端子
４１〜４９ トランジスタ
７１００ バングル型の表示装置
７１０１ 筐体
７１０２ 表示部
７１０３ 操作ボタン
７１０４ 送受信装置
７３００ 携帯用製品
７３０１ 筐体
７３０２ 表示部
７３０３ 操作ボタン
７３０４ 引き出し部材
７３０５ 制御部
７４００ 携帯電話機
７４０１ 筐体
７４０２ 表示部
７４０３ 操作ボタン
７４０４ 外部接続ポート
７４０５ スピーカ
７４０６ マイク
８０００ 表示モジュール
８００１ 上部カバー
８００２ 下部カバー
８００３ ＦＰＣ
８００４ タッチパネル
８００５ ＦＰＣ
８００６ 表示パネル
８００７ バックライトユニット
８００８ 光源
８００９ フレーム
８０１０ プリント基板
８０１１ バッテリー

Claims (3)

1. 第１の走査線の一端から第１の選択信号を前記第１の走査線に供給する機能を有する第１の走査線駆動回路と、
   前記第１の走査線の隣に位置する第２の走査線の一端から第２の選択信号を前記第２の走査線に供給する機能を有する第２の走査線駆動回路と、
   前記第１の走査線の他端に電気的に接続された第１のトランジスタと、
   前記第２の走査線の他端に電気的に接続された第２のトランジスタと、
   前記第１の走査線及び前記第２の走査線に電気的に接続され、かつ、前記第１の走査線及び前記第２の走査線の延在している方向において、前記第１のトランジスタと前記第２のトランジスタとの間に配置された画素部と、
   を有する表示装置であって、
   前記第１の選択信号と第１の非選択信号のうち前記第１の非選択信号のみが前記第１のトランジスタを介して前記第１の走査線の他端に供給され、
   前記第２の選択信号と第２の非選択信号のうち前記第２の非選択信号のみが前記第２のトランジスタを介して前記第２の走査線の他端に供給され、
   前記第１のトランジスタのゲートは、前記第２の走査線駆動回路が有するトランジスタのゲートと導通しており、
   前記第２のトランジスタのゲートは、前記第１の走査線駆動回路が有するトランジスタのゲートと導通している表示装置。
2. 第１の走査線の一端から第１の選択信号を前記第１の走査線に供給する機能を有する第１の走査線駆動回路と、
   前記第１の走査線の隣に位置する第２の走査線の一端から第２の選択信号を前記第２の走査線に供給する機能を有する第２の走査線駆動回路と、
   前記第１の走査線の他端に電気的に接続された第１のトランジスタと、
   前記第２の走査線の他端に電気的に接続された第２のトランジスタと、
   前記第１の走査線及び前記第２の走査線に電気的に接続され、かつ、前記第１の走査線及び前記第２の走査線の延在している方向において、前記第１のトランジスタと前記第２のトランジスタとの間に配置された画素部と、
   を有する表示装置であって、
   前記第１の選択信号と第１の非選択信号のうち前記第１の非選択信号のみが前記第１のトランジスタを介して前記第１の走査線の他端に供給され、
   前記第２の選択信号と第２の非選択信号のうち前記第２の非選択信号のみが前記第２のトランジスタを介して前記第２の走査線の他端に供給され、
   前記第１のトランジスタのゲートは、第１の配線と導通しており、
   前記第１の配線は、前記第２の走査線駆動回路が有するトランジスタのゲートと導通しており、
   前記第２のトランジスタのゲートは、第２の配線と導通しており、
   前記第２の配線は、前記第１の走査線駆動回路が有するトランジスタのゲートと導通している表示装置。
3. 第１の走査線の一端から第１の選択信号を前記第１の走査線に供給する機能を有する第１の走査線駆動回路と、
   前記第１の走査線の隣に位置する第２の走査線の一端から第２の選択信号を前記第２の走査線に供給する機能を有する第２の走査線駆動回路と、
   前記第１の走査線の他端に電気的に接続された第１のトランジスタと、
   前記第２の走査線の他端に電気的に接続された第２のトランジスタと、
   前記第１の走査線及び前記第２の走査線に電気的に接続され、かつ、前記第１の走査線及び前記第２の走査線の延在している方向において、前記第１のトランジスタと前記第２のトランジスタとの間に配置された画素部と、
   を有する表示装置であって、
   前記第１の選択信号と第１の非選択信号のうち前記第１の非選択信号のみが前記第１のトランジスタを介して前記第１の走査線の他端に供給され、
   前記第２の選択信号と第２の非選択信号のうち前記第２の非選択信号のみが前記第２のトランジスタを介して前記第２の走査線の他端に供給され、
   前記第１のトランジスタのゲートは、第１の配線と導通しており、
   前記第１の配線は、前記第２の走査線駆動回路が有するトランジスタのゲートと導通しており、
   前記第２のトランジスタのゲートは、第２の配線と導通しており、
   前記第２の配線は、前記第１の走査線駆動回路が有するトランジスタのゲートと導通しており、
   前記第１の配線には、パルスを有する第１の信号が入力され、
   前記第２の配線には、パルスを有する第２の信号が入力さる表示装置。
   

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