CN112820246A - Tft阵列基板 - Google Patents

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Abstract

本发明提供一种TFT阵列基板，具有显示区以及非显示区，包括：所述显示区内设有多条相互平行并依次排列的竖直的数据线、多条相互平行并依次排列的水平的扫描线以及呈阵列式排布的多个子像素；所述非显示区内设有位于所述显示区上方的源极驱动器，所述源极驱动器用于产生数据信号并对应传递给所述数据线，所述源极驱动器内还设置有GOA驱动电路，所述GOA驱动电路包括级联的多级GOA单元，每一级所述GOA单元用于与其对应的所述扫描线进行驱动；其中，所述非显示区内还设有位于所述显示区下方的下拉单元，所述下拉单元与所述GOA驱动电路电连接，所述下拉单元用于缩小每一级所述GOA单元处于下降延时间段时，所述GOA单元的信号起始下降至阈值电压Vth的时间tf。

Description

TFT阵列基板
技术领域
本发明涉及显示技术领域，尤其涉及一种TFT阵列基板。
背景技术
在TFT-LCD(Thin Film Transistor-Liquid Crystal Display，薄膜晶体管液晶显示器)面板的发展过程中，由于用户追求质感、美观等市场，窄边框面板逐渐成为市场的热点。目前的窄边框技术通过把面板显示区(Active Area，AA)以外处于边框两侧区域的Gate驱动电路(Gate Driver on Array，即阵列基板行驱动技术，是运用液晶显示面板的原有阵列制程将水平扫描线的驱动电路制作在显示区周围的基板上，使之能替代外接集成电路板来完成水平扫描线的驱动)移到源极驱动器内部，或者在面板制程中直接省略，由IC(Integrated Circuit，驱动芯片)合成驱动信号，通过栅极信号线(gate)直接输入面板内部。
在这两种窄边框驱动方案中，栅极信号线(gate)是由多根垂直信号线(Vgate)延伸至显示区内部，再通过入力点连接至水平信号线(Hgate)。通常垂直信号线(Vgate)会穿过显示区延伸至源极驱动器对侧。然而，栅极驱动信号由时钟信号注入每一级GOA单元，再由每一级GOA单元传输至垂直信号线以及水平信号线，栅极驱动信号经由垂直信号线传输至在给远离源极驱动器端的液晶像素时，由于串接了很多电容电阻负载，通常会有严重失真，导致像素电极充电异常。
综上所述，现有的TFT阵列基板，为了实现窄边框将GOA驱动电路设置在源级驱动器中，使得栅极驱动信号传输至在远离源级驱动器端的液晶像素时，由于串接了很多电容电阻负载，导致像素面临严重的充电不足风险。
发明内容
本发明提供一种TFT阵列基板，以解决现有的TFT阵列基板，为了实现窄边框将GOA驱动电路设置在源级驱动器中，使得栅极驱动信号传输至在远离源级驱动器端的液晶像素时，由于串接了很多电容电阻负载，导致像素面临严重的充电不足风险的技术问题。
为达到上述目的，本发明实施例采用如下技术方案：
本发明提供一种TFT阵列基板，具有显示区以及位于所述显示区外围的非显示区，包括：所述显示区内设有多条相互平行并依次排列的竖直的数据线、多条相互平行并依次排列的水平的扫描线以及呈阵列式排布的多个子像素；所述非显示区内设有位于所述显示区上方的源极驱动器，所述源极驱动器用于产生数据信号并对应传递给所述数据线，所述源极驱动器内还设置有GOA驱动电路，所述GOA驱动电路包括级联的多级GOA单元，每一级所述GOA单元用于与其对应的所述扫描线进行驱动；
其中，所述非显示区内还设有位于所述显示区下方的下拉单元，所述下拉单元与所述GOA驱动电路电连接，所述下拉单元用于缩小每一级所述GOA单元处于下降延时间段时，所述GOA单元的信号起始下降至阈值电压Vth的时间tf。
在一些实施例中，所述GOA驱动电路还包括与多级所述GOA单元相连接的GOA信号线，所述GOA信号线包括多条垂直GOA子信号线以及多条水平GOA子信号线，每一所述水平GOA子信号线经入力点与其对应的所述垂直GOA子信号线电连接。
在一些实施例中，所述GOA驱动电路包括第一GOA驱动子电路以及与所述第一GOA驱动子电路同排设置的第二GOA驱动子电路，所述第一GOA驱动子电路包括奇数级所述GOA单元，所述第二GOA驱动子电路包括偶数级所述GOA单元。
在一些实施例中，所述下拉单元的一端电性连接于所述垂直GOA子信号线，所述下拉单元的相对另一端电性连接于总线模组Busline。
在一些实施例中，所述总线模组Busline具有多条信号走线，所述信号走线包括时钟信号线、直流高电平信号线LC以及直流低电平信号线VSS。
在一些实施例中，所述时钟信号线包括第一时钟信号线CK(n)以及第二时钟信号线XCK(n)，所述第二时钟信号线XCK(n)输出的信号与所述第一时钟信号线CK(n)输出的信号互为反向信号。
在一些实施例中，所述时钟信号线输出的时钟信号的占空比低于50％；在一个周期时间内的高电位维持时间为所述数据线输出的数据信号Data对于与其电连接的一级所述GOA单元的预留充电时间H的整数倍。
在一些实施例中，所述下拉单元还包括补偿电容C1以及第一薄膜晶体管T1，所述补偿电容C1的一端电连接至第n级GOA单元G(n)，所述补偿电容C1的相对另一端电连接所述第一时钟信号线CK(n)；所述第一薄膜晶体管T1的栅极电连接所述第二时钟信号线XCK(n)，所述第一薄膜晶体管T1的漏极电连接所述第n级GOA单元G(n)，所述第一薄膜晶体管T1的源极电连接所述直流低电平信号线VSS。
在一些实施例中，所述补偿电容C1的电容大小与所述第一薄膜晶体管T1的漏-栅寄生电容Cgd大小相同。
在一些实施例中，所述总线模组Busline中每一所述信号走线的宽度为65um，相邻两所述信号走线的间距为15um。
本发明实施例所提供的TFT阵列基板，在使用GOA驱动电路设置在源级驱动器中的驱动架构时，在源级驱动器对侧的非显示区设置下拉单元，缩小每一级GOA单元处于下降延时间段时，GOA单元的信号起始下降至阈值电压Vth的时间tf，以增加少量边框宽度的代价来明显提升像素的充电时间，更进一步提高了GOA驱动电路的稳定性。
附图说明
下面结合附图，通过对本申请的具体实施方式进行详细描述。
图1为本发明实施例提供的影响像素充电品质的时间tf示意图。
图2为本发明实施例提供的第n级GOA单元G(n)的时间tf优化示意图。
图3为本发明实施例提供的TFT阵列基板的驱动架构示意图。
图4A为本发明实施例提供的TFT阵列基板中下拉单元电路示意图。
图4B为本发明实施例提供的TFT阵列基板中下拉单元的简化图。
图5为本发明实施例提供的TFT阵列基板中下拉单元的时序信号图。
图6A为本发明实施例提供的8条时钟信号线架构中时钟信号高电位占空比为40％的下拉时序信号示意图。
图6B为本发明实施例提供的8条时钟信号线架构中时钟信号高电位占空比为37.5％的下拉时序信号示意图。
图7为本发明实施例提供的TFT阵列基板中下拉单元边框宽度增加量的示意图。
图8A为本发明实施例提供的TFT阵列基板中下拉单元对8条时钟信号线架构中时钟信号高电位占空比为37.5％的下拉改善效果仿真图。
图8B为本发明实施例提供的TFT阵列基板中下拉单元对8条时钟信号线架构中时钟信号高电位占空比为50％的下拉改善效果仿真图。
具体实施方式
本申请提供一种OLED背板及其制备方法，为使本申请的目的、技术方案及效果更加清楚、明确，以下参照附图并举实施例对本申请进一步详细说明。应当理解，此处所描述的具体实施例仅用以解释本申请，并不用于限定本申请。
本申请实施例针对现有的TFT阵列基板，为了实现窄边框将GOA驱动电路设置在源级驱动器中，使得栅极驱动信号传输至在远离源级驱动器端的液晶像素时，由于串接了很多电容电阻负载，导致像素面临严重的充电不足风险的技术问题，本实施例能够解决该缺陷。
如图1所示，为影响像素充电品质的时间tf示意图。其中，栅极驱动信号(Gate)下降延起始下降至阈值电压Vth的时间为tf。目前影响像素电极充电是否正常的关键因素就是充电时间tc，即数据信号(Data)的上升延的起始时刻到其对应的栅极驱动信号(Gate)的下降延起始时刻之间的时间。
为了保证栅极驱动信号(Gate)在开启的状态下像素不错充到下级数据信号(Data)，本级数据信号(Data)必须在栅极驱动信号(Gate)关闭之前保证信号输入，也即数据信号(Data)的下降延必须保证在栅极驱动信号(Gate)下降至阈值电压Vth的时刻以后发生。设定数据信号(Data)给像素电极的总充电时间为H，那么显然有tc＝H–tf。在面板设计中H由面板分辨率、频率、时钟信号决定，通常由用户规格决定不可调节，因此可以优化像素充电的非常重要因素就是降低tf。
发明人发现总线模组(Busline)中的时钟信号线(CK)从显示区周边绕至源级驱动器(source)对侧时，其信号失真较小。因此可以利用时钟信号线(CK)和TFT构成的反相器在源级驱动器(source)对侧的边框内构建栅极驱动信号(Gate)的下拉单元(pull-downunits)，以此将延迟严重的栅极驱动信号(Gate)的下降延的tf缩小。如图2所示，为第n级GOA单元G(n)的时间tf优化示意图。其中，第n级GOA单元G(n)经过下拉单元由波形1优化至波形2。所述下拉单元只在栅极驱动信号(Gate)下降延时刻发挥作用，以增加少量边框宽度的代价来明显提升像素的充电时间。
如图3所述，为本发明实施例提供的TFT阵列基板的驱动架构示意图。所述TFT阵列基板具有显示区(AA)以及位于所述显示区(AA)外围的非显示区。
具体地，所述显示区(AA)内设有多条相互平行并依次排列的竖直的数据线、多条相互平行并依次排列的水平的扫描线以及呈阵列式排布的多个子像素；所述非显示区内设有位于所述显示区(AA)上方的源极驱动器(source)，所述源极驱动器(source)用于产生数据信号(Data)并对应传递给所述数据线，所述源极驱动器(source)内还设置有GOA驱动电路，所述GOA驱动电路包括级联的多级GOA单元(GOA Units)，每一级所述GOA单元(GOAUnits)用于与其对应的所述扫描线进行驱动；
其中，所述非显示区内还设有位于所述显示区(AA)下方的下拉单元(Pull-Downunits)，所述下拉单元(Pull-Down units)与所述GOA驱动电路电连接，所述下拉单元(Pull-Down units)用于缩小每一级所述GOA单元(GOA Units)处于下降延时间段时，所述GOA单元(GOA Units)的信号起始下降至阈值电压Vth的时间tf。
具体地，所述GOA驱动电路还包括与多级所述GOA单元(GOA Units)相连接的GOA信号线，所述GOA信号线包括多条垂直GOA子信号线(Vgate)以及多条水平GOA子信号线(Hgate)，每一所述水平GOA子信号线(Hgate)经入力点与其对应的所述垂直GOA子信号线(Vgate)电连接。
进一步地，所述GOA驱动电路包括第一GOA驱动子电路以及与所述第一GOA驱动子电路同排设置的第二GOA驱动子电路，所述第一GOA驱动子电路包括奇数级所述GOA单元(GOA Units)，所述第二GOA驱动子电路包括偶数级所述GOA单元(GOA Units)。
如图4A所述，为本发明实施例提供的TFT阵列基板中下拉单元电路示意图。如图4B所述，为本发明实施例提供的TFT阵列基板中下拉单元的简化图。由图3、图4A以及图4B可知，所述下拉单元(Pull-Down units)的一端电性连接于所述垂直GOA子信号线(Vgate)，所述下拉单元(Pull-Down units)的相对另一端电性连接于总线模组(Busline)。
具体地，所述总线模组(Busline)具有多条信号走线，所述信号走线包括时钟信号线(CK)、直流高电平信号线(LC)以及直流低电平信号线(VSS)。其中，所述时钟信号线包括第一时钟信号线CK(n)以及第二时钟信号线XCK(n)，所述第二时钟信号线XCK(n)输出的信号与所述第一时钟信号线CK(n)输出的信号互为反向信号。
具体地，所述下拉单元(Pull-Down units)还包括补偿电容C1以及第一薄膜晶体管T1，所述补偿电容C1的一端电连接至第n级GOA单元G(n)，所述补偿电容C1的相对另一端电连接所述第一时钟信号线CK(n)；所述第一薄膜晶体管T1的栅极电连接所述第二时钟信号线XCK(n)，所述第一薄膜晶体管T1的漏极电连接所述第n级GOA单元G(n)，所述第一薄膜晶体管T1的源极电连接所述直流低电平信号线(VSS)。
进一步地，所述直流低电平信号线(VSS)的电位和所述第n级GOA单元G(n)的信号低电位相等。所述第一薄膜晶体管T1作为下拉执行单元，由所述第二时钟信号线XCK(n)传送的信号控制所述第n级GOA单元G(n)和所述直流低电平信号线(VSS)的导通和断开。
具体地，所述下拉单元电路还包括第一节点P(n)以及第二节点K(n)，所述第一节点P(n)一端连接所述第一时钟信号线CK(n)，另一端连接所述补偿电容C1；所述第二节点K(n)一端连接所述第二时钟信号线XCK(n)，另一端连接所述第一薄膜晶体管T1的栅极。
进一步地，所述补偿电容C1为了抵消所述第二节点K(n)对所述第n级GOA单元G(n)的电容耦合而设置的补偿电容，所述补偿电容C1的电容大小与所述第一薄膜晶体管T1的漏-栅寄生电容Cgd大小相同。
如图5所示，为本发明实施例提供的TFT阵列基板中下拉单元的时序信号图。其中，CKL标记为所述时钟信号线(CK)的低电平信号，CKH标记为所述时钟信号线(CK)的高电平信号。所述时钟信号线包括第一时钟信号线CK(n)以及第二时钟信号线XCK(n)，所述第二时钟信号线XCK(n)输出的信号与所述第一时钟信号线CK(n)输出的信号互为反向信号。
对于8条时钟信号线(CK)的驱动架构而言，如图5所示，所述时钟信号线(CK)的高电平信号的占空比为50％，则第一条时钟信号线CK(1)与第五条时钟信号线CK(5)互为反向信号，第二条时钟信号线CK(2)与第六条时钟信号线CK(6)互为反向信号，其他时钟信号线(CK)的反向对应关系以此类推。
由图5可知，所述第n级GOA单元G(n)的高电位所占的时间段为时刻ta～时刻tb，在时刻tb以后，所述第n级GOA单元G(n)的下降延因为负载过大而有严重延迟。在tb时刻，所述第二时钟信号线XCK(n)的信号正好是上升延，在时刻tb～时刻tc的时间段内，所述第二时钟信号线XCK(n)的高电平信号会使得所述第一薄膜晶体管T1的漏源两极导通，此时所述第n级GOA单元G(n)的信号连接至所述直流低电平信号线(VSS)，所述第n级GOA单元G(n)的信号被加速下拉。另外需要说明的是，在ta时刻之前，以及在tc时刻之后，G(n)信号都处于低电位，此时所述第二时钟信号线XCK(n)的信号的周期性高电平导致的对所述第n级GOA单元G(n)的周期性的下拉并不影响所述第n级GOA单元G(n)，反而会对所述第n级GOA单元G(n)中残存的电荷起到排出作用。
如图6A所示，为本发明实施例提供的8条时钟信号线架构中时钟信号高电位占空比为40％的下拉时序信号示意图。其中，CKL标记为所述时钟信号线(CK)的低电平信号，CKH标记为所述时钟信号线(CK)的高电平信号。对于这种占空比来说，所述第一时钟信号线CK(n)是无法找到所述第二时钟信号线XCK(n)的信号的。假设所述数据信号(Data)对于一级GOA单元预留充电时间是H，如果强行使用与CK(n)相位相差半个时钟周期的第三时钟信号线RCK(n)的信号作为下拉信号输入所述第一薄膜晶体管T1的栅极，那么如图6A所示，在所述第n级GOA单元G(n)的信号下降延开始后的0.8H时间后，所述第三时钟信号线RCK(n)的信号才执行下拉操作，显然下拉不够及时。而如果采用比所述第三时钟信号线RCK(n)早一个H时间段的上一级的所述第四时钟信号线CK(n-1)的信号作为下拉信号输入所述第一薄膜晶体管T1的栅极，则在所述第n级GOA单元G(n)的高电位尚未结束之时就已开启对所述第n级GOA单元G(n)下拉，显然为时过早，并且对所述时钟信号线(CK)产生过电流风险。
对于含有所述GOA驱动电路的窄边框面板来说，8条时钟信号线架构中时钟信号高电位占空比低于50％的时序信号有改善所述第n级GOA单元G(n)波形的特殊作用。例如8条时钟信号线架构中时钟信号高电位占空比为40％的时序信号，其同步的所述第n级GOA单元G(n)的信号会在下降延之后的10％的时钟周期内同步时钟信号的低电位，以此来改善下降延的tf。
在本发明的一个具体实施例中，为保持上述同步时钟信号低电位的作用，时钟信号的一个周期内高电位时间应该为少于50％个时钟周期，并且该高电位维持时间应该是H的整数倍(所述数据信号对于一级GOA单元预留充电时间是H)。
如图6B所示，为本发明实施例提供的8条时钟信号线架构中时钟信号高电位占空比为37.5％的下拉时序信号示意图。其中，时钟信号的周期内高电位时间可设计为3H，则其占空比为37.5％，略小于40％。其中，CKL标记为所述时钟信号线(CK)的低电平信号，CKH标记为所述时钟信号线(CK)的高电平信号。
由于所述数据信号的充电时间为0.125个时钟周期，因此对于37.5％占空比的CK来说，其中25％周期的高电位时间仅为预充电时间，占空比的缩小仅为预充电时间的缩小，对像素的数据充电没有影响。将占空比设置成37.5％以后，便可以找到所述第二时钟信号线XCK(n)的信号的，此时，第n级的第二时钟信号XCK(n)即为第n+3级的第一时钟信号CK(n+3)。
如图7所示，为本发明实施例提供的TFT阵列基板中下拉单元边框宽度增加量的示意图。其中，本发明实施案例参考华星光电65寸120赫兹Full HD产品，在此将其改造成窄边框GOA in Source(GOA驱动电路设置在源级驱动器内)产品，并通过上述下拉单元改善所述垂直GOA子信号线(Vgate)的tf，并用电路模拟初步验证该发明的改善效果。其中参考华星光电65寸120赫兹Full HD产品的GOA电路中TFT(薄膜晶体管)设计，所述第一薄膜晶体管T1的尺寸和该产品GOA中的TFT尺寸一致，宽度为140um；所述第一补偿电容C1的尺寸为该产品GOA中的TFT的一半，宽度为70um。所述总线模组(Busline)中每一所述信号走线的宽度为65um，相邻两所述信号走线的间距为15um。那么在所述源级驱动器的对侧因下拉单元和所述总线模组(Busline)增加的边框宽度估计为1010um。而在窄边框面板的左右两侧因为只有所述总线模组(Busline)，左右边框宽度增加量估计为800um。
如图8A所示，为本发明实施例提供的TFT阵列基板中下拉单元对8条时钟信号线架构中时钟信号高电位占空比为37.5％的下拉改善效果仿真图。上述图8A中，横坐标为时间Time(s)，纵坐标为电压Voltage(V)。曲线1为本发明实施例提供的TFT阵列基板中时钟信号高电位占空比为37.5％时未使用下拉单元的波形。曲线2为本发明实施例提供的TFT阵列基板中时钟信号高电位占空比为37.5％时使用下拉单元后的波形。
其中栅极驱动信号(Gate)的高电位为32V，低电位为-5V，下降延压降ΔV为37V。图中所示的tf为第n级GOA单元G(n)从下降0.1ΔV至下降0.9ΔV所用的时间。可以看到，栅极驱动信号(Gate)只有下降延发生了变化，而在上升延和空白信号区，下拉单元并未造成波形异常。在时钟信号高电位占空比为37.5％的情况下，tf由未使用下拉单元的tf1＝7.5125us减少至使用下拉单元的tf2＝5.503us，tf缩减了26.75％。
如图8B所示，为本发明实施例提供的TFT阵列基板中下拉单元对8条时钟信号线架构中时钟信号高电位占空比为50％的下拉改善效果仿真图。
上述图8B中，横坐标为时间Time(s)，纵坐标为电压Voltage(V)。曲线3为本发明实施例提供的TFT阵列基板中时钟信号高电位占空比为50％时未使用下拉单元的波形。曲线4为本发明实施例提供的TFT阵列基板中时钟信号高电位占空比为50％时使用下拉单元后的波形。其中栅极驱动信号(Gate)的高电位为32V，低电位为-5V，下降延压降ΔV为37V。图中所示的tf为第n级GOA单元G(n)从下降0.1ΔV至下降0.9ΔV所用的时间。可以看到，栅极驱动信号(Gate)只有下降延发生了变化，而在上升延和空白信号区，下拉单元并未造成波形异常。tf由未使用下拉单元的tf3＝16.954us缩减至使用下拉单元的tf4＝8.0620us，tf缩减了52.45％。
由图8A以及图8B可见，本发明实施例所提供的下拉单元对于第n级GOA单元G(n)的下降时间有明显的改善。
综上所述，本发明实施例所提供的TFT阵列基板，在使用GOA驱动电路设置在源级驱动器中的驱动架构时，在源级驱动器对侧的非显示区设置下拉单元，缩小每一级GOA单元处于下降延时间段时，GOA单元的信号起始下降至阈值电压Vth的时间tf，以增加少量边框宽度的代价来明显提升像素的充电时间，更进一步提高了GOA驱动电路的稳定性。
在上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详述的部分，可以参见其他实施例的相关描述。
以上对本申请实施例所提供的一种TFT阵列基板进行了详细介绍，本文中应用了具体个例对本申请的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本申请的技术方案及其核心思想；本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例的技术方案的范围。

Claims (10)

1.一种TFT阵列基板，具有显示区以及位于所述显示区外围的非显示区，其特征在于，包括：所述显示区内设有多条相互平行并依次排列的竖直的数据线、多条相互平行并依次排列的水平的扫描线以及呈阵列式排布的多个子像素；所述非显示区内设有位于所述显示区上方的源极驱动器，所述源极驱动器用于产生数据信号并对应传递给所述数据线，所述源极驱动器内还设置有GOA驱动电路，所述GOA驱动电路包括级联的多级GOA单元，每一级所述GOA单元用于与其对应的所述扫描线进行驱动；
其中，所述非显示区内还设有位于所述显示区下方的下拉单元，所述下拉单元与所述GOA驱动电路电连接，所述下拉单元用于缩小每一级所述GOA单元处于下降延时间段时，所述GOA单元的信号起始下降至阈值电压Vth的时间tf。
2.根据权利要求1所述的TFT阵列基板，其特征在于，所述GOA驱动电路还包括与多级所述GOA单元相连接的GOA信号线，所述GOA信号线包括多条垂直GOA子信号线以及多条水平GOA子信号线，每一所述水平GOA子信号线经入力点与其对应的所述垂直GOA子信号线电连接。
3.根据权利要求2所述的TFT阵列基板，其特征在于，所述GOA驱动电路包括第一GOA驱动子电路以及与所述第一GOA驱动子电路同排设置的第二GOA驱动子电路，所述第一GOA驱动子电路包括奇数级所述GOA单元，所述第二GOA驱动子电路包括偶数级所述GOA单元。
4.根据权利要求3所述的TFT阵列基板，其特征在于，所述下拉单元的一端电性连接于所述垂直GOA子信号线，所述下拉单元的相对另一端电性连接于总线模组Busline。
5.根据权利要求4所述的TFT阵列基板，其特征在于，所述总线模组Busline具有多条信号走线，所述信号走线包括时钟信号线、直流高电平信号线LC以及直流低电平信号线VSS。
6.根据权利要求5所述的TFT阵列基板，其特征在于，所述时钟信号线包括第一时钟信号线CK(n)以及第二时钟信号线XCK(n)，所述第二时钟信号线XCK(n)输出的信号与所述第一时钟信号线CK(n)输出的信号互为反向信号。
7.根据权利要求6所述的TFT阵列基板，其特征在于，所述时钟信号线输出的时钟信号的占空比低于50％；在一个周期时间内的高电位维持时间为所述数据线输出的数据信号Data对于与其电连接的一级所述GOA单元的预留充电时间H的整数倍。
8.根据权利要求6所述的TFT阵列基板，其特征在于，所述下拉单元还包括补偿电容C1以及第一薄膜晶体管T1，所述补偿电容C1的一端电连接至第n级GOA单元G(n)，所述补偿电容C1的相对另一端电连接所述第一时钟信号线CK(n)；所述第一薄膜晶体管T1的栅极电连接所述第二时钟信号线XCK(n)，所述第一薄膜晶体管T1的漏极电连接所述第n级GOA单元G(n)，所述第一薄膜晶体管T1的源极电连接所述直流低电平信号线VSS。
9.根据权利要求8所述的TFT阵列基板，其特征在于，所述补偿电容C1的电容大小与所述第一薄膜晶体管T1的漏-栅寄生电容Cgd大小相同。
10.根据权利要求5所述的TFT阵列基板，其特征在于，所述总线模组Busline中每一所述信号走线的宽度为65um，相邻两所述信号走线的间距为15um。
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