JP2019092205A - 半導体装置 - Google Patents

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Abstract

【課題】動作速度の低減を抑えつつ、低消費電力化を実現できる、プログラマブルロジックデバイスの提供。【解決手段】第１回路と、第２回路と、上記第１回路と上記第２回路の電気的な接続をゲートの電位に従って制御する第１トランジスタと、第１ノードへの信号の供給を制御する第１スイッチと、第２ノードへの上記信号の供給を制御する第２スイッチと、ソース及びドレインの一方とゲートとが上記第１ノードに電気的に接続されており、なおかつ、上記ソース及び上記ドレインの他方が上記第２ノードに電気的に接続されている第２トランジスタと、上記第１ノードに供給された上記信号の電位を保持する容量素子と、を有するプログラマブルロジックデバイス。【選択図】図１

Description

本発明の一態様は半導体装置に関する。例えば、本発明は、ハードウェアの構成を変更
することができるプログラマブルロジックデバイスと、上記プログラマブルロジックデバ
イスを用いた半導体装置に関する。
プログラマブルロジックデバイス（ＰＬＤ：Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ
Ｄｅｖｉｃｅ）は、適当な規模の論理回路（論理ブロック、プログラマブルロジックエレ
メント）どうしが配線リソースにより電気的に接続された構成を有しており、各論理ブロ
ックの機能や、論理ブロック間の接続構造を、製造後において変更できることを特徴とす
る。各論理ブロックの機能と、配線リソースにより構成される論理ブロック間の接続構造
とは、コンフィギュレーションデータにより定義され、上記コンフィギュレーションデー
タは、各論理ブロックが有するレジスタ、または配線リソースが有するレジスタに格納さ
れる。以下、コンフィギュレーションデータを格納するためのレジスタを、コンフィギュ
レーションメモリと呼ぶ。
下記の非特許文献１には、ＳＲＡＭセルがアイソレータートランジスタを介してパスト
ランジスタのゲートに接続された回路により、配線リソースが構成されたＦＰＧＡ（Ｆｉ
ｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）について記載されている。
Ｆ． Ｅｓｌａｍｉ ａｎｄ Ｍ． Ｓｉｍａ，"Ｃａｐａｃｉｔｉｖｅ Ｂｏｏｓｔｉｎｇ ｆｏｒ ＦＰＧＡ Ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎ Ｎｅｔｗｏｒｋｓ" Ｉｎｔ． Ｃｏｎｆ． ｏｎ Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ ａｎｄ Ａｐｐｌｉｃａｔｉｏｎｓ，２０１１，ｐｐ．４５３−４５８．
ところで、低消費電力であることと、高速動作が可能であることとは、プログラマブル
ロジックデバイスなどの半導体装置の性能を評価する上で共に重要なポイントである。し
かし、半導体装置の低消費電力化を図るために電源電圧を小さくすると、トランジスタの
オン電流が小さくなるので、半導体装置の動作速度も低くなってしまう。すなわち、消費
電力の低減と動作速度の向上とはトレードオフの関係にあり、動作速度を考慮すると、低
消費電力化のためだけに、単純に電源電圧を小さくすることはできない。
また、ｎチャネル型のトランジスタを介して半導体装置内のノードに与えられるハイレ
ベルの電位は、当該トランジスタの閾値電圧分降下する。よって、消費電力を低減するた
めに半導体装置の電源電圧を小さくすると、半導体装置内部のノードにおける電位が低く
なりすぎて、半導体装置から出力される信号の論理レベルが変化するため、データの信頼
性が低下しやすい。
上述したような技術的背景のもと、本発明の一態様は、動作速度の低減を抑えつつ、低
消費電力化を実現できる、プログラマブルロジックデバイス、プログラマブルスイッチ、
または半導体装置の提供を、課題の一つとする。或いは、本発明の一態様は、正常な動作
を確保しつつ、低消費電力化を実現できる、プログラマブルロジックデバイス、プログラ
マブルスイッチ、または半導体装置の提供を、課題の一つとする。
本発明の一態様では、第１スイッチを介して第１ノードに電荷を蓄積させることで、半
導体装置へのデータの書き込みを行う。また、第２スイッチを介して、第２ノードに電荷
を蓄積させることで、半導体装置への上記データの書き込みを行う。第２ノードには第１
トランジスタのゲートが接続されている。そして、第１ノードと第２ノードとの電気的な
接続は、ゲートが第１ノードに電気的に接続された第２トランジスタにより制御されるも
のとする。また、第１ノードには、容量素子が電気的に接続されている。
また、本発明の一態様では、第１スイッチ及び第２スイッチは、オフ電流が著しく小さ
いものとする。また、第２トランジスタのオフ電流は、著しく小さいものとする。上記構
成により、第１スイッチ及び第２トランジスタが非導通状態のとき、第１ノードを他の電
極や配線との間における絶縁性が極めて高い浮遊状態とすることができる。また、上記構
成により、第２スイッチ及び第２トランジスタが非導通状態のとき、第２ノードを他の電
極や配線との間における絶縁性が極めて高い浮遊状態とすることができる。よって、第１
スイッチ及び第２スイッチと、第２トランジスタとが非導通状態のとき、上記第１ノード
及び上記第２ノードにおいて、データを含む信号の電位が保持される。
そして、上記信号の電位がハイレベルである場合において、第１スイッチ及び第２スイ
ッチと、第２トランジスタとが非導通状態であるとき、時間の経過に伴って第２ノードの
電位が降下すると第２トランジスタを介して保持容量に蓄積されている電荷が第２ノード
に供給されるため、第２ノードの電位が降下するのを防ぐことができる。
さらに、本発明の一態様にかかる半導体装置において、第２ノードにゲートが電気的に
接続された第１トランジスタを有している。第１トランジスタのソース及びドレインの一
方の電位がローレベルからハイレベルに上昇する時に、第２ノードが浮遊状態にあること
と、第１トランジスタのソースとゲートの間に形成される容量Ｃの容量結合により、第１
トランジスタのゲートの電位、すなわち第２ノードの電位も上昇する。
よって、上記信号の電位がハイレベルである場合において、当該電位に対し、第２スイ
ッチが有するトランジスタの閾値電圧分、第２ノードの電位が降下していたとしても、上
記動作により第２ノードの電位を上昇させることができる。よって、第２ノードにゲート
が電気的に接続された第１トランジスタのゲート電圧を閾値電圧よりも十分大きくするこ
とができ、第１トランジスタの導通状態を確保することができる。したがって、本発明の
一態様に係る半導体装置では、半導体装置に供給される電源電圧が小さくなったとしても
、半導体装置の動作速度が低下するのを防ぐことができる。
具体的に、本発明の一態様にかかる半導体装置は、導通または非導通の選択がゲートの
電位に従って制御される第１トランジスタと、第１ノードへの信号の供給を制御する第１
スイッチと、第２ノードへの上記信号の供給を制御する第２スイッチと、ソース及びドレ
インの一方とゲートとが上記第１ノードに電気的に接続されており、なおかつ、上記ソー
ス及び上記ドレインの他方が上記第２ノードに電気的に接続されている第２トランジスタ
と、上記第１ノードに供給された上記信号の電位を保持する容量素子と、を有する。
具体的に、本発明の一態様にかかるプログラマブルロジックデバイスは、第１回路と、
第２回路と、上記第１回路と上記第２回路の電気的な接続をゲートの電位に従って制御す
る第１トランジスタと、第１ノードへの信号の供給を制御する第１スイッチと、第２ノー
ドへの上記信号の供給を制御する第２スイッチと、ソース及びドレインの一方とゲートと
が上記第１ノードに電気的に接続されており、なおかつ、上記ソース及び上記ドレインの
他方が上記第２ノードに電気的に接続されている第２トランジスタと、上記第１ノードに
供給された上記信号の電位を保持する容量素子と、を有する。
本発明の一態様により、動作速度の低減を抑えつつ、低消費電力化を実現できる、プロ
グラマブルロジックデバイスまたは半導体装置を提供することができる。或いは、本発明
の一態様により、正常な動作を確保しつつ、低消費電力化を実現できる、プログラマブル
ロジックデバイスまたは半導体装置を提供することができる。
半導体装置の構成を示す図。 半導体装置の構成を示す図。 タイミングチャート。 半導体装置の構成を示す図。 半導体装置の構成を示す図。 初期化用のスイッチと、ラッチの構成を示す図。 論理ブロックの構成を示す図。 ＰＬＤの構成を示す図。 ＰＬＤの構成を示す図。 半導体装置の断面構造を示す図。 電子機器の図。
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明
は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及
び詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発
明は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。
なお、本発明の一態様の半導体装置は、マイクロプロセッサ、画像処理回路、半導体表
示装置用のコントローラ、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ
）、マイクロコントローラ、２次電池などのバッテリーの制御回路または保護回路などの
、半導体素子を用いた各種半導体集積回路をその範疇に含む。また、本発明の一態様の半
導体装置は、上記半導体集積回路を用いたＲＦタグ、半導体表示装置などの各種装置を、
その範疇に含む。半導体表示装置には、液晶表示装置、有機発光素子に代表される発光素
子を各画素に備えた発光装置、電子ペーパー、ＤＭＤ（Ｄｉｇｉｔａｌ Ｍｉｃｒｏｍｉ
ｒｒｏｒ Ｄｅｖｉｃｅ）、ＰＤＰ（Ｐｌａｓｍａ Ｄｉｓｐｌａｙ Ｐａｎｅｌ）、Ｆ
ＥＤ（Ｆｉｅｌｄ Ｅｍｉｓｓｉｏｎ Ｄｉｓｐｌａｙ）等や、半導体素子を駆動回路に
有しているその他の半導体表示装置が、その範疇に含まれる。
なお、本明細書において接続とは電気的な接続を意味しており、電流、電圧または電位
が、供給可能、或いは伝送可能な状態に相当する。従って、接続している状態とは、直接
接続している状態を必ずしも指すわけではなく、電流、電圧または電位が、供給可能、或
いは伝送可能であるように、配線、抵抗、ダイオード、トランジスタなどの回路素子を介
して電気的に接続している状態も、その範疇に含む。
また、トランジスタのソースとは、活性層として機能する半導体膜の一部であるソース
領域、或いは上記半導体膜に電気的に接続されたソース電極を意味する。同様に、トラン
ジスタのドレインとは、活性層として機能する半導体膜の一部であるドレイン領域、或い
は上記半導体膜に電気的に接続されたドレイン電極を意味する。また、ゲートはゲート電
極を意味する。
トランジスタが有するソースとドレインは、トランジスタの導電型及び各端子に与えら
れる電位の高低によって、その呼び方が入れ替わる。一般的に、ｎチャネル型トランジス
タでは、低い電位が与えられる端子がソースと呼ばれ、高い電位が与えられる端子がドレ
インと呼ばれる。また、ｐチャネル型トランジスタでは、低い電位が与えられる端子がド
レインと呼ばれ、高い電位が与えられる端子がソースと呼ばれる。本明細書では、便宜上
、ソースとドレインとが固定されているものと仮定して、トランジスタの接続関係を説明
する場合があるが、実際には上記電位の関係に従ってソースとドレインの呼び方が入れ替
わる。
〈半導体装置の構成例１〉
まず、本発明の一態様に係る半導体装置の構成例について説明する。図１（Ａ）に、本
発明の一態様に係る半導体装置１０の構成を例示する。
本発明の一態様に係る半導体装置１０は、第１スイッチ１１と、第２スイッチ１２と、
トランジスタ１３と、トランジスタ１４と、容量素子１５とを有する。第１スイッチ１１
は、配線ＢＬから供給される、データを含む信号の、ノードＮＤ１への供給を制御する機
能を有する。図１（Ａ）では、第１スイッチ１１及び第２スイッチ１２の導通または非導
通の選択が、配線ＷＬに供給される信号の電位に従って行われる場合を例示しているが、
第１スイッチ１１と第２スイッチ１２とが、別々の配線を介して供給される信号に従って
、導通または非導通の選択が行われていてもよい。
当該信号の電位が第１スイッチ１１を介してノードＮＤ１に供給されることで、当該電
位に対応する電荷がノードＮＤ１に蓄積され、ノードＮＤ１へのデータの書き込みが行わ
れる。第２スイッチ１２は、配線ＢＬから供給される、データを含む信号の、ノードＮＤ
２への供給を制御する機能を有する。当該信号の電位が第２スイッチ１２を介してノード
ＮＤ２に供給されることで、当該電位に対応する電荷がノードＮＤ２に蓄積され、ノード
ＮＤ２へのデータの書き込みが行われる。
トランジスタ１３は、ソース及びドレインの一方と、ゲートとが、ノードＮＤ１に電気
的に接続されている。トランジスタ１３は、ソース及びドレインの他方がノードＮＤ２に
電気的に接続されている。容量素子１５は、第１スイッチ１１を介してノードＮＤ１に供
給された信号の電位を保持する機能を有する。具体的に、容量素子１５は一対の電極を有
しており、一方の電極がノードＮＤ１に電気的に接続されている。
また、ノードＮＤ２は配線ＤＬに接続されている。トランジスタ１４は、ノードＮＤ２
の電位に従って導通または非導通が選択される。具体的に、配線ＤＬはトランジスタ１４
のゲートに接続されている。そして、トランジスタ１４が導通状態にあるとき、トランジ
スタ１４のソースまたはドレインの一方に接続された端子１６ａと、トランジスタ１４の
ソースまたはドレインの他方に接続された端子１６ｂとが電気的に接続される。また、ト
ランジスタ１４が非導通状態にあるとき、トランジスタ１４のソースまたはドレインの一
方に接続された端子１６ａと、トランジスタ１４のソースまたはドレインの他方に接続さ
れた端子１６ｂとが、電気的に分離される。
そして、本発明の一態様では、第１スイッチ１１及び第２スイッチ１２のオフ電流が著
しく小さいものとする。具体的には、第１スイッチ１１が有するトランジスタと、第２ス
イッチ１２が有するトランジスタのオフ電流が著しく小さいものとする。さらに、本発明
の一態様では、トランジスタ１３のオフ電流が著しく小さいものとする。
シリコンよりもバンドギャップが広く、真性キャリア密度がシリコンよりも低い半導体
膜に、チャネル形成領域が形成されるトランジスタは、通常のシリコンやゲルマニウムな
どの半導体で形成されたトランジスタに比べて、オフ電流を著しく小さくすることが可能
である。よって、上記トランジスタは、第１スイッチ１１及び第２スイッチ１２と、トラ
ンジスタ１３として用いるのに好適である。このような半導体としては、例えば、シリコ
ンの２倍以上の大きなバンドギャップを有する、酸化物半導体、窒化ガリウムなどが挙げ
られる。
上記構成により、第１スイッチ１１及びトランジスタ１３が非導通状態のとき、ノード
ＮＤ１を他の電極や配線との間における絶縁性が極めて高い浮遊状態とすることができる
。また、上記構成により、第２スイッチ１２及びトランジスタ１３が非導通状態のとき、
ノードＮＤ２を他の電極や配線との間における絶縁性が極めて高い浮遊状態とすることが
できる。よって、第１スイッチ１１及び第２スイッチ１２と、トランジスタ１３とが非導
通状態のとき、上記ノードＮＤ１及び上記ノードＮＤ２において、データを含む信号の電
位が保持される。
なお、特に断りがない限り、本明細書でオフ電流とは、遮断領域においてトランジスタ
のソースとドレイン間に流れる電流を意味する。
次いで、本発明の一態様にかかるＰＬＤの構成例について説明する。図１（Ｂ）に、本
発明の一態様にかかるＰＬＤ１０ａの構成を、一例として示す。
図１（Ｂ）に示すＰＬＤ１０ａでは、図１（Ａ）に示した半導体装置１０の端子１６ａ
に論理ブロック１８ａの出力端子が接続され、端子１６ｂに論理ブロック１８ｂの入力端
子が接続されている。そして、図１（Ｂ）では、ＰＬＤ１０ａにおいて、ノードＮＤ２の
電位、すなわち配線ＤＬの電位に従って、論理ブロック１８ａと論理ブロック１８ｂの電
気的な接続が定められる場合を例示している。
よって、配線ＢＬからＰＬＤ１０ａに供給されるデータがコンフィギュレーションデー
タである場合、ノードＮＤ２に保持されている当該コンフィギュレーションデータに従っ
て、論理ブロック１８ａと論理ブロック１８ｂの電気的な接続を制御することができる。
〈半導体装置の具体的な構成例〉
次いで、図１（Ａ）に示した半導体装置１０の、より具体的な構成例について説明する
。図２に、本発明の一態様に係る半導体装置１０の構成を、一例として示す。
図２に示す半導体装置１０は、第１スイッチ１１として機能するトランジスタ１１ｔと
、第２スイッチ１２として機能するトランジスタ１２ｔと、トランジスタ１３と、トラン
ジスタ１４と、容量素子１５とを有する。
トランジスタ１１ｔは、ゲートが配線ＷＬに接続されている。また、トランジスタ１１
ｔは、ソース及びドレインの一方が配線ＢＬに接続されており、ソース及びドレインの他
方がノードＮＤ１に接続されている。トランジスタ１２ｔは、ゲートが配線ＷＬに接続さ
れている。また、トランジスタ１２ｔは、ソース及びドレインの一方が配線ＢＬに接続さ
れており、ソース及びドレインの他方がノードＮＤ２に接続されている。トランジスタ１
３は、ソース及びドレインの一方と、ゲートとが、ノードＮＤ１に接続されている。また
、トランジスタ１３は、ソース及びドレインの他方がノードＮＤ２に接続されている。ノ
ードＮＤ２は配線ＤＬに接続されており、配線ＤＬはトランジスタ１４のゲートに接続さ
れている。トランジスタ１４は、ソース及びドレインの一方が端子１６ａに接続されてお
り、ソース及びドレインの他方が端子１６ｂに接続されている。
〈半導体装置の動作例〉
次いで、図２に示した半導体装置１０の、動作の一例について、図３に示すタイミング
チャートを用いて説明する。ただし、トランジスタ１１ｔ、トランジスタ１２ｔ、トラン
ジスタ１３、及びトランジスタ１４が全てｎチャネル型である場合を例に挙げて、半導体
装置１０の動作について説明する。
まず、配線ＷＬにハイレベルの電位ＶＤＤが与えられることで、トランジスタ１１ｔ及
びトランジスタ１２ｔが導通状態になる。そして、配線ＢＬに供給される”１”の論理レ
ベルに対応したハイレベルの電位ＶＤＤが、トランジスタ１１ｔを介してノードＮＤ１に
、トランジスタ１２ｔを介してノードＮＤ２に、それぞれ与えられる。具体的に、ノード
ＮＤ１は、電位ＶＤＤからトランジスタ１１ｔの閾値電圧を差し引いた電位となる。また
、ノードＮＤ２は、電位ＶＤＤからトランジスタ１２ｔの閾値電圧を差し引いた電位（電
位ＶＤＤ−Ｖｔｈとする）となる。
なお、トランジスタ１１ｔ及びトランジスタ１２ｔが導通状態であるときに、配線ＢＬ
に ”０”の論理レベルに対応したローレベルの電位（例えば接地電位ＧＮＤ）が供給さ
れる場合、ノードＮＤ１及びノードＮＤ２には接地電位ＧＮＤが与えられる。以下の説明
では、”１”の論理レベルに対応した電位ＶＤＤが配線ＢＬからノードＮＤ１及びノード
ＮＤ２に与えられる場合を例に挙げて、半導体装置１０の動作について説明する。
次いで、配線ＷＬにローレベルの電位が与えられることで、トランジスタ１１ｔ及びト
ランジスタ１２ｔが非導通状態になる。よって、ノードＮＤ１及びノードＮＤ２には、”
１”の論理レベルに対応したデータが保持される。また、トランジスタ１３は非導通状態
にあるため、ノードＮＤ１及びノードＮＤ２は浮遊状態となる。よって、配線ＤＬも、ノ
ードＮＤ２と同様に、電位ＶＤＤからトランジスタ１２ｔの閾値電圧を差し引いた電位Ｖ
ＤＤ−Ｖｔｈが保持される。
次いで、時刻Ｔ１において、端子１６ａの電位が接地電位ＧＮＤから電位ＶＤＤまで上
昇する。そして、トランジスタ１４のソースとゲートの間に形成される容量Ｃの容量結合
により、端子１６ａの電位の上昇に伴い、トランジスタ１４のゲート、すなわち配線ＤＬ
及びノードＮＤ２の電位も上昇を開始する。ノードＮＤ２に付加された寄生容量がトラン
ジスタ１４のソースとゲートの間に形成される容量Ｃに比べて著しく小さい理想的な状態
の場合、配線ＤＬ及びノードＮＤ２の電位は、電位ＶＤＤからトランジスタ１２ｔの閾値
電圧を差し引いた電位ＶＤＤ−Ｖｔｈに、接地電位ＧＮＤと電位ＶＤＤの差分に相当する
電圧が加算された電位２ＶＤＤ−Ｖｔｈにまで、上昇する。そのため、トランジスタ１４
のゲート電圧を閾値電圧よりも十分大きくすることができ、上記トランジスタ１４の導通
状態を確保することができる。よって、端子１６ｂには、端子１６ａの電位が供給される
。
本発明の一態様に係る半導体装置１０では、半導体装置１０に供給する電源電圧が小さ
くなり、電位ＶＤＤと接地電位ＧＮＤとの電位差が小さくなったとしても、トランジスタ
１４のオン電流が低下するのを防ぎ、それにより、半導体装置１０の動作速度が低下する
のを防ぐことができる。
ノードＮＤ２の電位の上昇幅は、ノードＮＤ２に付加された寄生容量とトランジスタ１
４のソースとゲートの間に形成される容量Ｃとの、容量比によって変化する。すなわち、
ノードＮＤ２に付加された寄生容量が容量Ｃに比べて小さいほど、ノードＮＤ２の電位の
上昇幅は大きく、ノードＮＤ２に付加された寄生容量が容量Ｃに比べて大きいほど、ノー
ドＮＤ２の電位の上昇幅は小さい。したがって、ノードＮＤ２の寄生容量が小さいほど、
トランジスタ１４のオン電流を上昇させることができ、半導体装置１０の動作速度を高め
ることができると言える。
なお、ノードＮＤ２においてデータに対応する電位をより長く保持できるほど、半導体
装置１０におけるデータの保持時間も長くすることができる。よって、データの保持時間
を長く確保するためには、ノードＮＤ２により大きな容量値の容量素子が接続されている
ことが望ましい。しかし、上述したように、トランジスタ１４の容量Ｃの容量結合による
ゲートの電位の上昇幅を大きくするためには、ノードＮＤ２には、寄生容量を含め、容量
値の大きな容量素子が接続されていることは好ましくない。すなわち、トランジスタ１４
の容量Ｃの容量結合によるゲートの電位の上昇幅と、半導体装置１０におけるデータの保
持時間とは、トレードオフの関係にあると言える。
本発明の一態様にかかる半導体装置１０では、ノードＮＤ１に容量素子１５が接続され
ており、なおかつ、ゲートがノードＮＤ１に接続されているトランジスタ１３により、ノ
ードＮＤ１とノードＮＤ２の接続が制御されている。よって、トランジスタ１３が非導通
状態にあるとき、ノードＮＤ２と、容量素子１５とは電気的に分離しており、トランジス
タ１４の容量Ｃの容量結合によるトランジスタ１４のゲートの電位の上昇幅には、容量素
子１５の容量値は関与しない。そして、時間の経過に伴い、トランジスタ１２ｔのオフ電
流や、トランジスタ１４のゲートと、ソースまたはドレインとの間に流れるリーク電流等
により、ノードＮＤ２の電位が、ノードＮＤ１の電位よりも低下しそうになると、トラン
ジスタ１３を介して、ノードＮＤ１からノードＮＤ２に電位が供給される。よって、ノー
ドＮＤ２における電位の保持には、容量素子１５が寄与することとなる。すなわち、本発
明の一態様では、上記容量Ｃの容量結合によるトランジスタ１４のゲートの電位の上昇幅
を高めつつ、半導体装置１０におけるデータの保持時間を長く確保することができると言
える。
なお、ノードＮＤ１に接続された容量素子１５の容量値は、ノードＮＤ２に付加された
寄生容量の容量値よりも大きいため、ノードＮＤ１への電位の供給を制御するトランジス
タ１１ｔのチャネル幅は、ノードＮＤ２への電位の供給を制御するトランジスタ１２ｔ及
びトランジスタ１３のチャネル幅よりも、大きいほうが望ましい。
時刻Ｔ２にて、端子１６ａが電位ＶＤＤから接地電位ＧＮＤに変化すると、トランジス
タ１４の容量Ｃの容量結合により、ノードＮＤ２の電位は、電位ＶＤＤからトランジスタ
１２ｔの閾値電圧を差し引いた電位ＶＤＤ−Ｖｔｈまで降下する。
〈半導体装置の構成例２〉
次いで、図１（Ａ）に示した半導体装置１０の、別の構成例について説明する。図４（
Ａ）に、半導体装置１０の一例を示す。図４（Ａ）に示す半導体装置１０は、図１（Ａ）
に示した半導体装置１０と同様に、スイッチ１１、スイッチ１２、トランジスタ１３、及
びトランジスタ１４を有する。ただし、図４（Ａ）に示す半導体装置１０は、容量素子１
５の代わりに、ノードＮＤ１の電位を保持するためのインバータ３０及びインバータ３１
が設けられている点において、図１（Ａ）に示す半導体装置１０とは構成が異なる。
具体的に、図４（Ａ）では、インバータ３０の入力端子及びインバータ３１の出力端子
が、ノードＮＤ１に電気的に接続されており、インバータ３０の出力端子とインバータ３
１の入力端子とは電気的に接続されている。図４（Ａ）に示す半導体装置１０では、上記
構成により、ノードＮＤ１の電位を、インバータ３０及びインバータ３１により保持する
ことができる。
次いで、図１（Ａ）に示した半導体装置１０の、別の構成例について説明する。図４（
Ｂ）に、半導体装置１０の一例を示す。図４（Ｂ）に示す半導体装置１０は、図１（Ａ）
に示した半導体装置１０と同様に、スイッチ１１、トランジスタ１３、トランジスタ１４
、及び容量素子１５を有する。ただし、図４（Ｂ）に示す半導体装置１０は、スイッチ１
２を有しておらず、トランジスタ１３が、半導体膜を間に挟んで重なり合った一対のゲー
トを有する点において、図１（Ａ）に示す半導体装置１０とは構成が異なる。
具体的に、図４（Ｂ）では、トランジスタ１３が有する一方のゲート（フロントゲート
）がノードＮＤ１に接続されており、トランジスタ１３が有する他方のゲートが配線ＢＧ
に接続されている。そして、ノードＮＤ１及びノードＮＤ２に、データを含む信号の電位
を供給する際、配線ＢＧに、トランジスタ１３のソース及びドレインよりも高い電位を供
給することで、トランジスタ１３の閾値電圧をマイナス方向にシフトさせる。上記構成に
より、ノードＮＤ２にハイレベルの電位が保持されている場合に、スイッチ１２を設けな
くとも、ローレベルの電位を、トランジスタ１３を介してノードＮＤ２に供給することが
できる。
図４（Ａ）及び図４（Ｂ）に示した半導体装置１０は、必要に応じて、トランジスタ、
ダイオード、抵抗素子、容量素子、インダクタなどのその他の回路素子を、さらに有して
いても良い。
〈半導体装置の構成例３〉
次いで、図２に示した半導体装置１０を複数組み合わせて、端子１６ａと端子１６ｂの
電気的な接続を制御する半導体装置１０ｂの構成例について説明する。
図５に、半導体装置１０ｂの一例を示す。半導体装置１０ｂは、図２に示した半導体装
置１０を複数有する。図５では、半導体装置１０ｂが、半導体装置１０−１及び半導体装
置１０−２で示される２つの半導体装置を、有する場合を例示している。
また、半導体装置１０ｂは、端子１６ａと端子１６ｂの電気的な接続を制御するための
トランジスタ１７−１が、半導体装置１０−１が有するトランジスタ１４と、直列に接続
されている。さらに、半導体装置１０ｂは、端子１６ａと端子１６ｂの電気的な接続を制
御するためのトランジスタ１７−２が、半導体装置１０−２が有するトランジスタ１４と
、直列に接続されている。トランジスタ１７−１のゲートには配線ＣＬ１が接続されてお
り、トランジスタ１７−２のゲートには配線ＣＬ２が接続されている。
半導体装置１０−１及び半導体装置１０−２では、ノードＮＤ２及び配線ＤＬに保持さ
れている、データを含む信号の電位に従って、トランジスタ１４の導通または非導通が選
択される。よって、配線ＣＬ１及び配線ＣＬ２のいずれか一つを選択してハイレベルの電
位とすることで、端子１６ａと端子１６ｂの接続が、半導体装置１０−１及び半導体装置
１０−２のいずれかに保持されている、データを含む信号の電位に従って、制御されるこ
ととなる。
具体的に、配線ＣＬ１にハイレベルの電位が供給され、配線ＣＬ２にローレベルの電位
が供給される場合、トランジスタ１７−１が導通状態となり、トランジスタ１７−２が非
導通状態となる。よって、半導体装置１０−１に保持されている、データを含む信号の電
位に従って、半導体装置１０−１が有するトランジスタ１４により、端子１６ａと端子１
６ｂの接続が制御される。配線ＣＬ１にローレベルの電位が供給され、配線ＣＬ２にハイ
レベルの電位が供給される場合、トランジスタ１７−２が導通状態となり、トランジスタ
１７−１が非導通状態となる。よって、半導体装置１０−２に保持されている、データを
含む信号の電位に従って、半導体装置１０−２が有するトランジスタ１４により、端子１
６ａと端子１６ｂの接続が制御される。
〈ＰＬＤのより詳細な構成例〉
本発明の一態様に係るＰＬＤでは、端子１６ｂに、端子１６ｂの電位を初期化するため
のスイッチ、または端子１６ｂの電位を保持するためのラッチが、電気的に接続されてい
ても良い。端子１６ｂの電位を初期化するためのスイッチ２０と、端子１６ｂの電位を保
持するためのラッチ２２とが、端子１６ｂに電気的に接続されている様子を、図６に示す
。
スイッチ２０は、端子１６ｂと、初期化用の電位が与えられた配線２１との電気的な接
続を制御する機能を有する。本発明の一態様では、スイッチ２０を端子１６ｂに電気的に
接続させることによって、ＰＬＤに電源が投入された後に、端子１６ｂの電位をローレベ
ルに保つことができるので、中間の電位が端子１６ｂに与えられるのを防ぐことができ、
その結果、端子１６ｂにその入力端子が接続された論理ブロック１８ｂに貫通電流が生じ
るのを、防ぐことができる。
また、図６に示すラッチ２２は、端子１６ｂの電位を、ハイレベルかローレベルのいず
れか一方に保つ機能を有する。具体的に、ラッチ２２は、インバータ２３と、ｐチャネル
型のトランジスタ２４とを有する。インバータ２３の入力端子は端子１６ｂに電気的に接
続され、インバータ２３の出力端子はトランジスタ２４のゲートに電気的に接続されてい
る。トランジスタ２４のソース及びドレインは、一方が、配線２１よりも高い電位が与え
られている配線２５に電気的に接続され、他方が、端子１６ｂに電気的に接続されている
。
本発明の一態様では、上記構成を有するラッチ２２を端子１６ｂに電気的に接続させる
ことによって、ＰＬＤに電源が投入された後に、端子１６ｂの電位をハイレベルかローレ
ベルのいずれか一方に保つことができるので、中間の電位が端子１６ｂに与えられるのを
防ぐことができ、その結果、端子１６ｂにその入力端子が接続された論理ブロック１８ｂ
に貫通電流が生じるのを、防ぐことができる。
図７（Ａ）に、論理ブロック（ＬＢ）４０の一形態を例示する。図７（Ａ）に示す論理
ブロック４０は、ＬＵＴ（ルックアップテーブル）４１と、フリップフロップ４２と、記
憶装置４３と、を有する。ＬＵＴ４１は、記憶装置４３が有するコンフィギュレーション
データに従って、行われる論理演算が定義される。具体的にＬＵＴ４１は、入力端子４４
に与えられた複数の入力信号の入力値に対する、一の出力値が定まる。そして、ＬＵＴ４
１からは、上記出力値を含む信号が出力される。フリップフロップ４２は、ＬＵＴ４１か
ら出力される信号を保持し、信号ＣＬＫに同期して当該信号に対応した出力信号を、第１
出力端子４５及び第２出力端子４６から出力する。
なお、論理ブロック４０がさらにマルチプレクサ回路を有し、当該マルチプレクサ回路
によって、ＬＵＴ４１からの出力信号がフリップフロップ４２を経由するか否かを選択で
きるようにしても良い。
また、コンフィギュレーションデータによって、フリップフロップ４２の種類を定義で
きる構成にしても良い。具体的には、コンフィギュレーションデータによって、フリップ
フロップ４２がＤ型フリップフロップ、Ｔ型フリップフロップ、ＪＫ型フリップフロップ
、またはＲＳ型フリップフロップのいずれかの機能を有するようにしても良い。
また、図７（Ｂ）に、論理ブロック４０の別の一形態を例示する。図７（Ｂ）に示す論
理ブロック４０は、図７（Ａ）に示した論理ブロック４０に、ＡＮＤ回路４７が追加され
た構成を有している。ＡＮＤ回路４７には、フリップフロップ４２からの信号が、正論理
の入力として与えられ、配線ＤＬの電位を初期化するための信号ＩＮＩＴ２が、負論理の
入力として与えられている。上記構成により、論理ブロック４０からの出力信号が供給さ
れる配線の電位を初期化することができる。よって、論理ブロック４０間で大量の電流が
流れることを未然に防ぎ、ＰＬＤの破損が引き起こされるのを防ぐことができる。
また、図７（Ｃ）に、論理ブロック４０の別の一形態を例示する。図７（Ｃ）に示す論
理ブロック４０は、図７（Ａ）に示した論理ブロック４０に、マルチプレクサ４８が追加
された構成を有している。また、図７（Ｃ）に示す論理ブロック４０は、記憶装置４３ａ
及び記憶装置４３ｂで示される二つの記憶装置４３を有する。ＬＵＴ４１は、記憶装置４
３ａが有するコンフィギュレーションデータに従って、行われる論理演算が定義される。
また、マルチプレクサ４８は、ＬＵＴ４１からの出力信号と、フリップフロップ４２から
の出力信号とが入力されている。そして、マルチプレクサ４８は、記憶装置４３ｂに格納
されているコンフィギュレーションデータに従って、上記２つの出力信号のいずれか一方
を選択し、出力する機能を有する。マルチプレクサ４８からの出力信号は、第１出力端子
４５及び第２出力端子４６から出力される。
図８（Ａ）にＰＬＤ５０の構造の一部を、一例として模式的に示す。図８（Ａ）に示す
ＰＬＤ５０は、複数の論理ブロック（ＬＢ）４０と、複数の論理ブロック４０のいずれか
に接続された配線群５１と、配線群５１を構成する配線どうしの接続を制御するスイッチ
回路５２とを有する。配線群５１とスイッチ回路５２とが、配線リソース５３に相当する
。
図８（Ｂ）に、スイッチ回路５２の構成例を示す。図８（Ｂ）に示すスイッチ回路５２
は、配線群５１に含まれる配線５５と配線５６の接続構造を制御する機能を有する。具体
的に、スイッチ回路５２は、トランジスタ５７乃至トランジスタ６２を有する。トランジ
スタ５７乃至トランジスタ６２は、半導体装置１０が有するトランジスタ１４に相当する
。なお、図示しないが、トランジスタ５７乃至トランジスタ６２のゲートは、複数の半導
体装置１０の配線ＤＬとノードＮＤ２に、それぞれ接続されている。そして、トランジス
タ５７乃至トランジスタ６２の導通状態または非導通状態の選択（スイッチング）は、半
導体装置１０のノードＮＤ２及び配線ＤＬに保持されているデータにより定まる。
トランジスタ５７は、配線５５におけるＰｏｉｎｔＡと、配線５６におけるＰｏｉｎｔ
Ｃの電気的な接続を制御する機能を有する。トランジスタ５８は、配線５５におけるＰｏ
ｉｎｔＢと、配線５６におけるＰｏｉｎｔＣの電気的な接続を制御する機能を有する。ト
ランジスタ５９は、配線５５におけるＰｏｉｎｔＡと、配線５６におけるＰｏｉｎｔＤの
電気的な接続を制御する機能を有する。トランジスタ６０は、配線５５におけるＰｏｉｎ
ｔＢと、配線５６におけるＰｏｉｎｔＤの電気的な接続を制御する機能を有する。トラン
ジスタ６１は、配線５５におけるＰｏｉｎｔＡとＰｏｉｎｔＢの電気的な接続を制御する
機能を有する。トランジスタ６２は、配線５６におけるＰｏｉｎｔＣとＰｏｉｎｔＤの電
気的な接続を制御する機能を有する。
また、スイッチ回路５２は、配線群５１と、ＰＬＤ５０の端子５４の、電気的な接続を
制御する機能を有する。
図９に、ＰＬＤ５０全体の構成を一例として示す。図９では、ＰＬＤ５０に、Ｉ／Ｏエ
レメント７０、ＰＬＬ（ｐｈａｓｅ ｌｏｃｋ ｌｏｏｐ）７１、ＲＡＭ７２、乗算器７
３が設けられている。Ｉ／Ｏエレメント７０は、ＰＬＤ５０の外部回路からの信号の入力
、または外部回路への信号の出力を制御する、インターフェースとしての機能を有する。
ＰＬＬ７１は、信号ＣＬＫを生成する機能を有する。ＲＡＭ７２は、論理演算に用いられ
るデータを格納する機能を有する。乗算器７３は、乗算専用の論理回路に相当する。ＰＬ
Ｄ５０に乗算を行う機能が含まれていれば、乗算器７３は必ずしも設ける必要はない。
〈半導体装置の断面構造の例〉
次いで、図２に示した半導体装置１０が有する、トランジスタ１３、及びトランジスタ
１４の断面構造を、図１０に一例として示す。
なお、図１０では、酸化物半導体膜にチャネル形成領域を有するトランジスタ１３が、
単結晶のシリコン基板にチャネル形成領域を有するトランジスタ１４上に形成されている
場合を例示している。
トランジスタ１４は、非晶質、微結晶、多結晶または単結晶である、シリコン又はゲル
マニウムなどの半導体膜または半導体基板に、チャネル形成領域を有していても良い。或
いは、トランジスタ１４は、酸化物半導体膜または酸化物半導体基板に、チャネル形成領
域を有していても良い。全てのトランジスタが酸化物半導体膜または酸化物半導体基板に
、チャネル形成領域を有している場合、トランジスタ１３はトランジスタ１４上に積層さ
れていなくとも良く、トランジスタ１３とトランジスタ１４とは、同一の層に形成されて
いても良い。
シリコンの薄膜を用いてトランジスタ１４を形成する場合、当該薄膜には、プラズマＣ
ＶＤ法などの気相成長法若しくはスパッタリング法で作製された非晶質シリコン、非晶質
シリコンをレーザーアニールなどの処理により結晶化させた多結晶シリコン、単結晶シリ
コンウェハに水素イオン等を注入して表層部を剥離した単結晶シリコンなどを用いること
ができる。
半導体基板４００は、例えば、シリコン基板、ゲルマニウム基板、シリコンゲルマニウ
ム基板等を用いることができる。図１０では、単結晶シリコン基板を半導体基板４００と
して用いる場合を例示している。
また、トランジスタ１４は、素子分離法により電気的に分離されている。素子分離法と
して、選択酸化法（ＬＯＣＯＳ法：Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃ
ｏｎ法）、トレンチ分離法（ＳＴＩ法：Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉ
ｏｎ）等を用いることができる。図１０では、トレンチ分離法を用いてトランジスタ１４
を電気的に分離する場合を例示している。具体的に、図１０では、半導体基板４００にエ
ッチング等によりトレンチを形成した後、酸化珪素などを含む絶縁物を当該トレンチに埋
め込むことで形成される素子分離領域４０１により、トランジスタ１４を素子分離させる
場合を例示している。
また、素子分離領域４０１間において、ｎチャネル型であるトランジスタ１４が形成さ
れる領域には、ｐ型の導電性を付与する不純物元素が選択的に導入されたｐウェル４０２
が設けられている。
そして、トランジスタ１４は、ｐウェル４０２に形成された、ソース領域またはドレイ
ン領域として機能する不純物領域４０４及び不純物領域４０５と、ゲート電極４０６と、
半導体基板４００とゲート電極４０６の間に設けられたゲート絶縁膜４０７とを有する。
ゲート電極４０６は、ゲート絶縁膜４０７を間に挟んで、不純物領域４０４と不純物領域
４０５の間に形成されるチャネル形成領域と重なる。
トランジスタ１４上には、絶縁膜４１１が設けられている。絶縁膜４１１には開口部が
形成されている。そして、上記開口部には、不純物領域４０４、不純物領域４０５にそれ
ぞれ電気的に接続されている導電膜４１２、導電膜４１３が、形成されている。
そして、導電膜４１２は、絶縁膜４１１上に形成された導電膜４１８に電気的に接続さ
れており、導電膜４１３は、絶縁膜４１１上に形成された導電膜４１９に電気的に接続さ
れている。
導電膜４１８及び導電膜４１９上には、絶縁膜４２０が形成されている。絶縁膜４２０
には開口部が形成されており、上記開口部に、導電膜４１９に電気的に接続された導電膜
４２１が形成されている。
そして、図１０では、絶縁膜４２０上にトランジスタ１３が形成されている。
トランジスタ１３は、絶縁膜４２０上に、酸化物半導体を含む半導体膜４３０と、半導
体膜４３０上の、ソース電極またはドレイン電極として機能する導電膜４３２及び導電膜
４３３と、半導体膜４３０、導電膜４３２及び導電膜４３３上のゲート絶縁膜４３１と、
ゲート絶縁膜４３１上に位置し、導電膜４３２と導電膜４３３の間において半導体膜４３
０と重なっており、ゲート電極として機能する導電膜４３４と、を有する。なお、導電膜
４３３は、導電膜４２１に電気的に接続されている。
そして、トランジスタ１３上に、絶縁膜４４１及び絶縁膜４４２が順に積層するように
設けられている。絶縁膜４４１及び絶縁膜４４２には開口部が設けられており、上記開口
部において導電膜４３２及び導電膜４３４に接する導電膜４４３が、絶縁膜４４２上に設
けられている。
なお、図１０において、トランジスタ１３は、導電膜４３４を半導体膜４３０の片側に
おいて少なくとも有していれば良いが、半導体膜４３０を間に挟んで存在する一対のゲー
ト電極を有していても良い。
トランジスタ１３が、半導体膜４３０を間に挟んで存在する一対のゲート電極を有して
いる場合、一方のゲート電極には導通状態または非導通状態を制御するための信号が与え
られ、他方のゲート電極は、電位が他から与えられている状態であっても良い。この場合
、一対のゲート電極に、同じ高さの電位が与えられていても良いし、他方のゲート電極に
のみ接地電位などの固定の電位が与えられていても良い。他方のゲート電極に与える電位
の高さを制御することで、トランジスタの閾値電圧を制御することができる。
また、図１０では、トランジスタ１３が、一の導電膜４３４に対応した一のチャネル形
成領域を有する、シングルゲート構造である場合を例示している。しかし、トランジスタ
１３は、電気的に接続された複数のゲート電極を有することで、一の活性層にチャネル形
成領域を複数有する、マルチゲート構造であっても良い。
〈半導体膜について〉
なお、電子供与体（ドナー）となる水分または水素などの不純物が低減され、なおかつ
酸素欠損が低減されることにより高純度化された酸化物半導体（ｐｕｒｉｆｉｅｄ Ｏｘ
ｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）は、ｉ型（真性半導体）又はｉ型に限りなく近い
。そのため、高純度化された酸化物半導体膜にチャネル形成領域を有するトランジスタは
、オフ電流が著しく小さく、信頼性が高い。
具体的に、高純度化された酸化物半導体膜にチャネル形成領域を有するトランジスタの
オフ電流が小さいことは、いろいろな実験により証明できる。例えば、チャネル幅が１×
１０６μｍでチャネル長が１０μｍの素子であっても、ソース電極とドレイン電極間の電
圧（ドレイン電圧）が１Ｖから１０Ｖの範囲において、オフ電流が、半導体パラメータア
ナライザの測定限界以下、すなわち１×１０−１３Ａ以下という特性を得ることができる
。この場合、トランジスタのチャネル幅で規格化したオフ電流は、１００ｚＡ／μｍ以下
であることが分かる。また、容量素子とトランジスタとを接続して、容量素子に流入また
は容量素子から流出する電荷を当該トランジスタで制御する回路を用いて、オフ電流の測
定を行った。当該測定では、高純度化された酸化物半導体膜を上記トランジスタのチャネ
ル形成領域に用い、容量素子の単位時間あたりの電荷量の推移から当該トランジスタのオ
フ電流を測定した。その結果、トランジスタのソース電極とドレイン電極間の電圧が３Ｖ
の場合に、数十ｙＡ／μｍという、さらに小さいオフ電流が得られることが分かった。従
って、高純度化された酸化物半導体膜をチャネル形成領域に用いたトランジスタは、オフ
電流が、結晶性を有するシリコンを用いたトランジスタに比べて著しく小さい。
なお、半導体膜として酸化物半導体膜を用いる場合、酸化物半導体としては、少なくと
もインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）を含むことが好ましい。また、該酸化物半導
体を用いたトランジスタの電気的特性のばらつきを減らすためのスタビライザーとして、
それらに加えてガリウム（Ｇａ）を有することが好ましい。また、スタビライザーとして
スズ（Ｓｎ）を有することが好ましい。また、スタビライザーとしてハフニウム（Ｈｆ）
を有することが好ましい。また、スタビライザーとしてアルミニウム（Ａｌ）を有するこ
とが好ましい。また、スタビライザーとしてジルコニウム（Ｚｒ）を含むことが好ましい
。
酸化物半導体の中でもＩｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物などは、
炭化シリコン、窒化ガリウム、または酸化ガリウムとは異なり、スパッタリング法や湿式
法により電気的特性の優れたトランジスタを作製することが可能であり、量産性に優れる
といった利点がある。また、炭化シリコン、窒化ガリウム、または酸化ガリウムとは異な
り、上記Ｉｎ−Ｇａ−Ｚｎ系酸化物は、ガラス基板上に、電気的特性の優れたトランジス
タを作製することが可能である。また、基板の大型化にも対応が可能である。
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム
（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウ
ム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホ
ルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、
ルテチウム（Ｌｕ）のいずれか一種または複数種を含んでいてもよい。
例えば、酸化物半導体として、酸化インジウム、酸化ガリウム、酸化スズ、酸化亜鉛、
Ｉｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、
Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、Ｉｎ−Ｇａ−Ｚｎ系酸
化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物
、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、
Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉ
ｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ
−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−
Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔ
ｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ
−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸
化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ
−Ａｌ−Ｚｎ系酸化物を用いることができる。
なお、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを含む酸化物という
意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元
素を含んでいてもよい。Ｉｎ−Ｇａ−Ｚｎ系酸化物は、無電界時の抵抗が十分に高くオフ
電流を十分に小さくすることが可能であり、また、移動度も高い。
例えば、Ｉｎ−Ｓｎ−Ｚｎ系酸化物では比較的容易に高い移動度が得られる。しかしな
がら、Ｉｎ−Ｇａ−Ｚｎ系酸化物でも、バルク内欠陥密度を低減することにより移動度を
上げることができる。
以下では、酸化物半導体膜の構造について説明する。
酸化物半導体膜は、単結晶酸化物半導体膜と非単結晶酸化物半導体膜とに大別される。
非単結晶酸化物半導体膜とは、非晶質酸化物半導体膜、微結晶酸化物半導体膜、多結晶酸
化物半導体膜、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎ
ｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜などをいう。
非晶質酸化物半導体膜は、膜中における原子配列が不規則であり、結晶成分を有さない
酸化物半導体膜である。微小領域においても結晶部を有さず、膜全体が完全な非晶質構造
の酸化物半導体膜が典型である。
微結晶酸化物半導体膜は、例えば、１ｎｍ以上１０ｎｍ未満の大きさの微結晶（ナノ結
晶ともいう。）を含む。従って、微結晶酸化物半導体膜は、非晶質酸化物半導体膜よりも
原子配列の規則性が高い。そのため、微結晶酸化物半導体膜は、非晶質酸化物半導体膜よ
りも欠陥準位密度が低いという特徴がある。
ＣＡＡＣ−ＯＳ膜は、複数の結晶部を有する酸化物半導体膜の一つであり、ほとんどの
結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさである。従って、ＣＡＡＣ−
ＯＳ膜に含まれる結晶部は、一辺が１０ｎｍ未満、５ｎｍ未満または３ｎｍ未満の立方体
内に収まる大きさの場合も含まれる。ＣＡＡＣ−ＯＳ膜は、微結晶酸化物半導体膜よりも
欠陥準位密度が低いという特徴がある。以下、ＣＡＡＣ−ＯＳ膜について詳細な説明を行
う。
ＣＡＡＣ−ＯＳ膜を透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃ
ｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって観察すると、結晶部同士の明確な境界、即ち
結晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、Ｃ
ＡＡＣ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
ＣＡＡＣ−ＯＳ膜を、試料面と概略平行な方向からＴＥＭによって観察（断面ＴＥＭ観
察）すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原
子の各層は、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹
凸を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。
本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置
されている状態をいう。従って、−５°以上５°以下の場合も含まれる。また、「垂直」
とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。従って
、８５°以上９５°以下の場合も含まれる。
一方、ＣＡＡＣ−ＯＳ膜を、試料面と概略垂直な方向からＴＥＭによって観察（平面Ｔ
ＥＭ観察）すると、結晶部において、金属原子が三角形状または六角形状に配列している
ことを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られ
ない。
断面ＴＥＭ観察および平面ＴＥＭ観察より、ＣＡＡＣ−ＯＳ膜の結晶部は配向性を有し
ていることがわかる。
ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）
装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ
膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピーク
が現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属され
ることから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に
概略垂直な方向を向いていることが確認できる。
一方、ＣＡＡＣ−ＯＳ膜に対し、ｃ軸に概略垂直な方向からＸ線を入射させるｉｎ−ｐ
ｌａｎｅ法による解析では、２θが５６°近傍にピークが現れる場合がある。このピーク
は、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。ＩｎＧａＺｎＯ４の単結晶酸
化物半導体膜であれば、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）
として試料を回転させながら分析（φスキャン）を行うと、（１１０）面と等価な結晶面
に帰属されるピークが６本観察される。これに対し、ＣＡＡＣ−ＯＳ膜の場合は、２θを
５６°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。
以上のことから、ＣＡＡＣ−ＯＳ膜では、異なる結晶部間ではａ軸およびｂ軸の配向は
不規則であるが、ｃ軸配向性を有し、かつｃ軸が被形成面または上面の法線ベクトルに平
行な方向を向いていることがわかる。従って、前述の断面ＴＥＭ観察で確認された層状に
配列した金属原子の各層は、結晶のａｂ面に平行な面である。
なお、結晶部は、ＣＡＡＣ−ＯＳ膜を成膜した際、または加熱処理などの結晶化処理を
行った際に形成される。上述したように、結晶のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面ま
たは上面の法線ベクトルに平行な方向に配向する。従って、例えば、ＣＡＡＣ−ＯＳ膜の
形状をエッチングなどによって変化させた場合、結晶のｃ軸がＣＡＡＣ−ＯＳ膜の被形成
面または上面の法線ベクトルと平行にならないこともある。
また、ＣＡＡＣ−ＯＳ膜中の結晶化度が均一でなくてもよい。例えば、ＣＡＡＣ−ＯＳ
膜の結晶部が、ＣＡＡＣ−ＯＳ膜の上面近傍からの結晶成長によって形成される場合、上
面近傍の領域は、被形成面近傍の領域よりも結晶化度が高くなることがある。また、ＣＡ
ＡＣ−ＯＳ膜に不純物を添加する場合、不純物が添加された領域の結晶化度が変化し、部
分的に結晶化度の異なる領域が形成されることもある。
なお、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ
法による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現
れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向
性を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍
にピークを示し、２θが３６°近傍にピークを示さないことが好ましい。
ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気的特性の
変動が小さい。よって、当該トランジスタは、信頼性が高い。
なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、微結晶酸化物半導体膜、Ｃ
ＡＡＣ−ＯＳ膜のうち、二種以上を有する積層膜であってもよい。
また、ＣＡＡＣ−ＯＳ膜を成膜するために、以下の条件を適用することが好ましい。
成膜時の不純物混入を低減することで、不純物によって結晶状態が崩れることを抑制で
きる。例えば、処理室内に存在する不純物濃度（水素、水、二酸化炭素、及び窒素など）
を低減すればよい。また、成膜ガス中の不純物濃度を低減すればよい。具体的には、露点
が−８０℃以下、好ましくは−１００℃以下である成膜ガスを用いる。
また、成膜時の基板加熱温度を高めることで、基板到達後にスパッタリング粒子のマイ
グレーションが起こる。具体的には、基板加熱温度を１００℃以上７４０℃以下、好まし
くは２００℃以上５００℃以下として成膜する。成膜時の基板加熱温度を高めることで、
平板状又はペレット状のスパッタリング粒子が基板に到達した場合、基板上でマイグレー
ションが起こり、スパッタリング粒子の平らな面が基板に付着する。
また、成膜ガス中の酸素割合を高め、電力を最適化することで成膜時のプラズマダメー
ジを軽減すると好ましい。成膜ガス中の酸素割合は、３０体積％以上、好ましくは１００
体積％とする。
ターゲットの一例として、Ｉｎ−Ｇａ−Ｚｎ系酸化物ターゲットについて以下に示す。
ＩｎＯＸ粉末、ＧａＯＹ粉末及びＺｎＯＺ粉末を所定のｍｏｌ数比で混合し、加圧処理
後、１０００℃以上１５００℃以下の温度で加熱処理をすることで多結晶であるＩｎ−Ｇ
ａ−Ｚｎ系酸化物ターゲットとする。なお、Ｘ、Ｙ及びＺは任意の正数である。ここで、
所定のｍｏｌ数比は、例えば、ＩｎＯＸ粉末、ＧａＯＹ粉末及びＺｎＯＺ粉末が、２：２
：１、８：４：３、３：１：１、１：１：１、４：２：３または３：１：２である。なお
、粉末の種類、及びその混合するｍｏｌ数比は、作製するターゲットによって適宜変更す
ればよい。
なお、アルカリ金属は酸化物半導体を構成する元素ではないため、不純物である。アル
カリ土類金属も、酸化物半導体を構成する元素ではない場合において、不純物となる。特
に、アルカリ金属のうちＮａは、酸化物半導体膜に接する絶縁膜が酸化物である場合、当
該絶縁膜中に拡散してＮａ＋となる。また、Ｎａは、酸化物半導体膜内において、酸化物
半導体を構成する金属と酸素の結合を分断する、或いは、その結合中に割り込む。その結
果、例えば、閾値電圧がマイナス方向にシフトすることによるノーマリオン化、移動度の
低下等の、トランジスタの電気的特性の劣化が起こり、加えて、特性のばらつきも生じる
。具体的に、二次イオン質量分析法によるＮａ濃度の測定値は、５×１０１６／ｃｍ３以
下、好ましくは１×１０１６／ｃｍ３以下、更に好ましくは１×１０１５／ｃｍ３以下と
するとよい。同様に、Ｌｉ濃度の測定値は、５×１０１５／ｃｍ３以下、好ましくは１×
１０１５／ｃｍ３以下とするとよい。同様に、Ｋ濃度の測定値は、５×１０１５／ｃｍ３
以下、好ましくは１×１０１５／ｃｍ３以下とするとよい。
また、インジウムを含む金属酸化物が用いられている場合に、酸素との結合エネルギー
がインジウムよりも大きいシリコンや炭素が、インジウムと酸素の結合を切断し、酸素欠
損を形成することがある。そのため、シリコンや炭素が酸化物半導体膜に混入していると
、アルカリ金属やアルカリ土類金属の場合と同様に、トランジスタの電気的特性の劣化が
起こりやすい。よって、酸化物半導体膜中におけるシリコンや炭素の濃度は低いことが望
ましい。具体的に、二次イオン質量分析法によるＣ濃度の測定値、またはＳｉ濃度の測定
値は、１×１０１８／ｃｍ３以下とするとよい。上記構成により、トランジスタの電気的
特性の劣化を防ぐことができ、半導体装置の信頼性を高めることができる。
また、ソース電極及びドレイン電極に用いられる導電性材料によっては、ソース電極及
びドレイン電極中の金属が、酸化物半導体膜から酸素を引き抜くことがある。この場合、
酸化物半導体膜のうち、ソース電極及びドレイン電極に接する領域が、酸素欠損の形成に
よりｎ型化される。
ｎ型化された領域は、ソース領域またはドレイン領域として機能するため、酸化物半導
体膜とソース電極及びドレイン電極との間におけるコンタクト抵抗を下げることができる
。よって、ｎ型化された領域が形成されることで、トランジスタの移動度及びオン電流を
高めることができ、それにより、トランジスタを用いたスイッチ回路の高速動作を実現す
ることができる。
なお、ソース電極及びドレイン電極中の金属による酸素の引き抜きは、ソース電極及び
ドレイン電極をスパッタリング法などにより形成する際に起こりうるし、ソース電極及び
ドレイン電極を形成した後に行われる加熱処理によっても起こりうる。
また、ｎ型化される領域は、酸素と結合し易い導電性材料をソース電極及びドレイン電
極に用いることで、より形成されやすくなる。上記導電性材料としては、例えば、Ａｌ、
Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗなどが挙げられる。
また、酸化物半導体膜は、単数の金属酸化物膜で構成されているとは限らず、積層され
た複数の金属酸化物膜で構成されていても良い。例えば、第１乃至第３の金属酸化物膜が
順に積層されている半導体膜の場合、第１の金属酸化物膜及び第３の金属酸化物膜は、第
２の金属酸化物膜を構成する金属元素の少なくとも１つを、その構成要素に含み、伝導帯
下端のエネルギーが第２の金属酸化物膜よりも０．０５ｅＶ以上、０．０７ｅＶ以上、０
．１ｅＶ以上または０．１５ｅＶ以上、かつ２ｅＶ以下、１ｅＶ以下、０．５ｅＶ以下ま
たは０．４ｅＶ以下、真空準位に近い酸化物膜である。さらに、第２の金属酸化物膜は、
少なくともインジウムを含むと、キャリア移動度が高くなるため好ましい。
上記構成の半導体膜をトランジスタが有する場合、ゲート電極に電圧を印加することで
、半導体膜に電界が加わると、半導体膜のうち、伝導帯下端のエネルギーが小さい第２の
金属酸化物膜にチャネル領域が形成される。即ち、第２の金属酸化物膜とゲート絶縁膜と
の間に第３の金属酸化物膜が設けられていることによって、ゲート絶縁膜と離隔している
第２の金属酸化物膜に、チャネル領域を形成することができる。
また、第３の金属酸化物膜は、第２の金属酸化物膜を構成する金属元素の少なくとも１
つをその構成要素に含むため、第２の金属酸化物膜と第３の金属酸化物膜の界面では、界
面散乱が起こりにくい。従って、当該界面においてキャリアの動きが阻害されにくいため
、トランジスタの電界効果移動度が高くなる。
また、第２の金属酸化物膜と第１の金属酸化物膜の界面に界面準位が形成されると、界
面近傍の領域にもチャネル領域が形成されるために、トランジスタの閾値電圧が変動して
しまう。しかし、第１の金属酸化物膜は、第２の金属酸化物膜を構成する金属元素の少な
くとも１つをその構成要素に含むため、第２の金属酸化物膜と第１の金属酸化物膜の界面
には、界面準位が形成されにくい。よって、上記構成により、トランジスタの閾値電圧等
の電気的特性のばらつきを、低減することができる。
また、金属酸化物膜間に不純物が存在することによって、各膜の界面にキャリアの流れ
を阻害する界面準位が形成されることがないよう、複数の酸化物半導体膜を積層させるこ
とが望ましい。積層された金属酸化物膜の膜間に不純物が存在していると、金属酸化物膜
間における伝導帯下端のエネルギーの連続性が失われ、界面近傍において、キャリアがト
ラップされるか、あるいは再結合により消滅してしまうからである。膜間における不純物
を低減させることで、主成分である一の金属を少なくとも共に有する複数の金属酸化物膜
を、単に積層させるよりも、連続接合（ここでは特に伝導帯下端のエネルギーが各膜の間
で連続的に変化するＵ字型の井戸構造を有している状態）が形成されやすくなる。
連続接合を形成するためには、ロードロック室を備えたマルチチャンバー方式の成膜装
置（スパッタリング装置）を用いて各膜を大気に触れさせることなく連続して積層するこ
とが必要となる。スパッタリング装置における各チャンバーは、酸化物半導体にとって不
純物となる水等を可能な限り除去すべくクライオポンプのような吸着式の真空排気ポンプ
を用いて高真空排気（５×１０−７Ｐａ乃至１×１０−４Ｐａ程度まで）することが好ま
しい。または、ターボ分子ポンプとコールドトラップを組み合わせて排気系からチャンバ
ー内に気体が逆流しないようにしておくことが好ましい。
高純度の真性な酸化物半導体を得るためには、各チャンバー内を高真空排気するのみな
らず、スパッタリングに用いるガスの高純度化も重要である。上記ガスとして用いる酸素
ガスやアルゴンガスの露点を、−４０℃以下、好ましくは−８０℃以下、より好ましくは
−１００℃以下とし、使用するガスの高純度化を図ることで、酸化物半導体膜に水分等が
取り込まれることを可能な限り防ぐことができる。具体的に、第２の金属酸化物膜がＩｎ
−Ｍ−Ｚｎ酸化物（Ｍは、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、またはＮｄ）の場合、第２の金
属酸化物膜を成膜するために用いるターゲットにおいて、金属元素の原子数比をＩｎ：Ｍ
：Ｚｎ＝ｘ１：ｙ１：ｚ１とすると、ｘ１／ｙ１は、１／３以上６以下、さらには１以上
６以下であって、ｚ１／ｙ１は、１／３以上６以下、さらには１以上６以下であることが
好ましい。なお、ｚ１／ｙ１を１以上６以下とすることで、第２の金属酸化物膜としてＣ
ＡＡＣ−ＯＳ膜が形成されやすくなる。ターゲットの金属元素の原子数比の代表例として
は、Ｉｎ：Ｍ：Ｚｎ＝１：１：１、Ｉｎ：Ｍ：Ｚｎ＝３：１：２等がある。
具体的に、第１の金属酸化物膜、第３の金属酸化物膜がＩｎ−Ｍ−Ｚｎ酸化物（Ｍは、
Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、またはＮｄ）の場合、第１の金属酸化物膜、第３の金属酸
化物膜を成膜するために用いるターゲットにおいて、金属元素の原子数比をＩｎ：Ｍ：Ｚ
ｎ＝ｘ２：ｙ２：ｚ２とすると、ｘ２／ｙ２＜ｘ１／ｙ１であって、ｚ２／ｙ２は、１／
３以上６以下、さらには１以上６以下であることが好ましい。なお、ｚ２／ｙ２を１以上
６以下とすることで、第１の金属酸化物膜、第３の金属酸化物膜としてＣＡＡＣ−ＯＳ膜
が形成されやすくなる。ターゲットの金属元素の原子数比の代表例としては、Ｉｎ：Ｍ：
Ｚｎ＝１：３：２、Ｉｎ：Ｍ：Ｚｎ＝１：３：４、Ｉｎ：Ｍ：Ｚｎ＝１：３：６、Ｉｎ：
Ｍ：Ｚｎ＝１：３：８等がある。
なお、第１の金属酸化物膜及び第３の金属酸化物膜の厚さは、３ｎｍ以上１００ｎｍ以
下、好ましくは３ｎｍ以上５０ｎｍ以下とする。また、第２の金属酸化物膜の厚さは、３
ｎｍ以上２００ｎｍ以下、好ましくは３ｎｍ以上１００ｎｍ以下であり、さらに好ましく
は３ｎｍ以上５０ｎｍ以下である。
３層構造の半導体膜において、第１の金属酸化物膜乃至第３の金属酸化物膜は、非晶質
または結晶質の両方の形態を取りうる。ただし、チャネル領域が形成される第２の金属酸
化物膜が結晶質であることにより、トランジスタに安定した電気的特性を付与することが
できるため、第２の金属酸化物膜は結晶質であることが好ましい。
なお、チャネル形成領域とは、トランジスタの半導体膜のうち、ゲート電極と重なり、
かつソース電極とドレイン電極に挟まれる領域を意味する。また、チャネル領域とは、チ
ャネル形成領域において、電流が主として流れる領域をいう。
例えば、第１の金属酸化物膜及び第３の金属酸化物膜として、スパッタリング法により
形成したＩｎ−Ｇａ−Ｚｎ系酸化物膜を用いる場合、第１の金属酸化物膜及び第３の金属
酸化物膜の成膜には、Ｉｎ−Ｇａ−Ｚｎ系酸化物（Ｉｎ：Ｇａ：Ｚｎ＝１：３：２［原子
数比］）であるターゲットを用いることができる。成膜条件は、例えば、成膜ガスとして
アルゴンガスを３０ｓｃｃｍ、酸素ガスを１５ｓｃｃｍ用い、圧力０．４Ｐａとし、基板
温度を２００℃とし、ＤＣ電力０．５ｋＷとすればよい。
また、第２の金属酸化物膜をＣＡＡＣ−ＯＳ膜とする場合、第２の金属酸化物膜の成膜
には、Ｉｎ−Ｇａ−Ｚｎ系酸化物（Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］）であり
、多結晶のＩｎ−Ｇａ−Ｚｎ系酸化物を含むターゲットを用いることが好ましい。成膜条
件は、例えば、成膜ガスとしてアルゴンガスを３０ｓｃｃｍ、酸素ガスを１５ｓｃｃｍ用
い、圧力を０．４Ｐａとし、基板の温度３００℃とし、ＤＣ電力０．５ｋＷとすることが
できる。
なお、トランジスタは、半導体膜の端部が傾斜している構造を有していても良いし、半
導体膜の端部が丸みを帯びる構造を有していても良い。
また、複数の積層された金属酸化物膜を有する半導体膜をトランジスタに用いる場合に
おいても、ソース電極及びドレイン電極に接する領域が、ｎ型化されていても良い。上記
構成により、トランジスタの移動度及びオン電流を高め、トランジスタを用いた半導体装
置の高速動作を実現することができる。さらに、複数の積層された金属酸化物膜を有する
半導体膜をトランジスタに用いる場合、ｎ型化される領域は、チャネル領域となる第２の
金属酸化物膜にまで達していることが、トランジスタの移動度及びオン電流を高め、半導
体装置のさらなる高速動作を実現する上で、より好ましい。
〈電子機器の例〉
本発明の一態様に係るＰＬＤまたは半導体装置は、表示機器、パーソナルコンピュータ
、記録媒体を備えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉ
ｌｅ Ｄｉｓｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置
）に用いることができる。その他に、本発明の一態様に係るＰＬＤまたは半導体装置を用
いることができる電子機器として、携帯電話、携帯型を含むゲーム機、携帯情報端末、電
子書籍、ビデオカメラ、デジタルスチルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘ
ッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ
、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンター、プリンター
複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。これら電子
機器の具体例を図１１に示す。
図１１（Ａ）は携帯型ゲーム機であり、筐体５００１、筐体５００２、表示部５００３
、表示部５００４、マイクロホン５００５、スピーカー５００６、操作キー５００７、ス
タイラス５００８等を有する。なお、図１１（Ａ）に示した携帯型ゲーム機は、２つの表
示部５００３と表示部５００４とを有しているが、携帯型ゲーム機が有する表示部の数は
、これに限定されない。
図１１（Ｂ）は携帯情報端末であり、第１筐体５６０１、第２筐体５６０２、第１表示
部５６０３、第２表示部５６０４、接続部５６０５、操作キー５６０６等を有する。第１
表示部５６０３は第１筐体５６０１に設けられており、第２表示部５６０４は第２筐体５
６０２に設けられている。そして、第１筐体５６０１と第２筐体５６０２とは、接続部５
６０５により接続されており、第１筐体５６０１と第２筐体５６０２の間の角度は、接続
部５６０５により変更が可能である。第１表示部５６０３における映像を、接続部５６０
５における第１筐体５６０１と第２筐体５６０２との間の角度に従って、切り替える構成
としても良い。また、第１表示部５６０３及び第２表示部５６０４の少なくとも一方に、
位置入力装置としての機能が付加された表示装置を用いるようにしても良い。なお、位置
入力装置としての機能は、表示装置にタッチパネルを設けることで付加することができる
。或いは、位置入力装置としての機能は、フォトセンサとも呼ばれる光電変換素子を表示
装置の画素部に設けることでも、付加することができる。
図１１（Ｃ）はノート型パーソナルコンピュータであり、筐体５４０１、表示部５４０
２、キーボード５４０３、ポインティングデバイス５４０４等を有する。
図１１（Ｄ）は電気冷凍冷蔵庫であり、筐体５３０１、冷蔵室用扉５３０２、冷凍室用
扉５３０３等を有する。
図１１（Ｅ）はビデオカメラであり、第１筐体５８０１、第２筐体５８０２、表示部５
８０３、操作キー５８０４、レンズ５８０５、接続部５８０６等を有する。操作キー５８
０４及びレンズ５８０５は第１筐体５８０１に設けられており、表示部５８０３は第２筐
体５８０２に設けられている。そして、第１筐体５８０１と第２筐体５８０２とは、接続
部５８０６により接続されており、第１筐体５８０１と第２筐体５８０２の間の角度は、
接続部５８０６により変更が可能である。表示部５８０３における映像を、接続部５８０
６における第１筐体５８０１と第２筐体５８０２との間の角度に従って切り替える構成と
しても良い。
図１１（Ｆ）は普通自動車であり、車体５１０１、車輪５１０２、ダッシュボード５１
０３、ライト５１０４等を有する。
１０ 半導体装置
１０−１ 半導体装置
１０−２ 半導体装置
１０ａ ＰＬＤ
１０ｂ 半導体装置
１１ スイッチ
１１ｔ トランジスタ
１２ スイッチ
１２ｔ トランジスタ
１３ トランジスタ
１４ トランジスタ
１５ 容量素子
１６ａ 端子
１６ｂ 端子
１７−１ トランジスタ
１７−２ トランジスタ
１８ａ 論理ブロック
１８ｂ 論理ブロック
２０ スイッチ
２１ 配線
２２ ラッチ
２３ インバータ
２４ トランジスタ
２５ 配線
３０ インバータ
３１ インバータ
４０ 論理ブロック
４１ ＬＵＴ
４２ フリップフロップ
４３ 記憶装置
４３ａ 記憶装置
４３ｂ 記憶装置
４４ 入力端子
４５ 出力端子
４６ 出力端子
４７ ＡＮＤ回路
４８ マルチプレクサ
５０ ＰＬＤ
５１ 配線群
５２ スイッチ回路
５３ 配線リソース
５４ 端子
５５ 配線
５６ 配線
５７ トランジスタ
５８ トランジスタ
５９ トランジスタ
６０ トランジスタ
６１ トランジスタ
６２ トランジスタ
７０ Ｉ／Ｏエレメント
７１ ＰＬＬ
７２ ＲＡＭ
７３ 乗算器
４００ 半導体基板
４０１ 素子分離領域
４０２ ｐウェル
４０４ 不純物領域
４０５ 不純物領域
４０６ ゲート電極
４０７ ゲート絶縁膜
４１１ 絶縁膜
４１２ 導電膜
４１３ 導電膜
４１８ 導電膜
４１９ 導電膜
４２０ 絶縁膜
４２１ 導電膜
４３０ 半導体膜
４３１ ゲート絶縁膜
４３２ 導電膜
４３３ 導電膜
４３４ 導電膜
４４１ 絶縁膜
４４２ 絶縁膜
４４３ 導電膜
５００１ 筐体
５００２ 筐体
５００３ 表示部
５００４ 表示部
５００５ マイクロホン
５００６ スピーカー
５００７ 操作キー
５００８ スタイラス
５１０１ 車体
５１０２ 車輪
５１０３ ダッシュボード
５１０４ ライト
５３０１ 筐体
５３０２ 冷蔵室用扉
５３０３ 冷凍室用扉
５４０１ 筐体
５４０２ 表示部
５４０３ キーボード
５４０４ ポインティングデバイス
５６０１ 筐体
５６０２ 筐体
５６０３ 表示部
５６０４ 表示部
５６０５ 接続部
５６０６ 操作キー
５８０１ 筐体
５８０２ 筐体
５８０３ 表示部
５８０４ 操作キー
５８０５ レンズ
５８０６ 接続部

Claims (4)

  1. 第１のトランジスタ乃至第４のトランジスタと、容量素子と、を有し、
    前記第１のトランジスタは、第１のノードへの第１の配線の電位の供給を制御する機能を有し、
    前記第２のトランジスタは、第２のノードへの前記電位の供給を制御する機能を有し、
    前記第４のトランジスタのゲートは、前記第２のノードに電気的に接続されており、
    前記第３のトランジスタのソース又はドレインの一方は、前記第１のノードに電気的に接続されており、
    前記第３のトランジスタのゲートは、前記第１のノードに電気的に接続されており、
    前記第３のトランジスタのソース又はドレインの他方は、前記第２のノードに電気的に接続されており、
    前記容量素子は、前記第１のノードの電位を保持する機能を有する半導体装置。
  2. 第１のトランジスタ乃至第４のトランジスタと、容量素子と、を有し、
    前記第１のトランジスタは、第１のノードへの第１の配線の電位の供給を制御する機能を有し、
    前記第２のトランジスタは、第２のノードへの前記電位の供給を制御する機能を有し、
    前記第４のトランジスタのゲートは、前記第２のノードに電気的に接続されており、
    前記第３のトランジスタのソース又はドレインの一方は、前記第１のノードに電気的に接続されており、
    前記第３のトランジスタのゲートは、前記第１のノードに電気的に接続されており、
    前記第３のトランジスタのソース又はドレインの他方は、前記第２のノードに電気的に接続されており、
    前記容量素子は、前記第１のノードの電位を保持する機能を有し、
    前記第３のトランジスタは、酸化物半導体膜にチャネル形成領域を有する半導体装置。
  3. 第１のトランジスタ乃至第４のトランジスタと、容量素子と、を有し、
    前記第１のトランジスタは、第１のノードへの第１の配線の電位の供給を制御する機能を有し、
    前記第２のトランジスタは、第２のノードへの前記電位の供給を制御する機能を有し、
    前記第４のトランジスタのゲートは、前記第２のノードに電気的に接続されており、
    前記第３のトランジスタのソース又はドレインの一方は、前記第１のノードに電気的に接続されており、
    前記第３のトランジスタのゲートは、前記第１のノードに電気的に接続されており、
    前記第３のトランジスタのソース又はドレインの他方は、前記第２のノードに電気的に接続されており、
    前記容量素子は、前記第１のノードの電位を保持する機能を有し、
    前記第１のトランジスタ又は前記第２のトランジスタは、酸化物半導体膜にチャネル形成領域を有する半導体装置。
  4. 請求項２又は請求項３において、
    前記酸化物半導体膜は、Ｉｎ、Ｇａ、及びＺｎを含む半導体装置。
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