KR20200144084A - 프로그래머블 로직 디바이스 및 반도체 장치 - Google Patents

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Abstract

본 발명에 따르면, 동작 속도의 저감을 억제하면서, 저소비 전력화를 실현할 수 있는, 프로그래머블 로직 디바이스가 제공된다.
본 발명의 프로그래머블 로직 디바이스는, 제1 회로와, 제2 회로와, 상기 제1 회로와 상기 제2 회로의 전기적인 접속을 게이트의 전위에 따라서 제어하는 제1 트랜지스터와, 제1 노드에의 신호의 공급을 제어하는 제1 스위치와, 제2 노드에의 상기 신호의 공급을 제어하는 제2 스위치와, 소스 및 드레인 중 한쪽과 게이트가 상기 제1 노드에 전기적으로 접속되어 있고, 게다가, 상기 소스 및 상기 드레인 중 다른쪽이 상기 제2 노드에 전기적으로 접속되어 있는 제2 트랜지스터와, 상기 제1 노드에 공급된 상기 신호의 전위를 유지하는 용량 소자를 갖는다.

Description

프로그래머블 로직 디바이스 및 반도체 장치 {PROGRAMMABLE LOGIC DEVICE AND SEMICONDUCTOR DEVICE}
본 발명의 일 형태는 반도체 장치에 관한 것이다. 예를 들어, 본 발명은 하드웨어의 구성을 변경할 수 있는 프로그래머블 로직 디바이스와, 상기 프로그래머블 로직 디바이스를 사용한 반도체 장치에 관한 것이다.
프로그래머블 로직 디바이스(PLD: Programmable Logic Device)는 적당한 규모의 논리 회로(논리 블록, 프로그래머블 로직 엘리먼트)끼리가 배선 리소스에 의해 전기적으로 접속된 구성을 갖고 있으며, 각 논리 블록의 기능이나, 논리 블록 간의 접속 구조를, 제조 후에 변경할 수 있는 것을 특징으로 한다. 각 논리 블록의 기능과, 배선 리소스에 의해 구성되는 논리 블록 간의 접속 구조는 컨피규레이션 데이터에 의해 정의되고, 상기 컨피규레이션 데이터는 각 논리 블록이 갖는 레지스터 또는 배선 리소스가 갖는 레지스터에 저장된다. 이하, 컨피규레이션 데이터를 저장하기 위한 레지스터를 컨피규레이션 메모리라고 칭한다.
다음의 비특허문헌 1에는, SRAM 셀이 절연체 트랜지스터를 통하여 패스 트랜지스터의 게이트에 접속된 회로에 의해 배선 리소스가 구성된 FPGA(Field Programmable Gate Array)에 대하여 기재되어 있다.
F. Eslami and M. Sima, "Capacitive Boosting for FPGA Interconnection Networks" Int. Conf. on Field Programmable Logic and Applications, 2011, pp.453-458.
그런데, 저소비 전력인 것과, 고속 동작이 가능한 것은, 프로그래머블 로직 디바이스 등의 반도체 장치의 성능을 평가하는 데 있어서 모두 중요한 포인트이다. 그러나, 반도체 장치의 저소비 전력화를 도모하기 위하여 전원 전압을 작게 하면 트랜지스터의 온 전류가 작아지므로, 반도체 장치의 동작 속도도 낮아져 버린다. 즉, 소비 전력의 저감과 동작 속도의 향상은 상반된 관계에 있어, 동작 속도를 고려하면, 저소비 전력화만을 위해, 단순히 전원 전압을 작게 할 수는 없다.
또한, ｎ채널형의 트랜지스터를 통하여 반도체 장치 내의 노드에 부여되는 하이 레벨의 전위는, 상기 트랜지스터의 임계값 전압 만큼 강하한다. 따라서, 소비 전력을 저감하기 위하여 반도체 장치의 전원 전압을 작게 하면, 반도체 장치 내부의 노드에 있어서의 전위가 너무 낮아져서, 반도체 장치로부터 출력되는 신호의 논리 레벨이 변화하기 때문에, 데이터의 신뢰성이 저하되기 쉽다.
상술한 바와 같은 기술적 배경 하에서, 본 발명의 일 형태는, 동작 속도의 저감을 억제하면서, 저소비 전력화를 실현할 수 있는, 프로그래머블 로직 디바이스, 프로그래머블 스위치 또는 반도체 장치의 제공을 과제의 하나로 한다. 또는, 본 발명의 일 형태는, 정상적인 동작을 확보하면서, 저소비 전력화를 실현할 수 있는, 프로그래머블 로직 디바이스, 프로그래머블 스위치 또는 반도체 장치의 제공을 과제의 하나로 한다.
본 발명의 일 형태에서는, 제1 스위치를 통하여 제1 노드에 전하를 축적시킴으로써 반도체 장치에의 데이터의 기입을 행한다. 또한, 제2 스위치를 통하여 제2 노드에 전하를 축적시킴으로써 반도체 장치에의 상기 데이터의 기입을 행한다. 제2 노드에는 제1 트랜지스터의 게이트가 접속되어 있다. 그리고, 제1 노드와 제2 노드의 전기적인 접속은, 게이트가 제1 노드에 전기적으로 접속된 제2 트랜지스터에 의해 제어되는 것으로 한다. 또한, 제1 노드에는, 용량 소자가 전기적으로 접속되어 있다.
또한, 본 발명의 일 형태에서는, 제1 스위치 및 제2 스위치는, 오프 전류가 현저하게 작은 것으로 한다. 또한, 제2 트랜지스터의 오프 전류는 현저하게 작은 것으로 한다. 상기 구성에 의해, 제1 스위치 및 제2 트랜지스터가 비도통 상태일 때, 제1 노드를 다른 전극이나 배선과의 사이에 있어서의 절연성이 극히 높은 부유 상태로 할 수 있다. 또한, 상기 구성에 의해, 제2 스위치 및 제2 트랜지스터가 비도통 상태일 때, 제2 노드를 다른 전극이나 배선과의 사이에 있어서의 절연성이 극히 높은 부유 상태로 할 수 있다. 따라서, 제1 스위치 및 제2 스위치와, 제2 트랜지스터가 비도통 상태일 때, 상기 제1 노드 및 상기 제2 노드에 있어서, 데이터를 포함하는 신호의 전위가 유지된다.
그리고, 상기 신호의 전위가 하이 레벨인 경우에 있어서, 제1 스위치 및 제2 스위치와, 제2 트랜지스터가 비도통 상태일 때, 시간의 경과에 따라 제2 노드의 전위가 강하하면 제2 트랜지스터를 통하여 유지 용량에 축적되어 있는 전하가 제2 노드에 공급되기 때문에, 제2 노드의 전위가 강하하는 것을 방지할 수 있다.
또한, 본 발명의 일 형태에 따른 반도체 장치에 있어서, 제2 노드에 게이트가 전기적으로 접속된 제1 트랜지스터를 갖고 있다. 제1 트랜지스터의 소스 및 드레인 중 한쪽 전위가 로우 레벨로부터 하이 레벨로 상승할 때, 제2 노드가 부유 상태에 있는 것과, 제1 트랜지스터의 소스와 게이트의 사이에 형성되는 용량 C의 용량 결합에 의해, 제1 트랜지스터의 게이트 전위, 즉 제2 노드의 전위도 상승한다.
따라서, 상기 신호의 전위가 하이 레벨인 경우에 있어서, 상기 전위에 대하여 제2 스위치가 갖는 트랜지스터의 임계값 전압만큼 제2 노드의 전위가 강하하였다고 해도, 상기 동작에 의해 제2 노드의 전위를 상승시킬 수 있다. 따라서, 제2 노드에 게이트가 전기적으로 접속된 제1 트랜지스터의 게이트 전압을 임계값 전압보다도 충분히 크게 할 수 있어, 제1 트랜지스터의 도통 상태를 확보할 수 있다. 따라서, 본 발명의 일 형태에 따른 반도체 장치에서는, 반도체 장치에 공급되는 전원 전압이 작아졌다고 해도, 반도체 장치의 동작 속도가 저하되는 것을 방지할 수 있다.
구체적으로, 본 발명의 일 형태에 따른 반도체 장치는, 도통 또는 비도통의 선택이 게이트의 전위에 따라서 제어되는 제1 트랜지스터와, 제1 노드에의 신호의 공급을 제어하는 제1 스위치와, 제2 노드에의 상기 신호의 공급을 제어하는 제2 스위치와, 소스 및 드레인 중 한쪽과 게이트가 상기 제1 노드에 전기적으로 접속되어 있고, 게다가, 상기 소스 및 상기 드레인 중 다른쪽이 상기 제2 노드에 전기적으로 접속되어 있는 제2 트랜지스터와, 상기 제1 노드에 공급된 상기 신호의 전위를 유지하는 용량 소자를 갖는다.
구체적으로, 본 발명의 일 형태에 따른 프로그래머블 로직 디바이스는, 제1 회로와, 제2 회로와, 상기 제1 회로와 상기 제2 회로의 전기적인 접속을 게이트의 전위에 따라서 제어하는 제1 트랜지스터와, 제1 노드에의 신호의 공급을 제어하는 제1 스위치와, 제2 노드에의 상기 신호의 공급을 제어하는 제2 스위치와, 소스 및 드레인 중 한쪽과 게이트가 상기 제1 노드에 전기적으로 접속되어 있고, 게다가, 상기 소스 및 상기 드레인 중 다른쪽이 상기 제2 노드에 전기적으로 접속되어 있는 제2 트랜지스터와, 상기 제1 노드에 공급된 상기 신호의 전위를 유지하는 용량 소자를 갖는다.
본 발명의 일 형태에 의해, 동작 속도의 저감을 억제하면서, 저소비 전력화를 실현할 수 있는, 프로그래머블 로직 디바이스 또는 반도체 장치를 제공할 수 있다. 또는, 본 발명의 일 형태에 의해, 정상적인 동작을 확보하면서, 저소비 전력화를 실현할 수 있는, 프로그래머블 로직 디바이스 또는 반도체 장치를 제공할 수 있다.
도 1은 반도체 장치의 구성을 도시하는 도면.
도 2는 반도체 장치의 구성을 도시하는 도면.
도 3은 타이밍 차트.
도 4는 반도체 장치의 구성을 도시하는 도면.
도 5는 반도체 장치의 구성을 도시하는 도면.
도 6은 초기화용의 스위치와, 래치의 구성을 도시하는 도면.
도 7은 논리 블록의 구성을 도시하는 도면.
도 8은 PLD의 구성을 도시하는 도면.
도 9는 PLD의 구성을 도시하는 도면.
도 10은 반도체 장치의 단면 구조를 도시하는 도면.
도 11은 전자 기기의 도면.
이하에서는, 본 발명의 실시 형태에 대하여 도면을 사용하여 상세하게 설명한다. 단, 본 발명은 이하의 설명에 한정되지 않고, 본 발명의 취지 및 그 범위로부터 일탈하지 않고 그 형태 및 상세를 다양하게 변경할 수 있는 것은, 당업자라면 용이하게 이해된다. 따라서, 본 발명은 이하에 기술하는 실시 형태의 기재 내용에 한정하여 해석되는 것은 아니다.
또한, 본 발명의 일 형태 반도체 장치는, 마이크로프로세서, 화상 처리 회로, 반도체 표시 장치용의 컨트롤러, DSP(Digital Signal Processor), 마이크로콘트롤러, 2차 전지 등의 배터리의 제어 회로 또는 보호 회로 등의, 반도체 소자를 사용한 각종 반도체 집적 회로를 그 범주에 포함한다. 또한, 본 발명의 일 형태 반도체 장치는, 상기 반도체 집적 회로를 사용한 RF 태그, 반도체 표시 장치 등의 각종 장치를 그 범주에 포함한다. 반도체 표시 장치에는, 액정 표시 장치, 유기 발광 소자로 대표되는 발광 소자를 각 화소에 구비한 발광 장치, 전자 페이퍼, DMD(Digital Micromirror Device), PDP(Plasma Display Panel), FED(Field Emission Display) 등이나, 반도체 소자를 구동 회로에 갖고 있는 기타의 반도체 표시 장치가 그 범주에 포함된다.
또한, 본 명세서에 있어서 접속이란 전기적인 접속을 의미하고 있고, 전류, 전압 또는 전위가, 공급 가능, 또는 전송 가능한 상태에 상당한다. 따라서, 접속하고 있는 상태란, 반드시 직접 접속하고 있는 상태를 가리키는 것은 아니고, 전류, 전압 또는 전위가, 공급 가능, 또는 전송 가능하도록, 배선, 저항, 다이오드, 트랜지스터 등의 회로 소자를 통하여 전기적으로 접속하고 있는 상태도 그 범주에 포함한다.
또한, 트랜지스터의 소스란, 활성층으로서 기능하는 반도체막의 일부인 소스 영역, 또는 상기 반도체막에 전기적으로 접속된 소스 전극을 의미한다. 마찬가지로, 트랜지스터의 드레인이란, 활성층으로서 기능하는 반도체막의 일부인 드레인 영역, 또는 상기 반도체막에 전기적으로 접속된 드레인 전극을 의미한다. 또한, 게이트는 게이트 전극을 의미한다.
트랜지스터가 갖는 소스와 드레인은, 트랜지스터의 도전형 및 각 단자에 부여되는 전위의 고저에 따라 그 부르는 법이 달라진다. 일반적으로, ｎ채널형 트랜지스터에서는, 낮은 전위가 부여되는 단자가 소스라고 불리고, 높은 전위가 부여되는 단자가 드레인이라고 불린다. 또한, p 채널형 트랜지스터에서는, 낮은 전위가 부여되는 단자가 드레인이라고 불리고, 높은 전위가 부여되는 단자가 소스라고 불린다. 본 명세서에서는, 편의상, 소스와 드레인이 고정되어 있는 것으로 가정하여 트랜지스터의 접속 관계를 설명하는 경우가 있지만, 실제로는 상기 전위의 관계에 따라서 소스와 드레인의 부르는 법이 달라진다.
<반도체 장치의 구성예 1>
먼저, 본 발명의 일 형태에 따른 반도체 장치의 구성예에 대하여 설명한다. 도 1의 (A)에 본 발명의 일 형태에 따른 반도체 장치(10)의 구성을 예시한다.
본 발명의 일 형태에 따른 반도체 장치(10)는 제1 스위치(11)와, 제2 스위치(12)와, 트랜지스터(13)와, 트랜지스터(14)와, 용량 소자(15)를 갖는다. 제1 스위치(11)는 배선 BL로부터 공급되는, 데이터를 포함하는 신호의, 노드 ND1에의 공급을 제어하는 기능을 갖는다. 도 1의 (A)에서는, 제1 스위치(11) 및 제2 스위치(12)의 도통 또는 비도통의 선택이, 배선 WL에 공급되는 신호의 전위에 따라서 행하여지는 경우를 예시하고 있지만, 제1 스위치(11)와 제2 스위치(12)가 별도의 배선을 통하여 공급되는 신호에 따라 도통 또는 비도통의 선택이 행하여지고 있어도 된다.
상기 신호의 전위가 제1 스위치(11)를 통하여 노드 ND1에 공급됨으로써, 상기 전위에 대응하는 전하가 노드 ND1에 축적되어, 노드 ND1에의 데이터의 기입이 행하여진다. 제2 스위치(12)는 배선 BL로부터 공급되는, 데이터를 포함하는 신호의, 노드 ND2에의 공급을 제어하는 기능을 갖는다. 상기 신호의 전위가 제2 스위치(12)를 통하여 노드 ND2에 공급됨으로써, 상기 전위에 대응하는 전하가 노드 ND2에 축적되어, 노드 ND2에의 데이터의 기입이 행하여진다.
트랜지스터(13)는 소스 및 드레인 중 한쪽과 게이트가, 노드 ND1에 전기적으로 접속되어 있다. 트랜지스터(13)는 소스 및 드레인 중 다른쪽이 노드 ND2에 전기적으로 접속되어 있다. 용량 소자(15)는 제1 스위치(11)를 통하여 노드 ND1에 공급된 신호의 전위를 유지하는 기능을 갖는다. 구체적으로, 용량 소자(15)는 한 쌍의 전극을 갖고 있으며, 한쪽의 전극이 노드 ND1에 전기적으로 접속되어 있다.
또한, 노드 ND2는 배선 DL에 접속되어 있다. 트랜지스터(14)는 노드 ND2의 전위에 따라서 도통 또는 비도통이 선택된다. 구체적으로, 배선 DL은 트랜지스터(14)의 게이트에 접속되어 있다. 그리고, 트랜지스터(14)가 도통 상태에 있을 때, 트랜지스터(14)의 소스 및 드레인 중 한쪽에 접속된 단자(16a)와, 트랜지스터(14)의 소스 및 드레인 중 다른쪽에 접속된 단자(16b)가 전기적으로 접속된다. 또한, 트랜지스터(14)가 비도통 상태에 있을 때, 트랜지스터(14)의 소스 및 드레인 중 한쪽에 접속된 단자(16a)와, 트랜지스터(14)의 소스 및 드레인 중 다른쪽에 접속된 단자(16b)가 전기적으로 분리된다.
그리고, 본 발명의 일 형태에서는, 제1 스위치(11) 및 제2 스위치(12)의 오프 전류가 현저하게 작은 것으로 한다. 구체적으로는, 제1 스위치(11)가 갖는 트랜지스터와, 제2 스위치(12)가 갖는 트랜지스터의 오프 전류가 현저하게 작은 것으로 한다. 또한, 본 발명의 일 형태에서는, 트랜지스터(13)의 오프 전류가 현저하게 작은 것으로 한다.
실리콘보다도 밴드 갭이 넓고, 진성 캐리어 밀도가 실리콘보다도 낮은 반도체막에 채널 형성 영역이 형성되는 트랜지스터는 통상의 실리콘이나 게르마늄 등의 반도체로 형성된 트랜지스터에 비하여 오프 전류를 현저하게 작게 하는 것이 가능하다. 따라서, 상기 트랜지스터는 제1 스위치(11) 및 제2 스위치(12)와, 트랜지스터(13)로서 사용하기에도 적합하다. 이러한 반도체로서는, 예를 들어 실리콘의 2배 이상의 큰 밴드 갭을 갖는 산화물 반도체, 질화갈륨 등을 들 수 있다.
상기 구성에 의해, 제1 스위치(11) 및 트랜지스터(13)가 비도통 상태일 때, 노드 ND1을 다른 전극이나 배선과의 사이에 있어서의 절연성이 극히 높은 부유 상태로 할 수 있다. 또한, 상기 구성에 의해, 제2 스위치(12) 및 트랜지스터(13)가 비도통 상태일 때, 노드 ND2를 다른 전극이나 배선과의 사이에 있어서의 절연성이 극히 높은 부유 상태로 할 수 있다. 따라서, 제1 스위치(11) 및 제2 스위치(12)와, 트랜지스터(13)가 비도통 상태일 때, 상기 노드 ND1 및 상기 노드 ND2에 있어서, 데이터를 포함하는 신호의 전위가 유지된다.
또한, 특별히 언급이 없는 한, 본 명세서에서 오프 전류란, 차단 영역에서 트랜지스터의 소스와 드레인 간에 흐르는 전류를 의미한다.
계속해서, 본 발명의 일 형태에 따른 PLD의 구성예에 대하여 설명한다. 도 1의 (B)에 본 발명의 일 형태에 따른 PLD(10a)의 구성을 일례로서 도시한다.
도 1의 (B)에 도시하는 PLD(10a)에서는, 도 1의 (A)에 도시한 반도체 장치(10)의 단자(16a)에 논리 블록(18a)의 출력 단자가 접속되고, 단자(16b)에 논리 블록(18b)의 입력 단자가 접속되어 있다. 그리고, 도 1의 (B)에서는, PLD(10a)에 있어서, 노드 ND2의 전위, 즉 배선 DL의 전위에 따라 논리 블록(18a)과 논리 블록(18b)의 전기적인 접속이 정해지는 경우를 예시하고 있다.
따라서, 배선 BL로부터 PLD(10a)에 공급되는 데이터가 컨피규레이션 데이터일 경우, 노드 ND2에 유지되어 있는 상기 컨피규레이션 데이터에 따라 논리 블록(18a)과 논리 블록(18b)의 전기적인 접속을 제어할 수 있다.
<반도체 장치의 구체적인 구성예>
계속해서, 도 1의 (A)에 도시한 반도체 장치(10)의 보다 구체적인 구성예에 대하여 설명한다. 도 2에 본 발명의 일 형태에 따른 반도체 장치(10)의 구성을, 일례로서 도시한다.
도 2에 도시하는 반도체 장치(10)는 제1 스위치(11)로서 기능하는 트랜지스터(11t)와, 제2 스위치(12)로서 기능하는 트랜지스터(12t)와, 트랜지스터(13)와, 트랜지스터(14)와, 용량 소자(15)를 갖는다.
트랜지스터(11t)는 게이트가 배선 WL에 접속되어 있다. 또한, 트랜지스터(11t)는 소스 및 드레인 중 한쪽이 배선 BL에 접속되어 있고, 소스 및 드레인 중 다른쪽이 노드 ND1에 접속되어 있다. 트랜지스터(12t)는 게이트가 배선 WL에 접속되어 있다. 또한, 트랜지스터(12t)는 소스 및 드레인 중 한쪽이 배선 BL에 접속되어 있고, 소스 및 드레인 중 다른쪽이 노드 ND2에 접속되어 있다. 트랜지스터(13)는 소스 및 드레인 중 한쪽과, 게이트가, 노드 ND1에 접속되어 있다. 또한, 트랜지스터(13)는 소스 및 드레인 중 다른쪽이 노드 ND2에 접속되어 있다. 노드 ND2는 배선 DL에 접속되어 있고, 배선 DL은 트랜지스터(14)의 게이트에 접속되어 있다. 트랜지스터(14)는 소스 및 드레인 중 한쪽이 단자(16a)에 접속되어 있고, 소스 및 드레인 중 다른쪽이 단자(16b)에 접속되어 있다.
<반도체 장치의 동작예>
계속해서, 도 2에 도시한 반도체 장치(10)의, 동작의 일례에 대해서, 도 3에 도시하는 타이밍 차트를 사용하여 설명한다. 단, 트랜지스터(11t), 트랜지스터(12t), 트랜지스터(13) 및 트랜지스터(14)가 모두 ｎ채널형인 경우를 예로 들어, 반도체 장치(10)의 동작에 대하여 설명한다.
먼저, 배선 WL에 하이 레벨의 전위 VDD가 부여됨으로써, 트랜지스터(11t) 및 트랜지스터(12t)가 도통 상태가 된다. 그리고, 배선 BL에 공급되는 "1"의 논리 레벨에 대응한 하이 레벨의 전위 VDD가, 트랜지스터(11t)를 통하여 노드 ND1에, 트랜지스터(12t)를 통하여 노드 ND2에 각각 부여된다. 구체적으로, 노드 ND1은, 전위 VDD로부터 트랜지스터(11t)의 임계값 전압을 차감한 전위가 된다. 또한, 노드 ND2는, 전위 VDD로부터 트랜지스터(12t)의 임계값 전압을 차감한 전위(전위 VDD-Vth로 함)가 된다.
또한, 트랜지스터(11t) 및 트랜지스터(12t)가 도통 상태일 때에, 배선 BL에 "0"의 논리 레벨에 대응한 로우 레벨의 전위(예를 들어 접지 전위 GND)가 공급되는 경우, 노드 ND1 및 노드 ND2에는 접지 전위 GND가 부여된다. 이하의 설명에서는, "1"의 논리 레벨에 대응한 전위 VDD가 배선 BL로부터 노드 ND1 및 노드 ND2에 부여되는 경우를 예로 들어, 반도체 장치(10)의 동작에 대하여 설명한다.
계속해서, 배선 WL에 로우 레벨의 전위가 부여됨으로써, 트랜지스터(11t) 및 트랜지스터(12t)가 비도통 상태가 된다. 따라서, 노드 ND1 및 노드 ND2에는, "1"의 논리 레벨에 대응한 데이터가 유지된다. 또한, 트랜지스터(13)는 비도통 상태에 있기 때문에, 노드 ND1 및 노드 ND2는 부유 상태로 된다. 따라서, 배선 DL도, 노드 ND2와 마찬가지로, 전위 VDD로부터 트랜지스터(12t)의 임계값 전압을 차감한 전위 VDD-Vth가 유지된다.
계속해서, 시각 T1에 있어서, 단자(16a)의 전위가 접지 전위 GND로부터 전위 VDD까지 상승한다. 그리고, 트랜지스터(14)의 소스와 게이트의 사이에 형성되는 용량 C의 용량 결합에 의해, 단자(16a)의 전위의 상승에 수반하여, 트랜지스터(14)의 게이트, 즉 배선 DL 및 노드 ND2의 전위도 상승을 개시한다. 노드 ND2에 부가된 기생 용량이 트랜지스터(14)의 소스와 게이트의 사이에 형성되는 용량 C에 비교하여 현저하게 작은 이상적인 상태의 경우, 배선 DL 및 노드 ND2의 전위는, 전위 VDD로부터 트랜지스터(12t)의 임계값 전압을 차감한 전위 VDD-Vth에, 접지 전위 GND와 전위 VDD의 차분에 상당하는 전압이 가산된 전위 2VDD-Vth까지 상승한다. 그로 인해, 트랜지스터(14)의 게이트 전압을 임계값 전압보다도 충분히 크게 할 수 있어, 상기 트랜지스터(14)의 도통 상태를 확보할 수 있다. 따라서, 단자(16b)에는 단자(16a)의 전위가 공급된다.
본 발명의 일 형태에 따른 반도체 장치(10)에서는, 반도체 장치(10)에 공급하는 전원 전압이 작아져, 전위 VDD와 접지 전위 GND의 전위차가 작아졌다고 해도, 트랜지스터(14)의 온 전류가 저하되는 것을 방지하고, 그것에 의하여, 반도체 장치(10)의 동작 속도가 저하되는 것을 방지할 수 있다.
노드 ND2의 전위의 상승폭은, 노드 ND2에 부가된 기생 용량과 트랜지스터(14)의 소스와 게이트의 사이에 형성되는 용량 C의 용량비에 따라 변화한다. 즉, 노드 ND2에 부가된 기생 용량이 용량 C에 비하여 작을수록, 노드 ND2의 전위의 상승폭은 크고, 노드 ND2에 부가된 기생 용량이 용량 C에 비하여 클수록, 노드 ND2의 전위의 상승폭은 작다. 따라서, 노드 ND2의 기생 용량이 작을수록, 트랜지스터(14)의 온 전류를 상승시킬 수 있고, 반도체 장치(10)의 동작 속도를 높일 수 있다고 할 수 있다.
또한, 노드 ND2에 있어서 데이터에 대응하는 전위를 보다 길게 유지할 수 있을수록, 반도체 장치(10)에 있어서의 데이터의 유지 시간도 길게 할 수 있다. 따라서, 데이터의 유지 시간을 길게 확보하기 위해서는, 노드 ND2에 보다 큰 용량값의 용량 소자가 접속되어 있는 것이 바람직하다. 그러나, 상술한 바와 같이, 트랜지스터(14)의 용량 C의 용량 결합에 의한 게이트의 전위의 상승폭을 크게 하기 위해서는, 노드 ND2에는, 기생 용량을 포함하여, 용량값이 큰 용량 소자가 접속되어 있는 것은 바람직하지 않다. 즉, 트랜지스터(14)의 용량 C의 용량 결합에 의한 게이트의 전위의 상승폭과, 반도체 장치(10)에 있어서의 데이터의 유지 시간은 상반된 관계에 있다고 할 수 있다.
본 발명의 일 형태에 따른 반도체 장치(10)에서는, 노드 ND1에 용량 소자(15)가 접속되어 있고, 게다가, 게이트가 노드 ND1에 접속되어 있는 트랜지스터(13)에 의해 노드 ND1과 노드 ND2의 접속이 제어되고 있다. 따라서, 트랜지스터(13)가 비도통 상태에 있을 때, 노드 ND2와, 용량 소자(15)는 전기적으로 분리되어 있고, 트랜지스터(14)의 용량 C의 용량 결합에 의한 트랜지스터(14)의 게이트 전위의 상승폭에는, 용량 소자(15)의 용량값은 관여하지 않는다. 그리고, 시간의 경과에 따라, 트랜지스터(12t)의 오프 전류나, 트랜지스터(14)의 게이트와, 소스 또는 드레인과의 사이에 흘러드는 누설 전류 등에 의해, 노드 ND2의 전위가, 노드 ND1의 전위보다도 저하될 것 같으면, 트랜지스터(13)를 통하여 노드 ND1로부터 노드 ND2에 전위가 공급된다. 따라서, 노드 ND2에 있어서의 전위의 유지에는, 용량 소자(15)가 기여하게 된다. 즉, 본 발명의 일 형태에서는, 상기 용량 C의 용량 결합에 의한 트랜지스터(14)의 게이트 전위의 상승폭을 높이면서, 반도체 장치(10)에 있어서의 데이터의 유지 시간을 길게 확보할 수 있다고 할 수 있다.
또한, 노드 ND1에 접속된 용량 소자(15)의 용량값은 노드 ND2에 부가된 기생 용량의 용량값보다도 크기 때문에, 노드 ND1에의 전위의 공급을 제어하는 트랜지스터(11t)의 채널폭은, 노드 ND2에의 전위의 공급을 제어하는 트랜지스터(12t) 및 트랜지스터(13)의 채널폭보다도 큰 편이 바람직하다.
시각 T2에서, 단자(16a)가 전위 VDD로부터 접지 전위 GND로 변화하면, 트랜지스터(14)의 용량 C의 용량 결합에 의해, 노드 ND2의 전위는, 전위 VDD로부터 트랜지스터(12t)의 임계값 전압을 차감한 전위 VDD-Vth까지 강하한다.
<반도체 장치의 구성예 2>
계속해서, 도 1의 (A)에 도시한 반도체 장치(10)의 다른 구성예에 대하여 설명한다. 도 4의 (A)에 반도체 장치(10)의 일례를 도시한다. 도 4의 (A)에 도시하는 반도체 장치(10)는 도 1의 (A)에 도시한 반도체 장치(10)와 마찬가지로, 스위치(11), 스위치(12), 트랜지스터(13) 및 트랜지스터(14)를 갖는다. 단, 도 4의 (A)에 도시하는 반도체 장치(10)는 용량 소자(15) 대신에 노드 ND1의 전위를 유지하기 위한 인버터(30) 및 인버터(31)가 설치되어 있는 점에 있어서, 도 1의 (A)에 도시하는 반도체 장치(10)와는 구성이 상이하다.
구체적으로, 도 4의 (A)에서는, 인버터(30)의 입력 단자 및 인버터(31)의 출력 단자가, 노드 ND1에 전기적으로 접속되어 있고, 인버터(30)의 출력 단자와 인버터(31)의 입력 단자는 전기적으로 접속되어 있다. 도 4의 (A)에 도시하는 반도체 장치(10)에서는, 상기 구성에 의해, 노드 ND1의 전위를, 인버터(30) 및 인버터(31)에 의해 유지할 수 있다.
계속해서, 도 1의 (A)에 도시한 반도체 장치(10)의 다른 구성예에 대하여 설명한다. 도 4의 (B)에 반도체 장치(10)의 일례를 도시한다. 도 4의 (B)에 도시하는 반도체 장치(10)는 도 1의 (A)에 도시한 반도체 장치(10)와 마찬가지로, 스위치(11), 트랜지스터(13), 트랜지스터(14) 및 용량 소자(15)를 갖는다. 단, 도 4의 (B)에 도시하는 반도체 장치(10)는 스위치(12)를 갖고 있지 않고, 트랜지스터(13)가 반도체막을 사이에 끼워서 중첩된 한 쌍의 게이트를 갖는 점에 있어서, 도 1의 (A)에 도시하는 반도체 장치(10)와는 구성이 상이하다.
구체적으로, 도 4의 (B)에서는, 트랜지스터(13)가 갖는 한쪽의 게이트(프론트 게이트)가 노드 ND1에 접속되어 있고, 트랜지스터(13)가 갖는 다른쪽의 게이트가 배선 BG에 접속되어 있다. 그리고, 노드 ND1 및 노드 ND2에, 데이터를 포함하는 신호의 전위를 공급할 때, 배선 BG에, 트랜지스터(13)의 소스 및 드레인보다도 높은 전위를 공급함으로써, 트랜지스터(13)의 임계값 전압을 마이너스 방향으로 시프트시킨다. 상기 구성에 의해, 노드 ND2에 하이 레벨의 전위가 유지되어 있는 경우에, 스위치(12)를 설치하지 않더라도, 로우 레벨의 전위를 트랜지스터(13)를 통하여 노드 ND2에 공급할 수 있다.
도 4의 (A) 및 도 4의 (B)에 도시한 반도체 장치(10)는 필요에 따라, 트랜지스터, 다이오드, 저항 소자, 용량 소자, 인덕터 등의 기타 회로 소자를 더 갖고 있어도 된다.
<반도체 장치의 구성예 3>
계속해서, 도 2에 도시한 반도체 장치(10)를 복수 조합하여, 단자(16a)와 단자(16b)의 전기적인 접속을 제어하는 반도체 장치(10b)의 구성예에 대하여 설명한다.
도 5에 반도체 장치(10b)의 일례를 도시한다. 반도체 장치(10b)는 도 2에 도시한 반도체 장치(10)를 복수 갖는다. 도 5에서는, 반도체 장치(10b)가 반도체 장치(10-1) 및 반도체 장치(10-2)로 나타나는 2개의 반도체 장치를 갖는 경우를 예시하고 있다.
또한, 반도체 장치(10b)는 단자(16a)와 단자(16b)의 전기적인 접속을 제어하기 위한 트랜지스터(17-1)가, 반도체 장치(10-1)가 갖는 트랜지스터(14)와 직렬로 접속되어 있다. 또한, 반도체 장치(10b)는 단자(16a)와 단자(16b)의 전기적인 접속을 제어하기 위한 트랜지스터(17-2)가, 반도체 장치(10-2)가 갖는 트랜지스터(14)와 직렬로 접속되어 있다. 트랜지스터(17-1)의 게이트에는 배선 CL1이 접속되어 있고, 트랜지스터(17-2)의 게이트에는 배선 CL2가 접속되어 있다.
반도체 장치(10-1) 및 반도체 장치(10-2)에서는, 노드 ND2 및 배선 DL에 유지되어 있는, 데이터를 포함하는 신호의 전위에 따라, 트랜지스터(14)의 도통 또는 비도통이 선택된다. 따라서, 배선 CL1 및 배선 CL2 중 어느 하나를 선택하여 하이 레벨의 전위로 함으로써 단자(16a)와 단자(16b)의 접속이 반도체 장치(10-1) 및 반도체 장치(10-2) 중 어느 하나에 유지되어 있는, 데이터를 포함하는 신호의 전위에 따라 제어되게 된다.
구체적으로, 배선 CL1에 하이 레벨의 전위가 공급되고, 배선 CL2에 로우 레벨의 전위가 공급되는 경우, 트랜지스터(17-1)가 도통 상태로 되고, 트랜지스터(17-2)가 비도통 상태로 된다. 따라서, 반도체 장치(10-1)에 유지되어 있는, 데이터를 포함하는 신호의 전위에 따라, 반도체 장치(10-1)가 갖는 트랜지스터(14)에 의해 단자(16a)와 단자(16b)의 접속이 제어된다. 배선 CL1에 로우 레벨의 전위가 공급되고, 배선 CL2에 하이 레벨의 전위가 공급되는 경우, 트랜지스터(17-2)가 도통 상태로 되고, 트랜지스터(17-1)가 비도통 상태로 된다. 따라서, 반도체 장치(10-2)에 유지되어 있는, 데이터를 포함하는 신호의 전위에 따라, 반도체 장치(10-2)가 갖는 트랜지스터(14)에 의해 단자(16a)와 단자(16b)의 접속이 제어된다.
<PLD의 보다 상세한 구성예>
본 발명의 일 형태에 따른 PLD에서는, 단자(16b)에 단자(16b)의 전위를 초기화하기 위한 스위치 또는 단자(16b)의 전위를 유지하기 위한 래치가 전기적으로 접속되어 있어도 된다. 단자(16b)의 전위를 초기화하기 위한 스위치(20)와, 단자(16b)의 전위를 유지하기 위한 래치(22)가 단자(16b)에 전기적으로 접속되어 있는 모습을 도 6에 도시하었다.
스위치(20)는 단자(16b)와, 초기화용의 전위가 부여된 배선(21)의 전기적인 접속을 제어하는 기능을 갖는다. 본 발명의 일 형태에서는, 스위치(20)를 단자(16b)에 전기적으로 접속시킴으로써 PLD에 전원이 투입된 후에, 단자(16b)의 전위를 로우 레벨로 유지할 수 있으므로, 중간의 전위가 단자(16b)에 부여되는 것을 방지할 수 있고, 그 결과, 단자(16b)에 그 입력 단자가 접속된 논리 블록(18b)에 관통 전류가 발생하는 것을 방지할 수 있다.
또한, 도 6에 도시하는 래치(22)는 단자(16b)의 전위를, 하이 레벨이나 로우 레벨 중 어느 한쪽으로 유지하는 기능을 갖는다. 구체적으로, 래치(22)는 인버터(23)와, p 채널형의 트랜지스터(24)를 갖는다. 인버터(23)의 입력 단자는 단자(16b)에 전기적으로 접속되고, 인버터(23)의 출력 단자는 트랜지스터(24)의 게이트에 전기적으로 접속되어 있다. 트랜지스터(24)의 소스 및 드레인은, 한쪽이 배선(21)보다도 높은 전위가 부여되고 있는 배선(25)에 전기적으로 접속되고, 다른쪽이 단자(16b)에 전기적으로 접속되어 있다.
본 발명의 일 형태에서는, 상기 구성을 갖는 래치(22)를 단자(16b)에 전기적으로 접속시킴으로써 PLD에 전원이 투입된 후에, 단자(16b)의 전위를 하이 레벨이나 로우 레벨 중 어느 한쪽으로 유지할 수 있으므로, 중간의 전위가 단자(16b)에 부여되는 것을 방지할 수 있고, 그 결과, 단자(16b)에 그 입력 단자가 접속된 논리 블록(18b)에 관통 전류가 발생하는 것을 방지할 수 있다.
도 7의 (A)에 논리 블록(LB)(40)의 일 형태를 예시한다. 도 7의 (A)에 도시하는 논리 블록(40)은 LUT(룩업 테이블)(41)와, 플립플롭(42)과, 기억 장치(43)를 갖는다. LUT(41)는 기억 장치(43)가 갖는 컨피규레이션 데이터에 따라 행하여지는 논리 연산이 정의된다. 구체적으로 LUT(41)는 입력 단자(44)에 부여된 복수의 입력 신호의 입력값에 대한 하나의 출력값이 정해진다. 그리고, LUT(41)로부터는, 상기 출력값을 포함하는 신호가 출력된다. 플립플롭(42)은 LUT(41)로부터 출력되는 신호를 유지하고, 신호 CLK에게 동기하여 상기 신호에 대응한 출력 신호를, 제1 출력 단자(45) 및 제2 출력 단자(46)로부터 출력한다.
또한, 논리 블록(40)이 멀티플렉서 회로를 더 갖고, 상기 멀티플렉서 회로에 의해, LUT(41)로부터의 출력 신호가 플립플롭(42)을 경유할 지의 여부를 선택할 수 있도록 해도 된다.
또한, 컨피규레이션 데이터에 의해, 플립플롭(42)의 종류를 정의할 수 있는 구성으로 해도 된다. 구체적으로는, 컨피규레이션 데이터에 의해, 플립플롭(42)이 D형 플립플롭, T형 플립플롭, JK형 플립플롭 또는 RS형 플립플롭 중의 어느 하나의 기능을 갖도록 해도 된다.
또한, 도 7의 (B)에 논리 블록(40)의 다른 일 형태를 예시한다. 도 7의 (B)에 도시하는 논리 블록(40)은 도 7의 (A)에 도시한 논리 블록(40)에 AND 회로(47)가 추가된 구성을 갖고 있다. AND 회로(47)에는, 플립플롭(42)으로부터의 신호가 정논리의 입력으로서 부여되고, 배선 DL의 전위를 초기화하기 위한 신호 INIT2가 부논리의 입력으로서 부여되고 있다. 상기 구성에 의해, 논리 블록(40)으로부터의 출력 신호가 공급되는 배선의 전위를 초기화할 수 있다. 따라서, 논리 블록(40) 사이에서 대량의 전류가 흐르는 것을 미연에 방지하여, PLD의 파손이 야기되는 것을 방지할 수 있다.
또한, 도 7의 (C)에 논리 블록(40)의 다른 일 형태를 예시한다. 도 7의 (C)에 도시하는 논리 블록(40)은 도 7의 (A)에 도시한 논리 블록(40)에 멀티플렉서(48)가 추가된 구성을 갖고 있다. 또한, 도 7의 (C)에 도시하는 논리 블록(40)은 기억 장치(43a) 및 기억 장치(43b)로 나타나는 2개의 기억 장치(43)를 갖는다. LUT(41)는 기억 장치(43a)가 갖는 컨피규레이션 데이터에 따라, 행하여지는 논리 연산이 정의된다. 또한, 멀티플렉서(48)는 LUT(41)로부터의 출력 신호와, 플립플롭(42)으로부터의 출력 신호가 입력되고 있다. 그리고, 멀티플렉서(48)는 기억 장치(43b)에 저장되어 있는 컨피규레이션 데이터에 따라, 상기 2개의 출력 신호 중 어느 한쪽을 선택하고, 출력하는 기능을 갖는다. 멀티플렉서(48)로부터의 출력 신호는, 제1 출력 단자(45) 및 제2 출력 단자(46)로부터 출력된다.
도 8의 (A)에 PLD(50)의 구조 일부를, 일례로서 모식적으로 도시한다. 도 8의 (A)에 도시하는 PLD(50)는, 복수의 논리 블록(LB)(40)과, 복수의 논리 블록(40) 중 어느 하나에 접속된 배선군(51)과, 배선군(51)을 구성하는 배선끼리의 접속을 제어하는 스위치 회로(52)를 갖는다. 배선군(51)과 스위치 회로(52)가 배선 리소스(53)에 상당한다.
도 8의 (B)에 스위치 회로(52)의 구성예를 도시한다. 도 8의 (B)에 도시하는 스위치 회로(52)는 배선군(51)에 포함되는 배선(55)과 배선(56)의 접속 구조를 제어하는 기능을 갖는다. 구체적으로, 스위치 회로(52)는 트랜지스터(57) 내지 트랜지스터(62)를 갖는다. 트랜지스터(57) 내지 트랜지스터(62)는 반도체 장치(10)가 갖는 트랜지스터(14)에 상당한다. 또한, 도시하지 않지만, 트랜지스터(57) 내지 트랜지스터(62)의 게이트는, 복수의 반도체 장치(10)의 배선 DL과 노드 ND2에, 각각 접속되어 있다. 그리고, 트랜지스터(57) 내지 트랜지스터(62)의 도통 상태 또는 비도통 상태의 선택(스위칭)은 반도체 장치(10)의 노드 ND2 및 배선 DL에 유지되어 있는 데이터에 의해 정해진다.
트랜지스터(57)는 배선(55)에 있어서의 PointA와, 배선(56)에 있어서의 PointC의 전기적인 접속을 제어하는 기능을 갖는다. 트랜지스터(58)는 배선(55)에 있어서의 PointB와, 배선(56)에 있어서의 PointC의 전기적인 접속을 제어하는 기능을 갖는다. 트랜지스터(59)는 배선(55)에 있어서의 PointA와, 배선(56)에 있어서의 PointD의 전기적인 접속을 제어하는 기능을 갖는다. 트랜지스터(60)는 배선(55)에 있어서의 PointB와, 배선(56)에 있어서의 PointD의 전기적인 접속을 제어하는 기능을 갖는다. 트랜지스터(61)는 배선(55)에 있어서의 PointA와 PointB의 전기적인 접속을 제어하는 기능을 갖는다. 트랜지스터(62)는 배선(56)에 있어서의 PointC과 PointD의 전기적인 접속을 제어하는 기능을 갖는다.
또한, 스위치 회로(52)는 배선군(51)과, PLD(50)의 단자(54)의, 전기적인 접속을 제어하는 기능을 갖는다.
도 9에, PLD(50) 전체의 구성을 일례로서 도시한다. 도 9에서는, PLD(50)에, I/O 엘리먼트(70), PLL(phase lock loop)(71), RAM(72), 승산기(73)가 설치되어 있다. I/O 엘리먼트(70)는 PLD(50)의 외부 회로로부터의 신호의 입력 또는 외부 회로에의 신호의 출력을 제어하는 인터페이스로서의 기능을 갖는다. PLL(71)은, 신호 CLK를 생성하는 기능을 갖는다. RAM(72)은, 논리 연산에 사용되는 데이터를 저장하는 기능을 갖는다. 승산기(73)는 승산 전용의 논리 회로에 상당한다. PLD(50)에 승산을 행하는 기능이 포함되어 있으면, 승산기(73)는 반드시 설치할 필요는 없다.
<반도체 장치의 단면 구조의 예>
계속해서, 도 2에 도시한 반도체 장치(10)가 갖는 트랜지스터(13) 및 트랜지스터(14)의 단면 구조를 도 10에 일례로서 도시한다.
또한, 도 10에서는, 산화물 반도체막에 채널 형성 영역을 갖는 트랜지스터(13)가 단결정의 실리콘 기판에 채널 형성 영역을 갖는 트랜지스터(14) 위에 형성되어 있는 경우를 예시하고 있다.
트랜지스터(14)는 비정질, 미결정, 다결정 또는 단결정인, 실리콘 또는 게르마늄 등의 반도체막 또는 반도체 기판에 채널 형성 영역을 갖고 있어도 된다. 또는, 트랜지스터(14)는 산화물 반도체막 또는 산화물 반도체 기판에 채널 형성 영역을 갖고 있어도 된다. 모든 트랜지스터가 산화물 반도체막 또는 산화물 반도체 기판에 채널 형성 영역을 갖고 있는 경우, 트랜지스터(13)는 트랜지스터(14) 위에 적층되어 있지 않아도 되고, 트랜지스터(13)와 트랜지스터(14)는 동일한 층에 형성되어 있어도 된다.
실리콘의 박막을 사용하여 트랜지스터(14)를 형성하는 경우, 상기 박막에는, 플라즈마 CVD법 등의 기상 성장법 또는 스퍼터링법으로 제작된 비정질 실리콘, 비정질 실리콘을 레이저 어닐링 등의 처리에 의해 결정화시킨 다결정 실리콘, 단결정 실리콘 웨이퍼에 수소 이온 등을 주입하여 표층부를 박리한 단결정 실리콘 등을 사용할 수 있다.
반도체 기판(400)은 예를 들어 실리콘 기판, 게르마늄 기판, 실리콘 게르마늄 기판 등을 사용할 수 있다. 도 10에서는, 단결정 실리콘 기판을 반도체 기판(400)으로서 사용하는 경우를 예시하고 있다.
또한, 트랜지스터(14)는 소자 분리법에 의해 전기적으로 분리되어 있다. 소자 분리법으로서, 선택 산화법(LOCOS법: Local Oxidation of Silicon법), 트렌치 분리법(STI법: Shallow Trench Isolation) 등을 사용할 수 있다. 도 10에서는, 트렌치 분리법을 사용하여 트랜지스터(14)를 전기적으로 분리할 경우를 예시하고 있다. 구체적으로, 도 10에서는, 반도체 기판(400)에 에칭 등에 의해 트렌치를 형성한 후, 산화 규소 등을 포함하는 절연물을 상기 트렌치에 매립함으로써 형성되는 소자 분리 영역(401)에 의해 트랜지스터(14)를 소자 분리시키는 경우를 예시하고 있다.
또한, 소자 분리 영역(401) 사이에 있어서, ｎ채널형인 트랜지스터(14)가 형성되는 영역에는, p형의 도전성을 부여하는 불순물 원소가 선택적으로 도입된 p웰(402)이 설치되어 있다.
그리고, 트랜지스터(14)는 p웰(402)에 형성된, 소스 영역 또는 드레인 영역으로서 기능하는 불순물 영역(404) 및 불순물 영역(405)과, 게이트 전극(406)과, 반도체 기판(400)과 게이트 전극(406)의 사이에 설치된 게이트 절연막(407)을 갖는다. 게이트 전극(406)은 게이트 절연막(407)을 사이에 끼우고, 불순물 영역(404)과 불순물 영역(405)의 사이에 형성되는 채널 형성 영역과 중첩된다.
트랜지스터(14) 위에는 절연막(411)이 설치되어 있다. 절연막(411)에는 개구부가 형성되어 있다. 그리고, 상기 개구부에는, 불순물 영역(404), 불순물 영역(405)에 각각 전기적으로 접속되어 있는 도전막(412), 도전막(413)이 형성되어 있다.
그리고, 도전막(412)은 절연막(411) 위에 형성된 도전막(418)에 전기적으로 접속되어 있고, 도전막(413)은 절연막(411) 위에 형성된 도전막(419)에 전기적으로 접속되어 있다.
도전막(418) 및 도전막(419) 위에는 절연막(420)이 형성되어 있다. 절연막(420)에는 개구부가 형성되어 있고, 상기 개구부에, 도전막(419)에 전기적으로 접속된 도전막(421)이 형성되어 있다.
그리고, 도 10에서는, 절연막(420) 위에 트랜지스터(13)가 형성되어 있다.
트랜지스터(13)는 절연막(420) 위에 산화물 반도체를 포함하는 반도체막(430)과, 반도체막(430) 위의, 소스 전극 또는 드레인 전극으로서 기능하는 도전막(432) 및 도전막(433)과, 반도체막(430), 도전막(432) 및 도전막(433) 위의 게이트 절연막(431)과, 게이트 절연막(431) 위에 위치하고, 도전막(432)과 도전막(433)의 사이에 있어서 반도체막(430)과 중첩되어 있고, 게이트 전극으로서 기능하는 도전막(434)을 갖는다. 또한, 도전막(433)은 도전막(421)에 전기적으로 접속되어 있다.
그리고, 트랜지스터(13) 위에 절연막(441) 및 절연막(442)이 순서대로 적층하도록 설치되어 있다. 절연막(441) 및 절연막(442)에는 개구부가 설치되어 있고, 상기 개구부에 있어서 도전막(432) 및 도전막(434)에 접하는 도전막(443)이 절연막(442) 위에 설치되어 있다.
또한, 도 10에 있어서, 트랜지스터(13)는 도전막(434)을 반도체막(430)의 편측에서 적어도 갖고 있으면 되지만, 반도체막(430)을 사이에 끼워서 존재하는 한 쌍의 게이트 전극을 갖고 있어도 된다.
트랜지스터(13)가 반도체막(430)을 사이에 끼워서 존재하는 한 쌍의 게이트 전극을 갖고 있는 경우, 한쪽의 게이트 전극에는 도통 상태 또는 비도통 상태를 제어하기 위한 신호가 부여되고, 다른쪽의 게이트 전극은, 전위가 다른 것으로부터 부여되고 있는 상태여도 된다. 이 경우, 한 쌍의 게이트 전극에, 동일한 높이의 전위가 부여되고 있어도 되고, 다른쪽의 게이트 전극에만 접지 전위 등의 고정의 전위가 부여되고 있어도 된다. 다른쪽의 게이트 전극에 부여하는 전위의 높이를 제어함으로써 트랜지스터의 임계값 전압을 제어할 수 있다.
또한, 도 10에서는, 트랜지스터(13)가 하나의 도전막(434)에 대응한 하나의 채널 형성 영역을 갖는 싱글 게이트 구조인 경우를 예시하고 있다. 그러나, 트랜지스터(13)는 전기적으로 접속된 복수의 게이트 전극을 가짐으로써, 1개의 활성층에 채널 형성 영역을 복수 갖는 멀티 게이트 구조여도 된다.
<반도체막에 대해서>
또한, 전자 공여체(도너)가 되는 수분 또는 수소 등의 불순물이 저감되고, 게다가 산소 결손이 저감됨으로써 고순도화된 산화물 반도체(purified Oxide Semiconductor)는 i형(진성 반도체) 또는 i형에 한없이 근접한다. 그로 인해, 고순도화된 산화물 반도체막에 채널 형성 영역을 갖는 트랜지스터는 오프 전류가 현저하게 작고, 신뢰성이 높다.
구체적으로, 고순도화된 산화물 반도체막에 채널 형성 영역을 갖는 트랜지스터의 오프 전류가 작은 것은, 여러가지 실험에 의해 증명할 수 있다. 예를 들어, 채널폭이 1×106 ㎛이고 채널 길이가 10 ㎛인 소자여도, 소스 전극과 드레인 전극간의 전압(드레인 전압)이 1 V부터 10 V의 범위에서, 오프 전류가, 반도체 파라미터 애널라이저의 측정 한계 이하, 즉 1×10-13 A 이하라고 하는 특성을 얻을 수 있다. 이 경우, 트랜지스터의 채널폭으로 규격화한 오프 전류는, 100 zA/㎛ 이하인 것을 알 수 있다. 또한, 용량 소자와 트랜지스터를 접속하고, 용량 소자에 유입 또는 용량 소자로부터 유출하는 전하를 상기 트랜지스터로 제어하는 회로를 사용하여 오프 전류의 측정을 행하였다. 상기 측정에서는, 고순도화된 산화물 반도체막을 상기 트랜지스터의 채널 형성 영역에 사용하고, 용량 소자의 단위 시간당의 전하량의 추이로부터 상기 트랜지스터의 오프 전류를 측정하였다. 그 결과, 트랜지스터의 소스 전극과 드레인 전극 간의 전압이 3 V인 경우에, 수십 yA/㎛라고 하는, 더욱 작은 오프 전류가 얻어지는 것을 알았다. 따라서, 고순도화된 산화물 반도체막을 채널 형성 영역에 사용한 트랜지스터는 오프 전류가 결정성을 갖는 실리콘을 사용한 트랜지스터에 비하여 현저하게 작다.
또한, 반도체막으로서 산화물 반도체막을 사용하는 경우, 산화물 반도체로서는, 적어도 인듐(In) 또는 아연(Zn)을 포함하는 것이 바람직하다. 또한, 상기 산화물 반도체를 사용한 트랜지스터의 전기적 특성의 편차를 저감시키기 위한 스테빌라이저로서, 그들 외에 갈륨(Ga)을 갖는 것이 바람직하다. 또한, 스테빌라이저로서 주석(Sn)을 갖는 것이 바람직하다. 또한, 스테빌라이저로서 하프늄(Hf)을 갖는 것이 바람직하다. 또한, 스테빌라이저로서 알루미늄(Al)을 갖는 것이 바람직하다. 또한, 스테빌라이저로서 지르코늄(Zr)을 포함하는 것이 바람직하다.
산화물 반도체 중에서도 In-Ga-Zn계 산화물, In-Sn-Zn계 산화물 등은, 탄화 실리콘, 질화갈륨 또는 산화갈륨과는 달리, 스퍼터링법이나 습식법에 의해 전기적 특성이 우수한 트랜지스터를 제작하는 것이 가능하고, 양산성이 우수하다는 이점이 있다. 또한, 탄화 실리콘, 질화갈륨 또는 산화갈륨과는 달리, 상기 In-Ga-Zn계 산화물은, 유리 기판 상에 전기적 특성이 우수한 트랜지스터를 제작하는 것이 가능하다. 또한, 기판의 대형화에도 대응이 가능하다.
또한, 다른 스테빌라이저로서, 란타노이드인, 란탄(La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 사마륨(Sm), 유로퓸(Eu), 가돌리늄(Gd), 테르븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 에르븀(Er), 툴륨(Tm), 이테르븀(Yb), 루테튬(Lu) 중 어느 1종 또는 복수종을 포함하고 있어도 된다.
예를 들어, 산화물 반도체로서, 산화인듐, 산화갈륨, 산화주석, 산화아연, In-Zn계 산화물, Sn-Zn계 산화물, Al-Zn계 산화물, Zn-Mg계 산화물, Sn-Mg계 산화물, In-Mg계 산화물, In-Ga계 산화물, In-Ga-Zn계 산화물(IGZO라고도 표기함), In-Al-Zn계 산화물, In-Sn-Zn계 산화물, Sn-Ga-Zn계 산화물, Al-Ga-Zn계 산화물, Sn-Al-Zn계 산화물, In-Hf-Zn계 산화물, In-La-Zn계 산화물, In-Pr-Zn계 산화물, In-Nd-Zn계 산화물, In-Ce-Zn계 산화물, In-Sm-Zn계 산화물, In-Eu-Zn계 산화물, In-Gd-Zn계 산화물, In-Tb-Zn계 산화물, In-Dy-Zn계 산화물, In-Ho-Zn계 산화물, In-Er-Zn계 산화물, In-Tm-Zn계 산화물, In-Yb-Zn계 산화물, In-Lu-Zn계 산화물, In-Sn-Ga-Zn계 산화물, In-Hf-Ga-Zn계 산화물, In-Al-Ga-Zn계 산화물, In-Sn-Al-Zn계 산화물, In-Sn-Hf-Zn계 산화물, In-Hf-Al-Zn계 산화물을 사용할 수 있다.
또한, 예를 들어 In-Ga-Zn계 산화물이란, In과 Ga와 Zn을 포함하는 산화물이라고 하는 의미이며, In과 Ga와 Zn의 비율은 묻지 않는다. 또한, In과 Ga와 Zn 이외의 금속 원소를 포함하고 있어도 된다. In-Ga-Zn계 산화물은, 무전계 시의 저항이 충분히 높고 오프 전류를 충분히 작게 하는 것이 가능하고, 또한, 이동도도 높다.
예를 들어, In-Sn-Zn계 산화물에서는 비교적 용이하게 높은 이동도가 얻어진다. 그러나, In-Ga-Zn계 산화물에서도, 벌크내 결함 밀도를 저감함으로써 이동도를 높일 수 있다.
이하에서는, 산화물 반도체막의 구조에 대하여 설명한다.
산화물 반도체막은, 단결정 산화물 반도체막과 비단결정 산화물 반도체막으로 크게 구별된다. 비단결정 산화물 반도체막이란, 비정질 산화물 반도체막, 미결정 산화물 반도체막, 다결정 산화물 반도체막, CAAC-OS(C Axis Aligned Crystalline Oxide Semiconductor)막 등을 말한다.
비정질 산화물 반도체막은, 막 중에 있어서의 원자 배열이 불규칙해서, 결정 성분을 갖지 않는 산화물 반도체막이다. 미소 영역에서도 결정부를 갖지 않고, 막 전체가 완전한 비정질 구조인 산화물 반도체막이 전형이다.
미결정 산화물 반도체막은, 예를 들어 1 nm 이상 10 nm 미만의 크기의 미결정(나노 결정이라고도 함)을 포함한다. 따라서, 미결정 산화물 반도체막은, 비정질 산화물 반도체막보다도 원자 배열의 규칙성이 높다. 그로 인해, 미결정 산화물 반도체막은, 비정질 산화물 반도체막보다도 결함 준위 밀도가 낮다는 특징이 있다.
CAAC-OS막은, 복수의 결정부를 갖는 산화물 반도체막의 하나로서, 대부분의 결정부는, 1변이 100 nm 미만인 입방체 내에 수용되는 크기이다. 따라서, CAAC-OS막에 포함되는 결정부는, 1변이 10 nm 미만, 5 nm 미만 또는 3 nm 미만의 입방체 내에 수용되는 크기의 경우도 포함된다. CAAC-OS막은, 미결정 산화물 반도체막보다도 결함 준위 밀도가 낮다는 특징이 있다. 이하, CAAC-OS막에 대하여 상세한 설명을 행한다.
CAAC-OS막을 투과형 전자 현미경(TEM: Transmission Electron Microscope)에 의해 관찰하면, 결정부끼리의 명확한 경계, 즉 결정립계(그레인 바운더리라고도 함)를 확인할 수 없다. 그로 인해, CAAC-OS막은, 결정립계에 기인하는 전자 이동도의 저하가 일어나기 어렵다고 할 수 있다.
CAAC-OS막을, 시료면과 개략 평행한 방향으로부터 TEM에 의해 관찰(단면 TEM 관찰)하면, 결정부에 있어서, 금속 원자가 층상으로 배열되어 있는 것을 확인할 수 있다. 금속 원자의 각 층은, CAAC-OS막의 막을 형성하는 면(피형성면이라고도 함) 또는 상면의 요철을 반영한 형상이며, CAAC-OS막의 피형성면 또는 상면과 평행하게 배열된다.
본 명세서에 있어서, 「평행」이란, 2개의 직선이 -10° 이상 10° 이하의 각도로 배치되어 있는 상태를 말한다. 따라서, -5° 이상 5° 이하의 경우도 포함된다. 또한, 「수직」이란, 2개의 직선이 80° 이상 100° 이하의 각도로 배치되어 있는 상태를 말한다. 따라서, 85° 이상 95° 이하의 경우도 포함된다.
한편, CAAC-OS막을, 시료면과 개략 수직인 방향으로부터 TEM에 의해 관찰(평면 TEM 관찰)하면, 결정부에 있어서, 금속 원자가 삼각 형상 또는 육각형 형상으로 배열되어 있는 것을 확인할 수 있다. 그러나, 서로 다른 결정부 사이에서, 금속 원자의 배열에 규칙성은 보이지 않는다.
단면 TEM 관찰 및 평면 TEM 관찰로부터, CAAC-OS막의 결정부는 배향성을 갖고 있는 것을 알 수 있다.
CAAC-OS막에 대하여 X선 회절(XRD: X-Ray Diffraction) 장치를 사용하여 구조 해석을 행하면, 예를 들어 InGaZnO4의 결정을 갖는 CAAC-OS막의 out-of-plane법에 의한 해석에서는, 회절각(2θ)이 31° 근방에 피크가 나타나는 경우가 있다. 이 피크는, InGaZnO4의 결정의 (009)면에 귀속되는 점에서, CAAC-OS막의 결정이 c축 배향성을 갖고, c축이 피형성면 또는 상면에 개략 수직인 방향을 향하고 있는 것을 확인할 수 있다.
한편, CAAC-OS막에 대하여 c축에 개략 수직인 방향으로부터 X선을 입사시키는 in-plane법에 의한 해석에서는, 2θ가 56° 근방에 피크가 나타나는 경우가 있다. 이 피크는, InGaZnO4의 결정의 (110)면에 귀속된다. InGaZnO4의 단결정 산화물 반도체막이라면, 2θ을 56° 근방에 고정하고, 시료면의 법선 벡터를 축(φ축)으로 하여 시료를 회전시키면서 분석(φ 스캔)을 행하면, (110)면과 등가인 결정면에 귀속되는 피크가 6개 관찰된다. 이에 비해, CAAC-OS막의 경우에는, 2θ을 56° 근방에 고정하여 φ 스캔한 경우에도, 명료한 피크가 나타나지 않는다.
이상으로부터, CAAC-OS막에서는, 서로 다른 결정부 사이에서는 a축 및 b축의 배향은 불규칙하지만, c축 배향성을 갖고, 또한 c축이 피형성면 또는 상면의 법선 벡터에 평행한 방향을 향하고 있는 것을 알 수 있다. 따라서, 상술한 단면 TEM 관찰에서 확인된 층상으로 배열한 금속 원자의 각 층은, 결정의 ab면에 평행한 면이다.
또한, 결정부는, CAAC-OS막을 성막했을 때 또는 가열 처리 등의 결정화 처리를 행했을 때에 형성된다. 상술한 바와 같이, 결정의 c축은, CAAC-OS막의 피형성면 또는 상면의 법선 벡터에 평행한 방향으로 배향한다. 따라서, 예를 들어 CAAC-OS막의 형상을 에칭 등에 의해 변화시킨 경우, 결정의 c축이 CAAC-OS막의 피형성면 또는 상면의 법선 벡터와 평행하게 되지 않는 경우도 있다.
또한, CAAC-OS막 내의 결정화도가 균일하지 않아도 된다. 예를 들어, CAAC-OS막의 결정부가, CAAC-OS막의 상면 근방으로부터의 결정 성장에 의해 형성되는 경우, 상면 근방의 영역은, 피형성면 근방의 영역보다도 결정화도가 높아지는 경우가 있다. 또한, CAAC-OS막에 불순물을 첨가하는 경우, 불순물이 첨가된 영역의 결정화도가 변화하여, 부분적으로 결정화도가 상이한 영역이 형성되는 경우도 있다.
또한, InGaZnO4의 결정을 갖는 CAAC-OS막의 out-of-plane법에 의한 해석에서는, 2θ가 31° 근방의 피크 이외에, 2θ가 36° 근방에도 피크가 나타나는 경우가 있다. 2θ가 36° 근방의 피크는, CAAC-OS막 내의 일부에 c축 배향성을 갖지 않은 결정이 포함되는 것을 나타내고 있다. CAAC-OS막은, 2θ가 31° 근방에 피크를 나타내고, 2θ가 36° 근방에 피크를 나타내지 않는 것이 바람직하다.
CAAC-OS막을 사용한 트랜지스터는 가시광이나 자외광의 조사에 의한 전기적 특성의 변동이 작다. 따라서, 상기 트랜지스터는 신뢰성이 높다.
또한, 산화물 반도체막은, 예를 들어 비정질 산화물 반도체막, 미결정 산화물 반도체막, CAAC-OS막 중, 2종 이상을 갖는 적층막이어도 된다.
또한, CAAC-OS막을 성막하기 위해서, 이하의 조건을 적용하는 것이 바람직하다.
성막 시의 불순물 혼입을 저감함으로써, 불순물에 의해 결정 상태가 붕괴되는 것을 억제할 수 있다. 예를 들어, 처리실 내에 존재하는 불순물 농도(수소, 물, 이산화탄소 및 질소 등)를 저감하면 된다. 또한, 성막 가스 중의 불순물 농도를 저감하면 된다. 구체적으로는, 노점이 -80℃ 이하, 바람직하게는 -100℃ 이하인 성막 가스를 사용한다.
또한, 성막 시의 기판 가열 온도를 높임으로써, 기판 도달 후에 스퍼터링 입자의 마이그레이션이 일어난다. 구체적으로는, 기판 가열 온도를 100℃ 이상 740℃ 이하, 바람직하게는 200℃ 이상 500℃ 이하로 하여 성막한다. 성막 시의 기판 가열 온도를 높임으로써, 평판 형상 또는 펠릿 형상의 스퍼터링 입자가 기판에 도달한 경우, 기판 상에서 마이그레이션이 일어나고, 스퍼터링 입자의 평평한 면이 기판에 부착된다.
또한, 성막 가스 중의 산소 비율을 높이고, 전력을 최적화함으로써 성막 시의 플라즈마 대미지를 경감하면 바람직하다. 성막 가스 중의 산소 비율은, 30 체적％ 이상, 바람직하게는 100 체적％로 한다.
타깃의 일례로서, In-Ga-Zn계 산화물 타깃에 대하여 이하에 나타내었다.
InOX 분말, GaOY 분말 및 ZnOZ 분말을 소정의 mol수비로 혼합하고, 가압 처리 후, 1000℃ 이상 1500℃ 이하의 온도에서 가열 처리를 함으로써 다결정인 In-Ga-Zn계 산화물 타깃으로 한다. 또한, X, Y 및 Z는 임의의 양수이다. 여기서, 소정의mol수비는, 예를 들어 InOX 분말, GaOY 분말 및 ZnOZ 분말이, 2:2:1, 8:4:3, 3:1:1, 1:1:1, 4:2:3 또는 3:1:2이다. 또한, 분말의 종류, 및 그 혼합하는 mol수비는, 제작하는 타깃에 따라 적절히 변경하면 된다.
또한, 알칼리 금속은 산화물 반도체를 구성하는 원소가 아니기 때문에, 불순물이다. 알칼리 토금속도, 산화물 반도체를 구성하는 원소가 아닌 경우에 있어서 불순물이 된다. 특히, 알칼리 금속 중 Na는, 산화물 반도체막에 접하는 절연막이 산화물일 경우, 상기 절연막 중에 확산하여 Na+가 된다. 또한, Na는, 산화물 반도체막 내에서, 산화물 반도체를 구성하는 금속과 산소의 결합을 분단하거나, 또는, 그 결합 중에 인터럽트한다. 그 결과, 예를 들어 임계값 전압이 마이너스 방향으로 시프트하는 것에 의한 노멀리온화, 이동도의 저하 등의, 트랜지스터의 전기적 특성의 열화가 일어나고, 추가로, 특성의 변동도 발생한다. 구체적으로, 2차 이온 질량 분석법에 의한 Na 농도의 측정값은, 5×1016/㎤ 이하, 바람직하게는 1×1016/㎤ 이하, 더욱 바람직하게는 1×1015/㎤ 이하로 하면 된다. 마찬가지로, Li 농도의 측정값은, 5×1015/㎤ 이하, 바람직하게는 1×1015/㎤ 이하로 하면 된다. 마찬가지로, K 농도의 측정값은, 5×1015/㎤ 이하, 바람직하게는 1×1015/㎤ 이하로 하면 된다.
또한, 인듐을 포함하는 금속 산화물이 사용되고 있는 경우에, 산소와의 결합 에너지가 인듐보다도 큰 실리콘이나 탄소가, 인듐과 산소의 결합을 절단하여, 산소 결손을 형성하는 경우가 있다. 그로 인해, 실리콘이나 탄소가 산화물 반도체막에 혼입되어 있으면, 알칼리 금속이나 알칼리 토금속의 경우와 마찬가지로, 트랜지스터의 전기적 특성의 열화가 일어나기 쉽다. 따라서, 산화물 반도체막 중에 있어서의 실리콘이나 탄소의 농도는 낮은 것이 바람직하다. 구체적으로, 2차 이온 질량 분석법에 의한 C 농도의 측정값 또는 Si 농도의 측정값은, 1×1018/㎤ 이하로 하면 된다. 상기 구성에 의해, 트랜지스터의 전기적 특성의 열화를 방지할 수 있고, 반도체 장치의 신뢰성을 높일 수 있다.
또한, 소스 전극 및 드레인 전극에 사용되는 도전성 재료에 따라서는, 소스 전극 및 드레인 전극 내의 금속이 산화물 반도체막으로부터 산소를 빼내는(인발하는) 경우가 있다. 이 경우, 산화물 반도체막 중, 소스 전극 및 드레인 전극에 접하는 영역이 산소 결손의 형성에 의해 n형화된다.
n형화된 영역은 소스 영역 또는 드레인 영역으로서 기능하기 때문에, 산화물 반도체막과 소스 전극 및 드레인 전극 사이에 있어서의 콘택트 저항을 낮출 수 있다. 따라서, n형화된 영역이 형성됨으로써, 트랜지스터의 이동도 및 온 전류를 높일 수 있고, 그것에 의하여, 트랜지스터를 사용한 스위치 회로의 고속 동작을 실현할 수 있다.
또한, 소스 전극 및 드레인 전극 내의 금속에 의한 산소의 인발은, 소스 전극 및 드레인 전극을 스퍼터링법 등에 의해 형성할 때에 일어날 수 있고, 소스 전극 및 드레인 전극을 형성한 후에 행하여지는 가열 처리에 의해서도 일어날 수 있다.
또한, n형화되는 영역은, 산소와 결합하기 쉬운 도전성 재료를 소스 전극 및 드레인 전극에 사용함으로써 보다 형성되기 쉬워진다. 상기 도전성 재료로서는, 예를 들어 Al, Cr, Cu, Ta, Ti, Mo, W 등을 들 수 있다.
또한, 산화물 반도체막은, 단수의 금속 산화물막으로 구성되어 있는 것으로 한정하지는 않고, 적층된 복수의 금속 산화물막으로 구성되어 있어도 된다. 예를 들어, 제1 내지 제3 금속 산화물막이 순서대로 적층되어 있는 반도체막의 경우, 제1 금속 산화물막 및 제3 금속 산화물막은, 제2 금속 산화물막을 구성하는 금속 원소 중 적어도 하나를 그 구성 요소에 포함하고, 전도대 하단부의 에너지가 제2 금속 산화물막보다도 0.05 eV 이상, 0.07 eV 이상, 0.1 eV 이상 또는 0.15 eV 이상, 또한 2 eV 이하, 1 eV 이하, 0.5 eV 이하 또는 0.4 eV 이하, 진공 준위에 가까운 산화물막이다. 또한, 제2 금속 산화물막은, 적어도 인듐을 포함하면 캐리어 이동도가 높아지기 때문에 바람직하다.
상기 구성의 반도체막을 트랜지스터가 갖는 경우, 게이트 전극에 전압을 인가함으로써, 반도체막에 전계가 가해지면, 반도체막 중, 전도대 하단부의 에너지가 작은 제2 금속 산화물막에 채널 영역이 형성된다. 즉, 제2 금속 산화물막과 게이트 절연막과의 사이에 제3 금속 산화물막이 설치되어 있는 것에 의해, 게이트 절연막과 이격하고 있는 제2 금속 산화물막에 채널 영역을 형성할 수 있다.
또한, 제3 금속 산화물막은, 제2 금속 산화물막을 구성하는 금속 원소 중 적어도 하나를 그 구성 요소에 포함하기 때문에, 제2 금속 산화물막과 제3 금속 산화물막의 계면에서는 계면 산란이 일어나기 어렵다. 따라서, 상기 계면에 있어서 캐리어의 움직임이 저해되기 어렵기 때문에, 트랜지스터의 전계 효과 이동도가 높아진다.
또한, 제2 금속 산화물막과 제1 금속 산화물막의 계면에 계면 준위가 형성되면, 계면 근방의 영역에도 채널 영역이 형성되기 때문에, 트랜지스터의 임계값 전압이 변동해버린다. 그러나, 제1 금속 산화물막은, 제2 금속 산화물막을 구성하는 금속 원소 중 적어도 하나를 그 구성 요소에 포함하기 때문에, 제2 금속 산화물막과 제1 금속 산화물막의 계면에는 계면 준위가 형성되기 어렵다. 따라서, 상기 구성에 의해, 트랜지스터의 임계값 전압 등의 전기적 특성의 편차를 저감할 수 있다.
또한, 금속 산화물막 사이에 불순물이 존재함으로써, 각 막의 계면에 캐리어의 흐름을 저해하는 계면 준위가 형성되는 경우가 없도록 복수의 산화물 반도체막을 적층시키는 것이 바람직하다. 적층된 금속 산화물막의 막 사이에 불순물이 존재하고 있으면, 금속 산화물막 사이에 있어서의 전도대 하단부의 에너지 연속성이 상실되어, 계면 근방에 있어서, 캐리어가 포획되거나, 또는 재결합에 의해 소멸되어버리기 때문이다. 막 사이에 있어서의 불순물을 저감시킴으로써, 주성분인 하나의 금속을 적어도 공통되게 갖는 복수의 금속 산화물막을, 단지 적층시키기 보다도, 연속 접합(여기서는 특히 전도대 하단부의 에너지가 각 막의 사이에 연속적으로 변화하는 U자형의 웰 구조를 갖고 있는 상태)이 형성되기 쉬워진다.
연속 접합을 형성하기 위해서는, 로드 로크실을 구비한 멀티 챔버 방식의 성막 장치(스퍼터링 장치)를 사용하여 각 막을 대기에 접촉시키지 않고 연속하여 적층하는 것이 필요해진다. 스퍼터링 장치에 있어서의 각 챔버는, 산화물 반도체에 있어서 불순물이 되는 물 등을 가능한 한 제거하기 위해 크라이오 펌프와 같은 흡착식의 진공 배기 펌프를 사용하여 고진공 배기(5×10-7 Pa 내지 1×10-4 Pa 정도까지)하는 것이 바람직하다. 또는, 터보 분자 펌프와 콜드 트랩을 조합하여 배기계부터 챔버 내에 기체가 역류하지 않도록 해두는 것이 바람직하다.
고순도의 진성의 산화물 반도체를 얻기 위해서는, 각 챔버 내를 고진공 배기할 뿐만 아니라, 스퍼터링에 사용하는 가스의 고순도화도 중요하다. 상기 가스로서 사용하는 산소 가스나 아르곤 가스의 노점을, -40℃ 이하, 바람직하게는 -80℃ 이하, 보다 바람직하게는 -100℃ 이하로 하고, 사용하는 가스의 고순도화를 도모함으로써 산화물 반도체막에 수분 등이 도입되는 것을 가능한 한 방지할 수 있다. 구체적으로, 제2 금속 산화물막이 In-M-Zn 산화물(M은, Ga, Y, Zr, La, Ce 또는 Nd)인 경우, 제2 금속 산화물막을 성막하기 위하여 사용하는 타깃에 있어서, 금속 원소의 원자수비를 In:M:Zn=x1:y1:z1로 하면, x1/y1은, 1/3 이상 6 이하, 나아가 1 이상 6 이하이며, z1/y1은, 1/3 이상 6 이하, 나아가 1 이상 6 이하인 것이 바람직하다. 또한, z1/y1을 1 이상 6 이하로 함으로써, 제2 금속 산화물막으로서 CAAC-OS막이 형성되기 쉬워진다. 타깃의 금속 원소 원자수비의 대표예로서는, In:M:Zn=1:1:1, In:M:Zn=3:1:2 등이 있다.
구체적으로, 제1 금속 산화물막, 제3 금속 산화물막이 In-M-Zn 산화물(M은, Ga, Y, Zr, La, Ce 또는 Nd)인 경우, 제1 금속 산화물막, 제3 금속 산화물막을 성막하기 위하여 사용하는 타깃에 있어서, 금속 원소의 원자수비를 In:M:Zn=x2:y2:z2로 하면, x2/y2<x1/y1이며, z2/y2는, 1/3 이상 6 이하, 나아가 1 이상 6 이하인 것이 바람직하다. 또한, z2/y2를 1 이상 6 이하로 함으로써, 제1 금속 산화물막, 제3 금속 산화물막으로서 CAAC-OS막이 형성되기 쉬워진다. 타깃의 금속 원소 원자수비의 대표예로서는, In:M:Zn=1:3:2, In:M:Zn=1:3:4, In:M:Zn=1:3:6, In:M:Zn=1:3:8 등이 있다.
또한, 제1 금속 산화물막 및 제3 금속 산화물막의 두께는, 3 nm 이상 100 nm 이하, 바람직하게는 3 nm 이상 50 nm 이하로 한다. 또한, 제2 금속 산화물막의 두께는, 3 nm 이상 200 nm 이하, 바람직하게는 3 nm 이상 100 nm 이하이고, 더욱 바람직하게는 3 nm 이상 50 nm 이하이다.
3층 구조의 반도체막에 있어서, 제1 금속 산화물막 내지 제3 금속 산화물막은, 비정질 또는 결정질의 양쪽 형태를 취할 수 있다. 단, 채널 영역이 형성되는 제2 금속 산화물막이 결정질인 것에 의해, 트랜지스터에 안정된 전기적 특성을 부여할 수 있기 때문에, 제2 금속 산화물막은 결정질인 것이 바람직하다.
또한, 채널 형성 영역이란, 트랜지스터의 반도체막 중, 게이트 전극과 중첩되고, 또한 소스 전극과 드레인 전극에 끼워지는 영역을 의미한다. 또한, 채널 영역이란, 채널 형성 영역에서, 전류가 주로 흐르는 영역을 말한다.
예를 들어, 제1 금속 산화물막 및 제3 금속 산화물막으로서, 스퍼터링법에 의해 형성한 In-Ga-Zn계 산화물막을 사용하는 경우, 제1 금속 산화물막 및 제3 금속 산화물막의 성막에는, In-Ga-Zn계 산화물(In:Ga:Zn=1:3:2 [원자수비])인 타깃을 사용할 수 있다. 성막 조건은, 예를 들어 성막 가스로서 아르곤 가스를 30 sccm, 산소 가스를 15 sccm 사용하고, 압력 0.4 Pa으로 하고, 기판 온도를 200℃로 하고, DC 전력 0.5 kW로 하면 된다.
또한, 제2 금속 산화물막을 CAAC-OS막으로 할 경우, 제2 금속 산화물막의 성막에는, In-Ga-Zn계 산화물(In:Ga:Zn=1:1:1 [원자수비])이며, 다결정의 In-Ga-Zn계 산화물을 포함하는 타깃을 사용하는 것이 바람직하다. 성막 조건은, 예를 들어 성막 가스로서 아르곤 가스를 30 sccm, 산소 가스를 15 sccm 사용하고, 압력을 0.4 Pa로 하고, 기판의 온도 300℃로 하고, DC 전력 0.5 kW로 할 수 있다.
또한, 트랜지스터는 반도체막의 단부가 경사져 있는 구조를 갖고 있어도 되고, 반도체막의 단부가 라운딩된 구조를 갖고 있어도 된다.
또한, 복수의 적층된 금속 산화물막을 갖는 반도체막을 트랜지스터에 사용하는 경우에 있어서도, 소스 전극 및 드레인 전극에 접하는 영역이 n형화되어 있어도 된다. 상기 구성에 의해, 트랜지스터의 이동도 및 온 전류를 높여서, 트랜지스터를 사용한 반도체 장치의 고속 동작을 실현할 수 있다. 또한, 복수의 적층된 금속 산화물막을 갖는 반도체막을 트랜지스터에 사용하는 경우, n형화되는 영역은, 채널 영역이 되는 제2 금속 산화물막에까지 달하고 있는 것이, 트랜지스터의 이동도 및 온 전류를 높여서, 반도체 장치의 더한층의 고속 동작을 실현하는 데 있어서 더 바람직하다.
<전자 기기의 예>
본 발명의 일 형태에 따른 PLD 또는 반도체 장치는, 표시 기기, 퍼스널 컴퓨터, 기록 매체를 구비한 화상 재생 장치(대표적으로는 DVD: Digital Versatile Disc 등의 기록 매체를 재생하고, 그 화상을 표시할 수 있는 디스플레이를 갖는 장치)에 사용할 수 있다. 그밖에, 본 발명의 일 형태에 따른 PLD 또는 반도체 장치를 사용할 수 있는 전자 기기로서, 휴대 전화, 휴대형을 포함하는 게임기, 휴대 정보 단말기, 전자 서적, 비디오 카메라, 디지털 스틸 카메라 등의 카메라, 고글형 디스플레이(헤드 마운트 디스플레이), 네비게이션 시스템, 음향 재생 장치(카 오디오, 디지털 오디오 플레이어 등), 복사기, 팩시밀리, 프린터, 프린터 복합기, 현금 자동 입출금기(ATM), 자동 판매기 등을 들 수 있다. 이들 전자 기기의 구체예를 도 11에 도시한다.
도 11의 (A)는 휴대형 게임기로서, 하우징(5001), 하우징(5002), 표시부(5003), 표시부(5004), 마이크로폰(5005), 스피커(5006), 조작 키(5007), 스타일러스(5008) 등을 갖는다. 또한, 도 11의 (A)에 도시한 휴대형 게임기는, 2개의 표시부(5003)와 표시부(5004)를 갖고 있지만, 휴대형 게임기가 갖는 표시부의 수는, 이것에 한정되지 않는다.
도 11의 (B)는 휴대 정보 단말기로서, 제1 하우징(5601), 제2 하우징(5602), 제1 표시부(5603), 제2 표시부(5604), 접속부(5605), 조작 키(5606) 등을 갖는다. 제1 표시부(5603)는 제1 하우징(5601)에 설치되어 있고, 제2 표시부(5604)는 제2 하우징(5602)에 설치되어 있다. 그리고, 제1 하우징(5601)과 제2 하우징(5602)은 접속부(5605)에 의해 접속되어 있고, 제1 하우징(5601)과 제2 하우징(5602) 사이의 각도는 접속부(5605)에 의해 변경이 가능하다. 제1 표시부(5603)에 있어서의 영상을, 접속부(5605)에 있어서의 제1 하우징(5601)과 제2 하우징(5602) 사이의 각도에 따라 전환하는 구성으로 하여도 된다. 또한, 제1 표시부(5603) 및 제2 표시부(5604) 중 적어도 한쪽에 위치 입력 장치로서의 기능이 부가된 표시 장치를 사용하도록 해도 된다. 또한, 위치 입력 장치로서의 기능은, 표시 장치에 터치 패널을 설치함으로써 부가할 수 있다. 또는, 위치 입력 장치로서의 기능은, 포토 센서라고도 불리는 광전 변환 소자를 표시 장치의 화소부에 설치함으로써도 부가할 수 있다.
도 11의 (C)는 노트북형 퍼스널 컴퓨터로서, 하우징(5401), 표시부(5402), 키보드(5403), 포인팅 디바이스(5404) 등을 갖는다.
도 11의 (D)는 전기 냉동 냉장고로서, 하우징(5301), 냉장실용 도어(5302), 냉동실용 도어(5303) 등을 갖는다.
도 11의 (E)는 비디오 카메라로서, 제1 하우징(5801), 제2 하우징(5802), 표시부(5803), 조작 키(5804), 렌즈(5805), 접속부(5806) 등을 갖는다. 조작 키(5804) 및 렌즈(5805)는 제1 하우징(5801)에 설치되어 있고, 표시부(5803)는 제2 하우징(5802)에 설치되어 있다. 그리고, 제1 하우징(5801)과 제2 하우징(5802)은 접속부(5806)에 의해 접속되어 있고, 제1 하우징(5801)과 제2 하우징(5802) 사이의 각도는 접속부(5806)에 의해 변경이 가능하다. 표시부(5803)에 있어서의 영상을, 접속부(5806)에 있어서의 제1 하우징(5801)과 제2 하우징(5802) 사이의 각도를 따라서 전환하는 구성으로 하여도 된다.
도 11의 (F)는 보통 자동차로서, 차체(5101), 차륜(5102), 대시보드(5103), 라이트(5104) 등을 갖는다.
10: 반도체 장치
10-1: 반도체 장치
10-2: 반도체 장치
10a: PLD
10b: 반도체 장치
11: 스위치
11t: 트랜지스터
12: 스위치
12t: 트랜지스터
13: 트랜지스터
14: 트랜지스터
15: 용량 소자
16a: 단자
16b: 단자
17-1: 트랜지스터
17-2: 트랜지스터
18a: 논리 블록
18b: 논리 블록
20: 스위치
21: 배선
22: 래치
23: 인버터
24: 트랜지스터
25: 배선
30: 인버터
31: 인버터
40: 논리 블록
41: LUT
42: 플립플롭
43: 기억 장치
43a: 기억 장치
43b: 기억 장치
44: 입력 단자
45: 출력 단자
46: 출력 단자
47: AND 회로
48: 멀티플렉서
50: PLD
51: 배선군
52: 스위치 회로
53: 배선 리소스
54: 단자
55: 배선
56: 배선
57: 트랜지스터
58: 트랜지스터
59: 트랜지스터
60: 트랜지스터
61: 트랜지스터
62: 트랜지스터
70: I/O 엘리먼트
71: PLL
72: RAM
73: 승산기
400: 반도체 기판
401: 소자 분리 영역
402: p웰
404: 불순물 영역
405: 불순물 영역
406: 게이트 전극
407: 게이트 절연막
411: 절연막
412: 도전막
413: 도전막
418: 도전막
419: 도전막
420: 절연막
421: 도전막
430: 반도체막
431: 게이트 절연막
432: 도전막
433: 도전막
434: 도전막
441: 절연막
442: 절연막
443: 도전막
5001: 하우징
5002: 하우징
5003: 표시부
5004: 표시부
5005: 마이크로폰
5006: 스피커
5007: 조작 키
5008: 스타일러스
5101: 차체
5102: 차륜
5103: 대시보드
5104: 라이트
5301: 하우징
5302: 냉장실용 도어
5303: 냉동실용 도어
5401: 하우징
5402: 표시부
5403: 키보드
5404: 포인팅 디바이스
5601: 하우징
5602: 하우징
5603: 표시부
5604: 표시부
5605: 접속부
5606: 조작 키
5801: 하우징
5802: 하우징
5803: 표시부
5804: 조작 키
5805: 렌즈
5806: 접속부

Claims (7)

  1. 반도체 장치로서,
    제1 트랜지스터 내지 제4 트랜지스터와, 용량 소자를 포함하고,
    상기 제1 트랜지스터 내지 상기 제4 트랜지스터는, 동일한 채널형을 갖고,
    상기 제1 트랜지스터는, 제1 노드로의 제1 배선의 전위의 공급을 제어하는 기능을 갖고,
    상기 제2 트랜지스터는, 제2 노드로의 상기 전위의 공급을 제어하는 기능을 갖고,
    상기 제1 트랜지스터의 게이트는, 제2 배선에 전기적으로 접속되고,
    상기 제2 트랜지스터의 게이트는, 상기 제2 배선에 전기적으로 접속되고,
    상기 제4 트랜지스터의 게이트는, 상기 제2 노드에 전기적으로 접속되고,
    상기 제3 트랜지스터의 소스 및 드레인 중 한쪽은, 상기 제1 노드에 전기적으로 접속되고,
    상기 제3 트랜지스터의 게이트는, 상기 제1 노드에 전기적으로 접속되고,
    상기 제3 트랜지스터의 소스 및 드레인 중 다른 쪽은, 상기 제2 노드에 전기적으로 접속되고,
    상기 용량 소자는, 상기 제1 노드의 전위를 유지하는 기능을 갖는, 반도체 장치.
  2. 반도체 장치로서,
    제1 트랜지스터 내지 제4 트랜지스터와, 용량 소자를 포함하고,
    상기 제1 트랜지스터 내지 상기 제4 트랜지스터는, 동일한 채널형을 갖고,
    상기 제1 트랜지스터는, 제1 노드로의 제1 배선의 전위의 공급을 제어하는 기능을 갖고,
    상기 제2 트랜지스터는, 제2 노드로의 상기 전위의 공급을 제어하는 기능을 갖고,
    상기 제1 트랜지스터의 게이트는, 제2 배선에 전기적으로 접속되고,
    상기 제2 트랜지스터의 게이트는, 상기 제2 배선에 전기적으로 접속되고,
    상기 제4 트랜지스터의 게이트는, 상기 제2 노드에 전기적으로 접속되고,
    상기 제3 트랜지스터의 소스 및 드레인 중 한쪽은, 상기 제1 노드에 전기적으로 접속되고,
    상기 제3 트랜지스터의 게이트는, 상기 제1 노드에 전기적으로 접속되고,
    상기 제3 트랜지스터의 소스 및 드레인 중 다른 쪽은, 상기 제2 노드에 전기적으로 접속되고,
    상기 용량 소자는, 상기 제1 노드의 전위를 유지하는 기능을 갖고,
    상기 제4 트랜지스터는, 상기 제2 노드의 전위에 따라, 상기 제4 트랜지스터의 소스 및 드레인 중 한쪽에 부여된 전위를, 상기 제4 트랜지스터의 소스 및 드레인 중 다른 쪽에 공급하는 기능을 갖는, 반도체 장치.
  3. 반도체 장치로서,
    제1 트랜지스터 내지 제4 트랜지스터와, 용량 소자를 포함하고,
    상기 제1 트랜지스터 내지 상기 제4 트랜지스터는, 동일한 채널형을 갖고,
    상기 제1 트랜지스터는, 제1 노드로의 제1 배선의 전위의 공급을 제어하는 기능을 갖고,
    상기 제2 트랜지스터는, 제2 노드로의 상기 전위의 공급을 제어하는 기능을 갖고,
    상기 제1 트랜지스터의 게이트는, 제2 배선에 전기적으로 접속되고,
    상기 제2 트랜지스터의 게이트는, 상기 제2 배선에 전기적으로 접속되고,
    상기 제4 트랜지스터의 게이트는, 상기 제2 노드에 전기적으로 접속되고,
    상기 제3 트랜지스터의 소스 및 드레인 중 한쪽은, 상기 제1 노드에 전기적으로 접속되고,
    상기 제3 트랜지스터의 게이트는, 상기 제1 노드에 전기적으로 접속되고,
    상기 제3 트랜지스터의 소스 및 드레인 중 다른 쪽은, 상기 제2 노드에 전기적으로 접속되고,
    상기 용량 소자는, 상기 제1 노드의 전위를 유지하는 기능을 갖고,
    상기 제4 트랜지스터는, 상기 제2 노드의 전위에 따라, 상기 제4 트랜지스터의 소스 및 드레인 중 한쪽에 부여된 전위를, 상기 제4 트랜지스터의 소스 및 드레인 중 다른 쪽에 전기적으로 접속된 회로에 공급하는 기능을 갖는, 반도체 장치.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 제1 트랜지스터 내지 상기 제3 트랜지스터 중 적어도 하나는, 산화물 반도체막에 채널 형성 영역을 포함하는, 반도체 장치.
  5. 제4항에 있어서,
    상기 산화물 반도체막은, In, Ga, 및 Zn을 포함하는, 반도체 장치.
  6. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 제1 트랜지스터 내지 상기 제4 트랜지스터 중 적어도 하나는, 산화물 반도체막에 채널 형성 영역을 포함하는, 반도체 장치.
  7. 제6항에 있어서,
    상기 산화물 반도체막은, In, Ga, 및 Zn을 포함하는, 반도체 장치.
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