JP2005050514A - 半導体集積回路 - Google Patents

Abstract

【課題】 微細ＭＯＳトランジスタを用いた半導体集積回路において待機時の消費電流を低減する。
【解決手段】 第１ＭＯＳトランジスタ及び第２ＭＯＳトランジスタとがともにオフ状態（T1=VC, I1=VC）である場合における上記第１ＭＯＳトランジスタのゲート・ソース間の電圧を、第１ＭＯＳトランジスタがオン状態である場合における第１ＭＯＳトランジスタのゲート・ソース間の電圧とは逆極性とし、上記第２ＭＯＳトランジスタをオフからオンに変化させた後に第１ＭＯＳトランジスタをオフからオンに変化させる。
【選択図】 図６

Description

本発明は、高集積密度で待機時の消費電流を低減した半導体集積回路に関する。

待機時の消費電力が極めて小さい半導体集積回路としては、ＣＭＯＳ回路が周知である。入力がハイレベルの時は、ｐチャネルＭＯＳトランジスタがオフで、ｎチャネルＭＯＳトランジスタがオンであり、出力の容量性負荷の放電が完了するとｎチャネルＭＯＳトランジスタがオフとなり、この状態では消費電力は無視できる。入力がローレベルの時は、ｐチャネルＭＯＳトランジスタがオンで、ｎチャネルＭＯＳトランジスタがオフであり、出力の容量性負荷の充電が完了するとｐチャネルＭＯＳトランジスタがオフとなり、この状態でも消費電力は同様に無視できる
一方、チップ内の内部回路に微細化されたＭＯＳトランジスタを使用し、かつ微細化に伴うＭＯＳトランジスタの降伏電圧低下に対処するため外部電源電圧より低い内部電源電圧をチップ内の電圧降下回路（オンチップ電圧リミッタ）で発生し、この内部電源電圧を内部回路に供給するようにした高集積密度で半導体集積回路は、従来より、特開昭５７−１７２７６１に記載されている。

一方、特開昭６３−１４０４８６には、電源投入直後の内部回路の過渡電流の立上り速度を大きくする一方、過渡電流のピーク値を抑制するため、外部電源と内部回路との間にカレントミラー回路を接続して、内部回路に供給する電流を制限するとともに、帰還によって内部回路への供給電圧の上昇を所定値でクランプする方式が開示されている。

特開昭５７−１７２７６１号公報 特開昭６３−１４０４８６号公報

しかしながら、最近の半導体集積回路に用いられる微細加工技術の進展は目覚ましく、加工寸法０．１μｍへと近づきつつある。チャネル長が１μｍのＭＯＳトランジスタと比較すると、チャネル長が０．１μｍ前後のＭＯＳトランジスタはしきい値電圧が低くなるとともにゲート・ソース間電圧がしきい値電圧以下となってもドレイン電流は０とならない。このゲート・ソース間電圧がしきい値電圧以下の領域でのリーク電流は、サブスレッショルド電流と呼ばれ、ゲート・ソース間電圧に指数関数的に比例する。反対に、しきい値電圧とは、ドレイン電流がゲート・ソース間電圧に指数関数的に比例する領域で定義したものであり、例えばゲート幅が１０μｍの時に１０ｎＡのドレイン電流が流れるゲート・ソース間電圧である。微細化にともなって生じるこのサブスレッショルド電流の増大は集積回路の低消費電力化という要請に反するという問題がある。特に、微細化されたＭＯＳトランジスタを使用した半導体集積回路の非動作状態の消費電力は、このサブスレッショルド電流により決定され、このサブスレッショルド電流を抑えることが低消費電力を達成するために必要である。

ところで、半導体メモリのワード線を駆動するワードドライバをＣＭＯＳ回路で構成することにより、半導体メモリの低消費電力化が実現される。しかし、ワードドライバのＣＭＯＳ回路のＭＯＳトランジスタを微細化すると下記の如き問題が生じる。すなわち、ワード線の寄生容量が大きいので、ゲート幅の大きなＭＯＳトランジスタをワードドライバの駆動トランジスタに用いる必要がある。このためワードドライバのゲート幅の総計は、ＤＲＡＭチップ全体のゲート幅の総計のおよそ半分にも達する。しかし、サブスレッショルド電流はゲート幅に比例して増大するので、大きなゲート幅のＭＯＳトランジスタをワードドライバの駆動トランジスタに用いるとワードドライバのＣＭＯＳ回路の待機時の消費電力が大きくなると言う問題が生じる。

すなわち、半導体メモリは一般に多数のワードドライバを用いているので、ＣＭＯＳ回路で構成されたワードドライバの駆動ＭＯＳトランジスタのサブスレッショルド電流を抑えることが必要となる。例えば、４ＭｂＤＲＡＭを例にすると
、リフレッシュ期間１６ｍｓｅｃ中約１５．９ｍｓｅｃの期間（実に９９％以上の期間）は全てのワード線が非選択状態の期間であり、この非選択状態ではワードドライバの駆動ＭＯＳトランジスタのサブスレッショルド電流が流れることとなるので、非選択状態での消費電力は、ワードドライバで微細化された駆動ＭＯＳトランジスタのサブスレッショルド電流によって決定される。このような問題は、特に、電池動作の半導体集積回路の場合に深刻な問題となる。

一方、特開昭５７−１７２７６１に開示された電圧降下回路の技術を上記のＤＲＡＭの如き半導体メモリに適用したとすると、サブスレッショルド電流の大きいＭＯＳトランジスタを含む内部回路の内部電源電圧はオンチップ電圧リミッタの出力から供給される。しかし、この場合に、オンチップ電圧リミッタはその出力電流に関しては電流制限の機能を有していないので、上記で問題とされたサブスレッショルド電流を低減することはできない。

一方、特開昭６３−１４０４８６に開示されたカレントミラー回路の技術を上記のＤＲＡＭの如き半導体メモリに適用したとすると、サブスレッショルド電流の大きいＭＯＳトランジスタを含む内部回路の内部電源電圧と内部電源電流とはカレントミラー回路の出力トランジスタから供給される。しかし、この場合に、カレントミラー回路は内部回路の過渡電流のピーク値を所定値以下に制限すると言う電流制限の機能を有するものの、この所定値に対応するサブスレッショルド電流は上述のサブスレッショルド電流よりはるかに大きな値であり、やはり、上記で問題とされたサブスレッショルド電流を低減することはできない。

従って、本発明の目的は、微細化されたＣＭＯＳ回路を使用しても、微細化に伴う大きなサブスレッショルド電流によって待機時の消費電力が決定されない半導体集積回路を提供することにある。

かかる目的を達成するには、スイッチングＭＯＳトランジスタを、複数のＣＭＯＳ回路に共通の第１の電源端子と外部電源端子或いはオンチップ電圧リミッタの出力である内部電源端子との間に具備し、スイッチングＭＯＳトランジスタのゲート−ソース間にしきい値電圧の絶対値よりも小さい電圧振幅の制御信号が印加され、かつ複数のＣＭＯＳ回路の第１の電源端子と第２の電源端子が短絡された場合に、外部電源端子或いはオンチップ電圧リミッタの出力である内部電源端子から上記スイッチングＭＯＳトランジスタのソース−ドレイン経路を通って流れる第１のサブスレッショルド電流が、複数のＣＭＯＳ回路に含まれるそのソースが電気的に第１の電源端子に接続されたスイッチングＭＯＳトランジスタと同導電型チャネルの複数のＭＯＳトランジスタのゲート−ソース間にそのしきい値電圧の絶対値よりも小さい電圧振幅の信号が印加され、かつスイッチングＭＯＳトランジスタのソース−ドレイン間が短絡された場合に、外部電源端子或いはオンチップ電圧リミッタの出力である内部電源端子から複数のＣＭＯＳ回路のＭＯＳトランジスタのソース−ドレイン経路を通って流れる第２のサブスレッショルド電流よりも小さくなるようにスイッチングＭＯＳトランジスタのデバイスパラメータを設定する。

待機状態では、オフ状態の複数のＣＭＯＳ回路の電流はオフ状態のスイッチングＭＯＳトランジスタのサブスレッショルド電流に制限される。

待機時にオフとされる電源スイッチを構成するスイッチトランジスタのリーク電流が複数のＣＭＯＳ回路のオフ状態のｐチャネルまたはｎチャネルのＭＯＳのサブスレッショルド電流の総和より小さくなるように、スイッチトランジスタのデバイスパラメータが設定されている。従って、待機時に複数のＣＭＯＳ回路に流れる電流はこの複数のＣＭＯＳ回路のサブスレッショルド電流でなくスイッチトランジスタの小さなリーク電流で設定される。かくして、ＣＭＯＳ回路を微細化し、サブスレッショルド電流が大きくなっても、待機時の消費電流を低減できる。

本発明を実施例を用いて具体的に述べる。なお、特に断らない限り端子名を表す記号は同時に配線名，信号名も兼ね電源の場合はその電圧値も兼ねるものとする。

図１は、本発明の第１の実施例を示す図である。Ｃｉ（ｉ＝１〜ｎ）はＣＭＯＳトランジスタを用いて構成した論理回路又はドライバであるが、出力端子Ｏｉの駆動に注目しここでは単純なＣＭＯＳインバータを例にしている。Ｉｉはその入力端子である。ＶＳとＶＣは外部電源もしくは内部降圧回路又は内部昇圧回路等の内部電圧変換回路で発生する内部電源からの電源線である。外部電源電圧は
、例えば１．５〜３．６Ｖ程度である。ＶＣは例えば１．５〜２．５Ｖに設定される。ＶＳは通常０Ｖである。このＣｉとＶＣとの間にスイッチ回路Ｓ１を挿入する。Ｔ１はこのスイッチ回路の制御端子である。スイッチ回路Ｓ１には例えばＭＯＳトランジスタやバイポーラトランジスタなどを用いる。Ｎ１はＣＭＯＳインバータ群の第１の電源端子である。Ｎ２はＣＭＯＳインバータ群の第２の電源端子である。

この回路の動作を図２を用いて説明する。ここでは、動作時には１つの回路（
ここではＣ１）のみが動作する場合を考える。すなわち、スイッチＳ１が動作時に供給する電流はＣｉのうちの１回路分（ここではＣ１での消費電流）のみで良い。また、図２では、Ｔ１が高レベルの時Ｓ１はオンし、Ｔ１が低レベルの時にＳ１はオフする場合としている。

最初の待機時は、Ｃｉの入力Ｉｉはすべて高レベルＶＣで、出力Ｏｉはすべて低レベルＶＳである。この時、ｐチャネルＭＯＳトランジスタは通常はオフ状態であり、ｎチャネルＭＯＳトランジスタは通常はオン状態である。しかし、微細化によってオフ状態のサブスレッショルド電流が問題となる。すなわち、ここでスイッチＳ１が無い場合に問題になるサブスレッショルド電流は、出力Ｏｉが低レベルの時、オフのｐチャネルＭＯＳトランジスタとオンのｎチャネルＭＯＳトランジスタを通してＶＣからＶＳに向かって流れる電流である。本実施例では待機時にＴ１を低レベルに設定し、スイッチＳ１をオフさせる。しかし、スイッチＳ１をオフしても、スイッチＳ１のリーク電流を無視できない。しかし、スイッチＳ１のリーク電流が上述のサブスレッショルド電流より小さく設定されている
。従って、この時、ＶＣからＣｉへの最大電流はスイッチＳ１のリーク電流である。これによって、低電圧動作のためにＣｉに低いしきい値電圧を持つＭＯＳトランジスタを用いたとしても、Ｃｉに流れる電流はサブスレッショルド電流で決定されるのではなく小さなスイッチＳ１のリーク電流によって決定される。よって待機時の消費電流も小さい。

次に、動作時となるとＴ１が高レベルとなりＳ１がオンし、Ｓ１がＣ１の出力Ｏ１を充電するのに必要な電流を供給する状態となる。ここで、入力Ｉ１が低レベルＶＳへと変化し、出力Ｏ１は電源ＶＣからの電流によって電圧ＶＣまで上昇する。その後入、力Ｉ１は高レベルＶＣとなり出力Ｏ１は低レベルＶＳとなる。以上の動作が完了すると再び待機状態でＴ１は低レベルとなり、Ｓ１はオフする
。

尚、このスイッチＳ１はｐチャネルＭＯＳトランジスタまたはｐｎｐバイポーラトランジスタで形成できる。

図３は本発明の第２の実施例を示す図である。図１と異なる点は、ＶＣとＣｉとの間にスイッチＳ１を設ける代わりに、ＶＳとＣｉとの間にスイッチＳ２を設けた点と、第１の電源端子Ｎ１と第２の電源端子Ｎ２が逆になった点である。その他は図１と同じである。この回路の動作を図４に示している。

この図３の回路では、スイッチＳ２のリーク電流が入力Ｉｉに低電位が印加された回路ＣｉのｎチャネルＭＯＳトランジスタのサブスレッショルド電流より小さく設定されている。従って、この時、ＣｉからＶＳへの最大電流はスイッチＳ２のリーク電流である。これによって、低電圧動作のためにＣｉに低いしきい値電圧を持つＭＯＳトランジスタを用いたとしても、Ｃｉに流れる電流はサブスレッショルド電流で決定されるのではなく小さなスイッチＳ２のリーク電流によって決定される。よって待機時の消費電流も小さい。

尚、このスイッチＳ２はｎチャネルＭＯＳトランジスタまたはｎｐｎバイポーラトランジスタで形成できる。

図５は、本発明の第３の実施例を示す図である。本実施例では、図１の第１の実施例のスイッチＳ１を具体的にｐチャネルＭＯＳトランジスタで構成している
。このｐチャネルＭＯＳトランジスタＳ１の電流駆動能力は、低電位の入力Ｉｉに応答して出力Ｏｉを充電する回路Ｃｉの数を考慮して設定されている。一方、待機時の消費電流を低減するには、上述のようにスイッチＳ１のリーク電流を小さな値にすることが必要となる。このために、スイッチＳ１のｐチャネルＭＯＳトランジスタのデバイスパラメータを設定する必要がある。例えば、スイッチＳ１のｐチャネルＭＯＳトランジスタのゲート幅は、回路Ｃ１、Ｃ２…Ｃｎの全ｐチャネルＭＯＳトランジスタのゲート幅の総和よりも小さく、１つの回路ＣｉのｐチャネルＭＯＳトランジスタのゲート幅よりも大きく設定されている。リーク電流を小さくするためには、スイッチＳ１のｐチャネルＭＯＳトランジスタのしきい値電圧を大きくするか、ゲート長を大きくするか、またはゲート絶縁膜厚を大きくすることでも可能である。これによって、待機時の消費電流を小さく抑えることができる。

この回路の動作を図６を用いて説明する。尚、動作時には１つの回路Ｃ１のみ高電位を出力するものである。

まず、最初待機時において、先の実施例と同様に、Ｃｉの入力Ｉｉはすべて高レベルＶＣとし、出力Ｏｉはすべて低電位ＶＳである。また、Ｃ１，Ｃ２…Ｃｎのサブスレッショルド電流の総和よりもスイッチ素子Ｓ１で流れるサブスレッショルド電流が小さいので、共通電源端子Ｎの電位は徐々に低下する。すると例えば回路Ｃ１のｐチャネルＭＯＳトランジスタを考えてみると、そのゲート電圧はＶＣであるが、ソース電圧はＶＣより低くなる。すなわちｐチャネルＭＯＳトランジスタはさらに強いオフ状態となるので、サブスレッショルド電流は大きく減少する。サブスレッショルド電流のゲート・ソース間電圧依存性はおよそＤＥＣＡＤＥ／１００ｍＶ程度である。従って、０．２Ｖも下がればサブスレッショルド電流は１／１００となってしまうのである。従って、待機時の期間がある程度長くなると、端子Ｎの電位低下によって消費電流は無視できるほど小さくできる
。

動作時にｐチャネルＭＯＳトランジスタＳ１をオンとするため、Ｔ１が低レベルＶＳとなることが先の実施例との相違点であり、その他は先の実施例と同様である。なお、このスイッチＳ１をｐｎｐバイポーラトランジスタで構成することも可能である。

バイポーラトランジスタで構成する場合には、第１と第２の電源端子を持つ複数のＣＭＯＳ回路の少なくとも一方の電源端子と、外部電源端子或いはオンチップ電圧リミッタの出力である内部電源端子との間にｎｐｎまたはｐｎｐのスイッチングバイポーラトランジスタを設ける。そして、この複数のＣＭＯＳ回路の第１と第２の電源端子をショートした時のスイッチングバイポーラトランジスタがオフ状態でのリーク電流を、反対にスイッチングバイポーラトランジスタをショートした場合の（ショートしない）複数のＣＭＯＳ回路がオフ状態でのサブスレッショルド電流よりも小さくなるように、スイッチングバイポーラトランジスタのデバイスパラメータを設定する。デバイスパラメータとは例えばエミッタ幅である。

図７は、本発明の第４の実施例を示す図である。本実施例では図５で示した第３の実施例のスイッチＳ１と並列に電源ＶＣとＣｉとの間に第１の電源端子Ｎ１のポテンシャルをＶＣとＶＳとの間の所定のポテンシャルに維持する電圧クランプ回路Ｌを有することを特徴とする。

例えば、この記電圧クランプ回路Ｌは、ドレインがＶＣに設定され、そのゲートが所定の電位に設定され、そのソースが端子Ｎ１に接続されたソースフォロワ動作のｎチャネルＭＯＳトランジスタで構成される。本実施例では、ゲートとドレインとが短絡されたダイオード接続のｎチャネルＭＯＳトランジスタによってこの電圧クランプ回路が実現されている。

この回路の特長と動作を図８を用いて説明する。最初の状態は図５及び図６で説明した場合と同じである。この時、Ｃｉの共通電源端子Ｎ１の電位は図８に示すようにと電圧クランプ回路Ｌの有る場合（実線）と無い場合（破線）では待機時において異なる。極めて長い待機時が続くと、電圧クランプ回路Ｌが無い場合はＣｉで流れるサブスレッショルド電流とその他のリーク電流によって端子Ｎ１の電位は最悪の場合ＶＳまで低下する。このため、待機時から動作時に移行するには、まず共通電源端子Ｎ１を充電しなければならないので、この充電完了まで動作状態への移行に遅延が生じる。これに対して、電圧クランプ回路Ｌを構成しているｎチャネルＭＯＳトランジスタのしきい値電圧をＶＴとすると、電圧クランプ回路Ｌがある場合には、共通電源端子Ｎの電位はＶＣ−ＶＴまでしか低下しない。従って、動作状態への移行が短時間で終了する。尚、入力にＶＣが印加された待機時のＣｉのサブスレッショルド電流が先の実施例と同様に無視できる程度に小さくなるように、Ｎ１のクランプ電位ＶＣ−ＶＴのレベルが設定されている。例えば、ＶＴを０．２Ｖとし、サブスレッショルド電流のゲート・ソース間電圧依存性をＤＥＣＡＤＥ／１００ｍＶとするとサブスレッショルド電流を１／１００以下にできる。

本発明は、多数の同種のＣＭＯＳ回路を含む半導体集積回路が待機状態（電源電圧が実質的に供給されない状態で、出力から有効データが出力することを保証できない状態）となる動作モードを有する場合、この待機状態の消費電流を低減するのに好適である。

半導体メモリ、例えば、ダイナミック形ランダムアクセスメモリ（ＤＲＡＭ）
、スタティック形ランダムアクセスメモリ（ＳＲＡＭ）、或いはＥＥＰＲＯＭの
ような不揮発性メモリはワードデコーダ、ワードドライバ、Ｙ系デコーダ、Ｙ系ドライバを有する。従って、出力から有効データが出力することを保証できない半導体メモリの待機状態で、このようなデコーダやドライバの消費電流を大きく削減すれば、長時間の電池動作を保証することができる。

本発明のＣＭＯＳ回路をこのようなデコーダやドライバに適用することにより
、消費電流が大きく削減され、長時間の電池動作を保証することができる。

図９は本発明をダイナミック形ランダムアクセスメモリのワードドライバ・デコーダに適用した例を示す図である。ＷＤ１〜ＷＤ８はワードドライバであり図１のＣｉに相当し、これに電源ＶＣＨから電流を供給するスイッチがＳ１１である。またＸＤ１はデコーダでありこれもまた図１のＣｉに相当し、これに電源ＶＣＬから電流を供給するスイッチがＳ１２である。ワードドライバＷＤ１〜ＷＤ８用の電源電圧ＶＣＨはメモリセル（図示せず）の蓄積電圧を充分に取るために必要な高い電圧に設定される。例えば、メモリセルの蓄積電圧を１．５Ｖとすると、ＶＣＨは２．５Ｖにする。デコーダＸＤ１用の電源電圧ＶＣＬはメモリセルを直接駆動する必要がないため、消費電流を下げかつスピードがあまり劣化しないようなできるだけ低い電圧に設定される。例えば、１．５Ｖにする。このためＶＣＨはＶＣＬより高く設定される。ＶＣＨは例えば外部電源電圧を昇圧することによっても得られる。ＷＤ１〜ＷＤ８とＸＤ１とで回路ブロックＸＢ１を構成し、このような回路ブロックがＸＢ１〜ＸＢｎとｎ個ある場合を示している。Ｗ１１〜Ｗｎ８はワード線である。ＷＤ１においてｐＭＯＳのＭＷ１とｎＭＯＳのＭＷ２がワード線Ｗ１１を駆動するＣＭＯＳインバータである。また、ＸＤＰＨはプリチャージ信号である。このＷＤ１の基本的な動作は特開昭６２−１７８０１３に示すようにｎＭＯＳ ＭＳ１がオフの状態でＸＤＰＨでＰＭＯＳＭＰ１をオンさせて端子Ｎ３をＶＣＨにプリチャージしＣＭＯＳインバータの出力であるＷ１１を低レベルＶＳにしておき、この後ｎＭＯＳ ＭＳ１を選択的にオンさせてＮ３の電位を低下させてＣＭＯＳインバータを反転させるというものである。ｐＭＯＳ ＭＦ１は誤動作防止用にＣＭＯＳインバータの出力から入力へ弱い帰還をかけるものである。ＭＳ１の制御はＸｍと後述するデコーダの出力Ｎ２とで行なう。従来このようなワードドライバにおいてｐＭＯＳ ＭＷ１は他のワードドライバと共に電源ＶＣＨに直接接続していた。このＭＷ１は一般にワード線の負荷が大きいので、ゲート幅の大きいものを用いる。このため多数あるワードドライバ全体でのゲート幅の総計はチップ全体の論理回路のゲート幅の総計の大半を占めてしまう。従来はこのような大きなゲート幅分のＭＯＳが電源ＶＣＨに接続されていた。このため加工技術の微細化に伴うＭＯＳのソース・ドレイン間耐圧の低下にあわせて電源電圧を下げ、この電源電圧下で高速動作を維持するためにしきい値電圧を下げようとすると、サブスレッショルド電流が増加してしまうという問題を有していた。これは待機時電流の増加となり低電圧化により電池駆動ができても、消費電流の点から障害となる。本発明では、ワードドライバの電源ＶＣＨと多数のワードドライバとの間にスイッチＳ１１を設ける。このスイッチＳ１１の出力ＶＣＨＬに多数のワードドライバを接続している。このスイッチＳ１１はｐＭＯＳで構成しており、このｐＭＯＳのゲート幅は一度に動作するワードドライバに電流を供給できれば良いため小さくて済むのである。このｐＭＯＳをＶＣＨに接続しているためサブスレッショルド電流も小さくて済むことになる。これによって、従来の課題は解決される。例えば、ＭＷ１のゲート幅を２０μｍとし、ワードドライバ５１２ヶ毎に１ヶのＳ１１を設けるとすると、このＳ１１内のＴ１１で制御されるｐＭＯＳのゲート幅は２００μｍもあれば良い。また、このｐＭＯＳのしきい値電圧はＭＷ１よりも絶対値で例えば０．１Ｖ高く設定する。これによりサブスレッショルド電流を３ケタ低減することができる。

デコーダＸＤ１の構成も同様である。ワードドライバと異なる点はワードドライバのＭＳ１の代わりに２段直列のｎＭＯＳ ＭＳ２１、ＭＳ２２を配置している点のみである。ＭＤ１，ＭＤ２がデコーダの出力端子Ｎ２を駆動するＣＭＯＳインバータであり、ＭＰ２はプリチャージ用のＰＭＯＳであり、ＸＤＰはプリチャージ信号であり、ＭＦ２はＣＭＯＳインバータの出力から入力へ弱い帰還をかけているｐＭＯＳである。ＭＳ２１とＭＳ２２の制御はＸｉとＸｊとＸｋで行なう。従来このようなデコーダにおいてもＭＤ１は電源ＶＣＬに直接接続されていた。このためＶＣＬに多数のデコーダのＭＯＳが接続されることになり、加工技術の微細化が進み電源電圧の低下にあわせてしきい値電圧を小さくすると大きなサブスレッショルド電流が流れることになってしまう。本発明を用いて、電源と多数のデコーダとの間にスイッチＳ１２を設けてやり、この出力ＶＣＬＬとデコーダを接続する。こうすれば、このスイッチを構成するｐＭＯＳのゲート幅は動作する少数のデコーダに電流を供給できれば良いので小さくて済む。このｐＭＯＳをＶＣＬに接続するため、サブスレッショルド電流も小さくできる。

次に、図１０を用いてこの回路の動作を説明する。／ＲＡＳは図９には示していないがチップに印加され、このワードドライバ・デコーダ群を動作させるか否かを制御する信号である。この信号とやはりチップ外部から印加するどのワード線を選択するかを指定するいわゆるアドレス信号から、図９には示していないチップ内の回路によって図９の回路を動作させるのに必要な信号を発生する。最初
、／ＲＡＳは高レベルでありチップは待機状態となっている。この時、Ｘｉは高レベルＶＣＬであり、Ｘｊ及びＸｋは低レベルＶＳであるためＭＳ２１及びＭＳ２２はオフしデコーダは非選択状態となっている。更にＸＤＰは低レベルＶＳであるためｐＭＯＳ ＭＰ２はオンしデコーダのＣＭＯＳインバータの入力Ｎ１はＶＣＬにプリチャージされ、このため、デコーダの出力Ｎ２は低レベルＶＳとなっている。一方ワードドライバにおいてＸｍは高レベルＶＣＬであり、又Ｎ２は前述の通り低レベルＶＳであるのでｎＭＯＳ ＭＳ１はオフしている。また、ＸＤＰＨは低レベルＶＳであるためｐＭＯＳ ＭＰ１はオンしＮ３は高レベルＶＣＨにプリチャージされており、よってワード線Ｗ１１は低レベルとなっている。他の、ワードドライバ・デコーダにおいても同様であり全ワード線が低レベルＶＳとなっている。次に、動作状態となると／ＲＡＳが低レベルとなり、プリチャージ信号ＸＤＰは高レベルＶＣＬ、ＸＤＰＨは高レベルＶＣＨとなる。Ｔ１１及びＴ１２も低レベルＶＳとなりスイッチＳ１１及びＳ１２をオンさせる。さらに
、Ｘｉ及びＸｍが低レベルＶＳとなりＸｊ及びＸｋが高レベルＶＣＬとなる。これによって、Ｍ２１及びＭ２２がオンするためにＮ１は低レベルＶＳまでＸｉに向けて放電される。このため、Ｎ２が高レベルＶＣＬとなり、Ｘｍが低レベルＶＳとなっているためＭＳ１がオンし、Ｎ３は低レベルＶＳまでＸｉに向けて放電される。これによって、Ｗ１１が高レベルとなり、これと接続されているメモリセルが選択されることになる。この後、／ＲＡＳが再び高レベルへ変化すると、Ｘｉ，Ｘｊ，Ｘｋ，Ｘｍは待機時の状態に戻り、またＸＤＰ及びＸＤＰＨも最初の状態に戻るためワードドライバ・デコーダは非選択状態となり次の動作のためにプリチャージされることになる。なお、図９はワードドライバ・デコーダの場合を示しているが、これはＹドライバ・デコーダにも適用できる。この場合は、メモリセルを直接駆動する必要がないため、一般に図９におけるＶＣＨはＶＣＬと同じ電位とすれば良い。

図１１に、図９のスイッチＳ１１及びＳ１２の制御回路の例を示す。ＭＡがこの制御回路の入力信号である。図１１ではＳ１１に対してＴ１１をＳ１２に対してＴ１２を設けていたが、この制御回路では、１つの出力信号ＴによってＳ１１及びＳ１２を制御する。この回路の動作を図１２を用いて説明する。／ＲＡＳが高レベルである非選択状態では、ＭＡは低レベルＶＳであるため、ｎＭＯＳ ＭＧ２はオフしている。また、ＣＭＯＳインバータによってＭ１は高レベルＶＣＬである。このため、フリップフロップを構成し電源がＶＣＨに接続されたレベル変換回路において、Ｍ２は低レベルＶＳとなっており、ｐＭＯＳ ＭＧ１はオンしている。このためＴは高レベルＶＣＨとなっており、スイッチＳ１１及びＳ１２はオフしている。次に／ＲＡＳが高レベルとなり、動作状態となるとＭＡは高レベルＶＣＬとなり、Ｍ１は低レベルＶＳとなる。これによって、ＮＯＲのフリップフロップは反転し、Ｍ２は高レベルＶＣＨとなる。ここで、ＭＡはｎＭＯＳ
ＭＧ２のゲートに入力しているため、ＭＡが高レベルになった時点でｎＭＯＳ
ＭＧ２はオンする。上述の動作によってＭ２が高レベルとなるためｐＭＯＳ
ＭＧ１も遅れてオフするが、ＭＧ２のゲート幅をＭＧ１よりも充分に大きく設定しておくことによって、ＭＡの高レベルＶＣＬへの変化によってＴを低レベルＶＳとすることができる。動作時になったときなるだけ早くスイッチＳ１１及びＳ１２をオンの状態にすることが高速動作に必要なことであるためこのような回路構成を取ると良い。／ＲＡＳが高レベルとなり非選択状態に戻る場合には、まずＭＡが低レベルとなり、ＭＧ２をオフする。ついでフリップフロップが動作してＭＧ１がオンし、Ｔを高レベルとする。これによって、スイッチＳ１１及びＳ１２はオフする。

図１３は本発明の半導体メモリを記憶装置Ｍに用いたデータ処理システムの構成を示す図である。矢印は信号の流れを表わす。Ｍは本発明を用いたＤＲＡＭを
、ＣＰＵはシステム全体を制御する処理装置を、ＲＡＧはリフレッシュアドレス発生装置を、ＴＣは制御信号発生装置を、ＳＬＣＴはＣＰＵから送られてくるアドレス信号とＲＡＧから送られてくるリフレッシュアドレス信号を切り換えるセレクト装置を、ＰＦＹはシステム内の他の装置（例えば外部記憶装置，表示装置
，数値演算装置等）を示すものである。ＰＦＹは通信回線を通して他の情報処理装置と接続される場合もある。

ＤＡＴＡはＣＰＵとＭとの間で通信されるデータで、ＡｉｃはＣＰＵで発生するアドレス信号で、ＡｉｒはＲＡＧで発生するリフレッシュアドレス信号で、ＡｉはＳＬＣＴで選択されＭに送られるアドレス信号で、ＳＴはＣＰＵからＲＡＧに送られるステイタス信号で、ＢＳはＴＣからＣＰＵへのビジイ信号で、ＳＥはＴＣから送られるＳＬＣＴの起動をかける信号で、／ＲＡＳ及び／ＣＡＳは本発明を用いたＤＲＡＭの起動をかける信号である。ＳＧはＣＰＵとシステム内の他の装置との信号のやりとりをまとめて表わしたものである。ＭとしてはＳＲＡＭやＥＥＰＲＯＭ等も考えられる。この時はもちろんそれに応じた起動信号や制御信号が存在する。

図１３の実施例では、／ＲＡＳ信号と／ＣＡＳ信号とがハイレベルとされ、ＤＲＡＭの記憶装置Ｍは先の実施例で説明したように超低消費電流の待機状態に移行する。また、この時、ＣＰＵもスリープ命令によって、低消費電力の待機状態に、その他の周辺装置も低消費電力の待機状態にすることもできる。

本発明を用いた半導体集積回路では、電池駆動に適した低い電源電圧下で、しきい値電圧の小さいＭＯＳトランジスタのサブスレッショルド電流よりも小さい消費電流にすることができる。このため、高速で低電圧でありかつ小さな待機時電流の半導体集積回路を実現することができる。

第１の実施例を示す図である。 第１の実施例の動作を示す図である。 第２の実施例を示す図である。 第２の実施例の動作を示す図である。 第３の実施例を示す図である。 第３の実施例の動作を示す図である。 第４の実施例を示す図である。 第４の実施例の動作を示す図である。 本発明のワードドライバ・デコーダへの適用を示す図である。 図９の回路の動作を示す図である。 制御回路の例を示す図である。 図１１の回路の動作を示す図である。 本発明を用いたシステム構成を示す図である。

符号の説明

Ｓ，Ｓ１，Ｓ２，Ｓ１１，Ｓ１２…スイッチ、Ｔ，Ｔ１，Ｔ２，Ｔ１１，Ｔ１２…スイッチ制御端子、Ｃｉ…１度に少数しか動作しない多数の回路、Ｎ１，Ｎ２…電源端子、ＶＣ…高電位側電源、ＶＳ…低電位側電源、Ｉ…入力、Ｏ…出力
、ＶＣＨ…ワードドライバの高電位側電源、ＶＣＬ…デコーダの高電位側電源、ＷＤ１〜ＷＤ８…ワードドライバ、ＸＤ１…デコーダ、ＸＢ１〜ＸＢｎ…ワードドライバ・デコーダ、Ｗ１１〜Ｗｎ８…ワード線、Ｘｉ，Ｘｊ，Ｘｋ，Ｘｌ…ワードドライバ・デコーダ選択信号、ＭＡ…制御回路入力信号、Ｍ…メモリ，ＤＲＡＭ、ＣＰＵ…システム制御処理装置、ＳＬＴ…アドレスセレクト装置、ＲＡＧ…リフレッシュアドレス発生装置、ＴＣ…制御信号発生装置、ＰＦＹ…システム内の他の装置、ＤＡＴＡ…データ信号、Ａｉｃ，Ａｉｒ，Ａｉ…アドレス信号、ＳＴ…ステイタス信号、ＢＳ…ビジイ信号、ＳＥ…起動信号、／ＲＡＳ，／ＣＡＳ…ＤＲＡＭの起動信号。

Claims (7)

1. 第１電位点と第２電位点との間にソース・ドレイン経路を有し、ソースが上記第１電位点と接続された第１導電型の第１ＭＯＳトランジスタと、
   第３電位点と上記第１電位点との間にソース・ドレイン経路を有し、ソースが上記第２電位点に接続された第１導電型の第２ＭＯＳトランジスタとを有し、
   上記第１ＭＯＳトランジスタ及び第２ＭＯＳトランジスタは、オフ状態においてサブスレッショルド電流の流れるＭＯＳトランジスタであって、
   上記第２ＭＯＳトランジスタのゲートに制御信号を印加し、
   上記制御信号を第１状態とすることにより上記第２ＭＯＳトランジスタをオン状態として、上記第１電位点と上記第２電位点との間にオン状態の上記第１ＭＯＳトランジスタのソース・ドレイン経路を介して電流が流れることを許容し、
   上記制御信号を第２状態とすることにより上記第２ＭＯＳトランジスタをオフ状態として、上記第１電位点と上記第２電位点との間にオフ状態の上記第１ＭＯＳトランジスタのソース・ドレイン経路を介して流れるサブスレッショルド電流を上記第２ＭＯＳトランジスタのオフ状態の特性によって制限するものであって、
   上記制御信号が第２状態である場合の上記第１ＭＯＳトランジスタのゲート・ソース間の電圧は、上記第１ＭＯＳトランジスタがオン状態である場合における上記１ＭＯＳトランジスタのゲート・ソース間電圧とは逆極性となり、
   上記制御信号が上記第２状態から上記第１状態に変化した後に、上記第１ＭＯＳトランジスタがオフ状態からオン状態になるように上記第１ＭＯＳトランジスタのゲートに印加される信号が変化する半導体集積回路。
2. 請求項１において、
   上記第１ＭＯＳトランジスタに直列接続される第２導電型の第３ＭＯＳトランジスタを含む半導体集積回路。
3. 請求項１または請求項２において、
   上記第２ＭＯＳトランジスタのしきい値電圧の絶対値は、上記第１ＭＯＳトランジスタのしきい値電圧の絶対値よりも高い半導体集積回路。
4. 請求項１または請求項２において、
   上記第２ＭＯＳトランジスタのゲート長は、上記第１ＭＯＳトランジスタのゲート長よりも大きい半導体集積回路。
5. 請求項１または請求項２において、
   上記第２ＭＯＳトランジスタのゲート絶縁膜厚は、上記第１ＭＯＳトランジスタのゲート絶縁膜厚よりも厚い半導体集積回路。
6. 請求項１乃至請求項５の何れか１項において、
   上記第２ＭＯＳトランジスタと並列に接続される電圧クランプ回路を有する半導体集積回路。
7. ＭＯＳトランジスタのソース・ドレイン経路を介して流れるサブスレッショルド電流を制限する半導体集積回路。

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