KR20230067896A - 표시장치 및 데이터 구동 회로 - Google Patents

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Abstract

본 명세서의 실시예들은, 표시장치 및 데이터 구동 회로에 관한 것으로서, 더욱 상세하게는, 블랭크 기간 동안, 미리 설정된 목표 전압 레벨까지 데이터 전압의 레벨을 단계적으로 낮추거나, 상기 목표 전압 레벨부터 데이터 전압의 레벨을 단계적으로 높이는 스텝 전압을 데이터 라인으로 출력함으로써, 어두운 무라(dark mura) 영역과 밝은 무라(bright mura) 영역에서 표시품질이 개선되는 표시장치 및 데이터 구동 회로를 제공할 수 있다.

Description

표시장치 및 데이터 구동 회로{DISPLAY DEVICE AND DATA DRIVING CIRCUIT}
본 명세서의 실시예들은 표시장치 및 데이터 구동 회로에 관한 것이다.
정보화 사회가 발전함에 따라 화상을 표시하는 표시장치에 대한 다양한 요구가 증가하고 있으며, 액정표시장치(LCD: Liquid Crystal Display), OLED(Organic Light Emitting Diode) 표시장치 등과 같은 다양한 유형의 표시장치가 활용되고 있다.
이러한 표시장치 중 유기발광 표시장치는, 스스로 발광하는 유기발광 다이오드(OLED)를 이용함으로써, 응답 속도가 빠르고, 명암비, 발광 효율, 휘도 및 시야각 등에서 장점이 존재한다.
유기발광 표시장치는, 표시패널에 배열된 다수의 서브픽셀(Sub-pixel) 각각에 배치된 유기발광 다이오드(OLED)를 포함하고, 유기발광 다이오드(OLED)에 흐르는 전류 제어를 통해 유기발광 다이오드(OLED)를 발광시킴으로써, 각각의 서브픽셀이 나타내는 휘도를 제어하며 이미지를 표시할 수 있다.
표시장치에 공급되는 영상 데이터는 정지 영상이나 일정한 속도로 가변되는 동영상일 수 있고, 동영상의 경우에도 스포츠 영상이나 영화, 게임 영상 등과 같은 다양한 유형의 영상에 해당할 수 있다.
이러한 표시장치를 구동하기 위해 표시패널에는 다수의 신호 라인들이 배치될 수 있다.
서브픽셀의 구조가 복잡해짐에 따라, 신호 라인과 서브픽셀의 각종 전극 사이에는 의도하지 않은 기생 커패시턴스가 형성될 수 있다. 의도하지 않은 기생 커패시턴스에 의해, 표시품질이 저하되는 문제가 발생할 수 있다.
본 명세서의 실시예들은 어두운 무라(dark mura) 영역과 밝은 무라(bright mura) 영역에서 표시품질이 개선되는 표시장치 및 데이터 구동 회로를 제공할 수 있다.
본 명세서의 실시예들은 다수의 서브픽셀들 및 다수의 서브픽셀들과 전기적으로 연결되는 다수의 데이터 라인들을 포함하는 표시패널, 및 상기 다수의 데이터 라인들에 데이터 전압을 출력하는 데이터 구동 회로를 포함하고, 상기 데이터 구동 회로는, 액티브 기간 동안 상기 다수의 데이터 라인들에 영상 표시를 위한 데이터 전압을 출력하고, 상기 액티브 기간과 다른 블랭크 기간 동안, 미리 설정된 목표 전압 레벨까지 상기 데이터 전압의 레벨을 단계적으로 낮추거나, 상기 목표 전압 레벨부터 상기 데이터 전압의 레벨을 단계적으로 높이는 스텝 전압을 출력하는 표시장치를 제공할 수 있다.
본 명세서의 실시예들은 액티브 기간 동안 영상 표시를 위한 데이터 전압을 출력하는 영상 표시 전압 출력 회로, 및 미리 설정된 목표 전압 레벨의 데이터 전압을 출력하는 전압 안정화 회로를 포함하고, 상기 액티브 기간 이외의 블랭크 기간 동안, 상기 목표 전압 레벨까지 데이터 전압의 레벨을 단계적으로 낮추거나, 상기 목표 전압 레벨부터 데이터 전압의 레벨을 단계적으로 높이는 스텝 전압을 출력하는 데이터 구동 회로를 제공할 수 있다.
본 개시의 실시예들에 의하면, 어두운 무라(dark mura) 영역과 밝은 무라(bright mura) 영역에서 표시품질이 개선되는 표시장치 및 데이터 구동 회로를 제공할 수 있다.
도 1은 본 명세서의 실시예들에 따른 표시장치를 개략적으로 나타낸 도면이다.
도 2는 본 명세서의 실시예들에 따른 표시장치의 서브픽셀의 일 예시를 나타낸 도면이다.
도 3은 리프레시 프레임(Refresh Frame)의 타이밍도에 대한 일 예시를 나타낸 도면이다.
도 4는 본 명세서의 실시예들에 따른 표시장치에서 샘플링 기간을 설명하기 위한 도면이다.
도 5는 본 명세서의 실시예들에 따른 표시장치에서 발광 소자에 저전류가 흐르는 발광 기간을 설명하기 위한 도면이다.
도 6은 본 명세서의 실시예들에 따른 표시장치에서 발광 소자에 고전류가 흐르는 발광 기간을 설명하기 위한 도면이다.
도 7은 본 명세서의 실시예들에 따른 표시장치에서 애노드 리셋 프레임을 설명하기 위한 도면이다.
도 8은 본 명세서의 실시예들에 따른 표시장치에서 고속 구동과 저속 구동을 예시적으로 설명하는 도면이다.
도 9는 본 명세서의 실시예들에 따른 표시장치에서 어두운 무라(dark mura)가 발생하는 영역과 밝은 무라(bright mura)가 발생하는 영역을 나타낸 도면이다.
도 10은 본 명세서의 실시예들에 따른 데이터 구동 회로의 구성을 간략히 표현한 도면이다.
도 11은 본 명세서의 실시예들에 따른 표시장치에서 데이터 구동 회로가 데이터 라인으로 스텝 전압을 출력하는 것을 예시적으로 표현한 도면이다.
이하, 본 개시의 일부 실시예들을 예시적인 도면을 참조하여 상세하게 설명한다. 각 도면의 구성 요소들에 참조부호를 부가함에 있어서, 동일한 구성 요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다. 또한, 본 개시를 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 개시의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략할 수 있다. 본 명세서 상에서 언급된 "포함한다", "갖는다", "이루어진다" 등이 사용되는 경우 "~만"이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별한 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함할 수 있다.
또한, 본 개시의 구성 요소를 설명하는 데 있어서, 제1, 제2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질, 차례, 순서 또는 개수 등이 한정되지 않는다.
구성 요소들의 위치 관계에 대한 설명에 있어서, 둘 이상의 구성 요소가 "연결", "결합" 또는 "접속" 등이 된다고 기재된 경우, 둘 이상의 구성 요소가 직접적으로 "연결", "결합" 또는 "접속" 될 수 있지만, 둘 이상의 구성 요소와 다른 구성 요소가 더 "개재"되어 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다. 여기서, 다른 구성 요소는 서로 "연결", "결합" 또는 "접속" 되는 둘 이상의 구성 요소 중 하나 이상에 포함될 수도 있다.
구성 요소들이나, 동작 방법이나 제작 방법 등과 관련한 시간적 흐름 관계에 대한 설명에 있어서, 예를 들어, "~후에", "~에 이어서", "~다음에", "~전에" 등으로 시간적 선후 관계 또는 흐름적 선후 관계가 설명되는 경우, "바로" 또는 "직접"이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
한편, 구성 요소에 대한 수치 또는 그 대응 정보(예: 레벨 등)가 언급된 경우, 별도의 명시적 기재가 없더라도, 수치 또는 그 대응 정보는 각종 요인(예: 공정상의 요인, 내부 또는 외부 충격, 노이즈 등)에 의해 발생할 수 있는 오차 범위를 포함하는 것으로 해석될 수 있다.
이하, 첨부된 도면을 참조하여 본 개시의 다양한 실시예들을 상세히 설명한다.
도 1은 본 명세서의 실시예들에 따른 표시장치(100)를 개략적으로 나타낸 도면이다.
도 1을 참조하면, 본 명세서에 따른 표시장치(100)는 표시패널(110)과, 표시패널(110)을 구동하기 위한 데이터 구동 회로(120) 및 게이트 구동 회로(130)와, 데이터 구동 회로(120) 및 게이트 구동 회로(130)를 제어하기 위해 구성되는 컨트롤러(140)를 더 포함할 수 있다.
표시패널(110)에는 기판 상에 다수의 데이터 라인(DL) 및 다수의 게이트 라인(GL) 등의 신호 배선들이 배치될 수 있다. 표시패널(110)에는 다수의 데이터 라인(DL) 및 게이트 라인(GL)과 전기적으로 연결된 다수의 서브픽셀(SP)이 배치될 수 있다.
표시패널(110)은 영상이 표시되는 표시 영역(AA)과 영상이 표시되지 않는 비표시 영역(NA)을 포함할 수 있다. 표시패널(110)에서, 표시 영역(AA)에는 영상을 표시하기 위한 다수의 서브픽셀(SP)이 배치되고 비표시 영역(NA)에는 데이터 구동 회로(120), 게이트 구동 회로(130)가 실장되거나, 데이터 구동 회로(120) 또는 게이트 구동 회로(130)와 연결되는 패드부가 배치될 수도 있다.
데이터 구동 회로(120)는 다수의 데이터 라인(DL)을 구동하기 위해 구성되는 회로로서, 다수의 데이터 라인(DL)으로 데이터 전압을 공급할 수 있다. 게이트 구동 회로(130)는 다수의 게이트 라인(GL)을 구동하기 위해 구성되는 회로로서, 다수의 게이트 라인(GL)으로 게이트 신호들을 공급할 수 있다. 컨트롤러(140)는 데이터 구동 회로(120)의 동작 타이밍을 제어하기 위해 데이터 구동 타이밍 제어신호(DCS)를 데이터 구동 회로(120)에 공급할 수 있다. 컨트롤러(140)는 게이트 구동 회로(130)의 동작 타이밍을 제어하기 위한 게이트 구동 타이밍 제어신호(GCS)를 게이트 구동 회로(130)에 공급할 수 있다.
컨트롤러(140)는, 각 프레임에서 구현하는 타이밍에 따라 스캔을 시작하고, 외부에서 입력되는 입력 영상 데이터를 데이터 구동 회로(120)에서 사용하는 데이터 신호 형식에 맞게 전환하여, 전환된 영상 데이터(DATA)를 데이터 구동 회로(120)에 공급하고, 스캔에 맞춰 적당한 시간에 데이터 구동을 제어할 수 있다.
컨트롤러(140)는, 입력 영상 데이터와 함께, 수직 동기 신호(Vsync), 수평 동기 신호(Hsync), 입력 데이터 인에이블 신호(DE: Data Enable), 클럭 신호(CLK) 등을 포함하는 각종 타이밍 신호들을 외부(예: 호스트 시스템)로부터 수신한다.
컨트롤러(140)는, 데이터 구동 회로(120) 및 게이트 구동 회로(130)를 제어하기 위하여, 수직 동기 신호(Vsync), 수평 동기 신호(Hsync), 입력 데이터 인에이블 신호(DE), 클럭 신호(CLK) 등의 타이밍 신호를 입력 받아, 각종 제어 신호들(DCS, GCS)을 생성하여 데이터 구동 회로(120) 및 게이트 구동 회로(130)로 출력한다.
컨트롤러(140)는, 게이트 구동 회로(130)를 제어하기 위하여 게이트 스타트 펄스(GSP: Gate Start Pulse), 게이트 쉬프트 클럭(GSC: Gate Shift Clock), 게이트 출력 인에이블 신호(GOE: Gate Output Enable) 등을 포함하는 각종 게이트 구동 타이밍 제어 신호(GCS: Gate Driving Timing Control Signal)를 출력한다.
컨트롤러(140)는, 데이터 구동 회로(120)를 제어하기 위하여, 소스 스타트 펄스(SSP: Source Start Pulse), 소스 샘플링 클럭(SSC: Source Sampling Clock) 등을 포함하는 각종 데이터 구동 타이밍 제어 신호(DCS: Data Driving Timing Control Signal)를 출력한다.
데이터 구동 회로(120)는 컨트롤러(140)로부터 영상 데이터(DATA)를 입력 받아 다수의 데이터 라인(DL)을 구동한다.
데이터 구동 회로(120)는 하나 이상의 소스 드라이버 집적회로(SDIC: Source Driver Integrated Circuit)를 포함할 수 있다.
각 소스 드라이버 집적회로(SDIC)는 테이프 오토메티드 본딩(TAB: Tape Automated Bonding) 방식으로 표시패널(110)과 연결되거나, 칩 온 글래스(COG: Chip On Glass) 방식으로 표시패널(110)의 본딩 패드(Bonding Pad)에 연결되거나, 칩 온 필름(COF: Chip On Film) 방식으로 구현되어 표시패널(110)과 연결될 수 있다.
게이트 구동 회로(130)는 컨트롤러(140)의 제어에 따라, 턴-온 레벨 전압의 게이트 신호를 출력하거나 턴-오프 레벨 전압의 게이트 신호를 출력할 수 있다. 게이트 구동 회로(130)는 다수의 게이트 라인(GL)으로 턴-온 레벨 전압의 게이트 신호를 공급함으로써, 다수의 게이트 라인(GL)을 구동할 수 있다.
게이트 구동 회로(130)는 테이프 오토메티드 본딩(TAB) 방식으로 표시패널(110)과 연결되거나, 칩 온 글래스(COG) 방식 또는 칩 온 패널(COP) 방식으로 표시패널(110)의 본딩 패드(Bonding Pad)에 연결되거나, 칩 온 필름(COF) 방식에 따라 표시패널(110)과 연결될 수 있다.
게이트 구동 회로(130)는 게이트 인 패널(GIP: Gate In Panel) 타입으로 표시패널(110)의 비표시 영역(NA)에 형성될 수 있다. 게이트 구동 회로(130)는 표시패널(110)의 기판 상에 배치되거나 기판에 연결될 수 있다. 게이트 구동 회로(130)는 게이트 인 패널(GIP) 타입인 경우 기판의 비표시 영역(NA)에 배치될 수 있다. 게이트 구동 회로(130)는 칩 온 글래스(COG) 방식 또는 칩 온 필름(COF) 방식인 경우, 표시패널(110)의 기판에 연결될 수 있다.
데이터 구동 회로(120)는, 게이트 구동 회로(130)에 의해 특정 게이트 라인(GL)이 열리면, 컨트롤러(140)로부터 수신한 영상 데이터(DATA)를 아날로그 형태의 데이터 전압으로 변환하여 다수의 데이터 라인(DL)으로 공급할 수 있다.
데이터 구동 회로(120)는 표시패널(110)의 일 측(예: 상측 또는 하측)에 연결될 수 있다. 구동 방식, 패널 설계 방식 등에 따라, 데이터 구동 회로(120)는 표시패널(110)의 양측(예: 상측과 하측)에 모두 연결되거나, 표시패널(110)의 4 측면 중 2 이상의 측면에 연결될 수도 있다.
게이트 구동 회로(130)는 표시패널(110)의 일측(예: 좌측 또는 우측)에 연결될 수 있다. 구동 방식, 패널 설계 방식 등에 따라, 게이트 구동 회로(130)는 표시패널(110)의 양측(예: 좌측과 우측)에 모두 연결되거나, 표시패널(110)의 4 측면 중 2 이상의 측면에 연결될 수도 있다.
컨트롤러(140)는 통상의 디스플레이 기술에서 이용되는 타이밍 컨트롤러(Timing Controller)이거나, 타이밍 컨트롤러를 포함하여 다른 제어 기능도 더 수행할 수 있는 제어장치일 수 있으며, 타이밍 컨트롤러와 다른 제어장치일 수 있고, 제어장치 내 회로일 수도 있다. 컨트롤러(140)는 IC(Integrated Circuit), FPGA(Field Programmable Gate Array), ASIC(Application Specific Integrated Circuit), 또는 프로세서(Processor) 등의 다양한 회로나 전자 부품으로 구현될 수 있다.
컨트롤러(140)는 인쇄회로기판, 가요성 인쇄회로 등에 실장되고, 인쇄회로기판, 가요성 인쇄회로 등을 통해 데이터 구동 회로(120) 및 게이트 구동 회로(130)와 전기적으로 연결될 수 있다.
컨트롤러(140)는, 미리 정해진 하나 이상의 인터페이스에 따라 데이터 구동 회로(120)와 신호를 송수신할 수 있다. 여기서, 예를 들어, 인터페이스는 LVDS (Low Voltage Differential Signaling) 인터페이스, EPI 인터페이스, SPI (Serial Peripheral Interface) 등을 포함할 수 있다.
컨트롤러(140)는 하나 이상의 레지스터 등의 기억매체를 포함할 수 있다.
본 명세서의 실시예들에 따른 표시장치(100)는, 액정표시장치 등의 백라이트 유닛을 포함하는 디스플레이일 수도 있고, OLED(Organic Light Emitting Diode) 디스플레이, 퀀텀닷(Quantum Dot) 디스플레이, 마이크로 LED (Micro Light Emitting Diode) 디스플레이 등의 자발광 디스플레이일 수 있다.
본 명세서의 실시예들에 따른 표시장치(100)가 OLED 디스플레이인 경우, 각 서브픽셀(SP)은 스스로 빛을 내는 유기발광 소자(OLED)를 발광 소자로서 포함할 수 있다. 본 실시예들에 따른 표시장치(100)가 퀀텀닷 디스플레이인 경우, 각 서브픽셀(SP)은 스스로 빛을 내는 반도체 결정인 퀀텀닷(Quantum Dot)으로 만들어진 발광 소자를 포함할 수 있다. 본 명세서의 실시예들에 따른 표시장치(100)가 마이크로 LED 디스플레이인 경우, 각 서브픽셀(SP)은 스스로 빛을 내고 무기물을 기반으로 만들어진 마이크로 LED (Micro Light Emitting Diode)를 발광 소자로서 포함할 수 있다. 아래에서는 설명의 편의를 위해 본 명세서의 실시예들에 따른 표시장치(100)는 OLED 디스플레이인 경우를 예로 들어 설명하며, 본 발명이 OLED 디스플레이인 경우에 한정되는 것은 아니다.
도 2는 본 명세서의 실시예들에 따른 표시장치(100)의 서브픽셀(SP)의 일 예시를 나타낸 도면이다.
도 2를 참조하면, 서브픽셀(SP)은 유기발광 소자(OLED)와, 유기발광 소자(OLED)를 구동하기 위해 구성되는 구동 트랜지스터(D-TFT)를 포함할 수 있다.
서브픽셀(SP)은 구동 트랜지스터(D-TFT) 이외에 하나 이상의 트랜지스터를 더 포함할 수 있다. 각 서브픽셀(SP)은 하나 이상의 산화물 반도체 트랜지스터(Oxide TFT)를 포함할 수 있다.
서브픽셀(SP)은 구동 트랜지스터(D-TFT)와 제1 내지 제6 트랜지스터(T1~T6)를 포함할 수 있다. 각각의 트랜지스터들은 P형 트랜지스터 또는 N형 트랜지스터일 수 있다.
N형 트랜지스터는 반도체성 산화물을 이용하여 형성되는 산화물 트랜지스터(예를 들어, 인듐, 갈륨, 아연 산화물 또는 IGZO와 같은 반도체성 산화물로부터 형성된 채널을 갖는 트랜지스터)로 이루어질 수 있다. P형 트랜지스터는 실리콘과 같은 반도체로부터 형성된 실리콘 트랜지스터(예를 들어, LTPS 또는 저온 폴리 실리콘으로 지칭되는 저온 프로세스를 이용하여 형성된 폴리 실리콘 채널을 갖는 트랜지스터)일 수 있다.
산화물 트랜지스터는 실리콘 트랜지스터보다 상대적으로 누설 전류가 낮은 특징을 갖는다.
서브픽셀(SP)은, 데이터 전압(Vdata)에 대응하는 전압을 구동 트랜지스터(D-TFT)의 게이트 노드에 하나의 프레임 기간 동안 인가하기 위해 구성되는 스토리지 커패시터(Cstg)를 더 포함할 수 있다.
7개의 트랜지스터와 1개의 커패시터를 포함하는 상기와 같은 서브픽셀(SP)의 구조는 7T1C 구조라고도 한다.
아래에서는 설명의 편의를 위해 본 명세서의 실시예들에 따른 표시장치(100)에서 서브픽셀(SP)이 7T1C 구조를 갖는 것을 예로 들어 설명한다. 다만, 본 명세서의 실시예들에 따른 표시장치(100)에서 서브픽셀(SP)의 구조가 7T1C 구조로 한정되는 것은 아니며, 서브픽셀(SP)은 하나 이상의 회로 소자를 더 포함할 수 있다.
제1 트랜지스터(T1)는 구동 트랜지스터(D-TFT)의 제1 노드(N1)와 데이터 라인(DL) 사이의 전기적 연결을 스위칭하기 위해 구성될 수 있다. 구동 트랜지스터(D-TFT)의 제1 노드(N1)는 구동 트랜지스터(D-TFT)의 소스 노드 또는 드레인 노드일 수 있다. 제1 트랜지스터(T1)는 제2 스캔 신호(Scan2)에 의해 동작 타이밍이 제어될 수 있다. 제1 트랜지스터(T1)에 턴-온 레벨 전압의 제2 스캔 신호(Scan2)가 인가되면, 구동 트랜지스터(D-TFT0의 제1 노드(N1)에는 데이터 전압(Vdata)이 인가된다.
제2 트랜지스터(T2)는 구동 트랜지스터(D-TFT)의 제1 노드(N1)와 고전위 구동 전압(VDDEL) 라인 사이의 전기적 연결을 스위칭하기 위해 구성될 수 있다. 제2 트랜지스터(T2)는 발광 신호(EM)에 의해 동작 타이밍이 제어될 수 있다. 제2 트랜지스터(T2)에 턴-온 전압 레벨의 발광 신호(EM)가 인가되면, 구동 트랜지스터(D-TFT)의 제1 노드(N1)에는 고전위 구동 전압(VDDEL)이 인가된다.
스토리지 커패시터(Cstg)는 구동 트랜지스터(D-TFT)의 제2 노드(N2)에 전기적으로 연결되는 일단과, 고전위 구동 전압(VDDEL) 라인에 전기적으로 연결되는 타단을 포함할 수 있다. 구동 트랜지스터(D-TFT)의 제2 노드(N2)는 구동 트랜지스터(D-TFT)의 게이트 노드일 수 있다.
제3 트랜지스터(T3)는 구동 트랜지스터(D-TFT)의 제2 노드(N2)와 제3 노드(N3) 사이에 전기적으로 연결된다. 제3 트랜지스터(T3)는 제1 스캔 신호(Scan1)에 의해 동작 타이밍이 제어될 수 있다.
제3 트랜지스터(T3)는 산화물 트랜지스터일 수 있다. 산화물 트랜지스터는 누설 전류가 낮은 특징으로 인해, 구동 트랜지스터(D-TFT)의 제2 노드(N2)의 전압 레벨은 일정하게 유지될 수 있다. 이에 따라, 매 프레임마다 영상 표시를 위한 데이터 전압(Vdata)이 인가되지 않더라도 서브픽셀(SP)은 이전 프레임에 입력된 영상 표시를 위한 데이터 전압(Vdata)에 기초하여 화면에 영상을 표시할 수 있다. 이를 저주파 구동, 또는 저속 구동이라고 한다.
제4 트랜지스터(T4)는 구동 트랜지스터(D-TFT)의 제3 노드(N3)와 초기화 전압(Vini) 라인 사이의 전기적 연결을 스위칭하기 위해 구성될 수 있다. 제4 트랜지스터(T4)는 제3 스캔 신호(Scan3)에 의해 제어될 수 있다. 턴-온 레벨 전압의 제3 스캔 신호(Scan3)가 인가되면 구동 트랜지스터(D-TFT)의 제3 노드(N3)에는 초기화 전압(Vini)이 인가된다.
제5 트랜지스터(T5)는 구동 트랜지스터(D-TFT)의 제3 노드(N3)와 유기발광 소자(OLED)의 제1 전극 사이의 전기적 연결을 스위칭하기 위해 구성될 수 있다. 제5 트랜지스터(T5)는 제4 노드(N4)를 포함하며, 제5 트랜지스터(T5)의 제4 노드(N4)에서 유기발광 소자(OLED)의 제1 전극과 전기적으로 연결된다. 제5 트랜지스터(T5)의 제4 노드(N4)는 제5 트랜지스터(T5)의 소스 노드 또는 드레인 노드일 수 있다. 유기발광 소자(OLED)의 제1 전극은 애노드 전극 또는 캐소드 전극일 수 있다. 아래에서는, 유기발광 소자(OLED)의 제1 전극은 애노드 전극인 것으로 가정하고 설명한다.
제5 트랜지스터(T5)는 발광 신호(EM)에 의해 동작 타이밍이 제어된다. 제5 트랜지스터(T5)의 동작 타이밍을 제어하는 발광 신호(EM)는, 제2 트랜지스터(T2)의 동작 타이밍을 제어하는 발광 신호(EM)와 동일할 수 있다. 제5 트랜지스터(T5)의 게이트 노드와 제2 트랜지스터(T2)의 게이트 노드는 하나의 발광 신호(EM) 라인에 전기적으로 연결될 수 있다.
제6 트랜지스터(T6)는 유기발광 소자(OLED)의 제1 전극과 리셋 전압(VAR) 라인 사이의 전기적 연결을 스위칭하기 위해 구성될 수 있다. 유기발광 소자(OLED)의 제1 전극이 애노드 전극인 경우, 리셋 전압(VAR)은 애노드 리셋 전압(VAR: Anode Reset Voltage)일 수 있다. 리셋 전압(VAR)이 인가되면, 유기발광 소자(OLED)의 제1 전극의 전압은 리셋 전압(VAR)으로 초기화 된다. 리셋 전압(VAR)의 전압 레벨은 유기발광 소자(OLED)의 제2 전극(예: 캐소드 전극)에 인가되는 저전위 구동 전압(VSSEL)의 전압 레벨과 같을 수 있다.
제6 트랜지스터(T6)는 제3 스캔 신호(Scan3)에 의해 동작 타이밍이 제어될 수 있다. 제6 트랜지스터(T6)의 동작 타이밍을 제어하는 제3 스캔 신호(Scan3)는, 다른 서브픽셀(SP)의 제4 트랜지스터(T4)의 동작 타이밍을 제어하는 제3 스캔 신호(Scan3)와 동일한 신호 일 수 있다.
예를 들어, n(n은 1 이상의 정수)번째 게이트 라인과 전기적으로 연결된 서브픽셀(SP)에 포함된 제6 트랜지스터(T6)에는 제3 스캔 신호(Scan3)가 인가될 수 있다. 상기 서브픽셀(SP)에 인가되는 제3 스캔 신호(Scan3)는, n+1번째 게이트 라인에 위치하는 서브픽셀(SP)에 포함된 제4 트랜지스터(T4)에 인가되는 제3 스캔 신호(Scan3)와 동일한 신호일 수 있다.
유기발광 소자(OLED)의 제1 전극은 제5 트랜지스터(T5)의 제4 노드(N4)와 전기적으로 연결된다. 유기발광 소자(OLED)의 제2 전극은 저전위 구동 전압(VSSEL) 라인에 전기적으로 연결된다. 유기발광 소자(OLED)의 제1 전극은 애노드 전극 또는 캐소드 전극일 수 있다. 유기발광 소자(OELD)의 제2 전극은 캐소드 전극 또는 애노드 전극일 수 있다.
고전위 구동 전압(VDDEL) 라인과 저전위 구동 전압(VSSEL) 라인은 표시패널(110)에 배치된 다수의 서브픽셀(SP)들과 공통으로 연결되는 공통 전압 라인일 수 있다.
도 2를 참조하면, 제3 트랜지스터(T3)는 N형 트랜지스터일 수 있다. 나머지 트랜지스터들은 P형 트랜지스터일 수 있다. 구동 트랜지스터(D-TFT), 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제4 트랜지스터(T4), 제5 트랜지스터(T5), 제6 트랜지스터(T6)는 P형 트랜지스터일 수 있으나, 전술한 트랜지스터들 중 하나 이상의 트랜지스터는 N형 트랜지스터로 형성될 수도 있다.
도 3은 리프레시 프레임(Refresh Frame)의 타이밍도에 대한 일 예시를 나타낸 도면이다.
본 명세서의 실시예들에 따른 표시장치(100)의 구동 기간은, 리프레시 프레임(Refresh Frame)과 애노드 리셋 프레임(Anode Reset Frame)을 포함할 수 있다.
리프레시 프레임(Refresh Frame)에 다수의 데이터 라인(DL)들에는 영상 표시를 위한 데이터 전압(Vdata)이 인가될 수 있다.
샘플링 기간(Sampling) 동안, 서브픽셀(SP)에는 영상 표시를 위한 데이터 전압(Vdata)이 인가된다. 해당 데이터 전압(Vdata)에 대응하는 전압 값은 전술한 스토리지 커패시터(Cstg)의 일단에 인가된다.
발광 기간(Emission period) 동안, 구동 트랜지스터(D-TFT)의 제2 노드(N2)는 스토리지 커패시터(Cstg)의 일단과 전기적으로 연결되어 상기 데이터 전압(Vdata)에 대응하는 전압 값이 인가된다. 발광 기간(Emission period) 동안, 턴-온 레벨 전압의 발광 신호(EM)가 인가되면 발광 소자가 발광한다.
아래에서는 리프레시 프레임(Refresh Frame)을 기준으로 발광 기간(Emission period)을 설명한다. 발광 기간(Emission period)은 애노드 리셋 프레임(Anode Reset Frame)에도 존재할 수 있다.
도 4는 본 명세서의 실시예들에 따른 표시장치에서 샘플링 기간(Sampling)을 설명하기 위한 도면이다.
도 4에는 7T1C 구조의 서브픽셀(SP)과, 영상 표시를 위한 데이터 전압(Vdata)이 서브픽셀(SP)에 인가되는 리프레시 프레임 기간에 대한 타이밍도가 도시되어 있다.
리프레시 프레임(Refresh Frame)은 구동 트랜지스터(DRT)의 제3 노드(N3)에 하이 레벨 전압의 초기화 전압(Vini_H)을 인가하기 위해 구성되는 제1 온-바이어스 기간 및 제2 온-바이어스 기간(OBS1, OBS2)과, 구동 트랜지스터(D-TFT)의 제2 노드(N2)에 데이터 전압(Vdata)에 대응하는 전압을 인가하기 위해 구성되는 샘플링 기간(Sampling)을 더 포함할 수 있다.
온-바이어스 기간(OBS1, OBS2)은 구동 트랜지스터(D-TFT)에서 발생할 수 있는 히스테리시스 효과를 완화시키고 응답 특성을 개선하기 위한 기간일 수 있다.
샘플링 기간(Sampling) 동안, 제2 트랜지스터(T2)와 제5 트랜지스터(T5)에는 턴-오프 레벨 전압의 발광 신호(EM)가 인가된다. 제3 트랜지스터(T3)에는 턴-온 레벨 전압의 제1 스캔 신호(Scan1)가 인가된다. 제1 트랜지스터(T2)에는 턴-온 레벨 전압의 제2 스캔 신호(Scan2)가 인가된다. 제4 트랜지스터(T4)와 제6 트랜지스터(T6)에는 턴-오프 레벨 전압의 제3 스캔 신호(Scan3)가 인가된다.
샘플링 기간(Sampling)에 진입할 때, 구동 트랜지스터(D-TFT)의 제3 노드(N3)에는 로우 레벨 전압의 초기화 전압(Vini_L)이 인가된다. 제3 트랜지스터(T3)가 턴-온 되면 구동 트랜지스터(D-TFT)의 제3 노드(N3)와 제2 노드(N2)는 전기적으로 연결되고, 구동 트랜지스터(D-TFT)의 제2 노드(N2)에는 턴-온 레벨의 전압이 인가되고, 구동 트랜지스터(D-TFT)는 턴-온 된다.
샘플링 기간(Sampling)에 구동 트랜지스터(D-TFT)와 제1 트랜지스터(T1), 제3 트랜지스터(T3)가 턴-온 되면, 구동 트랜지스터(D-TFT)의 제2 노드(N2)에는 데이터 전압(Vdata)에 대응하는 전압이 인가된다. 이에 따라, 스토리지 커패시터(Cstg)의 일단에는 데이터 전압(Vdata)에 대응하는 전압이 인가된다.
도 5는 본 명세서의 실시예들에 따른 표시장치(100)에서 발광 소자에 저전류가 흐르는 발광 기간을 설명하기 위한 도면이다.
발광 기간(Emission period)은, 발광 소자에 흐르는 전류(Ioled)의 크기가 상대적으로 작은 저전류 기간(Low period)과, 발광 소자에 흐르는 전류(Ioled)의 크기가 상대적으로 큰 고전류 기간(High period)을 포함할 수 있다.
발광 소자에 흐르는 전류(Ioled)가 상대적으로 작으면 발광 소자는 상대적으로 낮은 밝기로 발광한다. 발광 소자에 흐르는 전류(Ioled)가 상대적으로 크면, 발광 소자는 상대적으로 높은 밝기로 발광한다. 발광 소자에 흐르는 전류(Ioled)의 크기를 조절함으로써, 원하는 계조 값에 맞추어 서브픽셀(SP)을 구동할 수 있다.
도 5는 발광 소자에 흐르는 전류(Ioled)의 크기가 상대적으로 작은 저전류 기간(Low period)을 설명하기 위한 도면이다.
도 5를 참조하면, 턴-온 레벨 전압의 제3 스캔 신호(Scan3)가 인가되어 제4 트랜지스터(T4)와 제6 트랜지스터(T6)가 턴-온 된다.
구동 트랜지스터(D-TFT)의 제3 노드(N3)에는 초기화 전압(Vini)이 인가된다. 구동 트랜지스터(D-TFT)의 제3 노드(N3)에 인가되는 초기화 전압(Vini)은 로우 레벨 전압의 초기화 전압(Vini_L)이다. 로우 레벨 전압의 초기화 전압(Vini_L)은, 저전위 구동 전압(VSSEL)의 전압 레벨(예: -5.8V)보다 높은 레벨의 전압(예: -5V)이다.
유기발광 소자(OLED)의 제1 전극에는 리셋 전압(VAR)이 인가된다. 리셋 전압(VAR)의 레벨(예: -5.8V)은 유기발광 소자(OLED)의 제2 전극에 인가되는 저전위 기저 전압(VSSEL)의 전압 레벨(예: -5.8V)과 같을 수 있다.
제1 스캔 신호(Scan1)와 제2 스캔 신호(Scan2)는 턴-오프 레벨 전압으로 인가된다. 제1 트랜지스터(T1)와 제3 트랜지스터(T3)는 턴-오프 상태이다. 구동 트랜지스터(D-TFT)의 제2 노드(N2)에는, 전술한 샘플링 기간(Sampling)에 인가된 데이터 전압(Vdata)에 대응하는 전압이 스토리지 커패시터(Cstg)로부터 인가된다.
한편, 제3 스캔 신호(Scan3)는 저전류 기간(Low period)에 턴-온 레벨 전압이 인가되다가 턴-오프 레벨 전압이 인가된다. 제4 트랜지스터(T4)와 제6 트랜지스터(T6)는 턴-오프 된다.
턴-오프 레벨 전압의 제3 스캔 신호(Scan3)가 인가되는 동안, 턴-온 전압 레벨의 발광 신호(EM)가 인가된다. 제5 트랜지스터(T5)와 제2 트랜지스터(T2)는 턴-온 된다.
턴-온 레벨 전압의 발광 신호(EM)가 인가되면, 구동 트랜지스터(D-TFT)의 제1 노드(N1)에는 고전위 구동 전압(VDDEL)이 인가된다. 구동 트랜지스터(D-TFT)의 제2 노드(N2)에는 스토리지 커패시터(Cstg)로부터 영상 표시를 위한 데이터 전압(Vdata)에 대응하는 전압이 인가된다.
구동 트랜지스터(D-TFT)의 제2 노드(N2)와 제3 노드(N3)의 전압 차(Vgs)가 구동 트랜지스터(D-TFT)의 문턱 전압(Vth) 값보다 크면, 구동 트랜지스터(D-TFT)는 발광한다.
발광 소자에 흐르는 전류(Ioled) 값은 유기발광 소자(OLED)의 양단에 인가된 전압의 전압 차에 따라 달라질 수 있다. 턴-온 레벨 전압의 발광 신호(EM)가 인가되기 직전에 유기발광 소자(OLED)의 제1 전극에 인가된 리셋 전압(VAR)의 전압 레벨은, 유기발광 소자(OLED)의 제2 전극에 인가된 저전위 구동 전압(VSSEL)의 전압 레벨과 거의 동일하다.
구동 트랜지스터(D-TFT)의 제3 노드(N3)에 인가된 로우 레벨 전압의 초기화 전압(Vini_L)의 전압 레벨은 리셋 전압(VAR)의 전압 레벨보다 높기 때문에, 발광 소자의 제1 전극의 전압은 리셋 전압(VAR)으로부터 점차 상승한다.
따라서, 제3 스캔 신호(Scan3)의 전압 레벨이 턴-오프 전압 레벨로 전환된 직후 발광 소자에 흐르는 전류(Ioled)의 전류 값은 비교적 작다.
도 6은 본 명세서의 실시예들에 따른 표시장치에서 발광 소자에 고전류가 흐르는 발광 기간을 설명하기 위한 도면이다.
발광 소자에 흐르는 전류의 크기가 상대적으로 큰 고전류 기간(High period)은, 전술한 저전류 기간(Low period)과 비교해, 제3 스캔 신호(Scan3)가 턴-오프 레벨 전압으로 유지되는 상태에서 발광 신호(EM)가 턴-온 레벨 전압으로 인가되는 점에서 차이가 있다.
즉, 고전류 기간(High period)에 턴-온 레벨 전압의 발광 신호(EM)가 인가되기 직전에는, 발광 소자의 제1 전극에 리셋 전압(VAR)이 인가되지 않는다.
저전류 기간(Low period)에 발광 소자의 제1 전극의 전압이 다소 상승하였기 때문에, 발광 신호(EM)에 턴-온 레벨 전압이 인가되면 발광 소자의 제1 전극에 인가되는 전압의 레벨은 저전류 기간(Low period)에 비해 더욱 상승한다. 이에 따라, 고전류 기간(High period)에 유기발광 소자(OLED)에는 상대적으로 큰 전류가 흐르고, 발광 소자는 더욱 밝게 발광할 수 있다.
전술한 저전류 기간(Low period)와 고전류 기간(High period)은, 하나의 발광 기간(Emission period) 중 교번하여 위치할 수 있다.
전술한 저전류 기간(Low period)와 고전류 기간(High period)은, 하나의 발광 기간(Emission period) 동안 두 번 이상씩 존재할 수 있다.
도 7은 본 명세서의 실시예들에 따른 표시장치에서 애노드 리셋 프레임(Anode Reset Frame)을 설명하기 위한 도면이다.
도 7을 참조하면, 제2 트랜지스터(T2)와 제5 트랜지스터(T5)에는 턴-오프 레벨 전압의 발광 신호(EM)가 인가된다. 제3 트랜지스터(T3)에는 턴-오프 레벨 전압의 제1 스캔 신호(Scan1)가 인가된다. 제1 트랜지스터(T1)에는 턴-오프 레벨 전압의 제2 스캔 신호(Scan2)가 인가된다. 제4 트랜지스터(T4)와 제6 트랜지스터(T6)에는 제3 스캔 신호(Scan3)가 인가된다. 제3 스캔 신호(Scan3)는 애노드 리셋 프레임(Anode Reset Frame) 기간 동안, 턴-온 레벨 전압과 턴-오프 레벨 전압이 교번할 수 있다.
제3 스캔 신호(Scan3)가 턴-온 레벨 전압의 신호일 때, 제4 트랜지스터(T4)는 턴-온 된다. 구동 트랜지스터(D-TFT)의 제3 노드(N3)에는 하이 레벨 전압의 초기화 전압(Vini_H)이 인가된다.
애노드 리셋 프레임(Anode Reset Frame) 기간 동안, 구동 트랜지스터(D-TFT)의 제3 노드(N3)에 하이 레벨 전압의 초기화 전압(Vini_H)이 인가될 수 있으며, 해당 기간은 제3 온-바이어스 기간(OBS3), 제4 온-바이어스 기간(OBS4)일 수 있다.
제3 스캔 신호(Scan3)가 턴-온 레벨 전압의 신호일 때, 제6 트랜지스터(T6)는 턴-온 된다. 유기발광 소자(OLED)의 제1 전극에는 애노드 리셋 전압(VAR)이 인가된다.
애노드 리셋 프레임(Anode Reset Frame) 기간 동안 유기발광 소자(OLED)의 제1 전극에 인가되는 애노드 리셋 전압(VAR)의 전압 레벨은, 리프레시 프레임 기간 동안 유기발광 소자(OLED)의 제1 전극에 인가되는 애노드 리셋 전압(VAR)의 전압 레벨과 다를 수 있다. 상기 두 기간 동안 유기발광 소자(OLED)의 제1 전극에 인가되는 전압의 전압 레벨이 다를 경우, 두 전압을 구분하기 위하여, 리프레시 프레임 기간 동안의 애노드 리셋 전압(VAR)을 VAR_A 전압이라고 하고, 애노드 리셋 프레임 기간 동안의 애노드 리셋 전압(VAR)을 VAR_B 전압이라고도 호칭하기도 한다.
한편, 도 7을 참조하면, 애노드 리셋 프레임(Anode Reset Frame) 기간 동안 데이터 라인(Vdata)에는 미리 설정된 전압 레벨을 갖는 데이터 전압(Vdata)이 인가된다.
구동 트랜지스터(D-TFT)의 제2 노드(N2)와, 해당 구동 트랜지스터(D-TFT)에 데이터 전압(Vdata)을 인가하는 데이터 라인(DL) 사이에는 기생 커패시턴스(Cpara)가 형성될 수 있다. 경우에 따라, 해당 데이터 라인(DL)에 전기적으로 연결되는 일단과 구동 트랜지스터(D-TFT)의 제2 노드(N2)에 전기적으로 연결되는 타단을 갖는 물리적인 커패시터 소자가 배치될 수도 있다. 아래에서는 구동 트랜지스터(D-TFT)의 제2 노드(N2)와 데이터 라인(DL) 사이에 기생 커패시턴스(Cpara)가 형성된 경우를 예로 들어 설명한다.
애노드 리셋 프레임(Anode Reset Frame) 기간 동안, 구동 트랜지스터(D-TFT)의 제2 노드(N2)와 데이터 라인(DL) 사이에 기생 커패시턴스(Cpara)가 형성됨에 따라, 데이터 라인(DL)에 미리 설정된 레벨의 전압을 인가함으로써 구동 트랜지스터(D-TFT)의 제2 노드(N2)의 전압 레벨이 변동하는 것을 방지할 수 있다.
애노드 리셋 프레임(Anode Reset Frame) 기간 동안 구동 트랜지스터(D-TFT)의 제2 노드(N2)의 전압 레벨이 변동하는 것을 방지하기 위해 데이터 라인(DL)에 인가하는 데이터 신호를 파크 전압(Vpark)이라고 한다. 파크 전압(Vpark)의 전압 레벨은, 블랙 계조의 영상, 또는 저계조의 영상을 표시하기 위한 데이터 신호(Vdata)의 전압 레벨과 같거나 유사할 수 있다.
애노드 리셋 프레임(Anode Reset Frame) 기간 동안 구동 트랜지스터(D-TFT)의 제2 노드(N2)의 전압 변동이 최소화됨에 따라 구동 트랜지스터(D-TFT)의 제2 노드(N2)의 전압 레벨은 이전 리프레시 프레임의 샘플링 기간(Sampling) 동안 입력된 전압 레벨과 실질적으로 같거나, 이와 유사할 수 있다.
구동 트랜지스터(D-TFT)의 제2 노드(N2)와, 해당 구동 트랜지스터(D-TFT)에 데이터 전압(Vdata)을 인가하는 데이터 라인(DL) 사이에는 기생 커패시턴스(Cpara)가 형성될 수 있는 것과 마찬가지로, 해당 구동 트랜지스터(D-TFT)에 데이터 전압(Vdata)을 인가하는 데이터 라인(DL)과 유기발광 소자의 제1 전극 사이에도 기생 커패시턴스(Cpara')가 형성될 수 있다.
도 8은 본 명세서의 실시예들에 따른 표시장치(100)에서 고속 구동과 저속 구동을 예시적으로 설명하는 도면이다.
도 8을 참조하면, 본 명세서의 실시예들에 따른 표시장치(100)는, 모든 프레임이 리프레시 프레임(Refresh Frame)인 고속 구동을 수행할 수 있다. 그리고, 본 명세서의 실시예들에 따른 표시장치(100)는, 서로 다른 리프레시 프레임(Refresh Frame) 사이에 적어도 하나의 애노드 리셋 프레임(Anode Reset Frame)이 존재하는 저속 구동을 수행할 수 있다.
예를 들어, 본 명세서의 실시예들에 따른 표시장치가 고속 구동 시에 120Hz의 주사율로 구동되는 경우, 1초 동안 표시되는 120 개의 프레임은 모두 리프레시 프레임(Refresh Frame)이다.
상기 표시장치가 24Hz의 주사율로 구동되는 경우, 1초 동안 표시되는 120개의 프레임 중 24개의 프레임은 리프레시 프레임(Refresh Frame)이고, 나머지 96 개의 프레임은 애노드 리셋 프레임(Anode Reset Frame)이다. 즉, 하나의 리프레시 프레임(Refresh Frame) 이후, 네 개의 애노드 리셋 프레임(Anode Reset Frame)이 연속될 수 있다.
이를 통해, 본 명세서의 실시예들에 따른 표시장치는 고속 구동과 저속 구동을 모두 수행할 수 있다.
도 9는 본 명세서의 실시예들에 따른 표시장치(100)에서 어두운 무라(dark mura)가 발생하는 영역(Region B)과 밝은 무라(bright mura)가 발생하는 영역(Region C)을 나타낸 도면이다.
도 9를 참조하면, 표시패널(110)에는 다수의 서브픽셀(SP)들이 위치한다. 다수의 서브픽셀(SP)들을 타이밍에 맞추어 발광시키기 위해, 게이트 신호(예: Scan3, EM 등)는 게이트 라인(GL)으로 순차적으로 입력될 수 있다.
예를 들어, 표시패널(110)의 좌측 상단에 위치하는 서브픽셀(SP)에서 우측 하단에 위치하는 서브픽셀(SP) 방향으로, 게이트 신호가 인가되어 해당 서브픽셀(SP)에는 다음 프레임의 영상 표시를 위한 데이터 전압(Vdata)이 인가된다.
따라서, 표시패널(110)에서 서브픽셀(SP)의 위치에 따라 게이트 신호가 인가되는 타이밍이 다르다.
도 9를 참조하면, 표시패널(110)은 상측의 제1 영역(Region A)과, 제1 영역(Region A) 아래 측의 제2 영역(Region B)과, 제2 영역(Region B) 아래 측의 제3 영역(Region C)을 포함한다.
도 9의 타이밍도는 제1 영역(Region A), 제2 영역(Region B), 제3 영역(Region C)에 대한 타이밍도를 나타낸 도면이다. 해당 타이밍도는, 발광 기간(Emission period)만을 간략히 도시한 것으로, 제3 스캔 신호(Scan3)와 발광 신호(EM), 발광 소자에 흐르는 전류(Ioled)만을 표시한 도면이다.
제1 영역(Region A)에 위치하는 서브픽셀(SP)은 턴-온 레벨 전압의 제3 스캔 신호(Scan 3)와 턴-온 전압 레벨의 발광 신호(EM)가 모두 액티브 기간에 인가된다. 제1 영역(Region A)에 위치하는 서브픽셀(SP)은 N-1번째(N은 2 이상의 정수) 프레임의 액티브 기간(N-1 ACT)과 N번째 프레임의 액티브 기간(N ACT)에 발광한다.
도 9를 참조하면, 제1 영역(Region A)에 위치하는 서브픽셀(SP)은 액티브 기간(ACT)에 발광 소자에 흐르는 전류(Ioled)가 저전류인 기간과 고전류인 기간이 동일한 횟수로 존재한다.
제2 영역(Region B)에 위치하는 서브픽셀(SP)은 N-1번째(N은 2 이상의 정수) 프레임의 액티브 기간(N-1 ACT)과 블랭크 기간(BLANK) 및 N번째 프레임의 액티브 기간(N ACT)에 발광한다.
블랭크 기간(BLANK) 동안, 다수의 데이터 라인(DL)들에는 미리 설정된 레벨의 목표 전압(Target Voltage)이 인가된다.
목표 전압(Target Voltage)의 레벨은 전술한 파크 전압(Vpark)의 레벨과 같을 수 있다.
목표 전압(Target Voltage)의 레벨은, 블랙 계조 또는 저계조 영상을 표시하기 위한 데이터 전압과 같거나, 이와 유사할 수 있다. 이에 따라, 블랭크 기간(BLANK) 동안, 낮은 전압 레벨의 목표 전압(Target Voltage)이 다수의 데이터 라인(DL)들에 인가된다.
한편, 제2 영역(Region B)에 위치하는 서브픽셀(SP)은 발광 소자를 포함하며, 해당 발광 소자의 제1 전극과 해당 서브픽셀(SP)에 데이터 전압을 공급하는 데이터 라인(DL) 사이에는 전술한 기생 커패시턴스(Cpara')이 형성될 수 있다.
블랭크 기간(BLANK) 동안, 다수의 데이터 라인(DL)들에 낮은 전압 레벨의 목표 전압(Target Voltage)이 인가됨에 따라, 제2 영역(Region B)에 위치하는 서브픽셀(SP)은 턴-온 전압 레벨의 발광 신호(EM)가 인가되더라도 발광 소자의 제1 전극의 전압 상승 폭이 상대적으로 더 적다.
이에 따라, 블랭크 기간(BLANK) 동안 발광 소자의 제1 전극과 제2 전극 사이의 전압 차는 더욱 작아지고, 따라서, 발광 소자에 흐르는 전류(Ioled)는 더 적어진다.
이러한 이유로 제2 영역(Region B)에서는 어두운 무라(dark mura)가 발생할 수 있다. 제2 영역(Region B)은 상시적으로 어두운 무라(dark mura)가 발생하는 영역일 수 있다.
제3 영역(Region C)에는 블랭크 기간(EM) 직후에 턴-온 전압 레벨의 발광 신호(EM)가 인가되는 서브픽셀(SP)이 위치할 수 있다. 제3 영역(Region C)에는 턴-온 전압 레벨의 발광 신호(EM)가 인가되는 기간이 블랭크 기간(BLANK) 및 액티브 기간(ACT)과 중첩되는 서브픽셀(SP)이 위치할 수 있다.
제3 영역(Region C)에 위치하는 서브픽셀(SP)은 블랭크 기간(BLANK) 동안 턴-온 전압 레벨의 제3 스캔 신호(Scan3)가 인가되고, 발광 소자의 제1 전극에 리셋 전압(VAR)이 인가될 수 있다.
제3 영역(Region C)에 위치하는 서브픽셀(SP)에 포함된 발광 소자는, 블랭크 기간(BLANK)에서 액티브 기간(ACT)으로 진입함에 따라, 제1 전극의 전압 레벨이 변동할 수 있다.
구체적으로, 다수의 데이터 라인(DL)들에 인가되는 전압이, 미리 설정된 레벨의 목표 전압(Target Voltage)에서 급격히 상승함에 따라, 발광 소자의 제1 전극에 인가되는 전압이 리셋 전압(VAR)에서 상승할 수 있다.
이에 따라, 발광 소자의 제1 전극과 제2 전극에 인가되는 전압의 전압차가 커진다. 턴-온 레벨 전압의 발광 신호(EM)가 인가되면, 발광 소자에는 고전류가 흐른다.
따라서, 제3 영역(Region C)에 위치하는 서브픽셀(SP)들은 하나의 액티브 기간(ACT) 동안, 저전류 기간보다 더 많은 횟수의 고전류 기간을 갖는다.
제3 영역(Region C)에는 밝은 무라(bright mura)가 발생할 수 있다. 제3 영역(Region C)은 상시적으로 밝은 무라(bright mura)가 발생하는 영역일 수 있다.
전술한 바를 종합하면, 액티브 기간(ACT)에서 블랭크 기간(BLANK)으로 진입하는 기간과 블랭크 기간(BLANK)에서 액티브 기간(ACT)으로 진입하는 기간에 다수의 데이터 라인(DL)들의 전압 레벨이 급격하게 변동함에 따라, 제2 영역(Region B)과 제3 영역(Region C)에서 무라(mura)가 발생하는 문제가 있다.
도 10은 본 명세서의 실시예들에 따른 데이터 구동 회로(120)를 간략히 나타낸 도면이다.
도 10을 참조하면, 본 명세서의 실시예들에 따른 데이터 구동 회로(120)는 영상 표시 전압 출력 회로(1050), 전압 안정화 회로(1060) 및 멀티플렉서(1010)를 포함할 수 있다.
영상 표시 전압 출력 회로(1050)는 영상 표시를 위한 데이터 전압(Vdata)을 출력하기 위해 구성되는 회로이다.
영상 표시 전압 출력 회로(1050)는, 시프트 레지스터(Shift Register), 데이터 레지스터(Data Register), 레벨 시프터(Level Shifter) 및 디지털 아날로그 컨버터(DAC)를 포함할 수 있다.
영상 표시 전압 출력 회로(1050)는, 소스 스타트 펄스(SSP), 소스 샘플링 클럭(SSC) 등을 포함하는 각종 데이터 구동 타이밍 제어 신호와, 영상 데이터(DATA)를 입력 받아, 영상 표시를 위한 데이터 전압(Vdata)을 출력할 수 있다.
전압 안정화 회로(1060)는 미리 설정된 레벨 전압의 신호를 출력하기 위해 구성되는 회로일 수 있다.
전압 안정화 회로(1060)는 애노드 리셋 프레임(Anode Reset Frame) 기간 동안 다수의 데이터 라인(DL)들에 입력되는 데이터 전압(Vdata)을 출력하기 위해 구성된 회로일 수 있다. 같은 의미로, 전압 안정화 회로(1060)는 파크 전압(Vpark)을 데이터 라인(DL)으로 출력하기 위해 구성된 회로일 수 있다.
전압 안정화 회로(1060)는 블랭크 기간(BLANK) 동안 다수의 데이터 라인(DL)들에 입력되는 목표 전압(Target Voltage) 레벨의 데이터 전압(Vdata)을 출력하기 위해 구성된 회로일 수 있다.
목표 전압(Target Voltage)의 전압 값은 파크 전압(Vpark)의 전압 값과 같을 수 있다. 이 경우, 전압 안정화 회로(1060)는 블랭크 기간(BLANK)과 애노드 리셋 프레임(Anode Reset Frame) 기간에 데이터 라인(DL)으로 데이터 전압(Vdata)을 출력할 수 있다.
전압 안정화 회로(1060)는 영상 표시 전압 출력 회로(1050)와 다른 별도의 회로로 구성될 수 있다. 영상 표시 전압 출력 회로(1050)가 동작하지 않더라도, 전압 안정화 회로(1060)만 동작하여 미리 설정된 레벨 전압의 데이터 전압(Vdata)을 다수의 데이터 라인(DL)들로 출력할 수 있다.
멀티플렉서(1010)는 영상 표시 전압 출력 회로(1050)에서 입력되는 전압과 전압 안정화 회로(1060)에서 입력되는 전압 중 어느 하나를 데이터 라인(DL)으로 출력하기 위해 구성될 수 있다.
멀티플렉서(1010)는, 영상 표시 전압 출력 회로(1050)와 전기적으로 연결되는 제1 노드(N1), 전압 안정화 회로(1060)와 전기적으로 연결되는 제2 노드(N2) 및 하나의 데이터 라인(DL)과 전기적으로 연결되는 제3 노드(N3)를 포함할 수 있다.
멀티플렉서(1010)의 제1 노드(N1)와 제3 노드(N3)가 전기적으로 연결되어 있는 동안, 영상 표시 전압 출력 회로(1050)에서 입력된 전압은 해당 데이터 라인(DL)으로 출력될 수 있다.
멀티플렉서(1010)의 제2 노드(N2)와 제3 노드(N3)가 전기적으로 연결되어 있는 동안, 전압 안정화 회로(1060)에서 입력된 전압은 해당 데이터 라인(DL)으로 출력될 수 있다.
영상 표시 전압 출력 회로(1050)에서 출력된 전압은 연산 증폭기(1020)를 거쳐 멀티플렉서(1010)의 제1 노드(N1)에 입력될 수 있다.
도 10을 참조하면, 데이터 구동 회로(120)는 영상 표시 전압 출력 회로(1050)와 연산 증폭기(1020) 사이의 전기적 연결을 스위칭하기 위해 구성되는 제1 스위치(1030)를 더 포함할 수 있다.
데이터 구동 회로(120)는 전압 안정화 회로(1060)와 멀티플렉서(1010)의 제2 노드(N2) 사이의 전기적 연결을 스위칭하기 위해 구성되는 제2 스위치(1040)를 더 포함할 수 있다.
제1 스위치(1030)는, 멀티플렉서(1010)의 제1 노드(N1)와 제3 노드(N3)가 전기적으로 연결되어 있는 기간에 턴-온 되는 것일 수 있다.
제2 스위치(1040)는, 멀티플렉서(1010)의 제2 노드(N2)와 제3 노드(N3)가 전기적으로 연결되어 있는 기간에 턴-온 되는 것일 수 있다.
애노드 리셋 프레임(Anode Reset Frame)과 블랭크 기간(BLANK)에, 멀티플렉서(1010)의 제2 노드(N2)와 제3 노드(N3)는 전기적으로 연결될 수 있다.
한편, 블랭크 기간(BLANK)은 스텝 전압(Step Voltage)이 인가되는 스텝 전압 인가 기간(SAP: Step Voltage Application Period)과, 목표 전압 인가 기간(TAP: Target Voltage Application Period)을 포함할 수 있다. 스텝 전압 인가 기간(SAP)의 길이는, 목표 전압 인가 기간(TAP)의 길이보다 짧을 수 있다.
스텝 전압 인가 기간(SAP)은, 목표 전압(Target Voltage) 레벨까지 단계적으로 전압을 낮추어 출력하는 “전 스텝 전압 인가 기간(FSAP: Front Step Voltage Application Period)”을 포함할 수 있다.
스텝 전압 인가 기간(SAP)은, 목표 전압(Target Voltage) 레벨부터 단계적으로 전압을 높여 출력하는 “후 스텝 전압 인가 기간(BSAP: Back Step Voltage Application Period)”을 포함할 수 있다.
이러한 스텝 전압(Step Voltage)은 영상 표시 전압 출력 회로(1050)에서 데이터 라인(DL)으로 입력된 것일 수 있다.
스텝 전압(Step Voltage) 레벨이 목표 전압(Target Voltage) 레벨에 도달하면 멀티플렉서(1010)는 데이터 라인(DL)과 전기적으로 연결되는 회로를 스위칭할 수 있다.
스텝 전압 인가 기간(SAP)의 길이는 블랭크 기간(BLANK) 길이의 20% 이하일 수 있다.
전 스텝 전압 인가 기간(FSAP)의 길이는, 블랭크 기간(BLANK) 길이의 10% 이내일 수 있다. 후 스텝 전압 인가 기간(BSAP)의 길이는, 블랭크 기간(BLANK) 길이의 10% 이내일 수 있다.
전 스텝 전압 인가 기간(FSAP)의 길이는, 후 스텝 전압 인가 기간(BSAP)의 길이와 같을 수 있으나, 경우에 따라 다를 수도 있다.
스텝 전압 인가 기간(SAP) 동안, 데이터 전압(Vdata)의 전압 레벨은 단계적으로 높아지거나 단계적으로 낮아질 수 있다.
블랭크 기간(BLANK) 직전의 액티브 기간(ACT)에 데이터 라인(DL)에 인가된 데이터 전압(Vdata)의 레벨에 따라, “전 스텝 전압 인가 기간(FSAP)”의 길이는 달라질 수 있다.
블랭크 기간(BLANK) 직전의 액티브 기간(ACT)에 데이터 라인(DL)에 인가된 데이터 전압(Vdata)의 레벨과 목표 전압(Target Voltage)의 레벨 사이의 전압 차가, 미리 설정된 전압 차 이하일 경우에, 데이터 라인(DL)에는 곧바로 목표 전압(Target Voltage) 레벨의 전압이 인가될 수 있다.
이와 달리, 블랭크 기간(BLANK) 직전의 액티브 기간(ACT)에 데이터 라인(DL)에 인가된 데이터 전압(Vdata)의 레벨과 목표 전압(Target Voltage)의 레벨 사이의 전압 차가, 미리 설정된 전압 차를 초과할 수 있다. 이 경우, 데이터 라인(DL)에는 스텝 전압(Step Voltage)이 인가될 수 있다. 스텝 전압(Step Voltage) 인가 기간 동안, 해당 데이터 라인(DL)에는, 데이터 전압 목표 전압(Target Voltage)보다 높은 전압 레벨의 스텝 전압(Step Voltage)이 인가될 수 있다.
블랭크 기간(BLANK) 직전의 액티브 기간(ACT)에 데이터 라인(DL)에 인가된 데이터 전압(Vdata)의 레벨에 따라, “전 스텝 전압 인가 기간(FSAP)”의 길이는 달라질 수 있다.
블랭크 기간(BLANK) 직후의 액티브 기간(ACT)에 데이터 라인(DL)에 인가되는 데이터 전압(Vdata)의 레벨과 목표 전압(Target Voltage)의 레벨 사이의 전압 차가, 미리 설정된 전압 차 이하일 경우에, 데이터 라인(DL)에는 곧바로 영상 표시를 위한 데이터 전압(Vdata)이 인가될 수 있다.
이와 달리, 블랭크 기간(BLANK) 직후의 액티브 기간(ACT)에 데이터 라인(DL)에 인가되는 영상 표시를 위한 데이터 전압(Vdata)과 목표 전압(Target Voltage) 사이의 전압 차가, 미리 설정된 전압 차를 초과할 수 있다. 이 경우, 데이터 라인(DL)에는 스텝 전압(Step Voltage)이 인가될 수 있다. 스텝 전압(Step Voltage) 인가 기간 동안, 해당 데이터 라인(DL)에는 목표 전압(Target Voltage)보다 높고 영상 표시를 위한 데이터 전압보다 낮은 전압 레벨의 스텝 전압(Step Voltage)이 인가될 수 있다.
스텝 전압 인가 기간(SAP)에는, 한 가지 전압 레벨의 스텝 전압(Step Voltage) 만이 인가될 수도 있다. 스텝 전압 인가 기간(SAP)에는 두 가지 이상의 전압 레벨의 스텝 전압(Step Voltage)이 인가될 수도 있다.
“전 스텝 전압 인가 기간(FSAP)”에 몇 가지 전압 레벨의 스텝 전압(Step Voltage)이 인가되는지 여부는, 블랭크 기간(BLANK)에 진입할 때 데이터 라인에 인가된 영상 표시를 위한 데이터 전압(Vdata)의 전압 레벨과 목표 전압(Target Voltage) 사이의 전압 차 수준에 따라 달라질 수 있다.
“후 스텝 전압 인가 기간(BSAP)”에 몇 가지 전압 레벨의 스텝 전압(Step Voltage)이 인가되는지 여부는, 액티브 기간(ACT)에 진입할 때 데이터 라인에 인가되는 영상 표시를 위한 데이터 전압(Vdata)의 전압 레벨과 목표 전압(Target Voltage) 사이의 전압 차 수준에 따라 달라질 수 있다.
스텝 전압 인가 기간(SAP)의 길이는, 해당 스텝 전압 인가 기간 동안 몇 가지 전압 레벨의 스텝 전압(Step Voltage)이 인가되었는지 여부에 따라 달라질 수 있다. 예를 들어, 두 가지 전압 레벨의 스텝 전압(Step Voltage)이 인가된 경우의 스텝 전압 인가 기간(SAP)의 길이는, 한 가지 전압 레벨의 스텝 전압(Step Voltage)이 인가된 경우의 스텝 전압 인가 기간(SAP)의 길이보다 길 수 있다.
블랭크 기간(BLANK)이 스텝 전압 인가 기간(SAP)을 포함함에 따라, 전술한 제2 영역(Region B)에서 어두운 무라(dark mura)가 시인되는 현상이 크게 완화될 수 있다.
블랭크 기간(BLANK)이 스텝 전압 인가 기간(SAP)을 포함함에 따라, 전술한 제3 영역(Region C)에서 밝은 무라(bright mura)가 시인되는 현상이 크게 완화될 수 있다.
도 11은 본 명세서의 실시예들에 따른 표시장치(100)에서 데이터 구동 회로(120)가 데이터 라인(DL)으로 스텝 전압(Step Voltage)을 출력하는 것을 예시적으로 표현한 도면이다.
도 11을 참조하면, 데이터 구동 회로(120)는 표시패널(110)에 배치된 다수의 서브픽셀(SP)들로 데이터 전압(Vdata)을 공급한다.
블랭크 기간(BLANK) 동안, 데이터 구동 회로(120)는 다수의 데이터 라인(DL)들로 목표 전압(Target Voltage) 레벨의 데이터 전압(Vdata)을 출력할 수 있다. 블랭크 기간(BLANK) 동안, 데이터 구동 회로(120)는 다수의 데이터 라인(DL)들로 스텝 전압(Step Voltage)을 출력할 수 있다.
도 11을 참조하면, 목표 전압(Target Voltage)의 전압 레벨은 제2 전압(V2)일 수 있다.
액티브 기간(ACT)에서 블랭크 기간(BLANK)으로 진입할 때 데이터 라인(DL)에 인가된 데이터 전압(Vdata)의 레벨에 따라, 목표 전압(Target Voltage)의 레벨보다 높은 스텝 전압(Step Voltage)이 인가될 수도 있고, 곧바로 목표 전압(Target Voltage)이 인가될 수도 있다.
도 11을 참조하면, 제1 데이터 라인(DL1)은, N-1 프레임의 액티브 기간(N-1 ACT)에서 블랭크 기간(BLANK)에 진입할 때, 제1 전압(V1)의 데이터 전압(Vdata)이 인가된다. 제1 전압(V1)과 제2 전압(V2) 사이의 전압 차가, 미리 설정된 전압 차 이하이면, 스텝 전압(Step Voltage)이 인가되지 않고 제2 전압(V2)이 인가될 수 있다.
제n 데이터 라인(DLn, n은 2 이상의 정수)은, N-1 프레임의 액티브 기간(N-1 ACT)에서 블랭크 기간(BLANK)에 진입할 때, 제4 전압(V4)의 데이터 전압(Vdata)이 인가된다. 제4 전압(V4)과 제2 전압(V2) 사이의 전압 차가, 미리 설정된 전압 차를 초과하면, “전 스텝 전압 인가 기간(FSAP)”에 제2 전압(V2) 레벨보다 높은 스텝 전압(Step Voltage)이 인가될 수 있다.
블랭크 기간(BLANK)에서 액티브 기간(ACT)으로 진입할 때, 데이터 라인(DL)에 인가되는 데이터 전압(Vdata)의 레벨에 따라, 목표 전압(Target Voltage)의 레벨보다 높은 스텝 전압(Step Voltage)이 인가될 수도 있고, 곧바도 목표 전압(Target Voltage)이 인가될 수도 있다.
도 11을 참조하면, 제1 데이터 라인(DL1) 은, 블랭크 기간(BLANK)에서 액티브 기간(ACT)에 진입할 때, 제3 전압(V3)의 데이터 전압(Vdata)이 인가된다. 제3 전압(V3)과 제2 전압(V2) 사이의 전압 차가, 미리 설정된 전압 차를 초과하면, 스텝 전압 인가 기간(SAP)에 제2 전압(V2)보다 높은 스텝 전압(Step Voltage)이 인가된다.
제 n 데이터 라인(DLn)은, 블랭크 기간(BLANK)에서 액티브 기간(ACT)에 진입할 때, 제5 전압(V5)의 데이터 전압(Vdata)이 인가된다. 제5 전압(V5)과 제2 전압(V2) 사이의 전압 차가, 미리 설정된 전압 차를 초과하면, “후 스텝 전압 인가 기간(BSAP)”에 제2 전압(V2)보다 높은 스텝 전압(Step Voltage)이 인가된다.
블랭크 기간(BLANK)은, “전 스텝 전압 인가 기간(FSAP)”과 “후 스텝 전압 인가 기간(BSAP)”을 포함할 수 있다. 블랭크 기간(BLANK)은 목표 전압 인가 기간(TAP)을 포함할 수 있다. 목표 전압 인가 기간(TAP)은 “전 스텝 전압 인가 기간(FSAP)”과 “후 스텝 전압 인가 기간(BSAP)” 사이에 존재할 수 있다.
컨트롤러(140)는, 데이터 구동 회로(120)를 제어하여, 스텝 전압(Step Voltage)의 레벨을 제어할 수 있다. 컨트롤러(140)는, 데이터 구동 회로(120)가 블랭크 기간(BLANK)의 길이의 20%를 넘지 않는 기간 동안 스텝 전압(Step Voltage)을 출력하도록 데이터 구동 회로(120)를 제어할 수 있다.
데이터 구동 회로(120)가 전술한 멀티플렉서(1010)를 포함하는 경우, 컨트롤러(140)는 멀티플렉서(1010)의 스위칭 타이밍을 제어하는 데이터 구동 타이밍 제어 신호(DCS)를 출력할 수 있다. 컨트롤러(140)는, 블랭크 기간(BLANK) 동안 상기 멀티플렉서(1010)가 스위칭되도록 데이터 구동 회로(120)를 제어할 수 있다. 예를 들면, 컨트롤러(140)는, 멀티플렉서(1010)가 목표 전압 인가 기간(TAP)에 스위칭되도록 제어할 수 있다.
데이터 구동 회로(120)가 스텝 전압(Step Voltage)을 출력하는 동안, 전술한 제2 영역(Region B)에 위치하는 어느 하나의 서브픽셀(SP)에는 턴-온 레벨 전압의 발광 신호(EM)가 인가될 수 있다. 즉, 데이터 구동 회로(120)가 스텝 전압(Step Voltage)을 출력하는 동안, 전술한 제2 영역(Region B)에 위치하는 어느 하나의 서브픽셀(SP)은 발광할 수 있다.
데이터 구동 회로(120)가 스텝 전압(Step Voltage)을 출력하는 동안, 전술한 제3 영역(Region C)에 위치하는 어느 하나의 서브픽셀(SP)에는 턴-온 레벨 전압의 발광 신호(EM)가 인가될 수 있다. 즉, 데이터 구동 회로(120)가 스텝 전압(Step Voltage)을 출력하는 동안, 전술한 제3 영역(Region C)에 위치하는 어느 하나의 서브픽셀(SP)은 발광할 수 있다.
이에 의해, 전술한 어두운 무라(dark mura) 발생 영역 및 밝은 무라(bright mura) 발생 영역에 의해 표시품질이 저하되는 현상이 개선될 수 있다.
이상에서 설명한 본 명세서의 실시예들을 간략하게 설명하면 아래와 같다.
본 명세서의 실시예들은, 다수의 서브픽셀(SP)들 및 상기 다수의 서브픽셀(SP)들과 전기적으로 연결되는 다수의 데이터 라인(DL)들을 포함하는 표시패널(110), 및 상기 다수의 데이터 라인(DL)들에 데이터 전압을 출력하는 데이터 구동 회로(120)를 포함하고, 상기 데이터 구동 회로(120)는, 액티브 기간(ACT) 동안 상기 다수의 데이터 라인(DL)들에 영상 표시를 위한 데이터 전압(Vdata)을 출력하고, 상기 액티브 기간과 다른 블랭크 기간(BLANK) 동안, 미리 설정된 목표 전압(Target Voltage) 레벨까지 상기 데이터 전압(Vdata)의 전압 레벨을 단계적으로 낮추거나, 상기 목표 전압(Target Voltage) 레벨까지 상기 데이터 전압(Vdata)의 전압 레벨을 단계적으로 높이는 스텝 전압(Step Voltage)을 출력하는 표시장치(100)를 제공할 수 있다.
본 명세서의 실시예들은, 상기 데이터 구동 회로(120)가 상기 목표 전압(Target Voltage) 레벨의 데이터 전압(Vdata)을 출력하는 기간(TAP)은, 상기 스텝 전압(Step Voltage)을 출력하는 기간(SAP)보다 긴 표시장치(100)를 제공할 수 있다.
본 명세서의 실시예들은, 상기 데이터 구동 회로(120)가 상기 스텝 전압을 출력하는 기간(SAP)의 길이는, 하나의 블랭크 기간(BLANK)의 길이의 20% 이하인 표시장치(100)를 제공할 수 있다.
본 명세서의 실시예들은, 하나의 블랭크 기간(BLANK) 동안 상기 데이터 구동 회로(120)가 상기 스텝 전압을 출력하는 기간(SAP)은, 상기 목표 전압(Target Voltage) 레벨의 데이터 전압(Vdata)을 출력하는 기간 전후에 모두 존재하는 표시장치(100)를 제공할 수 있다.
본 명세서의 실시예들은, 상기 목표 전압(Target Voltage)의 레벨(V2)은, 블랙 계조의 영상 표시를 위한 데이터 전압(Vdata)의 레벨인 표시장치(100)를 제공할 수 있다.
본 명세서의 실시예들은, 상기 데이터 구동 회로(120)가 다수의 데이터 라인(DL)들 중 어느 하나의 데이터 라인(DL)에 상기 스텝 전압을 출력하는 기간의 길이(SAP)는, 액티브 기간(ACT)에서 블랭크 기간(BLANK)으로 진입할 때 상기 어느 하나의 데이터 라인(DL)의 전압(V1, V4)의 레벨, 또는 블랭크 기간(BLANK)에서 액티브 기간(ACT)으로 진입할 때 상기 어느 하나의 데이터 라인(DL)에 인가되는 전압(V3, V5)의 레벨에 따라 달라지는 표시장치(100)를 제공할 수 있다.
본 명세서의 실시예들은, 상기 데이터 구동 회로(120)는, 상기 영상 표시를 위한 데이터 전압(Vdata) 및 상기 스텝 전압(Step Voltage)을 출력하는 영상 표시 전압 출력 회로(1050), 및 상기 목표 전압(Target Voltage) 레벨의 데이터 전압(Vdata)을 출력하는 전압 안정화 회로(1060)를 포함하는 표시장치(100)를 제공할 수 있다.
본 명세서의 실시예들은, 상기 데이터 구동 회로(120)는, 상기 영상 표시 전압 출력 회로(1050)에서 입력되는 전압과 상기 전압 안정화 회로(1060)에서 입력되는 전압 중 어느 하나를, 상기 다수의 데이터 라인(DL)들 중 어느 하나의 데이터 라인(DL)으로 출력하기 위해 구성되는 멀티플렉서(1010)를 더 포함하는 표시장치(100)를 제공할 수 있다.
본 명세서의 실시예들은, 상기 멀티플렉서(1010)는 블랭크 기간(BLANK)에 스위칭되는 표시장치(100)를 제공할 수 있다.
본 명세서의 실시예들은, 상기 스텝 전압(Step Voltage)의 레벨이 상기 목표 전압(Target Voltage)의 레벨에 도달한 이후 상기 멀티플렉서(1010)는 스위칭되는 표시장치(100)를 제공할 수 있다.
본 명세서의 실시예들은, 상기 데이터 구동 회로(120)는, 리프레시 프레임(Refresh Frame) 기간에 상기 다수의 데이터 라인(DL)들에 영상 표시를 위한 데이터 전압(Vdata)을 출력하고, 서로 다른 리프레시 프레임(Refresh Frame) 사이의 애노드 리셋 프레임(Anode Reset Frame) 기간에 상기 다수의 데이터 라인(DL)들에 상기 목표 전압(Target Voltage) 레벨의 데이터 전압(Vdata)을 출력하는 표시장치(100)를 제공할 수 있다.
본 명세서의 실시예들은, 상기 스텝 전압(Step Voltage)의 레벨은 상기 목표 전압(Target Voltage)의 레벨보다 높은 표시장치(100)를 제공할 수 있다.
본 명세서의 실시예들은, 상기 다수의 서브픽셀(SP)들 각각은 발광 소자를 포함하고, 하나의 액티브 기간(ACT) 동안, 상기 발광 소자는 두 번 이상 발광하는 표시장치(100)를 제공할 수 있다.
본 명세서의 실시예들은, 상기 발광 소자가 연속하여 두 번 이상 발광하는 기간에 상기 발광 소자에 흐르는 전류의 크기가 상이한 표시장치(100)를 제공할 수 있다.
본 명세서의 실시예들은, 상기 데이터 구동 회로(120)가 스텝 전압(Step Voltage)을 출력하는 동안, 상기 다수의 서브픽셀(SP)들 중 적어도 하나의 서브픽셀(SP)에 포함된 발광 소자는 발광하는 표시장치(100)를 제공할 수 있다.
본 명세서의 실시예들은, 액티브 기간(ACT) 동안 영상 표시를 위한 데이터 전압(Vdata)을 출력하는 영상 표시 전압 출력 회로(1050), 및 미리 설정된 목표 전압(Target Voltage) 레벨의 데이터 전압(Vdata)을 출력하는 전압 안정화 회로(1060)를 포함하고, 상기 액티브 기간(ACT) 이외의 블랭크 기간(BLANK) 동안, 상기 목표 전압(Target Voltage) 레벨까지 데이터 전압(Vdata)의 레벨을 단계적으로 낮추거나, 상기 목표 전압(Target Voltage) 레벨부터 데이터 전압의 레벨을 단계적으로 높이는 스텝 전압(Step Voltage)을 출력하는 데이터 구동 회로(120)를 제공할 수 있다.
본 명세서의 실시예들은, 상기 영상 표시 전압 출력 회로(1050)는 상기 스텝 전압(Step Voltage)을 출력하는 데이터 구동 회로(120)를 제공할 수 있다.
본 명세서의 실시예들은, 상기 영상 표시 전압 출력 회로(1050)에서 입력되는 전압과 상기 전압 안정화 회로(1060)에서 입력되는 전압 중 어느 하나의 전압을 데이터 라인(DL)으로 출력하기 위해 구성되는 멀티플렉서(1010)를 더 포함하는 데이터 구동 회로(120)를 제공할 수 있다.
본 명세서의 실시예들은, 상기 멀티플렉서(1010)는 상기 블랭크 기간(BLANK)에 상기 데이터 라인(DL)과 전기적으로 연결되는 회로를 스위칭하는 데이터 구동 회로(120)를 제공할 수 있다.
본 명세서의 실시예들은, 상기 스텝 전압(Step Voltage)을 출력하는 기간(SAP)의 길이는 가변하는 데이터 구동 회로(120)를 제공할 수 있다.
이상의 설명은 본 개시의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 개시가 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 개시의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 또한, 본 개시에 개시된 실시예들은 본 개시의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이므로 이러한 실시예에 의하여 본 개시의 기술 사상의 범위가 한정되는 것은 아니다. 본 개시의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 개시의 권리 범위에 포함되는 것으로 해석되어야 할 것이다.
100: 표시장치 110: 표시패널
120: 데이터 구동 회로 130: 게이트 구동 회로
140: 컨트롤러 1010: 멀티플렉서
1020: 연산 증폭기 1030: 제1 스위치
1040: 제2 스위치 1050: 영상 표시 전압 출력 회로
1060: 전압 안정화 회로

Claims (20)

  1. 다수의 서브픽셀들 및 상기 다수의 서브픽셀들과 전기적으로 연결되는 다수의 데이터 라인들을 포함하는 표시패널; 및
    상기 다수의 데이터 라인들에 데이터 전압을 출력하는 데이터 구동 회로를 포함하고,
    상기 데이터 구동 회로는,
    액티브 기간 동안 상기 다수의 데이터 라인들에 영상 표시를 위한 데이터 전압을 출력하고,
    상기 액티브 기간과 다른 블랭크 기간 동안, 미리 설정된 목표 전압 레벨까지 상기 데이터 전압의 레벨을 단계적으로 낮추거나, 상기 목표 전압 레벨부터 상기 데이터 전압의 레벨을 단계적으로 높이는 스텝 전압을 출력하는 표시장치.
  2. 제1항에 있어서,
    상기 데이터 구동 회로가 상기 목표 전압 레벨의 데이터 전압을 출력하는 기간은, 상기 스텝 전압을 출력하는 기간보다 긴 표시장치.
  3. 제2항에 있어서,
    상기 데이터 구동 회로가 상기 스텝 전압을 출력하는 기간의 길이는, 하나의 블랭크 기간의 길이의 20% 이하인 표시장치.
  4. 제1항에 있어서,
    하나의 블랭크 기간 동안 상기 데이터 구동 회로가 상기 스텝 전압을 출력하는 기간은, 상기 목표 전압 레벨의 데이터 전압을 출력하는 기간 전후에 모두 존재하는 표시장치.
  5. 제1항에 있어서,
    상기 목표 전압의 레벨은, 블랙 계조의 영상 표시를 위한 데이터 전압의 레벨인 표시장치.
  6. 제1항에 있어서,
    상기 데이터 구동 회로가 다수의 데이터 라인들 중 어느 하나의 데이터 라인에 상기 스텝 전압을 출력하는 기간의 길이는,
    액티브 기간에서 블랭크 기간으로 진입할 때 상기 어느 하나의 데이터 라인의 전압의 레벨, 또는 블랭크 기간에서 액티브 기간으로 진입할 때 상기 어느 하나의 데이터 라인에 인가되는 전압의 레벨에 따라 달라지는 표시장치.
  7. 제1항에 있어서,
    상기 데이터 구동 회로는,
    상기 영상 표시를 위한 데이터 전압 및 상기 스텝 전압을 출력하는 영상 표시 전압 출력 회로; 및
    상기 목표 전압 레벨의 데이터 전압을 출력하는 전압 안정화 회로를 포함하는 표시장치.
  8. 제7항에 있어서,
    상기 데이터 구동 회로는,
    상기 영상 표시 전압 출력 회로에서 입력되는 전압과 상기 전압 안정화 회로에서 입력되는 전압 중 어느 하나를, 상기 다수의 데이터 라인들 중 어느 하나의 데이터 라인으로 출력하기 위해 구성되는 멀티플렉서를 더 포함하는 표시장치.
  9. 제8항에 있어서,
    상기 멀티플렉서는 블랭크 기간에 스위칭되는 표시장치.
  10. 제8항에 있어서,
    상기 스텝 전압의 레벨이 상기 목표 전압의 레벨에 도달한 이후 상기 멀티플렉서는 스위칭되는 표시장치.
  11. 제1항에 있어서,
    상기 데이터 구동 회로는,
    리프레시 프레임 기간에 상기 다수의 데이터 라인들에 영상 표시를 위한 데이터 전압을 출력하고,
    서로 다른 리프레시 프레임 사이의 애노드 리셋 프레임 기간에 상기 다수의 데이터 라인들에 상기 목표 전압 레벨의 데이터 전압을 출력하는 표시장치.
  12. 제1항에 있어서,
    상기 스텝 전압의 레벨은 상기 목표 전압의 레벨보다 높은 표시장치.
  13. 제1항에 있어서,
    상기 다수의 서브픽셀들 각각은 발광 소자를 포함하고,
    하나의 액티브 기간 동안, 상기 발광 소자는 두 번 이상 발광하는 표시장치.
  14. 제13항에 있어서,
    상기 발광 소자가 연속하여 두 번 이상 발광하는 기간에 상기 발광 소자에 흐르는 전류의 크기가 상이한 표시장치.
  15. 제1항에 있어서,
    상기 데이터 구동 회로가 스텝 전압을 출력하는 동안,
    상기 다수의 서브픽셀들 중 적어도 하나의 서브픽셀에 포함된 발광 소자는 발광하는 표시장치.
  16. 액티브 기간 동안 영상 표시를 위한 데이터 전압을 출력하는 영상 표시 전압 출력 회로; 및
    미리 설정된 목표 전압 레벨의 데이터 전압을 출력하는 전압 안정화 회로를 포함하고,
    상기 액티브 기간 이외의 블랭크 기간 동안, 상기 목표 전압 레벨까지 데이터 전압의 레벨을 단계적으로 낮추거나, 상기 목표 전압 레벨부터 데이터 전압의 레벨을 단계적으로 높이는 스텝 전압을 출력하는 데이터 구동 회로.
  17. 제16항에 있어서,
    상기 영상 표시 전압 출력 회로는 상기 스텝 전압을 출력하는 데이터 구동 회로.
  18. 제16항에 있어서,
    상기 영상 표시 전압 출력 회로에서 입력되는 전압과 상기 전압 안정화 회로에서 입력되는 전압 중 어느 하나의 전압을 데이터 라인으로 출력하기 위해 구성되는 멀티플렉서를 더 포함하는 데이터 구동 회로.
  19. 제18항에 있어서,
    상기 멀티플렉서는 상기 블랭크 기간에 상기 데이터 라인과 전기적으로 연결되는 회로를 스위칭하는 데이터 구동 회로.
  20. 제16항에 있어서,
    상기 스텝 전압을 출력하는 기간의 길이는 가변하는 데이터 구동 회로.
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