KR102555101B1

KR102555101B1 - 표시 장치

Info

Publication number: KR102555101B1
Application number: KR1020180170604A
Authority: KR
Inventors: 임현수
Original assignee: 엘지디스플레이 주식회사
Priority date: 2018-12-27
Filing date: 2018-12-27
Publication date: 2023-07-12
Also published as: KR20200080787A

Abstract

본 출원에 따른 표시 장치는 구동 트랜지스터를 갖는 픽셀 회로와, 픽셀 회로와 연결된 발광 소자를 구비하고, 리프레쉬 기간 및 홀드 기간을 통해 구동되는 픽셀, 구동 트랜지스터의 소스 전극인 제1 노드에 데이터 전압 또는 제1 리셋 전압을 선택적으로 공급하는 데이터 라인, 및 발광 소자의 애노드 전극인 제2 노드에 제2 리셋 전압을 공급하는 리셋 라인을 포함하고, 픽셀 회로는 홀드 기간 중 적어도 하나의 리셋 기간을 통해 제1 노드에 제1 리셋 전압을 수신하고, 제2 노드에 제2 리셋 전압을 수신한다.

Description

표시 장치{DISPLAY APPARATUS}

본 출원은 표시 장치에 관한 것이다.

표시 장치는 텔레비전 또는 모니터의 표시 장치 이외에도 노트북 컴퓨터, 테블릿 컴퓨터, 스마트 폰, 휴대용 표시 기기, 휴대용 정보 기기 등의 표시 화면으로 널리 사용되고 있다. 이러한 표시 장치는 액정 표시 장치와 발광 표시 장치를 포함한다. 발광 표시 장치는 자발광 소자를 이용하여 영상을 표시하기 때문에 고속의 응답 속도를 가지며, 소비 전력이 낮고, 시야각에 문제가 없어 차세대 표시 장치로 주목 받고 있다.

발광 표시 장치는 영상을 표시하는 복수의 픽셀을 구비한 표시 패널, 픽셀들에 게이트 신호들을 공급하는 게이트 구동부, 및 픽셀들에 데이터 전압을 공급하는 데이터 구동부를 포함한다. 그리고, 복수의 픽셀은 발광 소자와, 발광 소자를 구동시키는 픽셀 회로로 이루어진다.

픽셀 회로는 하나의 프레임(Frame) 내에서 리프레쉬(Refresh) 기간 및 홀드(Hold) 기간을 통해 구동된다. 픽셀 회로는 리프레쉬 기간에서 데이터 전압을 초기화시킬 수 있다. 구체적으로, 픽셀 회로는 리프레쉬 기간의 주기를 조절하여 데이터 전압의 초기화 속도 및 갱신 속도를 제어할 수 있고, 구동 트랜지스터 및 발광 소자의 열화를 방지할 수 있다. 예를 들어, 픽셀 회로는 데이터 전압의 갱신이 빠르게 이루어질 필요가 없는 정지 영상을 표시하는 경우, 데이터 전압의 초기화 속도 및 갱신 속도를 감소시켜 저속으로 구동될 수 있고, 소비 전력을 저감시킬 수 있다.

픽셀 회로가 저속 구동될 때, 하나의 프레임 구간의 길이가 증가할 수 있다. 이에 따라, 입력된 데이터 전압이 유지되는 홀드(Hold) 기간의 길이가 증가할 수 있고, 픽셀 회로는 홀드 기간에서 발광 제어 신호를 지속적으로 턴-온 상태를 유지하면서 발광 소자에 구동 전류를 공급할 수 있다. 그리고, 하나의 프레임 구간의 길이(또는 프레임 주기)가 증가함에 따라, 인접한 리프레쉬 기간 사이의 길이도 증가할 수 있고, 발광 소자의 휘도 감소가 시청자의 눈에 인지될 수 있다. 또한, 픽셀 회로가 저 계조의 데이터 전압을 수신한 경우에는, 리프레쉬 기간이 끝난 후에도 구동 전류가 낮게 되어 애노드 전극의 전압이 목표 값까지 회복하는 시간이 증가하는 충전 지연(Charging Delay) 현상이 발생할 수 있다. 이에 따라, 저속 구동되는 픽셀은 휘도 감소 및 충전 지연으로 인하여 플리커(Flicker)가 발생하여 시감을 저하시키는 문제점을 갖는다.

본 출원은 픽셀의 저속 구동 시에, 데이터 전압을 갱신하는 리프레쉬 기간과 별도로 홀드 기간 중 적어도 하나의 리셋 기간을 통해 발광 소자의 애노드 전극의 전압을 리셋시킴으로써, 플리커(Flicker)의 발생을 방지하고 시감을 개선할 수 있는 표시 장치를 제공하는 것이다.

그리고, 본 출원은 픽셀의 저속 구동 시에, 구동 트랜지스터의 소스 전극과 발광 소자의 애노드 전극 각각을 서로 다른 전압으로 리셋시킴으로써, 발광 소자의 애노드 전극의 전압의 충전 시간(Charging time)과 하강 폭(Drop width)을 독립적으로 제어할 수 있는 표시 장치를 제공하는 것이다.

그리고, 본 출원은 픽셀의 저속 구동 시에, 홀드 기간 중 적어도 하나의 리셋 기간의 발광 소자의 애노드 전극의 전압을 리프레쉬 기간의 발광 소자의 애노드 전극의 전압에 대응되게 제어함으로써, 발광 소자의 휘도 감소가 시청자의 눈에 인지되는 것을 방지하고 플리커를 제거할 수 있는 표시 장치를 제공하는 것이다.

기타 예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.

본 출원에 따른 표시 장치는 픽셀의 저속 구동 시에, 데이터 전압을 갱신하는 리프레쉬 기간과 별도로 홀드 기간 중 적어도 하나의 리셋 기간을 통해 발광 소자의 애노드 전극의 전압을 리셋시킴으로써, 플리커(Flicker)의 발생을 방지하고 시감을 개선할 수 있다.

본 출원에 따른 표시 장치는 픽셀의 저속 구동 시에, 구동 트랜지스터의 소스 전극과 발광 소자의 애노드 전극 각각을 서로 다른 전압으로 리셋시킴으로써, 발광 소자의 애노드 전극의 전압의 충전 시간(Charging time)과 하강 폭(Drop width)을 독립적으로 제어할 수 있다.

본 출원에 따른 표시 장치는 픽셀의 저속 구동 시에, 홀드 기간 중 적어도 하나의 리셋 기간의 발광 소자의 애노드 전극의 전압을 리프레쉬 기간의 발광 소자의 애노드 전극의 전압에 대응되게 제어함으로써, 발광 소자의 휘도 감소가 시청자의 눈에 인지되는 것을 방지하고 플리커를 제거할 수 있다.

위에서 언급된 본 출원의 효과 외에도, 본 출원의 다른 특징 및 이점들이 이하에서 기술되거나, 그러한 기술 및 설명으로부터 본 출원이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.

도 1은 본 출원의 일 예에 따른 표시 장치를 나타내는 도면이다.
도 2는 제1 실시예에 따른 표시 장치에서, 픽셀을 나타내는 회로도이다.
도 3은 도 2에 도시된 표시 장치의 픽셀에서, 픽셀 회로 및 발광 소자의 구동을 설명하기 위한 파형도이다.
도 4는 도 2에 도시된 표시 장치의 픽셀에서, 리프레쉬 기간의 픽셀 회로 및 발광 소자의 구동을 설명하는 도면이다.
도 5는 도 2에 도시된 표시 장치의 픽셀에서, 홀드 기간 중 발광 기간의 픽셀 회로 및 발광 소자의 구동을 설명하는 도면이다.
도 6은 도 2에 도시된 표시 장치의 픽셀에서, 홀드 기간 중 적어도 하나의 리셋 기간의 픽셀 회로 및 발광 소자의 구동을 설명하는 도면이다.
도 7은 도 2에 도시된 표시 장치의 픽셀에서, 제1 및 제2 리셋 전압을 기초로 발광 소자의 애노드 전극의 전압을 제어하는 과정을 설명하는 도면이다.
도 8은 제2 실시예에 따른 표시 장치에서, 픽셀을 나타내는 회로도이다.
도 9는 도 8에 도시된 표시 장치의 픽셀에서, 픽셀 회로 및 발광 소자의 구동을 설명하기 위한 파형도이다.

본 출원의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.

본 출원의 예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 출원을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 출원의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 출원 상에서 언급한 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.

구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.

위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.

시간 관계에 대한 설명일 경우, 예를 들어, '~후에', '~에 이어서', '~다음에', '~전에' 등으로 시간적 선후 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.

제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.

본 출원의 구성 요소를 설명하는 데 있어서, 제1, 제2 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질, 차례, 순서 또는 개수 등이 한정되지 않는다. 어떤 구성 요소가 다른 구성요소에 "연결", "결합" 또는 "접속"된다고 기재된 경우, 그 구성 요소는 그 다른 구성요소에 직접적으로 연결되거나 또는 접속될 수 있지만, 각 구성 요소 사이에 다른 구성 요소가 "개재"되거나, 각 구성 요소가 다른 구성 요소를 통해 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다.

본 출원의 여러 예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.

이하에서는 본 출원에 따른 발광 표시 장치의 바람직한 예를 첨부된 도면을 참조하여 상세히 설명한다. 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다.

도 1은 본 출원의 일 예에 따르면, 표시 장치를 나타내는 평면도이다.

도 1을 참조하면, 표시 장치는 표시 패널(100), 타이밍 제어부(300), 데이터 구동 회로(500), 및 스캔 구동 회로(700)를 포함한다.

표시 패널(100)은 복수의 데이터 라인(DL), 복수의 스캔 라인(SL), 복수의 전압 공급 라인(VL), 및 복수의 픽셀(P)을 포함할 수 있다.

복수의 데이터 라인(DL) 각각은 제1 방향을 따라 길게 연장되고, 제1 방향과 교차하는 제2 방향을 따라 서로 이격될 수 있다. 복수의 스캔 라인(SL) 각각은 제2 방향을 따라 길게 연장되고, 제1 방향을 따라 서로 이격될 수 있다. 복수의 전압 공급 라인(VL) 각각은 제1 방향을 따라 길게 연장되고, 제2 방향을 따라 서로 이격될 수 있다.

복수의 픽셀(P) 각각은 표시 패널(100)의 표시 영역 상에 배치된 스캔 라인(SL), 데이터 라인(DL) 및 전압 공급 라인(VL)에 의해 정의되는 픽셀 영역마다 배치될 수 있다.

일 예에 따르면, 복수의 픽셀(P)은 적색 서브 픽셀, 녹색 서브 픽셀, 및 청색 서브 픽셀을 포함할 수 있다. 예를 들어, 스캔 라인(SL)(또는 데이터 라인(DL))의 길이 방향을 따라 배치된 적색, 녹색 및 청색의 서브 픽셀은 하나의 영상을 표시하는 단위 픽셀을 구성할 수 있다. 추가적으로, 단위 픽셀은 백색 픽셀을 더 포함할 수 있다.

일 예에 따르면, 복수의 픽셀(P) 각각은 구동 트랜지스터를 갖는 픽셀 회로, 및 픽셀 회로에 연결된 발광 소자를 포함할 수 있다.

발광 소자는 픽셀 회로에 연결된 제1 전극(또는 애노드 전극)과 공통 전원에 연결된 제2 전극(또는 캐소드 전극) 사이에 개재될 수 있다. 일 예에 따르면, 발광 소자는 유기 발광 소자, 양자점 발광 소자, 무기 발광 소자, 또는 마이크로 발광 다이오드 소자를 포함할 수 있다. 이러한 발광 소자는 픽셀 회로로부터 공급되는 데이터 전류 량에 비례하여 발광함으로써 소정의 휘도를 갖는 컬러 광을 방출할 수 있다.

픽셀 회로는 스캔 신호 및 제어 신호를 기초로 발광 소자에 흐르는 구동 전류를 제어하여 발광 소자를 구동할 수 있다. 픽셀 회로의 구성은 하기의 도 2에서 상세히 설명한다.

타이밍 제어부(300)는 영상 신호를 기반으로 복수의 픽셀(P) 각각에 대응되는 픽셀 데이터를 생성할 수 있다. 타이밍 제어부(300)는 타이밍 동기 신호를 기반으로 데이터 제어 신호를 생성해 데이터 구동 회로(500)에 제공할 수 있다. 일 예에 따르면, 타이밍 제어부(300)는 타이밍 동기 신호를 기반으로 스타트 신호, 복수의 스캔 클럭 신호를 포함하는 스캔 제어 신호를 생성해 스캔 구동 회로(700)에 제공할 수 있다. 타이밍 제어부(300)는 스캔 구동 회로(700)의 구동 방식에 따라 복수의 캐리 클럭 신호를 추가로 생성해 스캔 구동 회로(700)에 제공할 수도 있다.

데이터 구동 회로(500)는 표시 패널(100)에 마련된 복수의 데이터 라인(DL)과 연결될 수 있다. 데이터 구동 회로(500)는 타이밍 제어부(300)로부터 제공되는 픽셀 데이터와 데이터 제어 신호를 수신하고, 전원 회로로부터 제공되는 복수의 기준 감마 전압을 수신할 수 있다. 데이터 구동 회로(500)는 데이터 제어 신호와 복수의 기준 감마 전압을 이용하여 픽셀 데이터를 아날로그 형태의 픽셀별 데이터 신호로 변환하고, 변환된 픽셀별 데이터 신호를 해당 데이터 라인(DL)에 공급할 수 있다.

스캔 구동 회로(700)는 표시 패널(100)에 마련된 복수의 스캔 라인(SL)과 연결될 수 있다. 구체적으로, 스캔 구동 회로(700)는 타이밍 제어부(300)로부터 공급되는 스캔 제어 신호를 기반으로 정해진 순서에 따라 스캔 신호를 생성하여 해당하는 스캔 라인(SL)에 공급할 수 있다.

일 예에 따르면, 스캔 구동 회로(700)는 박막 트랜지스터의 제조 공정에 따라 기판의 일측 가장자리 또는 양측 가장자리에 집적되어 복수의 스캔 라인(SL)과 일대일로 연결될 수 있다. 예를 들어, 스캔 구동 회로(700)는 집적 회로에 구성되어 기판에 실장되거나 연성 회로 필름에 실장되어 복수의 스캔 라인(SL)과 일대일로 연결될 수 있다.

도 2는 제1 실시예에 따른 표시 장치에서, 픽셀을 나타내는 회로도이다.

도 2를 참조하면, 복수의 픽셀(P) 각각은 구동 트랜지스터(Tdr)를 갖는 픽셀 회로(PC), 및 픽셀 회로(PC)에 연결된 발광 소자(LED)를 포함할 수 있다.

픽셀 회로(PC)는 발광 소자(LED)에 흐르는 구동 전류(ILED)를 제어하여 발광 소자(LED)를 구동할 수 있다. 일 예에 따르면, 픽셀 회로(PC)는 구동 트랜지스터(Tdr), 제1 및 제2 초기화 트랜지스터(Ti1, Ti2), 데이터 공급 트랜지스터(Tds), 리셋 트랜지스터(Tr), 제1 및 제2 발광 제어 트랜지스터(Tec1, Tec2), 및 저장 커패시터(Cst)를 포함할 수 있다.

구동 트랜지스터(Tdr)는 발광 소자(LED)에 흐르는 구동 전류(ILED)를 제어할 수 있다. 구동 트랜지스터(Tdr)는 제3 노드(N3)와 제1 노드(N1)를 선택적으로 접속시킬 수 있다. 구체적으로, 구동 트랜지스터(Tdr)는 제3 노드(N3) 및 제1 노드(N1) 사이에 접속되어 구동 전류(ILED)를 발광 소자(LED)에 제공할 수 있다. 예를 들어, 구동 트랜지스터(Tdr)의 드레인 전극은 제3 노드(N3)와 연결되고, 구동 트랜지스터(Tdr)의 소스 전극은 제1 노드(N1)와 연결되며, 구동 트랜지스터(Tdr)의 게이트 전극은 제4 노드(N4)와 연결될 수 있다.

구동 트랜지스터(Tdr)의 드레인 전극은 제3 노드(N3)를 통해 제2 발광 제어 트랜지스터(Tec2)의 소스 전극, 및 제2 초기화 트랜지스터(Ti2)의 드레인 전극과 연결될 수 있다. 그리고, 구동 트랜지스터(Tdr)의 소스 전극은 제1 노드(N1)를 통해 제1 발광 제어 트랜지스터(Tec1)의 드레인 전극, 및 데이터 공급 트랜지스터(Tds)의 소스 전극과 연결될 수 있다. 그리고, 구동 트랜지스터(Tdr)의 게이트 전극은 제4 노드(N4)를 통해 제2 초기화 트랜지스터(Ti2)의 소스 전극, 및 저장 커패시터(Cst)의 일단과 연결될 수 있다. 따라서, 구동 트랜지스터(Tdr)는 제4 노드(N4)의 전압을 기초로 턴-온되어 제3 노드(N3)로부터 제공받은 구동 전류(ILED)를 제1 노드(N1)에 제공할 수 있다.

제1 초기화 트랜지스터(Ti1)는 제1 스캔 신호(SC1(n))를 기초로 턴-온되어, 제1 전압 공급 라인(VL1)과 제2 노드(N2)를 전기적으로 연결할 수 있다. 여기에서, 제1 전압 공급 라인(VL1)은 초기화 전압(Vini)을 제2 노드(N2)에 제공하는 초기화 라인에 해당할 수 있다. 구체적으로, 제1 초기화 트랜지스터(Ti1)의 드레인 전극은 제1 전압 공급 라인(VL1)과 연결되고, 제1 초기화 트랜지스터(Ti1)의 소스 전극은 제2 노드(N2)와 연결되며, 제1 초기화 트랜지스터(Ti1)의 게이트 전극은 제1 스캔 라인(SL1)과 연결될 수 있다.

제1 초기화 트랜지스터(Ti1)의 드레인 전극은 제1 전압 공급 라인(VL1)으로부터 초기화 전압(Vini)을 공급받을 수 있다. 그리고, 제1 초기화 트랜지스터(Ti1)의 소스 전극은 제2 노드(N2)를 통해 제1 발광 제어 트랜지스터(Tec1)의 소스 전극, 리셋 트랜지스터(Tr)의 소스 전극, 저장 커패시터(Cst)의 타단, 및 발광 소자(LED)의 애노드 전극과 연결될 수 있다. 그리고, 제1 초기화 트랜지스터(Ti1)의 게이트 전극은 제1 스캔 라인(SL1)으로부터 제1 스캔 신호(SC1(n))를 수신할 수 있다. 따라서, 제1 초기화 트랜지스터(Ti1)는 제1 스캔 신호(SC1(n))를 기초로 턴-온되어 초기화 전압(Vini)을 제2 노드(N2)에 제공할 수 있다.

제2 초기화 트랜지스터(Ti2)는 제1 스캔 신호(SC1(n))를 기초로 턴-온되어, 제3 노드(N3)와 제4 노드(N4)를 전기적으로 연결할 수 있다. 구체적으로, 제2 초기화 트랜지스터(Ti2)의 드레인 전극은 제3 노드(N3)와 연결되고, 제2 초기화 트랜지스터(Ti2)의 소스 전극은 제4 노드(N4)와 연결되며, 제2 초기화 트랜지스터(Ti2)의 게이트 전극은 제1 스캔 라인(SL1)과 연결될 수 있다.

제2 초기화 트랜지스터(Ti2)의 드레인 전극은 제3 노드(N3)를 통해 제2 발광 제어 트랜지스터(Tec2)의 소스 전극, 및 구동 트랜지스터(Tdr)의 드레인 전극과 연결될 수 있다. 그리고, 제2 초기화 트랜지스터(Ti2)의 소스 전극은 제4 노드(N4)를 통해 구동 트랜지스터(Tdr)의 게이트 전극, 및 저장 커패시터(Cst)의 일단과 연결될 수 있다. 그리고, 제2 초기화 트랜지스터(Ti2)의 게이트 전극은 제1 스캔 라인(SL1)으로부터 제1 스캔 신호(SC1(n))를 수신할 수 있다. 따라서, 제2 초기화 트랜지스터(Ti2)는 제1 스캔 신호(SC1(n))를 기초로 턴-온되어 제3 노드(N3)의 전압을 제4 노드(N4)에 제공할 수 있다.

데이터 공급 트랜지스터(Tds)는 제2 스캔 신호(SC2(n))를 기초로 턴-온되어, 데이터 라인(DL)과 제1 노드(N1)를 전기적으로 연결할 수 있다. 구체적으로, 데이터 공급 트랜지스터(Tds)의 드레인 전극은 데이터 라인(DL)과 연결되고, 데이터 공급 트랜지스터(Tds)의 소스 전극은 제1 노드(N1)와 연결되며, 데이터 공급 트랜지스터(Tds)의 게이트 전극은 제2 스캔 라인(SL2)과 연결될 수 있다.

데이터 공급 트랜지스터(Tds)의 드레인 전극은 데이터 라인(DL)으로부터 데이터 전압(Vdata) 또는 제1 리셋 전압(Vp1)을 공급받을 수 있다. 그리고, 데이터 공급 트랜지스터(Tds)의 소스 전극은 제1 노드(N1)를 통해 구동 트랜지스터(Tdr)의 소스 전극, 및 제1 발광 제어 트랜지스터(Tec1)의 드레인 전극과 연결될 수 있다. 그리고, 데이터 공급 트랜지스터(Tds)의 게이트 전극은 제2 스캔 라인(SL2)으로부터 제2 스캔 신호(SC2(n))를 수신할 수 있다.

일 예에 따르면, 픽셀 회로(PC)는 리프레쉬 기간 및 홀드 기간을 통해 구동될 수 있고, 홀드 기간 중 복수의 발광 기간과 적어도 하나의 리셋 기간을 통해 구동될 수 있다. 일 예예 따르면, 데이터 공급 트랜지스터(Tds)의 드레인 전극은 리프레쉬 기간에 데이터 전압(Vdata)을 수신할 수 있고, 적어도 하나의 리셋 기간에 제1 리셋 전압(Vp1)을 공급받을 수 있다. 따라서, 데이터 공급 트랜지스터(Tds)는 제2 스캔 신호(SC2(n))를 기초로 턴-온되어, 데이터 전압(Vdata) 또는 제1 리셋 전압(Vp1)을 제1 노드(N1)에 제공할 수 있다.

일 예에 따르면, 리셋 트랜지스터(Tr)는 제2 스캔 신호(SC2(n))를 기초로 턴-온되어, 제2 전압 공급 라인(VL2)과 제2 노드(N2)를 전기적으로 연결할 수 있다. 구체적으로, 리셋 트랜지스터(Tr)의 드레인 전극은 제2 전압 공급 라인(VL2)과 연결되고, 리셋 트랜지스터(Tr)의 소스 전극은 제2 노드(N2)와 연결되며, 리셋 트랜지스터(Tr)의 게이트 전극은 제2 스캔 라인(SL2)과 연결될 수 있다.

리셋 트랜지스터(Tr)의 드레인 전극은 제2 전압 공급 라인(VL2)으로부터 제2 리셋 전압(Vp2)을 공급받을 수 있다. 즉, 제2 전압 공급 라인(VL2)은 리셋 라인에 해당할 수 있다. 그리고, 리셋 트랜지스터(Tr)의 소스 전극은 제2 노드(N2)를 통해 제1 발광 제어 트랜지스터(Tec1)의 소스 전극, 제1 초기화 트랜지스터(Ti1)의 소스 전극, 저장 커패시터(Cst)의 타단, 및 발광 소자(LED)의 애노드 전극과 연결될 수 있다. 그리고, 리셋 트랜지스터(Tr)의 게이트 전극은 제2 스캔 라인(SL2)으로부터 제2 스캔 신호(SC2(n))를 수신할 수 있다.

다른 예에 따르면, 리셋 트랜지스터(Tr)는 제2 스캔 신호(SC2(n))와 다른 별도의 스캔 신호를 기초로 턴-온되어, 제2 전압 공급 라인(VL2)과 제2 노드(N2)를 전기적으로 연결할 수 있다. 즉, 데이터 공급 트랜지스터(Tds)와 리셋 트랜지스터(Tr) 각각은 독립적으로 턴-온됨으로써, 리셋 트랜지스터(Tr)는 제1 리셋 전압(Vp1)의 공급 시점과 독립적인 시점에서 제2 리셋 전압(Vp2)을 제2 노드(N2)에 제공할 수 있다.일 예에 따르면, 픽셀 회로(PC)는 리프레쉬 기간 및 홀드 기간을 통해 구동될 수 있고, 홀드 기간 중 복수의 발광 기간과 적어도 하나의 리셋 기간을 통해 구동될 수 있다. 일 예예 따르면, 리셋 트랜지스터(Tr)의 드레인 전극은 리프레쉬 기간 및 적어도 하나의 리셋 기간에 제2 리셋 전압(Vp2)을 공급받을 수 있다. 따라서, 리셋 트랜지스터(Tr)는 제2 스캔 신호(SC2(n))를 기초로 턴-온되어, 제2 리셋 전압(Vp2)을 제2 노드(N2)에 제공할 수 있다.

제1 발광 제어 트랜지스터(Tec1)는 제1 에미션 신호(EM1)를 기초로 턴-온되어, 제1 노드(N1)와 제2 노드(N2)를 전기적으로 연결할 수 있다. 구체적으로, 제1 발광 제어 트랜지스터(Tec1)의 드레인 전극은 제1 노드(N1)와 연결되고, 제1 발광 제어 트랜지스터(Tec1)의 소스 전극은 제2 노드(N2)와 연결되며, 제1 발광 제어 트랜지스터(Tec1)의 게이트 전극은 제1 에미션 제어 라인(EML1)과 연결될 수 있다.

제1 발광 제어 트랜지스터(Tec1)의 드레인 전극은 제1 노드(N1)를 통해 구동 트랜지스터(Tdr)의 소스 전극, 및 데이터 공급 트랜지스터(Tdr)의 소스 전극과 연결될 수 있다 그리고, 제1 발광 제어 트랜지스터(Tec1)의 소스 전극은 제2 노드(N2)를 통해 리셋 트랜지스터(Tr)의 소스 전극, 저장 커패시터(Cst)의 타단, 제1 초기화 트랜지스터(Ti1)의 소스 전극, 및 발광 소자(LED)의 애노드 전극과 연결될 수 있다. 그리고, 제1 발광 제어 트랜지스터(Tec1)의 게이트 전극은 제1 에미션 제어 라인(EML1)으로부터 제1 에미션 신호(EM1)를 수신할 수 있다. 따라서, 제1 발광 제어 트랜지스터(Tec1)는 제1 에미션 신호(EM1)를 기초로 턴-온되어 제1 노드(N1)의 전압을 제2 노드(N2)에 제공할 수 있다.

제2 발광 제어 트랜지스터(Tec2)는 제2 에미션 신호(EM2)를 기초로 턴-온되어, 구동 전원(EVDD)과 제3 노드(N3)를 전기적으로 연결할 수 있다. 구체적으로, 제2 발광 제어 트랜지스터(Tec2)의 드레인 전극은 구동 전원(EVDD)과 연결되고, 제2 발광 제어 트랜지스터(Tec2)의 소스 전극은 제3 노드(N3)와 연결되며, 제2 발광 제어 트랜지스터(Tec2)의 게이트 전극은 제2 에미션 제어 라인(EML2)과 연결될 수 있다.

제2 발광 제어 트랜지스터(Tec2)의 드레인 전극은 구동 전원(EVDD)으로부터 구동 전압(VDD)을 공급받을 수 있다. 그리고, 제2 발광 제어 트랜지스터(Tec2)의 소스 전극은 제3 노드(N3)를 통해 구동 트랜지스터(Tdr)의 드레인 전극, 및 제2 초기화 트랜지스터(Ti2)의 드레인 전극과 연결될 수 있다. 그리고, 제2 발광 제어 트랜지스터(Tec2)의 게이트 전극은 제2 에미션 제어 라인(EML2)으로부터 제2 에미션 신호(EM2)를 수신할 수 있다. 따라서, 제2 발광 제어 트랜지스터(Tec2)는 제2 에미션 신호(EM2)를 기초로 턴-온되어 구동 전압(VDD)을 제3 노드(N3)에 제공할 수 있다.

저장 커패시터(Cst)는 제4 노드(N4)와 제2 노드(N2) 사이에 접속될 수 있다. 구체적으로, 저장 커패시터(Cst)는 제4 노드(N4)와 제2 노드(N2) 사이의 차 전압을 저장함으로써, 제4 노드(N4)의 전압을 제어할 수 있다. 예를 들어, 제2 초기화 트랜지스터(Ti2)가 턴-오프되더라도, 제4 노드(N4)의 전압은 저장 커패시터(Cst)의 일단과 타단 사이의 전위차에 의해 일정하게 유지될 수 있다. 결과적으로, 저장 커패시터(Cst)는 제2 초기화 트랜지스터(Ti2)가 턴-오프되더라도 제4 노드(N4)의 전압을 일정하게 유지함으로써, 구동 트랜지스터(Tdr)의 동작을 제어할 수 있다.

도 3은 도 2에 도시된 표시 장치의 픽셀에서, 픽셀 회로 및 발광 소자의 구동을 설명하기 위한 파형도이다.

도 3을 참조하면, 복수의 픽셀(P) 각각은 하나의 프레임(Frame) 내에서 리프레쉬(Refresh) 기간 및 홀드(Hold) 기간을 통해 구동될 수 있다. 그리고, 리프레쉬(Refresh) 기간은 초기화 구간(P1), 온-바이어스 스트레스 구간(P2), 및 프로그래밍/샘플링 구간(P3)을 포함할 수 있다. 그리고, 홀드(Hold) 기간은 복수의 발광 기간(ET) 및 적어도 하나의 리셋 기간(RT)을 포함할 수 있다. 또한, 적어도 하나의 리셋 기간(RT)은 리셋 준비 구간(P4) 및 애노드 제어 구간(P5)을 포함할 수 있다.

제1 스캔 라인(SL1)은 제1 초기화 트랜지스터(Ti1)의 게이트 전극 및 제2 초기화 트랜지스터(Ti2)의 게이트 전극과 연결될 수 있다. 구체적으로, 제1 스캔 라인(SL1)은 제1 및 제2 초기화 트랜지스터(Ti1, Ti2) 각각의 게이트 전극에 제1 스캔 신호(SC1(n))를 공급하여 제1 및 제2 초기화 트랜지스터(Ti1, Ti2) 각각을 턴-온시킬 수 있다. 여기에서, 제1 스캔 신호(SC1(n))는 리프레쉬(Refresh) 기간의 초기화 구간(P1) 및 프로그래밍/샘플링 구간(P3)에 하이 레벨(High)을 가질 수 있다. 따라서, 제1 초기화 트랜지스터(Ti1)는 리프레쉬(Refresh) 기간의 초기화 구간(P1) 및 프로그래밍/샘플링 구간(P3)에 턴-온되어 초기화 전압(Vinit)을 제2 노드(N2)에 제공할 수 있다. 그리고, 제2 초기화 트랜지스터(Ti2)은 리프레쉬(Refresh) 기간의 초기화 구간(P1) 및 프로그래밍/샘플링 구간(P3)에 턴-온되어 제3 노드(N3)의 전압을 제4 노드(N4)에 제공할 수 있다.

제2 스캔 라인(SL2)은 데이터 공급 트랜지스터(Tds)의 게이트 전극 및 리셋 트랜지스터(Tr)의 게이트 전극과 연결될 수 있다. 구체적으로, 제2 스캔 라인(SL2)은 데이터 공급 트랜지스터(Tds)의 게이트 전극에 제2 스캔 신호(SC2(n))를 공급하여 데이터 공급 트랜지스터(Tds)를 턴-온시킬 수 있다. 그리고, 제2 스캔 라인(SL2)은 리셋 트랜지스터(Tr)의 게이트 전극에 제2 스캔 신호(SC2(n))를 공급하여 리셋 트랜지스터(Tr)를 턴-온시킬 수 있다. 여기에서, 제2 스캔 신호(SC2(n))는 리프레쉬(Refresh) 기간의 온-바이어스 스트레스 구간(P2) 및 프로그래밍/샘플링 구간(P3)과, 리셋 기간(RT)의 애노드 제어 구간(P5)에서 하이 레벨(High)을 가질 수 있다. 이에 따라, 데이터 공급 트랜지스터(Tds)는 리프레쉬(Refresh) 기간의 온-바이어스 스트레스 구간(P2) 및 프로그래밍/샘플링 구간(P3)에 턴-온되어 데이터 전압(Vdata)을 제1 노드(N1)에 제공할 수 있고, 리셋 기간(RT)의 애노드 제어 구간(P5)에 턴-온되어 제1 리셋 전압(Vp1)을 제1 노드(N1)에 제공할 수 있다.

제1 에미션 제어 라인(EML1)은 제1 발광 제어 트랜지스터(Tec1)의 게이트 전극과 연결될 수 있다. 구체적으로, 제1 에미션 제어 라인(EML1)은 제1 발광 제어 트랜지스터(Tec1)의 게이트 전극에 제1 에미션 신호(EM1)를 공급하여 제1 발광 제어 트랜지스터(Tec1)를 턴-온시킬 수 있다. 여기에서, 제1 에미션 신호(EM1)는 복수의 발광 기간(ET)에 하이 레벨(High)을 가질 수 있다. 따라서, 제1 발광 제어 트랜지스터(Tec1)는 복수의 발광 기간(ET)에 턴-온되어 제1 노드(N1)의 전압을 제2 노드(N2)에 제공할 수 있다.

제2 에미션 제어 라인(EML2)은 제2 발광 제어 트랜지스터(Tec2)의 게이트 전극과 연결될 수 있다. 구체적으로, 제2 에미션 제어 라인(EML2)은 제2 발광 제어 트랜지스터(Tec2)의 게이트 전극에 제2 에미션 신호(EM2)를 공급하여 제2 발광 제어 트랜지스터(Tec2)를 턴-온시킬 수 있다. 여기에서, 제2 에미션 신호(EM2)는 리프레쉬(Refresh) 기간의 초기화 구간(P1) 및 적어도 하나의 리셋 기간(RT)의 리셋 준비 구간(P4)에 하이 레벨(High)을 가질 수 있다. 따라서, 제2 발광 제어 트랜지스터(Tec2)는 리프레쉬(Refresh) 기간의 초기화 구간(P1) 및 적어도 하나의 리셋 기간(RT)의 리셋 준비 구간(P4)에 턴-온되어, 구동 전압(VDD)을 제3 노드(N3)에 제공할 수 있다.

일 예에 따르면, 복수의 픽셀(P)은 저속 구동 시에, 데이터 전압을 갱신하는 리프레쉬(Refresh) 기간과 별도로 홀드(Hold) 기간 중 적어도 하나의 리셋 기간(RT)을 통해 발광 소자(LED)의 애노드 전극의 전압을 리셋시킴으로써, 플리커(Flicker)의 발생을 방지하고 시감을 개선할 수 있다.

예를 들어, 복수의 픽셀(P)이 저속 구동될 때, 하나의 프레임(Frame) 구간의 길이가 증가할 수 있고, 입력된 데이터 전압(Vdata)이 유지되는 홀드(Hold) 기간의 길이가 증가할 수 있다. 여기에서, 픽셀(P)은 저속 구동을 통해 상대적으로 천천히 변화하는 영상(예를 들어, 현재 시각)을 표시할 수 있고, 고속 구동을 통해 상대적으로 빠르게 변화하는 영상(예를 들어, TV 프로그램, 영화)을 표시할 수 있다. 예를 들어, 픽셀 회로(PC)가 1Hz의 프레임 주파수(Frame Frequency)에 따라 저속 구동될 때, 데이터 전압(Vdata)이 갱신되는 리프레쉬 레이트(Refresh rate)가 1Hz에 해당할 수 있고, 1초(1sec) 당 하나의 프레임(1 Frame/s)으로 리프레쉬될 수 있다.

일 예에 따르면, 홀드(Hold) 기간은 복수의 발광 기간(ET) 및 적어도 하나의 리셋 기간(RT)을 포함할 수 있다. 그리고, 발광 소자(LED)의 애노드 전극인 제2 노드(N2)는 리프레쉬(Refresh) 기간 및 적어도 하나의 리셋 기간(RT)에서 리셋될 수 있다. 즉, 홀드(Hold) 기간이 n-1(n은 2이상의 자연수)개의 리셋 기간(RT1~RT(n-1))을 포함하는 경우, 제2 노드(N2)는 하나의 프레임(Frame) 동안 n번 리셋될 수 있다. 따라서, 본 출원에 따른 표시 장치는 리프레쉬(Refresh) 기간과 별도로 n-1개의 리셋 기간(RT1~RT(n-1))을 포함함으로써, 픽셀 회로(PC)가 1Hz의 프레임 주파수(Frame Frequency)에 따라 저속 구동되는 경우에도 제2 노드(N2)를 n번 리셋함으로써, 발광 소자의 휘도 감소가 시청자의 눈에 인지되는 것을 방지하여 플리커를 제거할 수 있다. 결과적으로, 본 출원에 따른 표시 장치는 리프레쉬(Refresh) 기간과 별도로 n-1개의 리셋 기간(RT1~RT(n-1))을 포함함으로써, 픽셀 회로(PC)가 1Hz의 프레임 주파수(Frame Frequency)에 따라 저속 구동되는 경우에도, n번의 리프레쉬(Refresh) 기간을 갖는 고속 구동의 경우와 동일한 리셋 효과를 가질 수 있다.

복수의 픽셀(P) 각각은 리프레쉬(Refresh) 기간 동안 픽셀 회로(PC) 내에 충전되거나 잔존하는 전압을 초기화할 수 있다. 일 예에 따르면, 리프레쉬(Refresh) 기간은 프레임(Frame)의 시작 구간 일부에 마련될 수 있다. 구체적으로, 복수의 픽셀(P) 각각은 리프레쉬 기간에서 이전 프레임(Frame)에서 저장된 데이터 전압(Vdata) 및 구동 전압(VDD)의 영향을 제거할 수 있다. 따라서, 복수의 픽셀(P)은 해당 프레임(Frame)의 홀드(Hold) 기간(또는 발광 기간(ET))에서 새로운 데이터 전압(Vdata)에 대응되는 영상을 표시할 수 있다.

복수의 픽셀(P) 각각은 홀드(Hold) 기간 동안 데이터 전압(Vdata)에 대응되는 구동 전류(ILED)를 발광 소자(LED)에 제공하여 영상을 표시하고, 발광 소자(LED)의 턴-온 상태를 유지할 수 있다. 구체적으로, 복수의 픽셀(P) 각각의 홀드(Hold) 기간은 해당 프레임(Frame)의 리프레쉬(Refresh) 기간이 종료된 시점부터 다음 프레임(Frame)의 리프레쉬(Refresh)이 시작하는 시점까지 지속될 수 있다.

그리고, 복수의 픽셀(P) 각각은 홀드(Hold) 기간 중 복수의 발광 기간(ET)을 통해 발광 소자(LED)를 발광시킬 수 있고, 홀드(Hold) 기간 중 적어도 하나의 리셋 기간(RT)을 통해 발광 소자(LED)를 일시적으로 턴-오프시킬 수 있다. 구체적으로, 복수의 픽셀(P) 각각은 리프레쉬(Refresh) 기간 동안 갱신된 데이터 전압(Vdata)을 기초로, 복수의 발광 기간(ET) 동안 발광 소자(LED)를 발광시킬 수 있고, 제1 및 제2 리셋 전압(Vp1, Vp2)을 기초로 적어도 하나의 리셋 기간(RT)을 통해 발광 소자(LED)를 일시적으로 턴-오프시킬 수 있다.

여기에서, 제1 리셋 전압(Vp1)은 적어도 하나의 리셋 기간(RT) 동안 구동 트랜지스터(Tdr)의 소스 전극인 제1 노드(N1)에 공급됨으로써, 발광 기간(ET)에서 발광 소자(LED)의 애노드 전극인 제2 노드(N2) 전압의 충전 시간(Charging time) 또는 충전 지연(Charging Delay)을 감소시킬 수 있다. 예를 들어, 제1 리셋 전압(Vp1)이 커질수록 구동 트랜지스터(Tdr)의 소스 전극인 제1 노드(N1)의 전압이 커질 수 있고, 구동 트랜지스터(Tdr)의 게이트-소스 전압(Vgs) 또는 드레인-소스 전압(Vds)이 감소할 수 있다. 이 때, 구동 트랜지스터(Tdr)를 통과하는 드레인-소스 전류(Ids)의 크기가 감소할 수 있고, 포지티브 바이어스 스트레스(Positive bias stress) 상황에서 구동 트랜지스터(Tdr)의 스트레스를 저감시켜 제2 노드(N2) 전압의 충전 지연(Charging Delay)을 해소할 수 있다. 따라서, 제1 리셋 전압(Vp1)의 크기는 적어도 하나의 리셋 기간(RT)의 제2 노드(N2) 전압의 충전 지연(Charging Delay)을 해소하기 위하여 결정될 수 있다.

그리고, 제2 리셋 전압(Vp2)은 적어도 하나의 리셋 기간(RT) 동안 발광 소자(LED)의 애노드 전극인 제2 노드(N2)에 공급됨으로써, 적어도 하나의 리셋 기간(RT)에서 제2 노드(N2) 전압의 하강 폭(Drop width)을 제어할 수 있다. 여기에서, 제2 리셋 전압(Vp2)은 리셋 트랜지스터(Tr)를 통해 제2 노드(N2)에 공급됨으로써, 제2 노드(N2) 전압의 하강 폭(Drop width)을 직접 결정할 수 있다. 예를 들어, 제2 리셋 전압(Vp2)이 작을수록 제2 노드(N2) 전압의 하강 폭이 커질 수 있고, 발광 기간(ET)에서 제2 노드(N2) 전압이 충전되는 시간이 길어질 수 있다. 따라서, 표시 장치는 제2 리셋 전압(Vp2)의 크기를 조절하여 제2 노드(N2) 전압의 충전 시간(Charging time)을 제어할 수 있다. 일 예에 따르면, 적어도 하나의 리셋 기간(RT)의 제2 노드(N2) 전압의 하강 폭은 적어도 하나의 리셋 기간(RT)에서의 제2 노드(N2) 전압의 충전 시간을 리프레쉬(Refresh) 기간의 제2 노드(N2) 전압의 충전 시간과 동일하게 설정하기 위하여 결정될 수 있다. 결과적으로, 본 출원에 따른 표시 장치는 제2 리셋 전압(Vp2)을 제2 노드(N2)에 제공함으로써, 적어도 하나의 리셋 기간(RT)에서의 제2 노드(N2) 전압의 충전 시간과 리프레쉬(Refresh) 기간의 제2 노드(N2) 전압의 충전 시간을 동일하게 설계할 수 있고, 저속 구동 시에도 발광 소자의 휘도 감소가 시청자의 눈에 인지되는 것을 방지하여 플리커를 제거할 수 있다.

이와 같이, 본 출원에 따른 표시 장치는 리프레쉬(Refresh) 기간과 별도로 적어도 하나의 리셋 기간(RT)에서, 제1 노드(N1)에 제1 리셋 전압(Vp1)을 제공함으로써 제2 노드(N2) 전압의 충전 지연(Charging delay)을 제어할 수 있고, 제2 노드(N2)에 제2 리셋 전압(Vp2)을 제공함으로써 제2 노드(N2) 전압의 하강 폭(Drop width)을 제어할 수 있다. 결과적으로, 본 출원에 따른 표시 장치는 서로 다른 제1 및 제2 리셋 전압(Vp1, Vp2) 각각을 제1 노드(N1) 및 제2 노드(N2) 각각에 제공함으로써, 제2 노드(N2) 전압의 충전 시간(Charging time)과 하강 폭(Drop width)을 독립적으로 제어할 수 있고, 홀드 기간 중 적어도 하나의 리셋 기간(RT)의 발광 소자(LED)의 애노드 전극의 전압을 리프레쉬(Refresh) 기간의 발광 소자(LED)의 애노드 전극의 전압에 대응되게 제어할 수 있다. 다시 말해서, 본 출원에 따른 표시 장치는 적어도 하나의 리셋 기간(RT)에서의 제2 노드(N2) 전압의 충전 시간을 리프레쉬(Refresh) 기간의 제2 노드(N2) 전압의 충전 시간과 동일하게 제어할 수 있다. 즉, 본 출원에 따른 표시 장치는 저속 구동 시에도 발광 소자의 휘도 감소가 시청자의 눈에 인지되는 것을 방지하고 플리커를 제거할 수 있다.

따라서, 본 출원에 따른 표시 장치는 픽셀을 저속 구동하여 불필요한 데이터 전압(Vdata)의 갱신 또는 프레임의 리프레쉬(Refresh)를 최소화하고 소비 전력을 감소시킬 수 있고, 리프레쉬(Refresh) 기간과 별도로 홀드(Hold) 기간 중 적어도 하나의 리셋 기간(RT)을 통해 발광 소자(LED)의 애노드 전극의 전압을 리셋시킴으로써, 저속 구동에 따라 야기되는 플리커의 발생을 방지하고 시감을 개선할 수 있다.

도 4는 도 2에 도시된 표시 장치의 픽셀에서, 리프레쉬 기간의 픽셀 회로 및 발광 소자의 구동을 설명하는 도면이다. 구체적으로, 도 4a는 리프레쉬(Refresh) 기간의 초기화 구간(P1)의 구동을 설명하는 도면이고, 도 4b는 리프레쉬(Refresh) 기간의 온-바이어스 스트레스 구간(P2)의 구동을 설명하는 도면이며, 도 4c는 리프레쉬(Refresh) 기간의 프로그래밍/샘플링 구간(P3)의 구동을 설명하는 도면이다.

도 4a에서, 제1 초기화 트랜지스터(Ti1)는 제1 스캔 신호(SC1(n))를 기초로 초기화 구간(P1)에 턴-온되어 초기화 전압(Vini)을 제2 노드(N2)에 제공할 수 있다. 즉, 발광 소자(LED)의 애노드 전극인 제2 노드(N2)는 초기화 구간(P1)에 초기화 전압(Vini)을 공급받아 초기화될 수 있다.

그리고, 제2 발광 제어 트랜지스터(Tec2)는 제2 에미션 신호(EM2)를 기초로 초기화 구간(P1)에 턴-온되어 구동 전압(VDD)을 제3 노드(N3)에 제공할 수 있고, 제2 초기화 트랜지스터(Ti2)는 제1 스캔 신호(SC1(n))를 기초로 초기화 구간(P1)에 턴-온되어 제3 노드(N3)의 전압을 제4 노드(N4)에 제공할 수 있다. 즉, 제2 발광 제어 트랜지스터(Tec2)와 제2 초기화 트랜지스터(Ti2)는 초기화 구간(P1)에서 동시에 턴-온될 수 있고, 구동 전압(VDD)을 저장 커패시터(Cst)의 일단인 제4 노드(N4)에 제공할 수 있다.

이와 같이, 초기화 구간(P1)에서, 구동 전압(VDD)은 저장 커패시터(Cst)의 일단인 제4 노드(N4)에 공급될 수 있고, 초기화 전압(Vini)은 저장 커패시터(Cst)의 타단인 제2 노드(N2)에 공급될 수 있다. 즉, 저장 커패시터(Cst)는 초기화 구간(P1)에 구동 전압(VDD)과 초기화 전압(Vini)의 차 전압(VDD-Vini)을 저장할 수 있다.

도 4b에서, 제1 및 제2 초기화 트랜지스터(Ti1, Ti2)와 제2 발광 제어 트랜지스터(Tec2)는 턴-오프될 수 있다. 그리고, 데이터 공급 트랜지스터(Tds)는 제2 스캔 신호(SC2(n))를 기초로 온-바이어스 스트레스 구간(P2)에서 턴-온되어 데이터 전압(Vdata)을 제1 노드(N1)에 제공할 수 있다. 또한, 리셋 트랜지스터(Tr)는 제2 스캔 신호(SC2(n))를 기초로 온-바이어스 스트레스 구간(P2)에서 턴-온되어 제2 리셋 전압(Vp2)을 제2 노드(N2)에 제공할 수 있다. 이에 따라, 구동 트랜지스터(Tdr)의 소스 전극인 제1 노드(N1)는 데이터 전압(Vdata)을 계속 공급받을 수 있고, 발광 소자(LED)의 애노드 전극인 제2 노드(N2)는 제2 리셋 전압(Vp2)을 공급받을 수 있다.

도 4c에서, 데이터 공급 트랜지스터(Tds)와 리셋 트랜지스터(Tr)는 제2 스캔 신호(SC2(n))를 기초로 프로그래밍/샘플링 구간(P3)에도 턴-온될 수 있고, 제1 및 제2 초기화 트랜지스터(Ti1, Ti2)는 제1 스캔 신호(SC1(n))를 기초로 프로그래밍/샘플링 구간(P3)에서 턴-온될 수 있다. 이 때, 구동 트랜지스터(Tdr)의 게이트 전극인 제4 노드(N4)는 프로그래밍/샘플링 구간(P3) 전에, 저장 커패시터(Cst)에 의해 저장된 구동 전압(VDD)을 가질 수 있고, 구동 트랜지스터(Tdr)의 소스 전극인 제1 노드(N1)는 직전의 온-바이어스 스트레스 구간(P2)에 제공된 데이터 전압(Vdata)을 가질 수 있다. 즉, 구동 트랜지스터(Tdr)의 게이트-소스 전압(Vgs)은 구동 전압(VDD)과 데이터 전압(Vdata)의 차 전압(VDD-Vdata)에 해당할 수 있고, 구동 트랜지스터(Tdr)는 게이트-소스 전압(Vgs)이 문턱 전압(Vth)보다 크게 되어 턴-온될 수 있다. 따라서, 프로그래밍/샘플링 구간(P3)에 구동 트랜지스터(Tdr)가 처음 턴-온되는 순간, 구동 트랜지스터(Tdr)의 드레인-소스 전류(Ids)는 구동 전압(VDD), 데이터 전압(Vdata), 및 구동 트랜지스터(Tdr)의 문턱 전압(Vth)에 따라 결정될 수 있다(Ids=k*(VDD-Vdata-Vth)^2). 그리고, 구동 트랜지스터(Tdr)는 게이트-소스 전압(Vgs)이 구동 트랜지스터(Tdr)의 문턱 전압(Vth)에 도달할 때까지, 드레인-소스 전류(Ids)를 제1 노드(N1)에 제공할 수 있다. 이와 같은 방식으로, 구동 트랜지스터(Tdr)가 프로그래밍/샘플링 구간(P3)에서 처음 턴-온되는 순간부터, 제4 노드(N4)의 전압 및 구동 트랜지스터(Tdr)의 드레인-소스 전류(Ids)가 변경될 수 있고, 제4 노드(N4)의 전압은 결국 데이터 전압(Vdata)과 구동 트랜지스터(Tdr)의 문턱 전압(Vth)의 합 전압(Vdata +Vth)으로 수렴할 수 있다.

도 5는 도 2에 도시된 표시 장치의 픽셀에서, 홀드 기간 중 발광 기간의 픽셀 회로 및 발광 소자의 구동을 설명하는 도면이다.

도 5를 참조하면, 제1 발광 제어 트랜지스터(Tec1)는 제1 에미션 신호(EM1)를 기초로 홀드(Hold) 기간의 발광 기간(ET)에 턴-온되어 제1 노드(N1)의 전압을 제2 노드(N2)에 제공할 수 있고, 제2 발광 제어 트랜지스터(Tec2)는 제2 에미션 신호(EM2)를 기초로 발광 기간(ET)에 턴-온되어 구동 전압(VDD)을 제3 노드(N3)에 제공할 수 있다. 그리고, 구동 트랜지스터(Tdr)의 게이트 전극인 제4 노드(N4)는 발광 기간(ET) 전에, 저장 커패시터(Cst)에 의해 저장된 데이터 전압(Vdata)과 구동 트랜지스터(Tdr)의 문턱 전압(Vth)의 합 전압(Vdata+Vth)을 가질 수 있고, 구동 트랜지스터(Tdr)는 게이트-소스 전압(Vgs)이 문턱 전압(Vth)보다 크게 되어 턴-온될 수 있다. 따라서, 제2 발광 제어 트랜지스터(Tec2), 구동 트랜지스터(Tdr), 및 제1 발광 제어 트랜지스터(Tec1)는 발광 기간(ET)에 턴-온되어, 구동 전류(ILED)를 발광 소자(LED)에 제공할 수 있다.

일 예에 따르면, 구동 트랜지스터(Tdr)의 드레인-소스 전류(Ids)는 제1 발광 제어 트랜지스터(Tec1)를 통해 발광 소자(LED)에 제공될 수 있다. 즉, 제1 발광 제어 트랜지스터(Tec1)는 구동 트랜지스터(Tdr)의 드레인-소스 전류(Ids)를 기초로 구동 전류(ILED)를 발광 소자(LED)에 제공할 수 있다. 이에 따라, 구동 전류(ILED)는 구동 트랜지스터(Tdr)의 드레인-소스 전류(Ids)에 의해 결정될 수 있다. 그리고, 구동 트랜지스터(Tdr)가 발광 기간(ET)에 처음 턴-온되는 순간, 구동 트랜지스터(Tdr)의 드레인-소스 전류(Ids)는 다음과 같은 수식에 의해 결정될 수 있다.

Ids=ILED=k*(Vgs -Vth)^2=k*(Vdata+Vth-Vini-Vth)^2=k*(Vdata-Vini)^2

여기에서, k는 상수에 해당한다. 즉, 구동 전류(ILED)는 데이터 전압(Vdata)에 의해 결정될 수 있고, 구동 트랜지스터(Tdr)의 문턱 전압(Vth)의 영향을 받지 않을 수 있다. 따라서, 본 출원에 따른 표시 장치는 구동 트랜지스터(Tdr)의 문턱 전압(Vth)의 특성을 내부적으로 보상함으로써, 복수의 픽셀 사이에 발생되는 구동 트랜지스터(Tdr)의 전기적 특성 편차를 제거하여 픽셀들 간의 휘도 편차를 제거할 수 있다. 결과적으로, 본 출원에 따른 표시 장치는 구동 트랜지스터(Tdr)의 문턱 전압 특성을 보상하여, 표시 패널의 휘도를 균일하게 유지할 수 있다.

도 6은 도 2에 도시된 표시 장치의 픽셀에서, 홀드 기간 중 적어도 하나의 리셋 기간의 픽셀 회로 및 발광 소자의 구동을 설명하는 도면이다. 구체적으로, 도 6a는 적어도 하나의 리셋 기간(RT)의 리셋 준비 구간(P4)의 구동을 설명하는 도면이고, 도 6b는 적어도 하나의 리셋 기간(RT)의 애노드 제어 구간(P5)의 구동을 설명하는 도면이다.

도 6a에서, 제1 발광 제어 트랜지스터(Tec1)는 홀드(Hold) 기간의 발광 기간(ET)에서 턴-온 상태를 유지하다가, 리셋 준비 구간(P4) 전에 턴-오프될 수 있다. 그리고, 제2 발광 제어 트랜지스터(Tec2)는 홀드(Hold) 기간의 발광 기간(ET)과 리셋 준비 구간(P4)에서 턴-온 상태를 유지하다가, 애노드 제어 구간(P5)의 시작 전에 턴-오프될 수 있다. 이와 같이, 복수의 픽셀(P)은 애노드 제어 구간(P5)의 시작 전에 제1 및 제2 발광 제어 트랜지스터(Tec1, Tec2)를 턴-오프시킴으로써, 제2 노드(N2)의 리셋을 준비시킬 수 있다.

도 6b에서, 데이터 공급 트랜지스터(Tds)는 제2 스캔 신호(SC2(n))를 기초로 애노드 제어 구간(P5)에서 턴-온되어 제1 리셋 전압(Vp1)을 제1 노드(N1)에 제공할 수 있다. 또한, 리셋 트랜지스터(Tr)는 제2 스캔 신호(SC2(n))를 기초로 애노드 제어 구간(P5)에서 제2 리셋 전압(Vp2)을 제2 노드(N2)에 제공할 수 있다. 이에 따라, 구동 트랜지스터(Tdr)의 소스 전극인 제1 노드(N1)는 제1 리셋 전압(Vp1)을 공급받을 수 있고, 발광 소자(LED)의 애노드 전극인 제2 노드(N2)는 제2 리셋 전압(Vp2)을 공급받을 수 있다. 그리고, 제1 발광 제어 트랜지스터(Tec1)는 제1 에미션 신호(EM1)를 기초로 적어도 하나의 리셋 기간(RT)의 애노드 제어 구간(P5)에서 턴-오프되어, 제1 노드(N1)와 제2 노드(N2)를 전기적으로 분리시킬 수 있다.

도 7은 도 2에 도시된 표시 장치의 픽셀에서, 제1 및 제2 리셋 전압을 기초로 발광 소자의 애노드 전극의 전압을 제어하는 과정을 설명하는 도면이다. 여기에서, 도 7의 제1 실시예(Embodiment 1)는 픽셀이 1Hz의 프레임 주파수에 따라 저속 구동될 때, 적어도 하나의 리셋 기간을 포함하지 않는 하나의 프레임 기간 동안의 애노드 전극의 전압을 나타낸다. 그리고, 제2 실시예(Embodiment 2)는 픽셀이 1Hz의 프레임 주파수에 따라 저속 구동될 때, 본 출원에 따른 적어도 하나의 리셋 기간(RT)의 제1 및 제2 리셋 전압(Vp1, Vp2)에 따른 애노드 전극의 전압을 나타낸다.

도 7을 참조하면, 제1 실시예(Embodiment 1)는 1Hz의 프레임 주파수(Frame Frequency)에 따라 저속 구동될 때, 리프레쉬 기간을 통해 데이터 전압을 갱신할 수 있지만, 별도의 리셋 기간을 포함하지 않기 때문에 입력된 데이터 전압이 유지되는 홀드 기간의 길이가 증가할 수 있다. 따라서, 제1 실시예(Embodiment 1)의 애노드 전극의 전압은 데이터 전압이 갱신된 후 애노드 전압이 충전되기 까지 상당한 시간의 충전 지연(Delay 1)이 발생될 수 있다. 이에 따라, 제1 실시예(Embodiment 1)에 따른 저속 구동 방식은 하나의 프레임 구간의 길이(또는 프레임 주기)가 증가함에 따라, 인접한 리프레쉬 기간 사이의 길이가 증가하여, 충전 지연(Delay 1) 및 플리커(Flicker)가 발생하는 문제점을 가진다.

이와 비교하여, 제2 실시예(Embodiment 2)는 리프레쉬(Refresh) 기간과 별도로 적어도 하나의 리셋 기간(RT)에서, 제1 노드(N1)에 제1 리셋 전압(Vp1)을 제공함으로써 제2 노드(N2) 전압의 충전 지연(Delay 2)을 감소시킬 수 있고, 제2 노드(N2)에 제2 리셋 전압(Vp2)을 제공함으로써 제2 노드(N2) 전압의 하강 폭(Drop width)을 제어할 수 있다.

구체적으로, 제1 리셋 전압(Vp1)은 적어도 하나의 리셋 기간(RT) 동안 구동 트랜지스터(Tdr)의 소스 전극인 제1 노드(N1)에 공급됨으로써, 발광 기간(ET)에서 발광 소자(LED)의 애노드 전극인 제2 노드(N2) 전압의 충전 지연(Delay 2, Delay 3)을 감소시킬 수 있다. 예를 들어, 제1 리셋 전압(Vp1)이 커질수록 구동 트랜지스터(Tdr)의 소스 전극인 제1 노드(N1)의 전압이 커질 수 있고, 구동 트랜지스터(Tdr)의 게이트-소스 전압(Vgs) 또는 드레인-소스 전압(Vds)이 감소할 수 있다. 이 때, 구동 트랜지스터(Tdr)를 통과하는 드레인-소스 전류(Ids)의 크기가 감소할 수 있고, 포지티브 바이어스 스트레스(Positive bias stress) 상황에서 구동 트랜지스터(Tdr)의 스트레스를 저감시켜 제2 노드(N2) 전압의 충전 지연(Delay 2, Delay 3)을 해소할 수 있다. 따라서, 제1 리셋 전압(Vp1)의 크기는 적어도 하나의 리셋 기간(RT)의 제2 노드(N2) 전압의 충전 지연(Delay 2, Delay 3)을 해소하기 위하여 결정될 수 있다.

그리고, 제2 리셋 전압(Vp2)은 적어도 하나의 리셋 기간(RT) 동안 발광 소자(LED)의 애노드 전극인 제2 노드(N2)에 공급됨으로써, 적어도 하나의 리셋 기간(RT)에서 제2 노드(N2) 전압의 하강 폭(Drop width)을 제어할 수 있다. 여기에서, 제2 리셋 전압(Vp2)은 리셋 트랜지스터(Tr)를 통해 제2 노드(N2)에 공급됨으로써, 제2 노드(N2) 전압의 하강 폭(Drop width)을 직접 결정할 수 있다. 예를 들어, 제2 리셋 전압(Vp2)이 작을수록 제2 노드(N2) 전압의 하강 폭이 커질 수 있고, 발광 기간(ET)에서 제2 노드(N2) 전압이 충전되는 시간(Delay 3)이 길어질 수 있다. 따라서, 표시 장치는 제2 리셋 전압(Vp2)의 크기를 조절하여 제2 노드(N2) 전압의 충전 시간(Delay 3)을 제어할 수 있다. 일 예에 따르면, 적어도 하나의 리셋 기간(RT)의 제2 노드(N2) 전압의 하강 폭은 적어도 하나의 리셋 기간(RT)에서의 제2 노드(N2) 전압의 충전 시간(Delay 3)을 리프레쉬(Refresh) 기간의 제2 노드(N2) 전압의 충전 시간(Delay 2)과 동일하게 설정하기 위하여 결정될 수 있다. 결과적으로, 본 출원에 따른 표시 장치는 제2 리셋 전압(Vp2)을 제2 노드(N2)에 제공함으로써, 적어도 하나의 리셋 기간(RT)에서의 제2 노드(N2) 전압의 충전 시간(Delay 3)과 리프레쉬(Refresh) 기간의 제2 노드(N2) 전압의 충전 시간(Delay 2)을 동일하게 설계할 수 있고, 저속 구동 시에도 발광 소자의 휘도 감소가 시청자의 눈에 인지되는 것을 방지하여 플리커를 제거할 수 있다.

이와 같이, 본 출원에 따른 표시 장치는 리프레쉬(Refresh) 기간과 별도로 적어도 하나의 리셋 기간(RT)에서, 제1 노드(N1)에 제1 리셋 전압(Vp1)을 제공함으로써 제2 노드(N2) 전압의 충전 지연(Charging delay)을 제어할 수 있고, 제2 노드(N2)에 제2 리셋 전압(Vp2)을 제공함으로써 제2 노드(N2) 전압의 하강 폭(Drop width)을 제어할 수 있다. 결과적으로, 본 출원에 따른 표시 장치는 서로 다른 제1 및 제2 리셋 전압(Vp1, Vp2) 각각을 제1 노드(N1) 및 제2 노드(N2) 각각에 제공함으로써, 제2 노드(N2) 전압의 충전 시간(Charging time)과 하강 폭(Drop width)을 독립적으로 제어할 수 있고, 적어도 하나의 리셋 기간(RT)에서의 제2 노드(N2) 전압의 충전 시간을 리프레쉬(Refresh) 기간의 제2 노드(N2) 전압의 충전 시간과 동일하게 제어할 수 있다. 즉, 본 출원에 따른 표시 장치는 저속 구동 시에도 발광 소자의 휘도 감소가 시청자의 눈에 인지되는 것을 방지하고 플리커를 제거할 수 있다.

도 8은 제2 실시예에 따른 표시 장치에서, 픽셀을 나타내는 회로도이다.

도 8을 참조하면, 복수의 픽셀(P) 각각은 구동 트랜지스터(Tdr)를 갖는 픽셀 회로(PC), 및 픽셀 회로(PC)에 연결된 발광 소자(LED)를 포함할 수 있다.

픽셀 회로(PC)는 발광 소자(LED)에 흐르는 구동 전류(ILED)를 제어하여 발광 소자(LED)를 구동할 수 있다. 일 예에 따르면, 픽셀 회로(PC)는 구동 트랜지스터(Tdr), 제1 및 제2 초기화 트랜지스터(Ti1, Ti2), 데이터 공급 트랜지스터(Tds), 제1 및 제2 발광 제어 트랜지스터(Tec1, Tec2), 및 저장 커패시터(Cst)를 포함할 수 있다.

구동 트랜지스터(Tdr)는 발광 소자(LED)에 흐르는 구동 전류(ILED)를 제어할 수 있다. 구동 트랜지스터(Tdr)는 제3 노드(N3)와 제1 노드(N1)를 선택적으로 접속시킬 수 있다. 구체적으로, 구동 트랜지스터(Tdr)는 제3 노드(N3) 및 제1 노드(N1) 사이에 접속되어 구동 전류(ILED)를 발광 소자(LED)에 제공할 수 있다. 예를 들어, 구동 트랜지스터(Tdr)의 드레인 전극은 제3 노드(N3)와 연결되고, 구동 트랜지스터(Tdr)의 소스 전극은 제1 노드(N1)와 연결되며, 구동 트랜지스터(Tdr)의 게이트 전극은 제4 노드(N4)와 연결될 수 있다. 따라서, 구동 트랜지스터(Tdr)는 제4 노드(N4)의 전압을 기초로 턴-온되어 제3 노드(N3)로부터 제공받은 구동 전류(ILED)를 제1 노드(N1)에 제공할 수 있다.

제1 초기화 트랜지스터(Ti1)는 제3 스캔 신호(SC3(n))를 기초로 턴-온되어, 전압 공급 라인(VL)과 제2 노드(N2)를 전기적으로 연결할 수 있다. 여기에서, 전압 공급 라인(VL)은 초기화 전압(Vini)을 제2 노드(N2)에 제공하는 초기화 라인에 해당할 수 있고, 제2 리셋 전압(Vp2)을 제2 노드(N2)에 제공하는 리셋 라인에 해당할 수 있다. 구체적으로, 제1 초기화 트랜지스터(Ti1)의 드레인 전극은 전압 공급 라인(VL)과 연결되고, 제1 초기화 트랜지스터(Ti1)의 소스 전극은 제2 노드(N2)와 연결되며, 제1 초기화 트랜지스터(Ti1)의 게이트 전극은 제3 스캔 라인(SL3)과 연결될 수 있다.

일 예에 따르면, 픽셀 회로(PC)는 리프레쉬 기간 및 홀드 기간을 통해 구동될 수 있고, 홀드 기간 중 복수의 발광 기간과 적어도 하나의 리셋 기간을 통해 구동될 수 있다. 일 예예 따르면, 제1 초기화 트랜지스터(Ti1)의 드레인 전극은 리프레쉬 기간에 초기화 전압(Vini)을 수신할 수 있고, 적어도 하나의 리셋 기간에 제2 리셋 전압(Vp2)을 공급받을 수 있다. 따라서, 제1 초기화 트랜지스터(Ti1)는 제3 스캔 신호(SC3(n))를 기초로 턴-온되어, 초기화 전압(Vini) 또는 제2 리셋 전압(Vp2)을 제2 노드(N2)에 제공할 수 있다.

제2 초기화 트랜지스터(Ti2)는 제1 스캔 신호(SC1(n))를 기초로 턴-온되어, 제3 노드(N3)와 제4 노드(N4)를 전기적으로 연결할 수 있다. 구체적으로, 제2 초기화 트랜지스터(Ti2)의 드레인 전극은 제3 노드(N3)와 연결되고, 제2 초기화 트랜지스터(Ti2)의 소스 전극은 제4 노드(N4)와 연결되며, 제2 초기화 트랜지스터(Ti2)의 게이트 전극은 제1 스캔 라인(SL1)과 연결될 수 있다. 따라서, 제2 초기화 트랜지스터(Ti2)는 제1 스캔 신호(SC1(n))를 기초로 턴-온되어 제3 노드(N3)의 전압을 제4 노드(N4)에 제공할 수 있다.

이와 같이, 데이터 공급 트랜지스터(Tds)와 제1 초기화 트랜지스터(Ti1) 각각은 독립적으로 턴-온될 수 있고, 데이터 공급 트랜지스터(Tds)는 제2 리셋 전압(Vp2)의 공급 시점과 독립적인 시점에서 제1 리셋 전압(Vp1)을 제1 노드(N1)에 제공할 수 있다.

제1 발광 제어 트랜지스터(Tec1)는 제1 에미션 신호(EM1)를 기초로 턴-온되어, 제1 노드(N1)와 제2 노드(N2)를 전기적으로 연결할 수 있다. 구체적으로, 제1 발광 제어 트랜지스터(Tec1)의 드레인 전극은 제1 노드(N1)와 연결되고, 제1 발광 제어 트랜지스터(Tec1)의 소스 전극은 제2 노드(N2)와 연결되며, 제1 발광 제어 트랜지스터(Tec1)의 게이트 전극은 제1 에미션 제어 라인(EML1)과 연결될 수 있다. 따라서, 제1 발광 제어 트랜지스터(Tec1)는 제1 에미션 신호(EM1)를 기초로 턴-온되어 제1 노드(N1)의 전압을 제2 노드(N2)에 제공할 수 있다.

제2 발광 제어 트랜지스터(Tec2)는 제2 에미션 신호(EM2)를 기초로 턴-온되어, 구동 전원(EVDD)과 제3 노드(N3)를 전기적으로 연결할 수 있다. 구체적으로, 제2 발광 제어 트랜지스터(Tec2)의 드레인 전극은 구동 전원(EVDD)과 연결되고, 제2 발광 제어 트랜지스터(Tec2)의 소스 전극은 제3 노드(N3)와 연결되며, 제2 발광 제어 트랜지스터(Tec2)의 게이트 전극은 제2 에미션 제어 라인(EML2)과 연결될 수 있다. 따라서, 제2 발광 제어 트랜지스터(Tec2)는 제2 에미션 신호(EM2)를 기초로 턴-온되어 구동 전압(VDD)을 제3 노드(N3)에 제공할 수 있다.

도 9는 도 8에 도시된 표시 장치의 픽셀에서, 픽셀 회로 및 발광 소자의 구동을 설명하기 위한 파형도이다.

도 9를 참조하면, 복수의 픽셀(P) 각각은 하나의 프레임(Frame) 내에서 리프레쉬(Refresh) 기간 및 홀드(Hold) 기간을 통해 구동될 수 있다. 그리고, 리프레쉬(Refresh) 기간은 초기화 구간(P1), 온-바이어스 스트레스 구간(P2), 및 프로그래밍/샘플링 구간(P3)을 포함할 수 있다. 그리고, 홀드(Hold) 기간은 복수의 발광 기간(ET) 및 적어도 하나의 리셋 기간(RT)을 포함할 수 있다. 또한, 적어도 하나의 리셋 기간(RT)은 리셋 준비 구간(P4) 및 애노드 제어 구간(P5)을 포함할 수 있다.

제1 스캔 라인(SL1)은 제2 초기화 트랜지스터(Ti2)의 게이트 전극과 연결될 수 있다. 구체적으로, 제1 스캔 라인(SL1)은 제2 초기화 트랜지스터(Ti2)의 게이트 전극에 제1 스캔 신호(SC1(n))를 공급하여 제2 초기화 트랜지스터(Ti2)를 턴-온시킬 수 있다. 여기에서, 제1 스캔 신호(SC1(n))는 리프레쉬(Refresh) 기간의 초기화 구간(P1) 및 프로그래밍/샘플링 구간(P3)에 하이 레벨(High)을 가질 수 있다. 따라서, 제2 초기화 트랜지스터(Ti2)은 리프레쉬(Refresh) 기간의 초기화 구간(P1) 및 프로그래밍/샘플링 구간(P3)에 턴-온되어 제3 노드(N3)의 전압을 제4 노드(N4)에 제공할 수 있다.

제2 스캔 라인(SL2)은 데이터 공급 트랜지스터(Tds)의 게이트 전극과 연결될 수 있다. 구체적으로, 제2 스캔 라인(SL2)은 데이터 공급 트랜지스터(Tds)의 게이트 전극에 제2 스캔 신호(SC2(n))를 공급하여 데이터 공급 트랜지스터(Tds)를 턴-온시킬 수 있다. 여기에서, 제2 스캔 신호(SC2(n))는 리프레쉬(Refresh) 기간의 온-바이어스 스트레스 구간(P2) 및 프로그래밍/샘플링 구간(P3)과, 리셋 기간(RT)의 애노드 제어 구간(P5)에서 하이 레벨(High)을 가질 수 있다. 이에 따라, 데이터 공급 트랜지스터(Tds)는 리프레쉬(Refresh) 기간의 온-바이어스 스트레스 구간(P2) 및 프로그래밍/샘플링 구간(P3)에 턴-온되어 데이터 전압(Vdata)을 제1 노드(N1)에 제공할 수 있고, 리셋 기간(RT)의 애노드 제어 구간(P5)에 턴-온되어 제1 리셋 전압(Vp1)을 제1 노드(N1)에 제공할 수 있다.

제3 스캔 라인(SL3)은 제1 초기화 트랜지스터(Ti1)의 게이트 전극과 연결될 수 있다. 구체적으로, 제3 스캔 라인(SL3)은 제1 초기화 트랜지스터(Ti1)의 게이트 전극에 제3 스캔 신호(SC3(n))를 공급하여 제1 초기화 트랜지스터(Ti1)를 턴-온시킬 수 있다. 여기에서, 제3 스캔 신호(SC3(n))는 리프레쉬(Refresh) 기간의 초기화 구간(P1), 온-바이어스 스트레스 구간(P2), 및 프로그래밍/샘플링 구간(P3)에서 하이 레벨(High)을 가질 수 있다. 또한, 제3 스캔 신호(SC3(n))는 리셋 기간(RT)의 리셋 준비 구간(P4) 또는 애노드 제어 구간(P5) 내의 특정 시점에서 턴-온될 수 있고, 제1 에미션 신호(EM1)가 하이 레벨을 갖기 전까지 하이 레벨(High)을 유지할 수 있다. 따라서, 제1 초기화 트랜지스터(Ti1)은 리프레쉬(Refresh) 기간에 턴-온되어 초기화 전압(Vini)을 제2 노드(N2)에 제공할 수 있고, 리셋 기간(RT)에 턴-온되어 제2 리셋 전압(Vp2)을 제2 노드(N2)에 제공할 수 있다.

그리고, 제2 리셋 전압(Vp2)은 적어도 하나의 리셋 기간(RT) 동안 발광 소자(LED)의 애노드 전극인 제2 노드(N2)에 공급됨으로써, 적어도 하나의 리셋 기간(RT)에서 제2 노드(N2) 전압의 하강 폭(Drop width)을 제어할 수 있다. 여기에서, 제2 리셋 전압(Vp2)은 제1 초기화 트랜지스터(Ti1)를 통해 제2 노드(N2)에 공급됨으로써, 제2 노드(N2) 전압의 하강 폭(Drop width)을 직접 결정할 수 있다. 예를 들어, 제2 리셋 전압(Vp2)이 작을수록 제2 노드(N2) 전압의 하강 폭이 커질 수 있고, 발광 기간(ET)에서 제2 노드(N2) 전압이 충전되는 시간이 길어질 수 있다. 따라서, 표시 장치는 제2 리셋 전압(Vp2)의 크기를 조절하여 제2 노드(N2) 전압의 충전 시간(Charging time)을 제어할 수 있다. 일 예에 따르면, 적어도 하나의 리셋 기간(RT)의 제2 노드(N2) 전압의 하강 폭은 적어도 하나의 리셋 기간(RT)에서의 제2 노드(N2) 전압의 충전 시간을 리프레쉬(Refresh) 기간의 제2 노드(N2) 전압의 충전 시간과 동일하게 설정하기 위하여 결정될 수 있다. 결과적으로, 본 출원에 따른 표시 장치는 제2 리셋 전압(Vp2)을 제2 노드(N2)에 제공함으로써, 적어도 하나의 리셋 기간(RT)에서의 제2 노드(N2) 전압의 충전 시간과 리프레쉬(Refresh) 기간의 제2 노드(N2) 전압의 충전 시간을 동일하게 설계할 수 있고, 저속 구동 시에도 발광 소자의 휘도 감소가 시청자의 눈에 인지되는 것을 방지하여 플리커를 제거할 수 있다.

본 출원의 실시예에 따른 표시 장치는 아래와 같이 설명될 수 있다.

본 출원에 따른 표시 장치는 구동 트랜지스터를 갖는 픽셀 회로와, 픽셀 회로와 연결된 발광 소자를 구비하고, 리프레쉬 기간 및 홀드 기간을 통해 구동되는 픽셀, 구동 트랜지스터의 소스 전극인 제1 노드에 데이터 전압 또는 제1 리셋 전압을 선택적으로 공급하는 데이터 라인, 및 발광 소자의 애노드 전극인 제2 노드에 제2 리셋 전압을 공급하는 리셋 라인을 포함하고, 픽셀 회로는 홀드 기간 중 적어도 하나의 리셋 기간을 통해 상기 제1 노드에 상기 제1 리셋 전압을 수신하고, 제2 노드에 제2 리셋 전압을 수신할 수 있다.

본 출원의 몇몇 실시예에 따르면, 픽셀 회로는 리프레쉬 기간에 데이터 라인으로부터 데이터 전압을 수신할 수 있다.

본 출원의 몇몇 실시예에 따르면, 픽셀 회로는 데이터 전압을 기초로 홀드 기간의 복수의 발광 기간을 통해 발광 소자를 발광시키고, 제1 및 제2 리셋 전압을 기초로 홀드 기간의 적어도 하나의 리셋 기간을 통해 발광 소자를 일시적으로 턴-오프시킬 수 있다.

본 출원의 몇몇 실시예에 따르면, 픽셀 회로는 데이터 라인과 제1 노드를 선택적으로 접속시키는 데이터 공급 트랜지스터, 리셋 라인과 제2 노드를 선택적으로 접속시키는 리셋 트랜지스터, 및 제1 노드와 제2 노드를 선택적으로 접속시키는 제1 발광 제어 트랜지스터를 더 포함할 수 있다.

본 출원의 몇몇 실시예에 따르면, 데이터 공급 트랜지스터는 제2 스캔 신호를 기초로 리프레쉬 기간의 온-바이어스 스트레스 구간 및 프로그래밍/샘플링 구간에서 턴-온되어, 데이터 전압을 제1 노드에 제공할 수 있다.

본 출원의 몇몇 실시예에 따르면, 데이터 공급 트랜지스터는 제2 스캔 신호를 기초로 적어도 하나의 리셋 기간의 애노드 제어 구간에서 턴-온되어, 제1 리셋 전압을 제1 노드에 제공할 수 있다.

본 출원의 몇몇 실시예에 따르면, 리셋 트랜지스터는 적어도 하나의 리셋 기간의 애노드 제어 구간에서 턴-온되어, 제2 리셋 전압을 제2 노드에 제공할 수 있다.

본 출원의 몇몇 실시예에 따르면, 제1 발광 제어 트랜지스터는 제1 에미션 신호를 기초로 적어도 하나의 리셋 기간의 리셋 준비 구간 및 애노드 제어 구간에서 턴-오프되어, 제1 노드와 제2 노드를 전기적으로 분리시킬 수 있다.

본 출원의 몇몇 실시예에 따르면, 제1 발광 제어 트랜지스터는 제1 에미션 신호를 기초로 홀드 기간의 발광 기간에 턴-온되어 제1 노드의 전압을 제2 노드에 제공할 수 있다.

본 출원의 몇몇 실시예에 따르면, 픽셀 회로는 초기화 전압을 제2 노드에 선택적으로 제공하는 제1 초기화 트랜지스터, 구동 전압을 구동 트랜지스터의 드레인 전극인 제3 노드에 선택적으로 제공하는 제2 발광 제어 트랜지스터, 제3 노드와 구동 트랜지스터의 게이트 전극인 제4 노드를 선택적으로 접속시키는 제2 초기화 트랜지스터, 및 제2 노드와 제4 노드 사이에 접속된 저장 커패시터를 더 포함할 수 있다.

본 출원의 몇몇 실시예에 따르면, 제1 초기화 트랜지스터는 제1 스캔 신호를 기초로 리프레쉬 기간의 초기화 구간 및 프로그래밍/샘플링 구간에 턴-온되어 초기화 전압을 제2 노드에 제공할 수 있다.

본 출원의 몇몇 실시예에 따르면, 제2 초기화 트랜지스터는 제1 스캔 신호를 기초로 리프레쉬 기간의 초기화 구간 및 프로그래밍/샘플링 구간에 턴-온되어 제3 노드의 전압을 제4 노드에 제공할 수 있다.

본 출원의 몇몇 실시예에 따르면, 제2 발광 제어 트랜지스터는 제2 에미션 신호를 기초로 리프레쉬 기간의 초기화 구간, 홀드 기간의 발광 기간, 및 적어도 하나의 리셋 기간의 리셋 준비 구간 각각에서 턴-온되어 구동 전압을 제3 노드에 제공할 수 있다.

본 출원의 몇몇 실시예에 따르면, 픽셀 회로는 데이터 라인과 제1 노드를 선택적으로 접속시키는 데이터 공급 트랜지스터, 리셋 라인과 제2 노드를 선택적으로 접속시키는 제1 초기화 트랜지스터, 및 제1 노드와 제2 노드를 선택적으로 접속시키는 제1 발광 제어 트랜지스터를 더 포함할 수 있다.

본 출원의 몇몇 실시예에 따르면, 제1 초기화 트랜지스터는 제3 스캔 신호를 기초로 적어도 하나의 리셋 기간의 애노드 제어 구간에서 턴-온되어, 제2 리셋 전압을 제2 노드에 제공할 수 있다.

이상에서 설명한 본 출원은 전술한 실시 예 및 첨부된 도면에 한정되는 것이 아니고, 본 출원의 기술적 사항을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 출원이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다. 그러므로, 본 출원의 범위는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 출원의 범위에 포함되는 것으로 해석되어야 한다.

100: 표시 패널 300: 타이밍 제어부
500: 데이터 구동 회로 700: 스캔 구동 회로
P: 픽셀 PC: 픽셀 회로
LED: 발광 소자

Claims

구동 트랜지스터를 갖는 픽셀 회로와, 상기 픽셀 회로와 연결된 발광 소자를 구비하고, 리프레쉬 기간 및 홀드 기간을 통해 구동되는 픽셀;
상기 구동 트랜지스터의 소스 전극인 제1 노드에 데이터 전압 또는 제1 리셋 전압을 선택적으로 공급하는 데이터 라인; 및
상기 발광 소자의 애노드 전극인 제2 노드에 제2 리셋 전압을 공급하는 리셋 라인을 포함하고,
상기 픽셀 회로는 상기 홀드 기간 중 적어도 하나의 리셋 기간을 통해 상기 제1 노드에 상기 제1 리셋 전압을 수신하고, 상기 제2 노드에 상기 제2 리셋 전압을 수신하는, 표시 장치.
제 1 항에 있어서,
상기 픽셀 회로는 상기 리프레쉬 기간에 상기 데이터 라인으로부터 상기 데이터 전압을 수신하는, 표시 장치.
제 1 항에 있어서,
상기 픽셀 회로는 상기 데이터 전압을 기초로 상기 홀드 기간의 복수의 발광 기간을 통해 상기 발광 소자를 발광시키고, 상기 제1 및 제2 리셋 전압을 기초로 상기 홀드 기간의 적어도 하나의 리셋 기간을 통해 상기 발광 소자를 일시적으로 턴-오프시키는, 표시 장치.
제 1 항에 있어서,
상기 픽셀 회로는,
상기 데이터 라인과 상기 제1 노드를 선택적으로 접속시키는 데이터 공급 트랜지스터;
상기 리셋 라인과 상기 제2 노드를 선택적으로 접속시키는 리셋 트랜지스터; 및
상기 제1 노드와 상기 제2 노드를 선택적으로 접속시키는 제1 발광 제어 트랜지스터를 더 포함하는, 표시 장치.
제 4 항에 있어서,
상기 데이터 공급 트랜지스터는 제2 스캔 신호를 기초로 상기 리프레쉬 기간의 온-바이어스 스트레스 구간 및 프로그래밍/샘플링 구간에서 턴-온되어, 상기 데이터 전압을 상기 제1 노드에 제공하는, 표시 장치.
제 4 항에 있어서,
상기 데이터 공급 트랜지스터는 제2 스캔 신호를 기초로 상기 적어도 하나의 리셋 기간의 애노드 제어 구간에서 턴-온되어, 상기 제1 리셋 전압을 상기 제1 노드에 제공하는, 표시 장치.
제 4 항에 있어서,
상기 리셋 트랜지스터는 상기 적어도 하나의 리셋 기간의 애노드 제어 구간에서 턴-온되어, 상기 제2 리셋 전압을 상기 제2 노드에 제공하는, 표시 장치.
제 4 항에 있어서,
상기 제1 발광 제어 트랜지스터는 제1 에미션 신호를 기초로 상기 적어도 하나의 리셋 기간의 리셋 준비 구간 및 애노드 제어 구간에서 턴-오프되어, 상기 제1 노드와 상기 제2 노드를 전기적으로 분리시키는, 표시 장치.
제 4 항에 있어서,
상기 제1 발광 제어 트랜지스터는 제1 에미션 신호를 기초로 상기 홀드 기간의 발광 기간에 턴-온되어 상기 제1 노드의 전압을 상기 제2 노드에 제공하는, 표시 장치.
제 4 항에 있어서,
상기 픽셀 회로는,
초기화 전압을 상기 제2 노드에 선택적으로 제공하는 제1 초기화 트랜지스터;
구동 전압을 상기 구동 트랜지스터의 드레인 전극인 제3 노드에 선택적으로 제공하는 제2 발광 제어 트랜지스터;
상기 제3 노드와 상기 구동 트랜지스터의 게이트 전극인 제4 노드를 선택적으로 접속시키는 제2 초기화 트랜지스터; 및
상기 제2 노드와 상기 제4 노드 사이에 접속된 저장 커패시터를 더 포함하는, 표시 장치.
제 10 항에 있어서,
상기 제1 초기화 트랜지스터는 제1 스캔 신호를 기초로 상기 리프레쉬 기간의 초기화 구간 및 프로그래밍/샘플링 구간에 턴-온되어 상기 초기화 전압을 상기 제2 노드에 제공하는, 표시 장치.
제 10 항에 있어서,
상기 제2 초기화 트랜지스터는 제1 스캔 신호를 기초로 상기 리프레쉬 기간의 초기화 구간 및 프로그래밍/샘플링 구간에 턴-온되어 상기 제3 노드의 전압을 상기 제4 노드에 제공하는, 표시 장치.
제 10 항에 있어서,
상기 제2 발광 제어 트랜지스터는 제2 에미션 신호를 기초로 상기 리프레쉬 기간의 초기화 구간, 상기 홀드 기간의 발광 기간, 및 상기 적어도 하나의 리셋 기간의 리셋 준비 구간 각각에서 턴-온되어 상기 구동 전압을 상기 제3 노드에 제공하는, 표시 장치.
제 1 항에 있어서,
상기 픽셀 회로는,
상기 데이터 라인과 상기 제1 노드를 선택적으로 접속시키는 데이터 공급 트랜지스터;
상기 리셋 라인과 상기 제2 노드를 선택적으로 접속시키는 제1 초기화 트랜지스터; 및
상기 제1 노드와 상기 제2 노드를 선택적으로 접속시키는 제1 발광 제어 트랜지스터를 더 포함하는, 표시 장치.
제 14 항에 있어서,
상기 데이터 공급 트랜지스터는 제2 스캔 신호를 기초로 상기 적어도 하나의 리셋 기간의 애노드 제어 구간에서 턴-온되어, 상기 제1 리셋 전압을 상기 제1 노드에 제공하는, 표시 장치.
제 14 항에 있어서,
상기 제1 초기화 트랜지스터는 제3 스캔 신호를 기초로 상기 적어도 하나의 리셋 기간의 애노드 제어 구간에서 턴-온되어, 상기 제2 리셋 전압을 상기 제2 노드에 제공하는, 표시 장치.