KR20220150478A - 표시 장치 - Google Patents

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Abstract

표시 장치는 화소를 포함하는 표시패널 및 제1 구동 모드에서 표시 패널을 제1 패널 주파수로 구동하고, 제2 구동 모드에서 표시패널을 제2 패널 주파수로 구동하는 패널 드라이버를 포함한다. 화소는 발광 소자, 제1 내지 제4 트랜지스터를 포함한다. 제1 트랜지스터는 전원 라인과 발광 소자 사이에 접속된다. 제2 트랜지스터는 데이터 라인과 제1 트랜지스터 사이에 접속되고, 제1 스캔 신호를 수신한다. 제3 트랜지스터는 제1 트랜지스터와 초기화 전압 라인 사이에 접속되고, 제2 스캔 신호를 수신한다. 제4 트랜지터는 제1 트랜지스터와 리셋 전압 라인 사이에 접속되고, 제3 스캔 신호를 수신한다. 제3 스캔 신호는 제1 구동 모드에서 비활성화되고, 제2 구동 모드에서 활성화된다.

Description

표시 장치{DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것으로, 상세하게는 표시 품질이 개선된 표시 장치에 관한 것이다.
표시 장치 중 발광형 표시장치는 전자와 정공의 재결합에 의하여 빛을 발생하는 발광 다이오드(Light Emitting Diode)를 이용하여 영상을 표시한다. 이러한, 발광형 표시 장치는 빠른 응답 속도를 가짐과 동시에 낮은 소비 전력으로 구동되는 장점이 있다.
발광형 표시 장치는 데이터 라인들 및 스캔 라인에 연결되는 화소들을 구비한다. 화소들은 일반적으로 발광 다이오드와, 발광 다이오드로 흐르는 전류량을 제어하기 위한 회로부를 포함한다. 회로부는 데이터 신호에 대응하여 제1 구동 전압으로부터 발광 다이오드를 경유하여 제2 구동 전압으로 흐르는 전류량을 제어한다. 이때, 발광 다이오드를 통해 흐르는 전류량에 대응하여 소정 휘도의 빛이 생성된다.
본 발명의 목적은 구동 주파수 변경에 따라 표시 품질이 저하되는 문제를 개선할 수 있는 표시 장치을 제공하는 것이다.
본 발명의 일 특징에 따른 표시 장치는 화소를 포함하는 표시패널 및 제1 구동 모드에서 상기 표시 패널을 제1 패널 주파수로 구동하고, 제2 구동 모드에서 상기 표시 패널을 상기 제1 패널 주파수보다 낮은 제2 패널 주파수로 구동하는 패널 드라이버를 포함한다.
상기 화소는, 캐소드와 애노드를 포함하는 발광 소자, 제1 구동 전압 라인과 상기 발광 소자의 상기 애노드 사이에 접속된 제1 트랜지스터, 데이터 라인과 상기 제1 트랜지스터의 제1 전극 사이에 접속되고, 제1 스캔 신호를 수신하는 제2 트랜지스터, 상기 제1 트랜지스터의 제2 전극과 초기화 전압 라인 사이에 접속되고, 제2 스캔 신호를 수신하는 제3 트랜지스터, 및 상기 제1 트랜지스터의 상기 제2 전극과 리셋 전압 라인 사이에 접속되고, 제3 스캔 신호를 수신하는 제4 트랜지스터를 포함한다.
여기서, 상기 제3 스캔 신호는 상기 제1 구동 모드에서 비활성화되고, 상기 제2 구동 모드에서 활성화된다.
본 발명의 일 특징에 따른 표시 장치는 화소를 포함하는 표시패널 및 제1 구동 모드에서 상기 표시 패널을 제1 패널 주파수로 구동하고, 제2 구동 모드에서 상기 표시 패널을 상기 제1 패널 주파수보다 낮은 제2 패널 주파수로 구동하는 패널 드라이버를 포함한다.
상기 패널 드라이버는, 상기 화소로 제1 및 제2 스캔 신호를 출력하는 제1 스캔 드라이버, 및 상기 화소로 제3 스캔 신호를 출력하는 제2 스캔 드라이버를 포함한다.
상기 제1 구동 모드에서, 상기 표시 패널은 제1 모드 프레임 단위로 영상을 표시하고, 상기 제2 구동 모드에서, 상기 표시 패널은 제2 모드 프레임 단위로 영상을 표시한다. 상기 제1 모드 프레임은 제1 인에이블 구간 및 제1 블랭크 구간을 포함하고, 상기 제2 모드 프레임은 제2 인에이블 구간 및 제2 블랭크 구간을 포함한다.
상기 제1 스캔 드라이버는 제1 및 제2 인에이블 구간에서 활성화되고, 상기 제2 스캔 드라이버는 상기 제2 블랭크 구간 내에서 활성화된다.
본 발명에 따른 표시 장치는 제1 구동 모드에서 표시 패널을 제1 패널 주파수로 구동하고, 제2 구동 모드에서 표시 패널을 상기 제1 패널 주파수보다 낮은 제2 패널 주파수로 구동할 수 있다. 이 경우, 제2 구동 모드로 진입 후에도 발광 소자의 애노드는 제1 구동 모드와 유사하게 제1 주파수로 주기적으로 리셋될 수 있다. 따라서, 제1 구동 모드에서 제2 구동 모드로 전환된 이후에 저계조에서 휘도 편차가 발생하지 않을 수 있고, 그 결과 플리커가 시인되는 것을 방지하여 표시 품질을 개선할 수 있다.
도 1은 본 발명의 일 실시예에 따른 표시 장치의 블럭도이다.
도 2 및 도 3은 본 발명의 실시예들에 따른 화소의 회로도들이다.
도 4는 도 1에 도시된 제1 및 제2 스캔 드라이버를 나타낸 블럭도이다.
도 5는 도 4에 도시된 제1 및 제2 시작 신호를 나타낸 파형도이다.
도 6은 도 5에 도시된 제1 및 제2 스캔 드라이버의 동작을 설명하기 위한 타이밍도이다.
도 7은 본 발명의 일 실시예에 따른 리셋 스테이지의 구성을 나타낸 회로도이다.
도 8은 본 발명의 일 실시예에 따른 표시 장치의 구동 방법을 설명하기 위한 흐름도이다.
이하 첨부한 도면들을 참조하여 본 발명의 실시예들을 상세히 살펴보기로 한다. 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 위하여 실제보다 확대하여 도시한 것이다. 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
본 출원에서, 층, 막, 영역, 판 등의 부분이 다른 부분 "상에" 또는 "상부에" 있다고 할 경우, 이는 다른 부분 "바로 위에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 층, 막, 영역, 판 등의 부분이 다른 부분 "하에" 또는 "하부에" 있다고 할 경우, 이는 다른 부분 "바로 아래에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 또한, 본 출원에서 "상에" 배치된다고 하는 것은 상부뿐 아니라 하부에 배치되는 경우도 포함하는 것일 수 있다.
한편, 본 출원에서 "직접 접한다"는 것은 층, 막, 영역, 판 등의 부분과 다른 부분 사이에 추가되는 층, 막, 영역, 판 등이 없는 것을 의미하는 것일 수 있다. 예를 들어, "직접 접하는" 것은 두 개의 층 또는 두 개의 부재들 사이에 접착 부재 등의 추가 부재를 사용하지 않고 배치하는 것을 의미하는 것일 수 있다.
이하, 도면들을 참조하여 본 발명의 일 실시예에 따른 표시 패널에 대하여 설명한다.
도 1은 본 발명의 일 실시예에 따른 표시 장치의 블럭도이다.
도 1을 참조하면, 표시 장치(DD)는 전기적 신호에 따라 활성화되어 영상을 표시하는 장치일 수 있다. 표시 장치(DD)는 스마트 워치, 태블릿, 노트북, 컴퓨터, 스마트 텔레비전 등의 전자 장치에 적용될 수 있다.
표시 장치(DD)는 표시 패널(DP), 패널 드라이버, 및 구동 컨트롤러(100)를 포함한다. 본 발명의 일 예로, 패널 드라이버는 데이터 드라이버(200), 제1 스캔 드라이버(SD1), 제2 스캔 드라이버(SD2) 및 전압 발생기(300)를 포함한다.
구동 컨트롤러(100)는 영상 신호(RGB) 및 제어 신호(CTRL)를 수신한다. 구동 컨트롤러(100)는 데이터 드라이버(200)와의 인터페이스 사양에 맞도록 영상 신호(RGB)의 데이터 포맷을 변환한 영상 데이터 신호(DATA)를 생성한다. 구동 컨트롤러(100)는 제1 스캔 제어 신호(SCS1), 제2 스캔 제어 신호(SCS2) 및 데이터 제어 신호(DCS)를 출력한다.
데이터 드라이버(200)는 구동 컨트롤러(100)로부터 데이터 제어 신호(DCS) 및 영상 데이터 신호(DATA)를 수신한다. 데이터 드라이버(200)는 영상 데이터 신호(DATA)를 데이터 신호들로 변환하고, 데이터 신호들을 후술하는 복수 개의 데이터 라인들(DL1-DLm)에 출력한다. 데이터 신호들은 영상 데이터 신호(DATA)의 계조 값에 대응하는 아날로그 전압들일 수 있다.
제1 스캔 드라이버(SD1)는 구동 컨트롤러(100)로부터 제1 스캔 제어 신호(SCS1)를 수신하고, 제2 스캔 드라이버(SD2)는 구동 컨트롤러(100)로부터 제2 스캔 제어 신호(SCS2)를 수신한다. 제1 스캔 드라이버(SD1)는 제1 스캔 제어 신호(SCS1)에 응답해서 보상 스캔 신호들(SC1~SCn) 및 초기화 스캔 신호들(SI1~SIn)을 출력할 수 있다. 제2 스캔 드라이버(SD2)는 제2 스캔 제어 신호(SCS2)에 응답해서 리셋 스캔 신호들(R_SC1~R_SCn)을 출력할 수 있다.
전압 발생기(300)는 표시 패널(DP)의 동작에 필요한 전압들을 발생한다. 이 실시예에서, 전압 발생기(300)는 제1 구동 전압(ELVDD), 제2 구동 전압(ELVSS) 및 초기화 전압(VINT)을 발생할 수 있다.
표시 패널(DP)은 보상 스캔 라인들(SCL1~SCLn), 초기화 스캔 라인들(SIL1~SILn), 리셋 스캔 라인들(R_SL1~R_SLn), 데이터 라인들(DL1~DLm) 및 화소들(PX)을 포함한다. 표시 패널(DP)에는 영상이 표시되는 표시 영역(DA) 및 표시 영역(DA)에 인접한 비표시 영역(NDA)이 정의된다. 보상 스캔 라인들(SCL1~SCLn), 초기화 스캔 라인들(SIL1~SILn), 리셋 스캔 라인들(R_SL1~R_SLn), 데이터 라인들(DL1~DLm) 및 화소들(PX)은 표시 영역(DA)에 배치될 수 있다. 보상 스캔 라인들(SCL1~SCLn), 초기화 스캔 라인들(SIL1~SILn) 및 리셋 스캔 라인들(R_SL1~R_SLn)은 제1 방향(DR1)으로 연장된다. 보상 스캔 라인들(SCL1~SCLn), 초기화 스캔 라인들(SIL1~SILn) 및 리셋 스캔 라인들(R_SL1~R_SLn)은 제2 방향(DR2)으로 서로 이격되어 배열된다. 제2 방향(DR2)은 제1 방향(DR1)과 교차하는 방향일 수 있다. 데이터 라인들(DL1~DLm)은 제2 방향(DR2)로 연장되며, 제1 방향(DR1)으로 서로 이격되어 배열된다.
복수의 화소들(PX)은 보상 스캔 라인들(SCL1~SCLn), 초기화 스캔 라인들(SIL1~SILn), 리셋 스캔 라인들(R_SL1~R_SLn) 및 데이터 라인들(DL1~DLm)에 각각 전기적으로 연결된다. 복수의 화소들(PX) 각각은 3개의 스캔 라인들에 전기적으로 연결될 수 있다. 예를 들어, 도 1에 도시된 바와 같이, 첫 번째 행의 화소들은 제1 보상 스캔 라인(SCL1), 제1 초기화 스캔 라인(SIL1) 및 제1 리셋 스캔 라인(R_SL1)에 연결될 수 있다. 또한, 두 번째 행의 화소들은 제2 보상 스캔 라인(SCL2), 제2 초기화 스캔 라인(SIL2) 및 제2 리셋 스캔 라인(R_SL2)에 연결될 수 있다.
제1 및 제2 스캔 드라이버(SD1, SD2)는 표시 패널(DP)의 비표시 영역(NDA)에 배치될 수 있다. 제1 스캔 드라이버(SD1)는 제1 스캔 제어 신호(SCS1)에 응답해서 보상 스캔 라인들(SCL1~SCLn) 및 초기화 스캔 라인들(SIL1~SILn)로 보상 스캔 신호들(SC1~SCn) 및 초기화 스캔 신호들(SI1~SIn)을 출력한다. 제2 스캔 드라이버(SD2)는 제2 스캔 제어 신호(SCS2)에 응답해서 리셋 스캔 라인들(R_SL1~R_SLn)로 리셋 스캔 신호들(R_SC1~R_SCn)을 출력한다.
복수의 화소들(PX) 각각은 발광 소자(ED, 도 2 참조) 및 발광 소자(ED)의 발광을 제어하는 화소 회로부(PXC, 도 2 참조)를 포함한다. 화소 회로부(PXC)는 복수의 트랜지스터들 및 커패시터를 포함할 수 있다. 제1 및 제2 스캔 드라이버(SD1, SD2)는 화소 회로부(PXC)와 동일한 공정을 통해 형성된 트랜지스터들을 포함할 수 있다.
복수의 화소들(PX) 각각은 전압 발생기(300)로부터 제1 구동 전압(ELVDD), 제2 구동 전압(ELVSS) 및 초기화 전압(VINT)을 수신할 수 있다.
도 2 및 도 3은 본 발명의 실시예들에 따른 화소의 회로도들이다.
도 2 및 도 3에는 도 1에 도시된 복수의 화소(PX) 중 하나의 화소(PXij)의 등가 회로도가 예시적으로 도시된다. 복수의 화소들(PX) 각각은 동일한 회로 구조를 가지므로, 상기 화소(PXij)에 대한 회로 구조의 설명으로 나머지 화소들에 대한 구체적인 설명은 생략한다.
도 2를 참조하면, 상기 화소(PXij)는 데이터 라인들(DL1~DLm) 중 j번째 데이터 라인(DLj)(이하, 데이터 라인이라 함), i번째 보상 스캔 라인(SCLi)(이하, 보상 스캔 라인이라 함), i번째 초기화 스캔 라인(SILi)(이하, 초기화 스캔 라인이라 함) 및 i번째 리셋 스캔 라인들(R_SLi)(이하, 리셋 스캔 라인이라 함)에 접속된다.
화소(PXij)는 발광 소자(ED) 및 화소 회로부(PXC)를 포함한다. 화소 회로부(PXC)는 제1 내지 제4 트랜지스터들(T1, T2, T3, T4), 제1 및 제2 커패시터(Cst1, Cst2)를 포함한다. 제1 내지 제4 트랜지스터들(T1~T4) 각각은 저온 폴리 실리콘(low-temperature polycrystalline silicon: LTPS) 반도체층을 갖는 트랜지스터 또는 산화물 반도체층을 갖는 트랜지스터일 수 있다. 제1 내지 제4 트랜지스터들(T1~T4)은 서로 동일한 타입의 트랜지스터들로 구성될 수 있다. 본 발명의 일 예로, 제1 내지 제4 트랜지스터들(T1~T4) 각각은 N-타입 트랜지스터일 수 있다. 그러나, 본 발명에 따른 화소 회로부(PXC)의 구성은 도 2에 도시된 실시예에 제한되지 않는다. 도 2에 도시된 화소 회로부(PXC)는 하나의 예시에 불과하고 화소 회로부(PXC)의 구성은 변형되어 실시될 수 있다. 예를 들어, 제1 내지 제4 트랜지스터들(T1~T4) 각각은 P-타입 트랜지스터일 수 있다. 대안적으로, 제1 내지 제4 트랜지스터들(T1~T4) 중 일부는 N-타입 트랜지스터이고, 나머지 일부는 P-타입 트랜지스터일 수 있다.
제1 트랜지스터(T1)은 제1 구동 전압 라인(VL1)과 발광 소자(ED) 사이에 접속된다. 제1 트랜지스터(T1)의 제1 전극은 제1 구동 전압 라인(VL1)에 접속되고, 제2 전극은 발광 소자(ED)의 애노드와 접속되며, 제1 트랜지스터(T1)의 제3 전극은 제1 노드(N1)에 접속된다. 본 명세서에서 "트랜지스터가 신호라인에 접속된다"는 것은 "트랜지스터의 제1 전극, 제2 전극, 제3 전극 중 어느 하나의 전극이 신호 라인과 일체의 형상을 갖거나, 연결 전극을 통해서 연결된 것"을 의미한다. 또한, "트랜지스터가 다른 트랜지스터와 전기적으로 연결된다"는 것은 "트랜지스터의 제1 전극, 제2 전극, 제3 전극 중 어느 하나의 전극이 다른 트랜지스터의 제2 전극, 제2 전극, 제3 전극 중 어느 하나의 전극과 일체의 형상을 갖거나, 연결 전극을 통해서 연결된 것"을 의미한다.
제1 구동 전압 라인(VL1)은 제1 구동 전압(ELVDD)을 화소(PXij)로 전달할 수 있다. 제1 트랜지스터(T1)는 제2 트랜지스터(T2)의 스위칭 동작에 따라 데이터 라인(DLj)이 전달하는 데이터 신호(DSj)를 전달받아 발광 소자(ED)에 구동 전류(Id)를 공급할 수 있다.
제2 트랜지스터(T2)는 데이터 라인(DLj)과 제1 트랜지스터(T1) 사이에 접속된다. 제2 트랜지스터(T2)는 데이터 라인(DLj)과 접속된 제1 전극, 제1 트랜지스터(T1)의 제3 전극과 접속된 제2 전극 및 보상 스캔 신호(SCi)를 수신하는 제3 전극을 포함한다. 제2 트랜지스터(T2)의 제3 전극은 보상 스캔 라인(SCLi)에 전기적으로 연결될 수 있다. 따라서, 제2 트랜지스터(T2)는 보상 스캔 라인(SCLi)으로부터 전달된 보상 스캔 신호(SCi)를 수신할 수 있다. 제2 트랜지스터(T2)는 보상 스캔 신호(SCi)에 따라 턴 온되어, 데이터 라인(DLj)으로부터 전달된 데이터 신호(DSj)를 제1 트랜지스터(T1)의 제3 전극으로 전달할 수 있다. 여기서, 제1 노드(N1)은 제2 트랜지스터(T2)의 제2 전극과 제1 트랜지스터(T1)의 제3 전극이 전기적으로 연결된 노드일 수 있다.
제3 트랜지스터(T3)는 제2 노드(N2)와 초기화 전압 라인(VL3) 사이에 접속된다. 제3 트랜지스터(T3)는 제2 노드(N2)에 접속된 제1 전극, 초기화 전압 라인(VL3)에 접속된 제2 전극 및 초기화 스캔 신호(SIi)를 수신하는 제3 전극을 포함한다. 제3 트랜지스터(T3)의 제3 전극은 초기화 스캔 라인(SILi)에 전기적으로 연결될 수 있다. 따라서, 제3 트랜지스터(T3)는 초기화 스캔 라인(SILi)으로부터 전달된 초기화 스캔 신호(SIi)를 수신할 수 있다. 제3 트랜지스터(T3)는 초기화 스캔 신호(SIi)에 따라 턴 온되어, 초기화 전압 라인(VL3)으로부터 전달된 초기화 전압(VINT)으로 발광 소자(ED)의 애노드를 초기화시킬 수 있다. 여기서, 제2 노드(N1)은 제1 트랜지스터(T1)의 제2 전극, 제3 트랜지스터(T3)의 제1 전극 및 발광 소자(ED)의 애노드가 전기적으로 연결된 노드일 수 있다.
제4 트랜지스터(T4)는 제2 노드(N2)와 리셋 전압 라인(VL4) 사이에 접속된다. 제4 트랜지스터(T4)는 제2 노드(N2)에 접속된 제1 전극, 리셋 전압 라인(VL4)에 접속된 제2 전극 및 리셋 스캔 신호(R_SCi)를 수신하는 제3 전극을 포함한다. 제4 트랜지스터(T4)의 제3 전극은 리셋 스캔 라인(R_SLi)에 전기적으로 연결될 수 있다. 따라서, 제4 트랜지스터(T4)는 리셋 스캔 라인(R_SLi)으로부터 전달된 리셋 스캔 신호(R_SCi)를 수신할 수 있다. 제4 트랜지스터(T4)는 리셋 스캔 신호(R_SCi)에 따라 턴 온되어, 리셋 전압 라인(VL4)으로부터 전달된 제2 구동 전압(ELVSS)으로 발광 소자(ED)의 애노드를 리셋시킬 수 있다. 리셋 전압 라인(VL4)은 제2 구동 전압 라인(VL2)과 전기적으로 연결되거나 일체의 형상을 가질 수 있다. 제4 트랜지스터(T4)가 제2 구동 전압(ELVSS)을 수신하는 경우, 리셋 전압 라인(VL4)은 생략되고, 제4 트랜지스터(T4)의 제2 전극은 제2 구동 전압 라인(VL2)에 직접 접속될 수 있다. 따라서, 제2 노드(N2)는 제4 트랜지스터(T4)의 턴 온 구간에서 제2 구동 전압(ELVSS)으로 리셋될 수 있다. 여기서, 제2 구동 전압(ELVSS)은 제1 구동 전압(ELVDD)보다 낮은 전압 레벨을 가질 수 있다.
발광 소자(ED)는 제2 노드(N2)와 제2 구동 전압 라인(VL2) 사이에 접속된다. 발광 소자(ED)의 애노드는 제2 노드(N2)에 접속되고, 발광 소자(ED)의 캐소드는 제2 구동 전압 라인(VL2)에 접속된다.
제1 커패시터(Cst1)는 제1 노드(N1)와 제2 노드(N2) 사이에 접속될 수 있다. 제1 커패시터(Cst1)의 제1 전극은 제1 노드(N1)에 전기적으로 연결되고, 제1 커패시터(Cst1)의 제2 전극은 제2 노드(N2)에 전기적으로 연결될 수 있다. 제2 커패시터(Cst2)는 제2 노드(N2)와 제2 구동 전압 라인(VL2) 사이에 접속된다. 제2 커패시터(Cst2)의 제1 전극은 제2 노드(N2)에 전기적으로 연결되고, 제2 커패시터(Cst2)의 제2 전극은 제2 구동 전압 라인(VL2)에 전기적으로 연결된다.
보상 스캔 신호(SCi) 및 초기화 스캔 신호(SIi) 각각은 일부 구간 동안에 하이 레벨을 갖고, 일부 구간 동안 로우 레벨을 가질 수 있다. 이때, 제2 및 제3 트랜지스터(T2, T3)가 N-타입의 트랜지스터일 경우, 보상 스캔 신호(SCi) 및 초기화 스캔 신호(SIi) 각각의 하이 레벨 구간은 제2 및 제3 트랜지스터(T2, T3)가 턴 온되는 활성화 구간으로 정의된다. 보상 스캔 신호(SCi) 및 초기화 스캔 신호(SIi) 각각의 로우 레벨 구간은 제2 및 제3 트랜지스터(T2, T3)가 턴 오프되는 비활성화 구간으로 정의된다. 그러나, 제2 및 제3 트랜지스터(T2, T3)가 P-타입의 트랜지스터일 경우, 보상 스캔 신호(SCi) 및 초기화 스캔 신호(SIi) 각각의 로우 레벨 구간은 활성화 구간으로 정의되고, 보상 스캔 신호(SCi) 및 초기화 스캔 신호(SIi) 각각의 하이 레벨 구간은 비활성화 구간으로 정의될 수 있다.
도 2에 따르면, 초기화 스캔 신호(SIi)의 활성화 구간 동안 제3 트랜지스터(T3)가 턴 온된다. 제3 트랜지스터(T3)가 턴 온되면, 제3 트랜지스터(T3)를 통해 초기화 전압(VINT)이 제2 노드(N2)에 전달된다. 따라서, 제2 노드(N2)가 초기화 전압(VINT)으로 초기화되고, 제2 노드(N2)에 접속된 제1 트랜지스터(T1)의 제2 전극, 발광 소자(ED)의 애노드, 제1 커패시터(Cst1)의 제2 전극, 제2 커패시터(Cst2)의 제1 전극도 초기화 전압(VINT)으로 초기화된다.
또한, 보상 스캔 신호(SCi)의 활성화 구간 동안 제2 트랜지스터(T2)가 턴 온된다. 제2 트랜지스터(T2)가 턴 온되면 제2 트랜지스터(T2)를 통해 데이터 신호(DSj)가 제1 노드(N1)에 전달된다. 따라서, 제1 노드(N1)와 전기적으로 연결된 제1 트랜지스터(T1)의 제3 전극 및 제1 커패시터(Cst1)의 제1 전극에 데이터 신호(DSj)가 인가될 수 있다. 제1 트랜지스터(T1)의 제3 전극에 데이터 신호(DSj)가 인가되면, 제1 트랜지스터(T1)은 턴 온될 수 있다.
본 발명의 일 예로, 초기화 스캔 신호(SIi)의 활성화 구간과 보상 스캔 신호(SCi)의 활성화 구간은 서로 중첩할 수 있다. 이 경우, 제1 커패시터(Cst1)의 양단에는 데이터 신호(DSj)와 초기화 전압(VINT)이 각각 인가되고, 제1 커패시터(Cst1)에는 양단의 전압차(DSj-VINT)에 대응하는 전하가 저장될 수 있다.
한편, 발광 소자(ED)의 캐소드에는 제2 구동 전압(ELVSS)이 인가된다. 따라서, 제2 노드에 제2 구동 전압(ELVSS)의 전압 레벨보다 낮은 전압 레벨을 갖는 초기화 전압(VINT)이 인가되면, 발광 소자(ED)에는 전류가 흐르지 않는다.
보상 스캔 신호(SCi)의 비활성화 구간 동안, 제2 트랜지스터(T2)는 턴 오프되고, 초기화 스캔 신호(SIi)의 비활성화 구간 동안, 제3 트랜지스터(T3)는 턴 오프된다. 본 발명의 일 예로, 보상 스캔 신호(SCi)의 비활성화 구간과 초기화 스캔 신호(SIi)의 비활성화 구간은 중첩할 수 있다.
보상 스캔 신호(SCi)의 비활성화 구간 동안, 제2 트랜지스터(T2)가 턴 오프되더라도, 제1 트랜지스터(T1)는 제1 커패시터(Cst1)에 저장된 전하에 의하여 턴 온 상태를 유지할 수 있다. 따라서, 제1 트랜지스터(T1)를 통하여 구동 전류(Id)가 흐르게 되고, 구동 전류(Id)에 의하여 제2 커패시터(Cst2)에 전하가 저장된다. 제2 커패시터(Cst2)에 전하가 저장되어, 발광 소자(ED)의 애노드의 전압 레벨이 캐소드의 전압 레벨보다 높아지면, 발광 소자(ED)로 구동 전류(Id)가 흐르게 되고, 발광 소자(ED)가 발광할 수 있다. 이때, 구동 전류(Id)에 의해 제2 커패시터(Cst2)에 전하가 저장되어 제2 노드(N2)의 전압 레벨이 높아지면, 제1 커패시터(Cst1)의 커플링(coupling) 효과로 제1 노드(N1)의 전압 레벨도 높아져서 제1 트랜지스터(T1)를 통해 흐르는 구동 전류(Id)가 유지될 수 있다. 본 발명의 일 예로, 구동 전류(Id)의 크기는 제1 트랜지스터(T1)의 제3 전극에 인가되는 데이터 신호(DSj)의 전압 레벨에 비례할 수 있다.
리셋 스캔 신호(R_SCi)는 일부 구간 동안에 하이 레벨을 갖고, 일부 구간 동안 로우 레벨을 가질 수 있다. 이때, 제4 트랜지스터(T4)가 N-타입의 트랜지스터일 경우, 리셋 스캔 신호(R_SCi)의 하이 레벨 구간은 제4 트랜지스터(T4)가 턴 온되는 활성화 구간으로 정의되고, 리셋 스캔 신호(R_SCi)의 로우 레벨 구간은 제4 트랜지스터(T4)가 턴 오프되는 비활성화 구간으로 정의된다. 그러나, 제4 트랜지스터(T4)가 P-타입의 트랜지스터일 경우, 리셋 스캔 신호(R_SCi)의 로우 레벨 구간이 활성화 구간으로 정의되고, 리셋 스캔 신호(R_SCi)의 하이 레벨 구간이 비활성화 구간으로 정의될 수 있다.
리셋 스캔 신호(R_SCi)의 활성화 구간 동안 제4 트랜지스터(T4)가 턴 온된다. 제4 트랜지스터(T4)가 턴 온되면, 제4 트랜지스터(T4)를 통해 제2 구동 전압(ELVSS)이 제2 노드(N2)에 전달된다. 따라서, 제2 노드(N2)가 제2 구동 전압(ELVSS)으로 리셋될 수 있다. 그러나, 리셋 스캔 신호(R_SCi)의 비활성화 구간 동안 제4 트랜지스터(T4)는 턴 오프된다. 제4 트랜지스터(T4)가 턴 오프인 상태에서, 제2 노드(N2)는 제2 구동 전압(ELVSS)으로 리셋되지 않는다.
여기서, 리셋 스캔 신호(R_SCi)의 활성화 구간은 보상 스캔 신호(SCi) 및 초기화 스캔 신호(SIi)의 활성화 구간과 중첩하지 않는다.
도 3을 참조하면, 제4 트랜지스터(T4)는 제2 노드(N2)와 리셋 전압 라인(VL4a) 사이에 접속된다. 제4 트랜지스터(T4)는 제2 노드(N2)에 접속된 제1 전극, 리셋 전압 라인(VL4a)에 접속된 제2 전극 및 리셋 스캔 신호(R_SCi)를 수신하는 제3 전극을 포함한다. 리셋 전압 라인(VL4a)에는 리셋 전압(VRST) 또는 초기화 전압(VINT)이 인가될 수 있다. 제4 트랜지스터(T4)는 리셋 스캔 신호(R_SCi)에 따라 턴 온되어, 리셋 전압 라인(VL4a)으로부터 전달된 리셋 전압(VRST) 또는 초기화 전압(VINT)으로 발광 소자(ED)의 애노드를 리셋시킬 수 있다.
리셋 전압 라인(VL4a)이 리셋 전압(VRST)을 수신하는 경우, 리셋 전압 라인(VL4a)은 제2 구동 전압 라인(VL2)과 전기적으로 분리될 수 있다. 여기서, 리셋 전압(VRST)은 제2 구동 전압(ELVSS)보다 작거나 같은 전압 레벨을 가질 수 있다.
리셋 전압 라인(VL4a)이 초기화 전압(VINT)을 수신하는 경우, 리셋 전압 라인(VL4a)은 제2 구동 전압 라인(VL2)과 전기적으로 분리되고, 초기화 전압 라인(VL3)과 전기적으로 연결될 수 있다. 리셋 전압 라인(VL4a)이 초기화 전압(VINT)을 수신하는 경우, 리셋 전압 라인(VL4a)이 생략되고, 제4 트랜지스터(T4)의 제2 전극은 초기화 전압 라인(VL3)에 직접 접속될 수 있다.
도 4는 도 1에 도시된 제1 및 제2 스캔 드라이버를 나타낸 블록도이고, 도 5는 도 4에 도시된 제1 및 제2 시작 신호를 나타낸 파형도이다.
도 1, 도 4 및 도 5를 참조하면, 표시 패널(DP)의 동작 주파수는 패널 주파수로 정의될 수 있다. 패널 드라이버는 제1 구동 모드에서 표시 패널(DP)을 제1 패널 주파수로 구동하고, 제2 구동 모드에서 표시 패널(DP)을 제2 패널 주파수로 구동할 수 있다. 제2 패널 주파수는 제1 패널 주파수보다 낮을 수 있다. 예를 들어, 제2 패널 주파수는 15Hz 또는 30Hz, 48Hz의 주파수를 가질 수 있고, 제1 패널 주파수는 60Hz, 120Hz 또는 240Hz의 주파수를 가질 수 있다.
제1 스캔 드라이버(SD1)는 제1 구동 모드에서 제1 주파수로 동작하고, 제2 구동 모드에서 제2 주파수로 동작한다. 본 발명의 일 예로, 제1 주파수는 제1 패널 주파수와 동일하고, 제2 주파수는 제2 패널 주파수와 동일할 수 있다. 제2 스캔 드라이버(SD2)는 제1 구동 모드에서 비활성화되고, 제2 구동 모드에서 활성화될 수 있다.
제1 구동 모드에서, 표시 패널(DP)은 복수의 제1 모드 프레임(MF1) 동안 영상을 표시할 수 있다. 제2 구동 모드에서, 표시 패널(DP)은 복수의 제2 모드 프레임(MF2) 동안 영상을 표시할 수 있다. 제2 모드 프레임(MF2) 각각의 지속 시간(duration)은 제1 모드 프레임(MF1) 각각의 지속 시간보다 클 수 있다.
제1 모드 프레임들(MF1) 각각은 제1 인에이블 구간(EP1) 및 제1 블랭크 구간(BP1)을 포함한다. 제1 인에이블 구간(EP1)은 제1 스캔 드라이버(SD1)가 활성화되는 구간으로 정의되고, 제1 블랭크 구간(BP1)은 제1 스캔 드라이버(SD1)가 비활성화되는 구간으로 정의될 수 있다. 제2 모드 프레임들(MF2) 각각은 제2 인에이블 구간(EP2) 및 제2 블랭크 구간(BP2)을 포함한다. 제2 인에이블 구간(EP2)은 제1 스캔 드라이버(SD1)가 활성화되는 구간으로 정의되고, 제2 블랭크 구간(BP2)은 제1 스캔 드라이버(SD1)가 비활성화되는 구간으로 정의될 수 있다.
본 발명의 일 예로, 제1 인에이블 구간(EP1)의 지속 시간은 제2 인에이블 구간(EP2)의 지속 시간과 같을 수 있다. 한편, 제2 블랭크 구간(BP2)의 지속 시간은 제1 블랭크 구간(BP1)의 지속 시간보다 클 수 있다. 예를 들어, 제1 패널 주파수가 240Hz이고, 제2 패널 주파수가 48Hz인 경우, 제2 블랭크 구간(BP2)은 제2 인에이블 구간(EP2)의 지속 시간보다 대략 4배 큰 지속 시간을 가질 수 있다.
제1 모드 프레임들(MF1) 각각의 구간에서 제2 스캔 드라이버(SD2)는 비활성화된다. 표시 패널(DP)이 제2 구동 모드로 진입하면, 제2 모드 프레임들(MF2) 각각의 구간에서 제2 스캔 드라이버(SD2)는 활성화될 수 있다. 구체적으로, 제2 스캔 드라이버(SD2)는 제2 블랭크 구간(BP2) 내에서 활성화될 수 있다. 제2 블랭크 구간(BP2)은 적어도 하나의 리셋 구간(RP1~RP4)을 포함할 수 있다. 예를 들어, 제1 패널 주파수가 240Hz이고, 제2 패널 주파수가 48Hz인 경우, 제2 블랭크 구간(BP2)은 4개의 리셋 구간(RP1~RP4)을 포함할 수 있다. 제1 패널 주파수가 240Hz이고, 제2 패널 주파수가 30Hz인 경우, 제2 블랭크 구간(BP2)은 7개의 리셋 구간을 포함할 수 있다. 즉, 제2 블랭크 구간(BP2)에 포함되는 리셋 구간의 개수는 특별히 한정되지 않고, 제1 및 제2 패널 주파수에 따라 가변될 수 있다.
도 4를 참조하면, 제1 스캔 드라이버(SD1)는 복수의 구동 스테이지들(ST1~STn)을 포함한다. 구동 스테이지들(ST1~STn) 각각은 도 1에 도시된 구동 컨트롤러(100)로부터 제1 스캔 제어 신호(SCS1)를 수신한다. 제1 스캔 제어 신호(SCS1)는 제1 시작 신호(S_STV), 제1 내지 제6 클럭 신호(S_CK1~S_CK2)를 포함한다. 그러나, 제1 스캔 제어 신호(SCS1)에 포함되는 클럭 신호의 개수는 이에 한정되지 않는다.
구동 스테이지들(ST1~STn) 각각은 적어도 하나의 전압, 예를 들어, 제1 전압(VGH)(도 7 참조), 제2 전압(VSS1)(도 7 참조), 제3 전압(VSS2)(도 7 참조), 및 제4 전압(VSS3)(도 7 참조)을 더 수신한다. 제1 전압(VGH)은 제2 내지 제4 전압(VSS1~VSS3)보다 높은 전압일 수 있다. 제1 내지 제4 전압(VGH, VSS1, VSS2, VSS3)은 도 1에 도시된 전압 발생기(300)로부터 제공될 수 있다.
일 실시예에서 구동 스테이지들(ST1~STn) 각각은 대응하는 보상 스캔 신호를 출력한다. 설명의 편의를 위하여 도 4에는 구동 스테이지들(ST1~STn)로부터 출력되는 보상 스캔 신호들(SC1~SCn)만을 도시하였으나, 구동 스테이지들(ST1~STn) 각각은 대응하는 초기화 스캔 신호를 더 출력할 수 있다. 각 구동 스테이지(ST1~STn)에서 보상 스캔 신호가 출력되는 출력 단자와 초기화 스캔 신호가 출력되는 출력 단자는 서로 구별될 수 있다.
구동 스테이지들(ST1~STn)은 서로 종속적으로 연결될 수 있다. 각 구동 스테이지(ST1~STn)는 인접하는 다음 스테이지로 캐리 신호를 공급할 수 있고, 인접하는 이전 스테이지로부터 캐리 신호를 수신할 수 있다.
제1 스캔 드라이버(SD1)는 보상 스캔 라인들(SCL1~SCLn)(도 1 참조)과 대응하는 개수의 구동 스테이지들(ST1~STn)을 포함할 수 있다. 대안적으로, 제1 스캔 드라이버(SD1)는 구동 스테이지들(ST1~STn) 중 첫번째 구동 스테이지(ST1)보다 먼저 활성화되는 제1 더미 스테이지들 또는 마지막 구동 스테이지(STn)보다 나중에 활성화되는 제2 더미 스테이지들을 더 포함할 수 있다.
제2 스캔 드라이버(SD2)는 복수의 리셋 스테이지들(R_ST1~R_STk)을 포함한다. 리셋 스테이지들(R_ST1~R_STk) 각각은 도 1에 도시된 구동 컨트롤러(100)로부터 제2 스캔 제어 신호(SCS2)를 수신한다. 제2 스캔 제어 신호(SCS2)는 제2 시작 신호(R_STV), 제1 및 제2 리셋 클럭 신호(R_CK1~R_CK2)를 포함한다. 그러나, 제2 스캔 제어 신호(SCS2)에 포함되는 클럭 신호의 개수는 이에 한정되지 않는다.
리셋 스테이지들(R_ST1~R_STk) 각각은 적어도 하나의 전압, 예를 들어, 제1 전압(VGH), 제2 전압(VSS1), 제3 전압(VSS2), 및 제4 전압(VSS3)을 더 수신한다.
제2 스캔 드라이버(SD2)에 포함되는 리셋 스테이지들(R_ST1~R_STk)의 개수는 제1 스캔 드라이버(SD1)에 포함되는 구동 스테이지들(ST1~STn)의 개수보다 작을 수 있다. 예를 들어, 제1 스캔 드라이버(SD1)에 n개의 구동 스테이지들(ST1~STn)이 포함되고, 제2 스캔 드라이버(SD2)에 k개의 리셋 스테이지들(R_ST1~R_STk)이 포함될 경우, k는 n보다 작은 정수일 수 있다.
제2 스캔 드라이버(SD2)는 리셋 스캔 라인들(R_SL1~R_SLn)(도 1 참조)보다 적은 개수의 리셋 스테이지들(R_ST1~R_STk)을 포함할 수 있다. 예를 들어, 표시 패널(DP)에 n개의 리셋 스캔 라인들(R_SL1~R_SLn)이 제공되면, 제2 스캔 드라이버(SD2)는 n보다 작은 k개의 리셋 스테이지들(R_ST1~R_STk)을 포함할 수 있다. 도 4에서는 예시적으로 n이 k의 8배인 경우를 도시하였으나, 본 발명은 이에 한정되지 않는다. n은 k의 정수배, 예를 들어 2, 4 또는 16배인 수일 수 있다.
리셋 스테이지들(R_ST1~R_STk) 각각은 대응하는 p개의 리셋 스캔 라인들과 전기적으로 연결될 수 있다. p는 1보다 크거나 같을 수 있다. 도 4에서는 예시적으로 p가 8인 경우를 도시하였으나, 본 발명은 이에 한정되지 않는다. p는 2, 4 또는 16 등의 수일 수 있다. 예를 들어, 제1 리셋 스테이지(R_ST1)는 제1 내지 제8 리셋 스캔 라인들(R_SL1~R_SL8)과 전기적으로 연결되고, 제2 리셋 스테이지(R_ST2)는 제9 내지 제16 리셋 스캔 라인들(R_SL9~R_SL16)과 전기적으로 연결된다. 따라서, 제1 리셋 스테이지(R_ST1)로부터 출력된 제1 리셋 스캔 신호(R_SC1)는 제1 내지 제8 리셋 스캔 라인들(R_SL1~R_SL8)로 공통적으로 제공되고, 제2 리셋 스테이지(R_ST2)로부터 출력된 제2 리셋 스캔 신호(R_SC2)는 제9 내지 제16 리셋 스캔 라인들(R_SL9~R_SL16)로 공통적으로 제공된다.
도 4 및 도 5에 도시된 바와 같이, 제2 스캔 드라이버(SD2)로 공급되는 제2 시작 신호(R_STV)는 제2 구동 모드에서 제2 블랭크 구간(BP2) 동안 활성화된다. 따라서, 제2 시작 신호(R_STV)의 활성화 구간과 제1 시작 신호(S_STV)의 활성화 구간은 서로 중첩하지 않으며, 제2 시작 신호(R_STV)의 활성화 구간은 제2 인에이블 구간(EP2)과도 중첩하지 않는다.
제2 블랭크 구간(BP2) 내에서 제2 시작 신호(R_STV)는 제1 구동 모드의 제1 시작 신호(S_STV)의 제1 주파수와 동일한 제1 주파수로 발생될 수 있다. 즉, 제2 구동 모드로 진입 후 제1 시작 신호(S_STV)가 제1 주파수보다 낮은 제2 주파수로 발생되더라도, 제2 블랭크 구간(BP2) 내에서 제2 시작 신호(R_STV)가 제1 주파수로 발생되면, 제2 구동 모드에서도 각 화소(PXij)(도 2 참조)의 발광 소자(ED)(도 2 참조)의 애노드(즉, 제2 노드(N2))(도 2 참조)는 주기적으로 리셋될 수 있다. 따라서, 제2 블랭크 구간(BP2) 내에서 발광 소자(ED)(도 2 참조)의 애노드가 제1 구동 모드와 유사하게 제1 주파수로 주기적으로 리셋되고, 그 결과, 제1 구동 모드에서 제2 구동 모드로 전환 시 저계조에서 휘도 편차가 시인되는 현상을 방지할 수 있다.
도 6은 도 5에 도시된 제1 및 제2 스캔 드라이버의 동작을 설명하기 위한 타이밍도이다.
도 4 내지 도 6을 참조하면, 제2 구동 모드에서 제1 스캔 드라이버(SD1)는 제2 인에이블 구간(EP2)동안 보상 스캔 신호들(SC1~SCn)을 출력한다. 보상 스캔 신호들(SC1~SCn) 각각의 활성화 구간(AP1)은 제2 인에이블 구간(EP2) 내에 위치한다. 본 발명의 일 예로, 각 보상 스캔 신호(SC1~SCn)의 활성화 구간(AP1)은 2H의 지속 시간을 가질 수 있다.
각 보상 스캔 신호(SC1~SCn)의 활성화 구간(AP1)의 지속 시간은 대응하는 클럭의 하이 구간의 지속 시간에 의해 결정된다. 예를 들어, 제1 내지 제6 클럭 신호들(S_CK1~S_CK6) 각각은 2H의 지속 시간에 대응하는 하이 구간을 갖는다. 따라서, 제1 보상 스캔 신호(SC1)는 대응하는 제1 클럭(CK1)의 하이 구간에 대응하는 활성화 구간(AP1)을 갖고, 제2 보상 스캔 신호(SC2)는 대응하는 제2 클럭(CK2)의 하이 구간에 대응하는 활성화 구간(AP1)을 갖는다. 제1 내지 제6 클럭 신호들(S_CK1~S_CK6)은 순차적으로 1H의 시간만큼 지연된 위상을 가질 수 있다. 따라서, 서로 인접한 두 개의 구동 스테이지로부터 출력된 두 개의 보상 스캔 신호들은 1H 구간동안 서로 중첩할 수 있다. 즉, 제1 보상 스캔 신호(SC1)의 활성화 구간(AP1)은 1H 구간 만큼 제2 보상 스캔 신호(SC2)의 활성화 구간(AP1)과 중첩할 수 있다.
제2 구동 모드에서 제2 스캔 드라이버(SD2)는 제2 블랭크 구간(BP2)동안 리셋 스캔 신호들(R_SC1~R_SCk)을 출력한다. 리셋 스캔 신호들(R_SC1~R_SCk) 각각의 활성화 구간(AP2)은 제2 블랭크 구간(BP2) 내에 위치한다. 본 발명의 일 예로, 각 리셋 스캔 신호들(R_SC1~R_SCk)의 활성화 구간(AP2)은 8H의 지속 시간을 가질 수 있다.
각 리셋 스캔 신호(R_SC1~R_SCk)의 활성화 구간(AP2)의 지속 시간은 대응하는 클럭의 하이 구간의 지속 시간에 의해 결정된다. 예를 들어, 제1 및 제2 리셋 클럭 신호들(R_CK1, R_CK2) 각각은 8H의 지속 시간에 대응하는 하이 구간을 갖는다. 따라서, 제1 리셋 스캔 신호(R_SC1)는 대응하는 제1 리셋 클럭(R_CK1)의 하이 구간에 대응하는 활성화 구간(AP2)을 갖고, 제2 리셋 스캔 신호(R_SC2)는 대응하는 제2 리셋 클럭(R_CK2)의 하이 구간에 대응하는 활성하 구간(AP2)을 갖는다. 제1 및 제2 리셋 클럭 신호들(R_CK1, R_CK2)은 순차적으로 4H의 시간만큼 지연된 위상을 가질 수 있다. 따라서, 서로 인접한 두 개의 리셋 스테이지로부터 출력된 두 개의 리셋 스캔 신호들은 4H 구간동안 서로 중첩할 수 있다. 즉, 제1 리셋 스캔 신호(R_SC1)의 활성화 구간(AP2)은 4H 구간 만큼 제2 리셋 스캔 신호(R_SC2)의 활성화 구간(AP2)과 중첩할 수 있다.
각 리셋 스캔 신호(R_SC1~R_SCk)의 활성화 구간(AP2)의 지속 시간은 각 보상 스캔 신호(SC1~SCn)의 활성화 구간(AP1)의 지속 시간 및 각 초기화 스캔 신호(SI1~SIn)의 활성화 구간의 지속 시간 보다 클 수 있다. 각 리셋 스캔 신호(R_SC1~R_SCk)의 활성화 구간(AP2)의 지속 시간은 각 리셋 스테이지(R_ST1~R_STk)에 공통적으로 연결되는 리셋 스캔 라인의 개수에 따라 가변될 수 있다. 예를 들어, 각 리셋 스테이지(R_ST1~R_STk)에 4개의 리셋 스캔 라인이 공통적으로 연결되면, 각 리셋 스캔 신호들(R_SC1~R_SCk)의 활성화 구간(AP2)은 4H에 대응하는 지속 시간을 가질 수 있다. 또한, 각 리셋 스테이지(R_ST1~R_STk)에 16개의 리셋 스캔 라인이 공통적으로 연결되면, 각 리셋 스캔 신호들(R_SC1~R_SCk)의 활성화 구간(AP2)은 16H에 대응하는 지속 시간을 가질 수 있다.
도 7은 본 발명의 일 실시예에 따른 리셋 스테이지의 구성을 나타낸 회로도이다.
도 7에는 도 4에 도시된 복수의 리셋 스테이지들(R_ST1~R_STk) 중 하나의 리셋 스테이지(R_STi)의 회로도가 예시적으로 도시된다. 리셋 스테이지들(R_ST1~R_STk) 각각은 동일한 회로 구조를 가지므로, 상기 리셋 스테이지(R_STi)에 대한 회로 구조의 설명으로 나머지 리셋 스테이지들에 대한 구체적인 설명은 생략한다.
도 4 및 도 7을 참조하면, 리셋 스테이지(R_STi)는 리셋 출력부(ORC), 리셋 캐리부(CRC), 제1 제어부(CC1), 제2 제어부(CC2), 제1 리셋 인버터부(IVC1), 제2 리셋 인버터부(IVC1)를 포함한다.
리셋 출력부(ORC)는 제1 리셋 클럭 신호(R_CK1)가 공급되는 제1 클럭 단자(CKT1) 및 리셋 스캔 신호(R_SCi)가 출력되는 출력 단자(R_OUT)에 연결된다. 리셋 출력부(ORC)는 제1 내지 제3 출력 트랜지스터(TR6, TR7, TR8), 제1 커패시터(C1)를 포함할 수 있다. 제1 출력 트랜지스터(TR6)는 제1 클럭 단자(CKT1)와 제1 제어 노드(CN1) 사이에 접속된다. 구체적으로, 제1 출력 트랜지스터(TR6)는 제1 제어 노드(CN1)로 공급되는 제1 제어 신호에 응답하여 제1 리셋 클럭 신호(R_CK1)를 출력 단자(R_OUT)로 출력할 수 있다. 즉, 제1 출력 트랜지스터(TR6)는 제1 제어 신호에 응답하여 제1 리셋 클럭 신호(R_CK1)의 하이 구간을 제1 리셋 스캔 신호(R_SCi)로써 출력할 수 있다. 제1 제어 노드(QN)와 출력 단자(R_OUT) 사이에는 제1 커패시터(C1)가 배치될 수 있다.
제2 및 제3 출력 트랜지스터(TR7, TR8)는 출력 단자(R_OUT)와 제4 전압(VSS3)이 인가되는 제4 전압 단자(VT4) 사이에 접속된다. 구체적으로, 제2 출력 트랜지스터(TR7)는 제1 인버터 노드(INV_O)로 공급되는 제1 인버터 신호에 응답하여 출력 단자(R_OUT)의 전위를 제4 전압(VSS3)으로 방전시킬 수 있고, 제3 출력 트랜지스터(TR8)는 제2 인버터 노드(INV_E)로 공급되는 제2 인버터 신호에 응답하여 출력 단자(R_OUT)의 전위를 제4 전압(VSS3)으로 방전시킬 수 있다. 제1 인버터 신호와 제2 인버터 신호는 서로 교번적으로 활성화될 수 있다. 예를 들어, 리셋 스테이지(R_STi)가 홀수번째 스테이지인 경우, 제1 인버터 신호가 활성화되고, 리셋 스테이지(R_STi)가 짝수번째 스테이지인 경우, 제2 인버터 신호가 활성화될 수 있다.
리셋 캐리부(CRC)는 제2 리셋 클럭 신호(R_CK2)가 공급되는 제2 클럭 단자(CKT2) 및 리셋 캐리 신호(R_CRi)가 출력되는 캐리 출력 단자(R_CT)에 연결된다. 리셋 캐리부(CRC)는 제1 내지 제3 캐리 트랜지스터(TR9, TR10, TR11), 제2 커패시터(C21)를 포함할 수 있다. 제1 캐리 트랜지스터(TR9)는 제2 클럭 단자(CKT2)와 제1 제어 노드(CN1) 사이에 접속된다. 구체적으로, 제1 캐리 트랜지스터(TR9)는 제1 제어 노드(CN1)로 공급되는 제1 제어 신호에 응답하여 제2 리셋 클럭 신호(R_CK2)를 캐리 단자(R_CT)로 출력할 수 있다. 즉, 제1 캐리 트랜지스터(TR9)는 제1 제어 신호에 응답하여 제2 리셋 클럭 신호(R_CK2)의 하이 구간을 제1 리셋 캐리 신호(R_CRi)로써 출력할 수 있다. 제1 제어 노드(CN1)와 캐리 단자(R_CT) 사이에는 제2 커패시터(C2)가 배치될 수 있다.
제2 및 제3 캐리 트랜지스터(TR10, TR11)는 캐리 단자(R_CT)와 제2 전압(VSS1)이 인가되는 제2 전압 단자(VT2) 사이에 접속된다. 구체적으로, 제2 캐리 트랜지스터(TR10)는 제1 인버터 노드(INV_O)로 공급되는 제1 인버터 신호에 응답하여 캐리 단자(R_CT)의 전위를 제2 전압(VSS1)으로 방전시킬 수 있고, 제3 캐리 트랜지스터(TR11)는 제2 인버터 노드(INV_E)로 공급되는 제2 인버터 신호에 응답하여 캐리 단자(R_CT)의 전위를 제2 전압(VSS1)으로 방전시킬 수 있다.
제1 제어부(CC1)는 제1 및 제2 캐리 입력 단자(CRT1, CRT2), 제1 및 제2 전압 단자(VT1, VT2)에 연결되어 제1 제어 노드(CN1)로 출력되는 제1 제어 신호의 상태를 제어할 수 있다. 제1 제어부(CC1)는 제1 내지 제4 제어 트랜지스터를 포함한다. 제1 제어 트랜지스터는 제1 캐리 입력 단자(CRT1)와 제1 제어 노드(CN1) 사이에 접속된다. 구체적으로, 제1 제어 트랜지스터는 제1 캐리 입력 단자(CRT1)와 제1 제어 노드(CN1) 사이에서 직렬 연결된 제1 및 제2 서브 제어 트랜지스터(TR4_a, TR4_b)를 포함할 수 있다. 제1 및 제2 서브 제어 트랜지스터(TR4_a, TR4_b)는 제1 캐리 입력 단자(CRT1)로 공급되는 이전 리셋 캐리 신호에 응답하여 제1 제어 노드(CN1)를 활성화시킬 수 있다. 이전 리셋 캐리 신호는 리셋 스테이지(R_STi)보다 이전에 활성화된 이전 리셋 스테이지로부터 출력된 리셋 캐리 신호일 수 있다. 본 발명의 일 예로, 이전 리셋 스테이지는 i-3번째 스테이지일 수 있다.
제2 제어 트랜지스터는 제2 전압 단자(VT2)와 제1 제어 노드(CN1) 사이에 접속된다. 구체적으로, 제2 제어 트랜지스터는 제2 전압 단자(VT2)와 제1 제어 노드(CN1) 사이에서 직렬 연결된 제3 및 제4 서브 제어 트랜지스터(TR2_a, TR2_b)를 포함할 수 있다. 제3 및 제4 서브 제어 트랜지스터(TR2_a, TR2_b)는 제2 캐리 입력 단자(CRT2)로 공급되는 다음 리셋 캐리 신호에 응답하여 제1 제어 노드(CN1)를 제2 전압(VSS1)으로 비활성화시킬 수 있다. 다음 리셋 캐리 신호는 리셋 스테이지(R_STi)보다 늦게 활성화되는 다음 리셋 스테이지로부터 출력된 리셋 캐리 신호일 수 있다. 본 발명의 일 예로, 다음 리셋 스테이지는 i+4번째 스테이지일 수 있다.
제3 제어 트랜지스터는 제2 전압 단자(VT2)와 제1 제어 노드(CN1) 사이에 접속된다. 구체적으로, 제3 제어 트랜지스터는 제2 전압 단자(VT2)와 제1 제어 노드(CN1) 사이에서 직렬 연결된 제5 및 제6 서브 제어 트랜지스터(TR1_a, TR1_b)를 포함할 수 있다. 제5 및 제6 서브 제어 트랜지스터(TR1_a, TR1_b)는 제1 입력 단자(IN1)로 공급되는 제2 시작 신호(R_STV)에 응답하여 제1 제어 노드(CN1)를 제2 전압(VSS1)으로 리셋시킬 수 있다.
제1 및 제2 서브 제어 트랜지스터(TR4_a, TR4_b)가 연결된 노드, 제3 및 제4 서브 제어 트랜지스터(TR2_a, TR2_b)가 연결된 노드 및 제5 및 제6 서브 제어 트랜지스터(TR1_a, TR1_b)가 연결된 노드는 서로 연결되고, 이 노드를 제2 제어 노드(CN2)로 지칭할 수 있다.
제4 제어 트랜지스터는 제1 전압 단자(VT1)와 제2 제어 노드(CN2) 사이에 접속된다. 구체적으로, 제4 제어 트랜지스터는 제1 전압 단자(VT1)와 제2 제어 노드(CN2) 사이에서 직렬 연결된 제7 및 제8 서브 제어 트랜지스터(TR19_a, TR19_b)를 포함할 수 있다. 제1 전압 단자(VT1)에는 제1 전압(VGH)이 공급될 수 있다. 제7 및 제8 서브 제어 트랜지스터(TR19_a, TR19_b)는 제1 제어 노드(QN)의 제1 제어 신호에 응답하여 제2 제어 노드(CN2)에 제1 전압(VGH)을 공급할 수 있다.
제2 제어부(CC2)는 제2 입력 단자(IN2), 제2 및 제3 전압 단자(VT2, VT3), 제1 제어 노드(CN1)에 연결되어, 제1 또는 제2 인버터 노드(INV_O, INV_E)로 각각 출력되는 제1 또는 제2 인버터 신호의 상태를 제어할 수 있다. 리셋 스테이지(R_STi)가 홀수번째 스테이지인 경우, 제2 제어부(CC2)는 제1 인버터 노드(INV_O)에 연결되고, 리셋 스테이지(R_STi)가 짝수번째 스테이지인 경우, 제2 제어부(CC2)는 제2 인버터 노드(INV_E)에 연결된다. 도 7에는 제2 제어부(CC2)가 제1 인버터 노드(INV_O)에 연결된 구조가 예시적으로 도시된다. 제2 입력 단자(IN2)에는 제1 또는 제2 인버터 제어 신호가 공급된다. 리셋 스테이지(R_STi)가 홀수번째 스테이지인 경우, 제2 입력 단자(IN2)에는 제1 인버터 제어 신호가 공급되고, 리셋 스테이지(R_STi)가 짝수번째 스테이지인 경우, 제2 입력 단자(IN2)에는 제1 인버터 제어 신호가 공급된다.
제2 제어부(CC2)는 제5 내지 제8 제어 트랜지스터를 포함한다. 제5 제어 트랜지스터는 제2 입력 단자(IN2)와 제3 제어 노드(CN3) 사이에 접속된다. 구체적으로, 제5 제어 트랜지스터는 제2 입력 단자(IN2)와 제3 제어 노드(CN3) 사이에서 직렬 연결된 제9 및 제10 서브 제어 트랜지스터(TR12_a, TR12_b)를 포함할 수 있다. 제9 및 제10 서브 제어 트랜지스터(TR12_a, TR12_b)는 제2 입력 단자(IN2)로 공급되는 제1 인버터 제어 신호에 응답하여 제3 제어 노드(CN3)를 활성화시킬 수 있다.
제6 제어 트랜지스터(TR15)는 제2 입력 단자(IN2)와 제1 인버터 노드(INV_O) 사이에 접속되고, 제3 제어 노드(CN3)의 전위에 따라 동작한다. 제3 제어 노드(CN3)가 활성화되면, 제6 제어 트랜지스터(TR15)가 턴 온되어 제1 인버터 제어 신호를 제1 인버터 노드(INV_O)로 공급할 수 있다.
제7 제어 트랜지스터(TR13)는 제3 제어 노드(CN3)와 제3 전압 단자(VT3) 사이에 접속되고, 제1 제어 노드(CN1)의 전위에 따라 동작한다. 제1 제어 노드(CN1)가 활성화되면, 제7 제어 트랜지스터(TR13)가 턴 온되어 제3 제어 노드(CN3)의 전위가 제3 전압(VSS2)으로 방전될 수 있다.
제8 제어 트랜지스터(TR14)는 제3 제어 노드(CN3)와 제3 전압 단자(VT3) 사이에 접속되고, 제3 입력 단자(IN3)를 통해 공급되는 제2 제어 신호에 응답하여 동작한다. 제2 제어 신호는 리셋 스테이지(R_STi)의 바로 다음 리셋 스테이지의 제1 제어 노드로부터 공급되는 제1 제어 신호일 수 있다. 본 발명의 일 예로, 바로 다음 리셋 스테이지는 i+1번째 스테이지일 수 있다. 제2 제어 신호가 활성화되면, 제8 제어 트랜지스터(TR14)가 턴 온되어 제3 제어 노드(CN3)의 전위가 제3 전압(VSS2)으로 방전될 수 있다.
제1 리셋 인버터부(IVC1)는 제1 및 제2 인버터 트랜지스터를 포함하고, 제2 리셋 인버터부(IVC2)는 제3 및 제4 인버터 트랜지스터를 포함한다.
제1 인버터 트랜지스터는 제1 제어 노드(CN1)와 제2 전압 단자(VT2) 사이에 접속되고, 제1 인버터 신호에 응답하여 동작한다. 제1 인버터 트랜지스터는 제1 제어 노드(CN1)와 제2 전압 단자(VT2) 사이에서 직렬 연결된 제1 및 제2 서브 인버터 트랜지스터(TR5_a, TR5_b)를 포함한다. 제1 및 제2 서브 인버터 트랜지스터(TR5_a, TR5_b)가 제1 인버터 신호에 응답하여 턴 온되면, 제1 제어 노드(CN1)의 전위는 제2 전압(VSS1)으로 방전될 수 있다. 제2 인버터 트랜지스터(TR18)는 제2 전압 단자(VT2)와 제1 인버터 노드(INV_O) 사이에 접속되고, 제1 캐리 입력 단자(CRT1)로 공급되는 이전 리셋 캐리 신호에 응답하여 동작한다. 이전 리셋 캐리 신호에 응답하여 제2 인버터 트랜지스터(TR18)가 턴 온되면, 제1 인버터 노드(INV_O)의 전위는 제2 전압(VSS1)으로 방전될 수 있다.
제3 인버터 트랜지스터는 제1 제어 노드(CN1)와 제2 전압 단자(VT2) 사이에 접속되고, 제2 인버터 신호에 응답하여 동작한다. 제3 인버터 트랜지스터는 제1 제어 노드(CN1)와 제2 전압 단자(VT2) 사이에서 직렬 연결된 제3 및 제4 서브 인버터 트랜지스터(TR3_a, TR3_b)를 포함한다. 제3 및 제4 서브 인버터 트랜지스터(TR3_a, TR3_b)가 제2 인버터 신호에 응답하여 턴 온되면, 제1 제어 노드(CN1)의 전위는 제2 전압(VSS1)으로 방전될 수 있다. 제4 인버터 트랜지스터(TR16)는 제2 전압 단자(VT2)와 제1 인버터 노드(INV_O) 사이에 접속되고, 제1 제어 노드(CN)로 공급되는 제1 제어 신호에 응답하여 동작한다. 제1 제어 신호에 응답하여 제4 인버터 트랜지스터(TR16)가 턴 온되면, 제1 인버터 노드(INV_O)의 전위는 제2 전압(VSS1)으로 방전될 수 있다.
제2 스캔 드라이버에서 제1 리셋 인버터부(IVC1)와 제2 리셋 인버터부(IVC2)는 교번적으로 동작할 수 있다. 예를 들어, 제1 인버터 제어 신호에 응답하여 홀수번째 리셋 스테이지에서 제1 리셋 인버터부(IVC1)가 활성화되면, 제2 리셋 인버터부(IVC2)는 비활성화된다. 또한, 제2 인버터 제어 신호에 응답하여 짝수번째 리셋 스테이지에서 제2 리셋 인버터부(IVC2)가 활성화되면, 제1 리셋 인버터부(IVC1)는 비활성화된다.
도 7에서는 리셋 스테이지가 25개의 트랜지스터와 2개의 커패시터(C1, C2)를 포함하는 구조를 도시하였으나, 리셋 스테이지(R_STi)의 회로 구성은 이에 한정되지 않는다. 즉, 리셋 스테이지(R_STi)에 포함되는 트랜지스터 및 커패시터의 개수 및 연결 관계를 다양하게 변형될 수 있다.
도 8은 본 발명의 일 실시예에 따른 표시 장치의 구동 방법을 설명하기 위한 흐름도이다.
도 1, 도 4, 도 5 및 도 8을 참조하면, 표시 장치(DD)는 제1 구동 모드에서, 복수의 제1 모드 프레임(MF1) 동안 영상을 표시하고, 제2 구동 모드에서, 복수의 제2 모드 프레임(MF2) 동안 영상을 표시한다.
제1 스캔 드라이버(SD1)는 제1 시작 신호(S_STV)에 응답하여 제1 구동 모드에서 제1 주파수로 동작하고, 제2 구동 모드에서 제2 주파수로 동작한다. 제2 스캔 드라이버(SD2)는 제2 시작 신호(R_STV)에 응답하여 제1 구동 모드에서 비활성화되고, 제2 구동 모드에서 활성화될 수 있다.
이하, 도 8을 참조하여 제2 구동 모드에서의 동작을 구체적으로 설명한다.
제2 구동 모드가 개시되면, 제1 시작 신호(S_STV)가 활성화된다(S111). 제1 시작 신호(S_STV)가 활성화되면, 제2 모드 프레임(MF2)에서 제2 인에이블 구간(EP)이 시작된다(S112). 제2 인에이블 구간(EP2)동안 제1 스캔 드라이버(SD1)가 활성화되고, 제1 스캔 드라이버(SD1)로부터 보상 스캔 신호들(SC1~SCn) 및 초기화 스캔 신호들(SI1~SIn)이 출력될 수 있다.
이후, 제2 인에이블 구간(EP2)이 종료되면, 제1 스캔 드라이버(SD2)가 비활성화된다(S113).
제2 인에이블 구간(EP2)이 종료되면, 제2 블랭크 구간(BP2)이 시작되고, 표시 장치(DD)는 제2 블랭크 구간(BP2)의 시작 시점부터 카운팅을 시작할 수 있다(S114). 카운팅 과정에서 제1 시작 신호(S_STV) 또는 보상 스캔 신호들(SC1~SCn)이 발생되면 카운팅 동작은 바로 종료될 수 있다.
이후, 카운팅 값과 기 설정된 임계값을 비교할 수 있다(S115). 비교 결과, 카운팅 값보다 임계값이 작으면, 제2 모드 프레임을 종료하고(S116), 카운팅 값보다 임계값이 크거나 같으면 제2 시작 신호(R_STV)을 활성화시킨다(S117).
제2 시작 신호(R_STV)가 활성화인 상태에서 제1 시작 신호(S_STV)의 활성화 여부를 다시 판단할 수 있다(S118). 판단 결과, 제1 시작 신호(S_STV)가 활성화 상태이면, 제2 시작 신호(R_STV)를 비활성화시키고(S119), 제1 시작 신호(S_STV)가 비활성화 상태이면, 리셋 구간(RP1~RP4)이 시작될 수 있다(S120).
리셋 구간(RP1~RP4)동안 제2 스캔 드라이버(SD2)가 활성화되고, 제2 스캔 드라이버(SD2)로부터 리셋 스캔 신호들(R_SC1~R_SCn)이 출력될 수 있다. 이후, 제1 스캔 드라이버(SD2)가 비활성화되어, 리셋 구간이 종료되면(S121), 다시 S118 단계로 이동하여 제1 시작 신호(S_STV)의 활성화 여부를 판단하고, 만약 제1 시작 신호(S_STV)가 비활성화 상태이면 S119 내지 S120 단계를 반복할 수 있다.
그러나, 제1 시작 신호(S_STV)가 활성화 상태이면, 제2 시작 신호(R_STV)를 비활성화시키고, 제2 블랭크 구간(BP2)을 종료할 수 있다(S122).
제2 블랭크 구간(BP2) 내에서 제2 스캔 드라이버(SD2)를 활성화시킴으로써, 제2 구동 모드에서도 각 화소(PXij)(도 2 참조)의 발광 소자(ED)(도 2 참조)의 애노드(즉, 제2 노드(N2))(도 2 참조)를 주기적으로 리셋시킬 수 있다. 따라서, 제2 블랭크 구간(BP2) 내에서 발광 소자(ED)의 애노드가 제1 구동 모드와 유사하게 제1 주파수로 주기적으로 리셋될 수 있고, 그 결과, 제1 구동 모드에서 제2 구동 모드로 전환되더라도, 저계조에서 휘도 편차가 발생하지 않을 수 있다.
이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 청구범위에 의해 정하여져야만 할 것이다.
DD: 표시 장치 DP: 표시 패널
SD1: 제1 스캔 드라이버 SD2: 제2 스캔 드라이버
PX: 화소 100: 구동 컨트롤러
ED: 발광 소자 PXC: 화로 회로부
T1~T4: 제1 내지 제4 트랜지스터 Cst1: 제1 커패시터
Cst2: 제2 커패시터 MF1: 제1 모드 프레임
MF2: 제2 모드 프레임 S_STV: 제1 시작 신호
R_STV: 제2 시작 신호 SCi: 보상 스캔 신호
SIi: 초기화 스캔 신호 R_SCi: 리셋 스캔 신호

Claims (20)

  1. 화소를 포함하는 표시패널; 및
    제1 구동 모드에서 상기 표시 패널을 제1 패널 주파수로 구동하고, 제2 구동 모드에서 상기 표시 패널을 상기 제1 패널 주파수보다 낮은 제2 패널 주파수로 구동하는 패널 드라이버를 포함하고,
    상기 화소는,
    캐소드와 애노드를 포함하는 발광 소자;
    제1 구동 전압 라인과 상기 발광 소자의 상기 애노드 사이에 접속된 제1 트랜지스터;
    데이터 라인과 상기 제1 트랜지스터의 제1 전극 사이에 접속되고, 제1 스캔 신호를 수신하는 제2 트랜지스터;
    상기 제1 트랜지스터의 제2 전극과 초기화 전압 라인 사이에 접속되고, 제2 스캔 신호를 수신하는 제3 트랜지스터; 및
    상기 제1 트랜지스터의 상기 제2 전극과 리셋 전압 라인 사이에 접속되고, 제3 스캔 신호를 수신하는 제4 트랜지스터를 포함하고,
    상기 제3 스캔 신호는 상기 제1 구동 모드에서 비활성화되고, 상기 제2 구동 모드에서 활성화되는 표시 장치.
  2. 제1항에 있어서, 상기 제1 구동 모드에서, 상기 표시 패널은 제1 모드 프레임 단위로 영상을 표시하고, 상기 제2 구동 모드에서, 상기 표시 패널은 제2 모드 프레임 단위로 영상을 표시하며,
    상기 제1 모드 프레임은 제1 인에이블 구간 및 제1 블랭크 구간을 포함하고, 상기 제2 모드 프레임은 제2 인에이블 구간 및 제2 블랭크 구간을 포함하며,
    상기 제3 스캔 신호는 상기 제2 블랭크 구간 내에서 활성화되는 표시 장치.
  3. 제2항에 있어서, 상기 제1 구동 모드에서, 상기 제1 및 제2 스캔 신호는 상기 제1 인에이블 구간 내에서 활성화되고,
    상기 제2 구동 모드에서, 상기 제1 및 제2 스캔 신호는 상기 제2 인에이블 구간 내에서 활성화되는 표시 장치.
  4. 제1항에 있어서, 상기 발광 소자의 상기 캐소드는 제2 구동 전압 라인에 접속되고,
    상기 리셋 전압 라인은 상기 제2 구동 전압 라인과 전기적으로 연결되는 표시 장치.
  5. 제1항에 있어서,
    상기 리셋 전압 라인은 상기 초기화 전압 라인과 전기적으로 연결되는 표시 장치.
  6. 제1항에 있어서,
    상기 리셋 전압 라인은 리셋 전압을 수신하는 표시 장치.
  7. 제1항에 있어서, 상기 화소는,
    상기 제1 트랜지스터의 상기 제2 전극과 상기 제1 트랜지스터의 상기 제3 전극 사이에 배치된 제1 커패시터; 및
    상기 발광 소자의 상기 애노드와 상기 발광 소자의 상기 캐소드 사이에 배치된 제2 커패시터를 더 포함하는 표시 장치.
  8. 제1항에 있어서, 상기 패널 드라이버는,
    상기 제1 및 제2 스캔 신호를 출력하는 제1 스캔 드라이버; 및
    상기 제3 스캔 신호를 출력하는 제2 스캔 드라이버를 포함하는 표시 장치.
  9. 제8항에 있어서, 상기 표시 패널은,
    상기 제1 스캔 드라이버에 연결된 복수의 제1 스캔 라인;
    상기 제1 스캔 드라이버에 연결되고, 상기 제1 스캔 라인들과 이격된 복수의 제2 스캔 라인; 및
    상기 제2 스캔 드라이버에 연결되고, 상기 제1 및 제2 스캔 라인들과 이격된 복수의 제3 스캔 라인을 더 포함하는 표시 장치.
  10. 제9항에 있어서, 상기 복수의 제3 스캔 라인들 중 적어도 p개의 스캔 라인들은 서로 전기적으로 연결되고,
    p는 1보다 큰 정수인 표시 장치.
  11. 제10항에 있어서, 상기 제3 스캔 신호의 활성화 구간의 지속 시간은,
    상기 제1 및 제2 스캔 신호 각각의 활성화 구간의 지속 시간보다 큰 표시 장치.
  12. 제8항에 있어서, 상기 제1 스캔 드라이버는 제1 시작 신호를 수신하고,
    상기 제2 스캔 드라이버는 제2 시작 신호를 수신하며,
    상기 제1 시작 신호는 상기 제1 및 제2 구동 모드에서 활성화되고,
    상기 제2 시작 신호는 상기 제2 구동 모드에서 활성화되는 표시 장치.
  13. 제12항에 있어서, 상기 제1 구동 모드에서, 상기 표시 패널은 제1 모드 프레임 단위로 영상을 표시하고, 상기 제2 구동 모드에서, 상기 표시 패널은 제2 모드 프레임 단위로 영상을 표시하며,
    상기 제1 모드 프레임은 제1 인에이블 구간 및 제1 블랭크 구간을 포함하고, 상기 제2 모드 프레임은 제2 인에이블 구간 및 제2 블랭크 구간을 포함하며,
    상기 제2 시작 신호는 상기 제2 블랭크 구간 내에서 활성화되는 표시 장치.
  14. 화소를 포함하는 표시패널; 및
    제1 구동 모드에서 상기 표시 패널을 제1 패널 주파수로 구동하고, 제2 구동 모드에서 상기 표시 패널을 상기 제1 패널 주파수보다 낮은 제2 패널 주파수로 구동하는 패널 드라이버를 포함하고,
    상기 패널 드라이버는,
    상기 화소로 제1 및 제2 스캔 신호를 출력하는 제1 스캔 드라이버; 및
    상기 화소로 제3 스캔 신호를 출력하는 제2 스캔 드라이버를 포함하고,
    상기 제1 구동 모드에서, 상기 표시 패널은 제1 모드 프레임 단위로 영상을 표시하고, 상기 제2 구동 모드에서, 상기 표시 패널은 제2 모드 프레임 단위로 영상을 표시하며,
    상기 제1 모드 프레임은 제1 인에이블 구간 및 제1 블랭크 구간을 포함하고, 상기 제2 모드 프레임은 제2 인에이블 구간 및 제2 블랭크 구간을 포함하며,
    상기 제1 스캔 드라이버는 제1 및 제2 인에이블 구간에서 활성화되고, 상기 제2 스캔 드라이버는 상기 제2 블랭크 구간 내에서 활성화되는 표시 장치.
  15. 제14항에 있어서, 상기 표시 패널은,
    상기 제1 스캔 드라이버에 연결된 복수의 제1 스캔 라인;
    상기 제1 스캔 드라이버에 연결되고, 상기 제1 스캔 라인들과 이격된 복수의 제2 스캔 라인; 및
    상기 제2 스캔 드라이버에 연결되고, 상기 제1 및 제2 스캔 라인들과 이격된 복수의 제3 스캔 라인을 더 포함하는 표시 장치.
  16. 제15항에 있어서, 상기 복수의 제3 스캔 라인들 중 적어도 p개의 스캔 라인들은 서로 전기적으로 연결되고,
    p는 1보다 큰 정수인 표시 장치.
  17. 제16항에 있어서, 상기 제3 스캔 신호의 활성화 구간의 지속 시간은,
    상기 제1 및 제2 스캔 신호 각각의 활성화 구간의 지속 시간보다 큰 표시 장치.
  18. 제14항에 있어서, 상기 제1 스캔 드라이버는 제1 시작 신호를 수신하고,
    상기 제2 스캔 드라이버는 제2 시작 신호를 수신하며,
    상기 제1 시작 신호는 상기 제1 및 제2 구동 모드에서 활성화되고,
    상기 제2 시작 신호는 상기 제2 구동 모드에서 활성화되는 표시 장치.
  19. 제18항에 있어서, 상기 제2 시작 신호는 상기 제2 블랭크 구간 내에서 활성화되는 표시 장치.
  20. 제14항에 있어서, 상기 화소는,
    캐소드와 애노드를 포함하는 발광 소자;
    제1 구동 전압 라인과 상기 발광 소자의 상기 애노드 사이에 접속된 제1 트랜지스터;
    데이터 라인과 상기 제1 트랜지스터의 제1 전극 사이에 접속되고, 상기 제1 스캔 신호를 수신하는 제2 트랜지스터;
    상기 제1 트랜지스터의 제2 전극과 초기화 전압 라인 사이에 접속되고, 상기 제2 스캔 신호를 수신하는 제3 트랜지스터; 및
    상기 제1 트랜지스터의 상기 제2 전극과 리셋 전압 라인 사이에 접속되고, 상기 제3 스캔 신호를 수신하는 제4 트랜지스터를 포함하는 표시 장치.
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