KR20220095504A - 전계발광 표시장치 - Google Patents

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김경록
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Abstract

본 명세서의 실시예에 따른 전계 발광 표시장치는 복수의 센싱 라인들에 연결된 복수의 픽셀들이 마련된 표시패널; 상기 픽셀들의 구동 특성을 동시에 샘플링하여 샘플링 출력을 생성하는 복수의 샘플링 회로들; 상기 샘플링 출력을 n(n은 2이상의 자연수) 그룹으로 분할하고, 제1 내지 제n 그룹 샘플링 출력들을 번갈아 선택하는 n개의 샘플링 먹스들; 상기 샘플링 먹스들에 개별적으로 연결된 n개의 스케일러들; 및 상기 스케일러들의 출력들을 선택적으로 아날로그 디지털 변환회로에 연결하는 1개의 글로벌 먹스를 포함하고, 상기 스케일러들의 개수는 상기 샘플링 회로들의 개수보다 더 작다.

Description

전계발광 표시장치{Electroluminescence Display Device}
본 명세서는 전계발광 표시장치에 관한 것이다.
액티브 매트릭스 타입의 전계발광 표시장치는 발광 소자와 구동 소자를 각각 포함한 픽셀들을 매트릭스 형태로 배열하고 영상 데이터의 계조에 따라 픽셀들에서 구현되는 영상의 휘도를 조절한다. 구동 소자는 발광 소자에 흐르는 픽셀전류를 제어하며, 픽셀전류에 따라 발광 소자의 발광 량과 화면의 휘도가 결정된다.
픽셀의 구동 특성에 해당되는 구동 소자의 문턱 전압과 전자 이동도, 발광 소자의 동작점 전압(또는 턴 온 전압) 등은 모든 픽셀들에서 동일해야 하지만, 공정 및 열화 특성 등 다양한 원인에 의해 픽셀들 간에 달라질 수 있다. 이러한 구동 특성 차이는 휘도 편차를 초래하여 정상적인 화상 구현을 어렵게 한다.
픽셀들 간의 휘도 편차를 보상하기 위해 픽셀들의 구동 특성 차이를 센싱 및 보상하는 보상 기술이 알려져 있다. 하지만, 종래의 보상 기술에 따르면, 모든 센싱 채널들에 연결된 스케일러들로 인해 센싱 회로의 사이즈와 제조 비용이 증가하는 문제가 있다.
따라서, 본 명세서는 센싱 회로의 사이즈와 제조 비용을 줄일 수 있도록 한 전계 발광 표시장치를 제공한다.
본 명세서의 실시예에 따른 전계 발광 표시장치는 복수의 센싱 라인들에 연결된 복수의 픽셀들이 마련된 표시패널; 상기 픽셀들의 구동 특성을 동시에 샘플링하여 샘플링 출력을 생성하는 복수의 샘플링 회로들; 상기 샘플링 출력을 n(n은 2이상의 자연수) 그룹으로 분할하고, 제1 내지 제n 그룹 샘플링 출력들을 번갈아 선택하는 n개의 샘플링 먹스들; 상기 샘플링 먹스들에 개별적으로 연결된 n개의 스케일러들; 및 상기 스케일러들의 출력들을 선택적으로 아날로그 디지털 변환회로에 연결하는 1개의 글로벌 먹스를 포함하고, 상기 스케일러들의 개수는 상기 샘플링 회로들의 개수보다 더 작다.
본 명세서의 실시예에 따른 전계발광 표시장치에 따르면, 먹스-스케일러-먹스 연결 구성이 센싱 회로 내에 구현됨으로써, 스케일러들의 개수가 샘플링 회로들의 개수에 비해 더 적게 되어, 센싱 회로의 사이즈와 제조 비용이 줄어드는 효과가 있다.
본 명세서의 실시예에 따른 전계발광 표시장치에 따르면, 복수의 스케일러들에서 스케일링 동작과 토글링 동작이 나누어 동시에 수행되되 일정 시간마다 핑퐁 방식으로 스케일링/토글링 동작이 서로 또는 순차적으로 바뀐다. 이를 통해 스케일링 시간이 확보될 수 있고 스케일링의 정확성이 향상될 수 있다.
본 명세서의 실시예에 따른 전계발광 표시장치에 따르면, 스케일러에 앰프가 추가되기 때문에 스케일링 동작시 타겟 전압으로 도달되는 시간이 짧아지고, 세틀링의 정확도가 더욱 향상되는 효과가 있다.
본 명세서에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 본 명세서의 실시예에 따른 전계발광 표시장치를 보여주는 도면이다.
도 2는 도 1의 표시패널에 구비된 픽셀 어레이의 일 예를 보여주는 도면이다.
도 3은 도 2의 픽셀 어레이에 연결된 데이터 구동부의 일 구성을 보여주는 도면이다.
도 4는 도 3에 도시된 픽셀의 일 등가 회로도이다.
도 5는 본 명세서의 실시예에 따른 센싱회로의 연결 구성을 개략적으로 보여주는 도면이다.
도 6은 센싱회로의 제1 실시예를 보여주는 도면이다.
도 7은 도 6의 센싱회로에 대한 동작 파형을 보여주는 도면이다.
도 8은 센싱회로의 제2 실시예를 보여주는 도면이다.
도 9는 도 8의 센싱회로에 대한 동작 파형을 보여주는 도면이다.
도 10은 센싱회로의 제3 실시예를 보여주는 도면이다.
도 11은 도 10의 센싱회로에 대한 동작 파형을 보여주는 도면이다.
도 12a 내지 도 12b는 각각 샘플링 구간, 리셋 구간, 먹스&스케일링 구간에 대응되는 도 10의 센싱 회로의 동작 상태를 보여주는 도면들이다.
도 13은 샘플링 구간, 리셋 구간, 먹스&스케일링 구간에서 도 10의 센싱 회로의 노드 전압 변화를 보여주는 도면이다.
도 14는 스케일러에 앰프가 추가될 때의 효과를 보여주는 시뮬레이션 결과 도면이다.
본 명세서의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 명세서는 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 실시예들은 본 명세서의 개시가 단지 완전하도록 하며, 본 명세서가 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 따라서, 본 명세서는 청구항의 범주에 의해 정의될 뿐이다.
본 명세서의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 명세서가 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 본 명세서 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 ' ~ 만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, ' ~ 상에', ' ~ 상부에', ' ~ 하부에', ' ~ 옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용될 수 있으나, 이 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 명세서의 기술적 사상 내에서 제2 구성요소일 수도 있다.
본 명세서에서 표시패널의 기판 상에 형성되는 픽셀 회로는 n 타입 MOSFET(Metal Oxide Semiconductor Field Effect Transistor) 구조의 TFT로 구현되거나 또는 p 타입 MOSFET 구조의 TFT로 구현될 수도 있다. TFT는 게이트(gate), 소스(source) 및 드레인(drain)을 포함한 3 전극 소자이다. 소스는 캐리어(carrier)를 트랜지스터에 공급하는 전극이다. TFT 내에서 캐리어는 소스로부터 흐르기 시작한다. 드레인은 TFT에서 캐리어가 외부로 나가는 전극이다. 즉, MOSFET에서의 캐리어의 흐름은 소스로부터 드레인으로 흐른다. n 타입 TFT (NMOS)의 경우, 캐리어가 전자(electron)이기 때문에 소스에서 드레인으로 전자가 흐를 수 있도록 소스 전압이 드레인 전압보다 낮은 전압을 가진다. n 타입 TFT에서 전자가 소스로부터 드레인 쪽으로 흐르기 때문에 전류의 방향은 드레인으로부터 소스 쪽으로 흐른다. 이에 반해, p 타입 TFT(PMOS)의 경우, 캐리어가 정공(hole)이기 때문에 소스로부터 드레인으로 정공이 흐를 수 있도록 소스 전압이 드레인 전압보다 높다. p 타입 TFT에서 정공이 소스로부터 드레인 쪽으로 흐르기 때문에 전류가 소스로부터 드레인 쪽으로 흐른다. MOSFET의 소스와 드레인은 고정된 것이 아니라는 것에 주의하여야 한다. 예컨대, MOSFET의 소스와 드레인은 인가 전압에 따라 변경될 수 있다.
한편, 본 명세서에서 TFT의 반도체층은 옥사이드 소자, 아몰포스 실리콘 소자, 폴리 실리콘 소자 중 적어도 어느 하나로 구현될 수 있다.
이하, 첨부된 도면을 참조하여 본 명세서의 실시예를 상세히 설명한다. 이하의 설명에서, 본 명세서와 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 명세서의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다.
도 1은 본 명세서의 실시예에 따른 전계발광 표시장치를 보여주는 도면이다. 그리고, 도 2는 도 1의 표시패널에 구비된 픽셀 어레이의 일 예를 보여주는 도면이다.
도 1 및 도 2를 참조하면, 본 명세서의 일 실시예에 따른 전계발광 표시장치는 표시패널(10), 드라이버 집적회로(20), 보상 집적회로(30), 호스트 시스템(40), 저장 메모리(50), 및 전원회로(60)를 포함할 수 있다. 표시패널(10)을 구동하기 위한 패널 구동회로는 표시패널(10)에 구비된 게이트 구동회로(15)와, 드라이버 집적회로(20)에 내장된 데이터 구동회로(25)를 포함한다.
표시패널(10)에는 다수의 픽셀 라인들(PNL1~PNL4)이 구비되고, 각 픽셀라인에는 다수의 픽셀들(PXL)과 복수의 신호라인들이 구비된다. 본 명세서에서 설명되는 “픽셀 라인”은 물리적인 신호라인이 아니라, 게이트라인의 연장 방향을 따라 서로 이웃한 픽셀들(PXL)과 신호 라인들의 집합체를 의미한다. 신호라인들은 픽셀들(PXL)에 디스플레이용 데이터전압(VDIS)과 센싱용 데이터전압(VSEN)을 공급하기 위한 데이터라인들(140), 픽셀들(PXL)에 초기화전압을 공급한 후에 픽셀들(PXL)의 구동 특성을 센싱하기 위한 센싱 라인들(150), 픽셀들(PXL)에 게이트신호(SCAN,SEN)를 공급하는 게이트라인쌍들(160, 162), 및 픽셀들(PXL)에 고전위 픽셀 전압을 공급하기 위한 고전위 전원 라인들(PWL)을 포함할 수 있다.
표시패널(10)의 픽셀들(PXL)은 매트릭스 형태로 배치되어 픽셀 어레이(Pixel array)를 구성한다. 도 2의 픽셀 어레이에 포함된 각 픽셀(PXL)는 데이터라인들(140) 중 어느 하나에, 센싱 라인들(150) 중 어느 하나에, 고전위 전원 라인들(PWL) 중 어느 하나에, 그리고 게이트라인쌍들(160, 162) 중 어느 하나에 연결될 수 있다. 도 2의 픽셀 어레이 포함된 각 픽셀(PXL)은 전원회로(60)로부터 저전위 픽셀 전압을 더 공급받을 수 있다. 전원회로(60)는 저전위 전원 라인 또는 패드부를 통해서 저전위 픽셀 전압을 픽셀(PXL)에 공급할 수 있다.
표시패널(10)에는 게이트 구동회로(15)가 내장될 수 있다. 게이트 구동회로(15)는 픽셀 어레이가 형성된 표시 영역 바깥의 비 표시 영역에 위치할 수 있다.
게이트 구동회로(15)는 픽셀 어레이의 게이트라인쌍들(160, 162)에 연결된 복수의 게이트 스테이지들을 포함할 수 있다. 게이트 스테이지들은 픽셀들(PXL)의 스위치 소자들을 제어하기 위한 제1 게이트신호(SCAN)를 생성하여 제1 게이트라인(160)에 공급하고, 픽셀들(PXL)의 스위치 소자들을 제어하기 위한 제2 게이트신호(SEN)를 생성하여 제2 게이트라인(162)에 공급할 수 있다.
드라이버 집적회로(20)는 타이밍 제어부(21)와 데이터 구동회로(25)를 포함할 수 있으나 이에 한정되지 않는다. 타이밍 제어부(21)는 드라이버 집적회로(20) 내에 포함되지 않고 드라이버 집적회로(20)와 함께 콘트롤 보드에 실장될 수도 있다. 데이터 구동회로(25)는 센싱 회로(22)와 구동전압 생성회로(23)를 포함할 수 있으나, 이에 한정되지 않는다.
타이밍 제어부(21)는 호스트 시스템(40)으로부터 입력되는 타이밍 신호들, 예컨대 수직 동기신호(Vsync), 수평 동기신호(Hsync), 도트클럭신호(DCLK) 및 데이터 인에이블신호(DE) 등을 참조로 게이트 구동회로(15)의 동작 타이밍을 제어하기 위한 게이트 타이밍 제어신호(GDC)와, 데이터 구동회로(25)의 동작 타이밍을 제어하기 위한 데이터 타이밍 제어신호(DDC)를 생성할 수 있다.
데이터 타이밍 제어신호(DDC)는 소스 스타트 펄스(Source Start Pulse), 소스 샘플링 클럭(Source Sampling Clock), 및 소스 출력 인에이블신호(Source Output Enable) 등을 포함할 수 있으나 이에 한정되지 않는다. 소스 스타트 펄스는 구동전압 생성회로(23)의 데이터 샘플링 시작 타이밍을 제어한다. 소스 샘플링 클럭은 라이징 또는 폴링 에지에 기준하여 데이터의 샘플링 타이밍을 제어하는 클럭신호이다. 소스 출력 인에이블신호는 구동전압 생성회로(23)의 출력 타이밍을 제어한다.
게이트 타이밍 제어신호(GDC)는 게이트 스타트 펄스(Gate Start Pulse), 게이트 쉬프트 클럭(Gate Shift Clock) 등을 포함할 수 있으나, 이에 한정되지 않는다. 게이트 스타트 펄스는 첫 번째 게이트 출력을 생성하는 게이트 스테이지에 인가되어 그 스테이지의 동작을 활성화한다. 게이트 쉬프트 클럭은 게이트 스테이지들에 공통으로 입력되는 것으로서 게이트 스타트 펄스를 쉬프트시키기 위한 클럭신호이다.
타이밍 제어부(21)는 패널 구동회로의 동작 타이밍을 제어함으로써, 각 프레임의 수직 블랭크 기간에서 픽셀들(PXL)의 구동 특성을 센싱할 수 있다. 또한, 타이밍 제어부(21)는 패널 구동회로의 동작 타이밍을 제어함으로써, 복수의 수직 블랭크 기간들 중 적어도 어느 하나 이상에서, 픽셀들(PXL)의 구동 특성을 센싱하기에 앞서 센싱 라인의 전압 유지 능력을 더 센싱할 수 있다. 한편, 타이밍 제어부(21)는 패널 구동회로의 동작 타이밍을 제어함으로써, 파워 온 기간 또는 파워 오프 기간에서 픽셀들(PXL)의 구동 특성을 더 센싱할 수도 있다.
여기서, 파워 온 기간은 시스템 전원이 인가된 후부터 화면이 켜지기 전까지의 기간이고, 파워 오프 기간은 화면이 꺼진 후부터 시스템 전원이 해제되기 전까지의 기간이다. 수직 블랭크 기간은 이웃한 수직 액티브 기간들 사이에 위치하며 영상 데이터의 기입이 중지되는 기간이다. 수직 액티브 기간은 화면 재생을 위해 영상 데이터가 표시패널(10)에 기입되는 기간이다. 픽셀들(PXL)의 구동 특성은 픽셀들(PXL)에 포함된 구동 소자의 문턱전압과 전자 이동도, 및 발광 소자의 동작점 전압 중 적어도 하나 이상을 포함할 수 있다. 그리고, 센싱 라인은 기준전압 라인(150)일 수 있다.
타이밍 제어부(21)는 표시패널(10)의 픽셀 라인들(PNL1~PNL4)에 대한 센싱 구동 타이밍과 디스플레이 구동 타이밍을 정해진 시퀀스에 따라 제어함으로써, 디스플레이 구동과 센싱 구동을 구현할 수 있다.
타이밍 제어부(21)는 디스플레이 구동을 위한 타이밍 제어신호들(GDC,DDC)과 센싱 구동을 위한 타이밍 제어신호들(GDC,DDC)을 서로 다르게 생성할 수 있다. 센싱 구동은 픽셀 센싱 구동을 의미한다. 픽셀 센싱 구동은 센싱 대상 픽셀들(PXL)에 센싱용 데이터전압(VSEN)을 기입하여 해당 픽셀들(PXL)의 구동 특성을 센싱하고, 센싱 결과 데이터(SDATA)를 기초로 해당 픽셀들(PXL)의 구동 특성 변화를 보상하기 위한 보상값을 업데이트하는 것을 의미한다. 디스플레이 구동은 업데이트된 보상값을 기반으로 하여, 해당 픽셀들(PXL)에 입력될 디지털 영상 데이터를 보정하고, 보정된 영상 데이터(CDATA)에 대응되는 디스플레이용 데이터전압(VDIS)을 해당 픽셀들(PXL)에 인가하여 입력 영상을 표시하는 것을 의미한다.
구동전압 생성회로(23)는 디지털 신호를 아날로그 신호로 변환하는 디지털-아날로그 변환기(Digital to Analog converter, 이하 DAC라 함)로 구현될 수 있다. 구동전압 생성회로(23)는 데이터라인들(140)을 통해 픽셀들(PXL)에 연결될 수 있다. 구동전압 생성회로(23)는 픽셀 센싱 구동에 필요한 센싱용 데이터전압(VSEN)과 디스플레이 구동에 필요한 디스플레이용 데이터전압(VDIS)을 생성하여 데이터라인들(140)에 공급한다. 디스플레이용 데이터전압(VDIS)은 보상 집적회로(30)에서 보정된 디지털 영상 데이터(CDATA)에 대한 디지털-아날로그 변환 결과로서, 계조값 및 보상값에 따라 픽셀 단위로 그 크기가 달라질 수 있다. 센싱용 데이터전압(VSEN)은 컬러 별로 구동소자의 구동 특성이 다름을 고려하여 R(적색),G(녹색),B(청색),W(백색) 픽셀들에서 서로 다르게 설정될 수 있다.
센싱 회로(22)는 센싱 라인들(150)을 통해 픽셀들(PXL)에 연결될 수 있다. 센싱 회로(22)는 픽셀 센싱 구동에 필요한 초기화전압(VPRES)을 센싱 라인들(150)에 공급한 후에, 픽셀들(PXL)의 구동 특성을 나타내는 픽셀들(PXL)의 특정 노드 전압들을 센싱 라인들(150)을 통해 센싱할 수 있다.
센싱 회로(22)는 복수의 샘플링 회로들에서 생성된 아날로그 샘플링 출력들을 ADC(Aanlog-Digital Conveter)에서 순차적으로 디지털 데이터로 변환한다. 복수의 샘플링 회로들과 ADC 사이에는 스케일러들과 먹스들이 연결된다. 스케일러들은 아날로그 샘플링 출력들을 ADC의 동작 레인지에 맞도록 스케일링한다. 먹스들은 스케일러들의 출력들을 선택적으로 ADC로 공급한다. ADC는 동작 레인지에 따라 아날로그 샘플링 출력들을 디지털 센싱 결과 데이터(SDATA)로 변환한 후, 저장 메모리(50)에 공급한다
스케일러들은 큰 용량의 스케일링 커패시터를 포함하기 때문에, 센싱 회로(22) 내에서 차지하는 면적이 상대적으로 크다. 센싱 회로(22)의 사이즈 및 제조 비용이 줄어들도록, 센싱 회로(22)는 먹스1-스케일러-먹스2 연결 구조를 채택할 수 있다. 센싱 회로(22)는 먹스1-스케일러-먹스2 연결 구조를 통해 스케일러들의 개수를 샘플링 회로들의 개수보다 줄일 수 있다. 먹스1은 샘플링 회로들을 먹싱하기 위한 샘플링 먹스들이고, 먹스2는 스케일러들을 먹싱하기 위한 글로벌 먹스이다. 스케일러의 개수는 먹스1의 개수와 동일하기 때문에, 당연히 샘플링 회로들의 개수보다 작아지게 되는 것이다.
저장 메모리(50)는 센싱 구동시 센싱 회로(22)로부터 입력되는 디지털 센싱 결과 데이터(SDATA)를 저장한다. 저장 메모리(50)는 플래시 메모리로 구현될 수 있으나, 이에 한정되지 않는다.
보상 집적회로(30)는 보상회로(31)와 보상 메모리(32)를 포함할 수 있다. 보상 메모리(32)는 저장 메모리(50)로부터 읽어들인 디지털 센싱 결과 데이터(SDATA)를 보상회로(31)에 전달한다. 보상 메모리(32)는 RAM(Random Access Memory), 예컨대 DDR SDRAM(Double Date Rate Synchronous Dynamic RAM)일 수 있으나, 이에 한정되지 않는다. 보상회로(31)는 저장 메모리(50)로부터 읽어들인 디지털 센싱 결과 데이터(SDATA)를 기반으로 각 픽셀 별로 보상 오프셋(Offset)과 보상 게인(Gain)을 연산하고, 연산된 보상 오프셋과 보상 게인에 따라 호스트 시스템(40)으로부터 입력 받은 영상 데이터를 보정하고, 보정된 영상 데이터(CDATA)를 드라이버 집적회로(20)에 공급한다.
전원회로(60)는 픽셀(PXL)에 공급될 고전위 픽셀 전압과 저전위 픽셀 전압을 생성할 수 있다. 또한, 전원회로(60)는 센싱 회로(22)에 공급될 초기화전압(VPRES), 기준전압들(도 6, EVREF1, EVREF2) 등을 생성할 수 있다. 제1 및 제2 기준전압들(도 6, EVREF1, EVREF2)의 크기는 센싱 목적, 센싱 분별력 향상 등을 위해 차등적으로 설정될 수 있다. 예를 들어, 도 7과 같이 제1 기준전압(EVREF1)은 제2 기준전압(EVREF2)보다 더 크게 설정될 수 있다.
도 3은 도 2의 픽셀 어레이에 연결된 데이터 구동회로(25)의 일 구성을 보여주는 도면이다.
도 3을 참조하면, 데이터 구동회로(25)는 데이터라인(140)을 통해 픽셀(PXL)의 제1 노드(구동 소자의 게이트전극에 연결됨)에 접속되고, 센싱 라인(150)을 통해 픽셀(PXL)의 제2 노드(구동 소자의 소스전극에 연결됨)에 접속될 수 있다. 픽셀(PXL)의 구동 특성에 따라 제2 노드에 셋팅되는 전압이 달라질 수 있다.
데이터 구동회로(25)는 구동전압 생성회로(23, DAC)와 센싱 회로(22)를 포함할 수 있다. 구동전압 생성회로(23, DAC)는 데이터 채널(DCH)을 통해 표시패널(10)의 데이터라인(140)에 연결되고, 센싱 회로(22)는 센싱 채널(SIO)을 통해 표시패널(10)의 센싱 라인(150)에 연결된다. 구동전압 생성회로(23, DAC)는 센싱용 데이터전압(VSEN)과 디스플레이용 데이터전압(VDIS)을 생성한다.
픽셀 센싱 구동시 센싱 채널(SIO)은 초기화전압(VPRES)이 센싱 라인(150)으로 충전되는 경로를 제공한 후에, 픽셀(PXL)의 제2 노드 전압이 센싱 회로(22)를 통해 센싱되는 경로를 제공한다.
도 4는 도 3에 도시된 픽셀의 일 등가 회로도이다. 다만, 본 명세서의 기술적 사상은 도 4의 픽셀 구조에 한정되지 않음에 주의하여야 한다.
도 4를 참조하면, 일 픽셀(PXL)은 발광 소자(EL), 구동 TFT(DT), 스위치 TFT들(ST1,ST2), 및 스토리지 커패시터(Cst)를 포함한다. 구동 TFT(DT)와 스위치 TFT들(ST1,ST2)은 NMOS로 구현될 수 있으나 이에 한정되지 않는다.
발광 소자(EL)는 구동 TFT(DT)로부터 공급받은 픽셀 전류에 따라 발광한다. 발광 소자(EL)는 유기 발광층을 포함한 유기발광다이오드로 구현될 수도 있고, 무기 발광층을 포함한 무기발광다이오드로 구현될 수도 있다. 발광 소자(EL)의 애노드 전극은 제2 노드(N2)에 접속되고, 캐소드 전극은 저전위 픽셀 전압(EVSS)의 입력단에 접속된다.
구동 TFT(DT)는 게이트-소스 간 전압에 대응하여 픽셀 전류를 생성하는 구동 소자이다. 구동 TFT(DT)의 게이트전극은 제1 노드(N1)에 접속되고, 제1 전극은 고전위 전원 라인(PWL)을 통해 고전위 픽셀 전압(EVDD)의 입력단에 접속되며, 제2 전극은 제2 노드(N2)에 접속된다.
스위치 TFT들(ST1,ST2)은 구동 TFT(DT)의 게이트-소스 간 전압을 설정하고, 구동 TFT(DT)의 제1 전극과 데이터라인(14)을 연결하거나 또는, 구동 TFT(DT)의 제2 전극과 센싱 라인(150)을 연결하는 스위치 소자들이다.
제1 스위치 TFT(ST1)는 데이터라인(140)과 제1 노드(N1) 사이에 접속되어 게이트라인(160)으로부터의 제1 게이트신호(SCAN)에 따라 턴 온 된다. 제1 스위치 TFT(ST1)는 디스플레이 구동 또는 픽셀 센싱 구동을 위한 프로그래밍 시에 턴 온 된다. 제1 스위치 TFT(ST1)가 턴 온 될 때, 디스플레이용 데이터전압(VDIS) 또는 센싱용 데이터전압(VSEN)이 제1 노드(N1)에 인가된다. 제1 스위치 TFT(ST1)의 게이트전극은 제1 게이트라인(160)에 접속되고, 제1 전극은 데이터 라인(140)에 접속되며, 제2 전극은 제1 노드(N1)에 접속된다.
제2 스위치 TFT(ST2)는 센싱 라인(150)과 제2 노드(N2) 사이에 접속되어 제2 게이트라인(162)으로부터의 제2 게이트신호(SEN)에 따라 턴 온 된다. 제2 스위치 TFT(ST2)는 디스플레이 구동 또는 픽셀 센싱 구동을 위한 프로그래밍 시에 턴 온 되어 초기화전압(VPRES)을 제2 노드(N2)에 인가한다. 제2 스위치 TFT(ST2)는 픽셀 센싱 구동을 위한 센싱 기간에서 턴 온 되어 제2 노드(N2)와 센싱 라인(150)은 연결함으로써, 구동 TFT(DT) 또는 발광 소자(EL)의 구동 특성이 반영된 제2 노드(N2)의 전압을 센싱 라인(150)에 충전시킨다. 제2 스위치 TFT(ST2)의 게이트전극은 게이트라인(160)에 접속되고, 제1 전극은 센싱 라인(150)에 접속되며, 제2 전극은 제2 노드(N2)에 접속된다.
스토리지 커패시터(Cst)는 제1 노드(N1)와 제2 노드(N2) 사이에 접속되어 구동 TFT(DT)의 게이트-소스 간 전압을 일정 기간 동안 유지한다.
이러한 픽셀(PXL)은 디스플레이 구동시에 디스플레이용 데이터전압(VDIS)과 초기화전압(VPRES) 간의 전압 차이에 기반한 제1 픽셀 전류에 따라 화상을 표시하고, 픽셀 센싱 구동시에 센싱용 데이터전압(VSEN)과 초기화전압(VPRES) 간의 전압 차이에 기반한 제2 픽셀 전류에 따라 제2 노드(N2)와 센싱 라인(150)을 충전한다.
도 5는 본 명세서의 실시예에 따른 센싱회로의 연결 구성을 개략적으로 보여주는 도면이다.
도 5를 참조하면, 센싱 회로(22)는 샘플링 회로들, 샘플링 먹스들(SMUX), 스케일러들, 글로벌 먹스(GMUX), 글로벌 앰프(GA), ADC를 포함할 수 있다. 스케일러들을 사이에 두고 샘플링 먹스들(SMUX)과 글로벌 먹스(GMUX)이 연결되기 때문에, 전술한 먹스1-스케일러-먹스2 연결 구조가 구현될 수 있고, 스케일러들의 개수가 샘플링 회로들의 개수보다 줄어들 수 있다.
m(m은 자연수) 개의 샘플링 회로들은 m 개의 센싱 채널들(SIO)에 일대일로 연결될 수 있다. m 개의 샘플링 회로들은 센싱 채널들(SIO)을 통해 픽셀들의 구동 특성을 동시에 샘플링하여 m개의 샘플링 출력들을 생성한다. 일 예로서, m은 240일 수 있다.
n(n은 2이상이고 m보다 작은 자연수)개의 샘플링 먹스들(SMUX)은 m개의 샘플링 출력들을 n 그룹으로 분할한다. 제1 내지 제n 샘플링 먹스들(SMUX)은 각각 제1 내지 제n 그룹 샘플링 출력들을 선택한다. 여기서, 일 그룹 샘플링 출력에는 복수의 샘플링 출력들이 포함되어 있다.
n개의 스케일러들이 n개의 샘플링 먹스들(SMUX)에 일대일로 연결된다.
제1 내지 제n 샘플링 먹스들(SMUX)은 각각 제1 내지 제n 그룹 샘플링 출력들을 번갈아 선택하여 n개의 스케일러들에 공급한다. 예를 들어, 제1 샘플링 먹스가 제1 그룹 샘플링 출력 중 하나를 선택하여 제1 스케일러에 공급하고, 이어서 제2 샘플링 먹스가 제2 그룹 샘플링 출력 중 하나를 선택하여 제2 스케일러에 공급한다. 그리고, 제n 샘플링 먹스가 제n 그룹 샘플링 출력 중 하나를 선택하여 제n 스케일러에 공급한다. 이러한 방법으로 m 개의 샘플링 출력들이 n개의 스케일러들을 통해 순차적이며 교번적으로 스케일링된다.
글로벌 먹스(GMUX)는 n개의 스케일러들의 출력들을 선택적으로 ADC에 연결한다. 글로벌 먹스(GMUX)와 ADC 사이에 글로벌 앰프(GA)가 더 연결될 수 있다. 글로벌 앰프(GA)는 글로벌 먹스(GMUX)를 통해 선택적으로 입력되는 스케일러 출력을 ADC의 입력 조건에 맞게 추가로 처리한다.
각 스케일러에 대한 스케일링 시간이 충분히 확보될 수 있도록, n 그룹들 중 제1 그룹의 샘플링 출력이 제1 스케일러에서 ADC로 토글되는 동안에, 상기 제1 그룹의 제외한 나머지 그룹들(제2 내지 제n 그룹)의 샘플링 출력들이 제2 내지 제n 스케일러들에서 스케일링 될 수 있다. 다시 말해, 스케일러들 중 제1 스케일러가 ADC에 연결되는 동안에, 상기 제1 스케일러를 제외한 나머지 스케일러들은 각각 샘플링 먹스(SMUX)를 통해 샘플링 회로에 연결될 수 있다.
도 6은 센싱회로(22)의 제1 실시예를 보여주는 도면이다. 그리고, 도 7은 도 6의 센싱회로(22)에 대한 동작 파형을 보여주는 도면이다.
도 6 및 도 7을 참조하면, 센싱회로(22)는, 제1 내지 제120 센싱 채널들(SIO)에 연결된 제1 내지 제120 샘플링 회로들, 제1 내지 제120 샘플링 회로들에 대응되는 제1 내지 제120 샘플링 출력들을 선택적으로 제1 스케일러에 연결하는 제1 샘플링 먹스(SMUX1), 제121 내지 제240 센싱 채널들(SIO)에 연결된 제121 내지 제240 샘플링 회로들, 제121 내지 제240 샘플링 회로들에 대응되는 제121 내지 제240 샘플링 출력들을 선택적으로 제2 스케일러에 연결하는 제2 샘플링 먹스(SMUX2), 제1 및 제2 스케일러들의 출력들을 선택적으로 ADC에 연결하는 글로벌 먹스(GMUX)를 포함한다.
제1 샘플링 먹스(SMUX1)와 제2 샘플링 먹스(SMUX2)는 각각, 120:1 의 입력 대 출력의 비율을 갖는다. 글로벌 먹스(GMUX)의 입력 대 출력의 비율은 2:1이다.
제1 내지 제120 샘플링 회로들 각각은 제1 스위치(SW1a), 제2 스위치(SW2a), 제3 스위치(SW3a), 및 샘플링 커패시터(CSAMa)를 포함한다. 제1 스위치(SW1a)는 초기화 시간 동안 센싱 라인에 초기화 전압(VPRES)을 공급한다. 제2 스위치(SW2a)는 초기화 시간에 이은 샘플링 시간 동안 픽셀들의 구동 특성이 반영된 센싱 라인의 전압(즉, CSIO에 저장된 전압)을 제1 노드(A1)에 인가한다. 제3 스위치(SW3a)는 샘플링 시간 동안 제2 노드(A2)에 제1 기준전압(EVREF1)을 인가한다. 샘플링 커패시터(CSAMa)의 일측 전극은 제1 노드(A1)에 연결되고, 샘플링 커패시터(CSAMa)의 타측 전극은 제2 노드(A2)에 연결된다. 샘플링 시간 동안 샘플링 커패시터(CSAMa)의 일측 전극의 전압인 샘플링 출력은 초기화 전압(VPRES)으로부터 상승한다.
제121 내지 제240 샘플링 회로들 각각은 제1 스위치(SW1b), 제2 스위치(SW2b), 제3 스위치(SW3b), 및 샘플링 커패시터(CSAMb)를 포함한다. 제1 스위치(SW1b)는 초기화 시간 동안 센싱 라인에 초기화 전압(VPRES)을 공급한다. 제2 스위치(SW2b)는 초기화 시간에 이은 샘플링 시간 동안 픽셀들의 구동 특성이 반영된 센싱 라인의 전압(즉, CSIO에 저장된 전압)을 제1 노드(B1)에 인가한다. 제3 스위치(SW3b)는 샘플링 시간 동안 제2 노드(B2)에 제1 기준전압(EVREF1)을 인가한다. 샘플링 커패시터(CSAMb)의 일측 전극은 제1 노드(B1)에 연결되고, 샘플링 커패시터(CSAMb)의 타측 전극은 제2 노드(B2)에 연결된다. 샘플링 시간 동안 샘플링 커패시터(CSAMb)의 일측 전극의 전압인 샘플링 출력은 초기화 전압(VPRES)으로부터 상승한다.
샘플링 출력들은 제1 내지 제240 샘플링 회로들에서 동시에 생성된다.
제1 스케일러는 제3 노드(A3)와 제4 노드(A4)에 연결된 스케일링 커패시터(CSLR1); 및 제3 노드(A3)와 제4 노드(A4)에 연결된 제4 스위치(SW4a)를 포함한다. 샘플링 시간에 이은 스케일링 시간 동안, 제3 노드(A3)는 제1 샘플링 먹스(SMUX1)를 통해 제1 노드(A1)에 연결되고, 제4 노드(A4)는 제1 샘플링 먹스(SMUX1)를 통해 제2 노드(A2)에 연결되며, 상기 제2 노드(A2)와 상기 제4 노드(A4)에는 제2 기준전압(EVREF2)이 인가된다.
제2 스케일러는 제3 노드(B3)와 제4 노드(B4)에 연결된 스케일링 커패시터(CSLR2); 및 제3 노드(B3)와 제4 노드(B4)에 연결된 제4 스위치(SW4b)를 포함한다. 샘플링 시간에 이은 스케일링 시간 동안, 제3 노드(B3)는 제2 샘플링 먹스(SMUX2)를 통해 제1 노드(B1)에 연결되고, 제4 노드(B4)는 제2 샘플링 먹스(SMUX2)를 통해 제2 노드(B2)에 연결되며, 상기 제2 노드(B2)와 상기 제4 노드(B4)에는 제2 기준전압(EVREF2)이 인가된다.
스케일링 시간 동안 제1 스케일러와 제2 스케일러에서 각각 이뤄지는 스케일링 비율은 샘플링 커패시터(CSAM)와 스케일링 커패시터(CSLR)의 비율에 의해 결정된다. 스케일링 시간 동안 제1 및 제3 노드들(A1,A3 또는 B1,B3)의 전압이 스케일링 출력이 된다. 스케일링 출력은 "EVREF1+(VPRES+△V-EVREF1)*{CSAM/(CSAM+CSLR)}- △V'일 수 있다. 여기서, △V'는 EVREF1-EVREF2이다. 여기서, EVREF1은 EVREF2보다 높을 수 있다.
글로벌 먹스(GMUX)는 제1 스케일러를 ADC에 연결하는 제5 스위치(SW5)와, 제2 스케일러를 ADC에 연결하는 제6 스위치(SW6)를 포한한다. 제5 스위치(SW5)와 제6 스위치(SW6)는 교번하여 온 된다.
제1 샘플링 먹스(SMUX1)와 제2 샘플링 먹스(SMUX2)는 서로 반대 위상으로 온/오프 된다. 제5 스위치(SW5)가 온 되는 동안 제1 샘플링 먹스(SMUX1)는 오프 되고 제2 샘플링 먹스(SMUX2)가 온 된다. 이와 달리, 제6 스위치(SW6)가 온 되는 동안 제2 샘플링 먹스(SMUX2)는 오프 되고 제1 샘플링 먹스(SMUX1)가 온 된다.
다시 말해, 제1 스케일링 출력이 제5 스위치(SW5)를 통해 ADC로 토글되는 동안 제2 샘플링 먹스(SMUX2)가 온 되고, 제2 스케일러에서 스케일링 동작이 이뤄진다. 이어서, 제2 스케일링 출력이 제6 스위치(SW6)를 통해 ADC로 토글되는 동안 제1 샘플링 먹스(SMUX1)가 온 되고, 제1 스케일러에서 스케일링 동작이 이뤄진다.
이와 같이, 제1 실시예에 따른 센싱 회로(22)는 2개의 스케일러들에서 스케일링 동작과 토글링 동작을 나누어 동시에 수행하되 일정 시간마다 핑퐁 방식으로 스케일링/토글링 동작을 서로 바꾼다.
도 8은 센싱회로(22)의 제2 실시예를 보여주는 도면이다.
도 9는 도 8의 센싱회로(22)에 대한 동작 파형을 보여주는 도면이다.
도 8 및 도 9를 참조하면, 센싱회로(22)는, 제1 내지 제60 센싱 채널들(SIO)에 연결된 제1 내지 제60 샘플링 회로들, 제1 내지 제60 샘플링 회로들을 선택적으로 제1 스케일러에 연결하는 제1 샘플링 먹스(SMUX1), 제61 내지 제120 센싱 채널들(SIO)에 연결된 제61 내지 제120 샘플링 회로들, 제61 내지 제120 샘플링 회로들을 선택적으로 제2 스케일러에 연결하는 제2 샘플링 먹스(SMUX2), 제121 내지 제180 센싱 채널들(SIO)에 연결된 제121 내지 제180 샘플링 회로들, 제121 내지 제180 샘플링 회로들을 선택적으로 제3 스케일러에 연결하는 제3 샘플링 먹스(SMUX3), 제181 내지 제240 센싱 채널들(SIO)에 연결된 제181 내지 제240 샘플링 회로들, 제181 내지 제240 샘플링 회로들을 선택적으로 제4 스케일러에 연결하는 제4 샘플링 먹스(SMUX4), 및 제1 내지 제4 스케일러들의 출력들을 선택적으로 ADC에 연결하는 글로벌 먹스(GMUX)를 포함한다.
제1 내지 제4 샘플링 먹스들(SMUX1~SMUX4)는 각각, 60:1 의 입력 대 출력의 비율을 갖는다. 글로벌 먹스(GMUX)의 입력 대 출력의 비율은 4:1이다.
각 샘플링 회로는 제1 스위치(SW1), 제2 스위치(SW2), 제3 스위치(SW3), 및 샘플링 커패시터(CSAM)를 포함한다. 제1 스위치(SW1)는 초기화 시간 동안 센싱 라인에 초기화 전압(VPRES)을 공급한다. 제2 스위치(SW2)는 초기화 시간에 이은 샘플링 시간 동안 픽셀들의 구동 특성이 반영된 센싱 라인의 전압(즉, CSIO에 저장된 전압)을 제1 노드에 인가한다. 제3 스위치(SW3)는 샘플링 시간 동안 제2 노드에 제1 기준전압(EVREF1)을 인가한다. 샘플링 커패시터(CSAM)의 일측 전극은 제1 노드에 연결되고, 샘플링 커패시터(CSAM)의 타측 전극은 제2 노드에 연결된다. 샘플링 시간 동안 샘플링 커패시터(CSAM)의 일측 전극의 전압인 샘플링 출력은 초기화 전압(VPRES)으로부터 상승한다.
샘플링 출력들은 제1 내지 제240 샘플링 회로들에서 동시에 생성된다.
각 스케일러는 제3 노드와 제4 노드에 연결된 스케일링 커패시터(CSLR); 및 제3 노드와 제4 노드에 연결된 제4 스위치(SW4)를 포함한다. 샘플링 시간에 이은 스케일링 시간 동안, 제3 노드는 각 샘플링 먹스(SMUX)를 통해 제1 노드에 연결되고, 제4 노드는 각 샘플링 먹스(SMUX)를 통해 제2 노드에 연결되며, 상기 제2 노드와 상기 제4 노드에는 제2 기준전압(EVREF2)이 인가된다.
스케일링 시간 동안 각 스케일러에서 이뤄지는 스케일링 비율은 샘플링 커패시터(CSAM)와 스케일링 커패시터(CSLR)의 비율에 의해 결정된다. 스케일링 시간 동안 제1 및 제3 노드들의 전압이 스케일링 출력이 된다. 도 7과 같이 스케일링 출력은 "EVREF1+(VPRES+△V-EVREF1)*{CSAM/(CSAM+CSLR)}- △V'일 수 있다. 여기서, △V'는 EVREF1-EVREF2이다.
글로벌 먹스(GMUX)는 제1 스케일러를 ADC에 연결하는 제5 스위치(SW5)와, 제2 스케일러를 ADC에 연결하는 제6 스위치(SW6)와, 제3 스케일러를 ADC에 연결하는 제7 스위치(SW7)와, 제4 스케일러를 ADC에 연결하는 제8 스위치(SW8)를 포한한다. 제5 내지 제8 스위치들(SW5~SW8)는 교번하여 선택적으로 온 된다.
제1 내지 제4 샘플링 먹스들(SMUX1~SMUX4)은 순차적으로 온 된다. 제1 내지 제4 샘플링 먹스들(SMUX1~SMUX4)은 각각 제5 내지 제8 스위치들(SW5~SW8)의 온 타이밍에 동기하여 오프 된다. 즉, 제1 내지 제4 샘플링 먹스들(SMUX1~SMUX4) 중 어느 하나의 샘플링 먹스가 오프 된 동안에 나머지 3개의 샘플링 먹스들은 온 된다.
예를 들어, 제1 스케일링 출력이 제5 스위치(SW5)를 통해 ADC로 토글되는 동안 제2, 3, 4 샘플링 먹스들(SMUX2,3,4)가 온 되고, 제2 내지 제4 스케일러들에서 스케일링 동작이 이뤄진다. 이어서, 제2 스케일링 출력이 제6 스위치(SW6)를 통해 ADC로 토글되는 동안 제1,3,4 샘플링 먹스들(SMUX1,3,4)가 온 되고, 제1,3,4 스케일러들에서 스케일링 동작이 이뤄진다. 이어서, 제3 스케일링 출력이 제7 스위치(SW7)를 통해 ADC로 토글되는 동안 제1,2,4 샘플링 먹스들(SMUX1,2,4)가 온 되고, 제1,2,4 스케일러들에서 스케일링 동작이 이뤄진다. 이어서, 제4 스케일링 출력이 제8 스위치(SW8)를 통해 ADC로 토글되는 동안 제1,2,3 샘플링 먹스들(SMUX1,2,3)가 온 되고, 제1,2,3 스케일러들에서 스케일링 동작이 이뤄진다.
이와 같이, 제2 실시예에 따른 센싱 회로(22)는 4개의 스케일러들에서 스케일링 동작과 토글링 동작을 나누어 동시에 수행하되 일정 시간마다 핑퐁 방식으로 스케일링/토글링 동작을 순차적으로 바꾼다. 제1 실시예와 비교하여 제2 실시예에 따른 센싱 회로(22)는 스케일링 시간을 더 길게 설정할 수 있기 때문에, 스케일링의 정확성을 보다 향상시킬 수 있다.
도 10은 센싱회로의 제3 실시예를 보여주는 도면이다. 그리고, 도 11은 도 10의 센싱회로에 대한 동작 파형을 보여주는 도면이다.
도 10 및 도 11을 참조하면, 센싱회로(22)는, 제1 내지 제120 센싱 채널들(SIO)에 연결된 제1 내지 제120 샘플링 회로들, 제1 내지 제120 샘플링 회로들을 선택적으로 제1 스케일러에 연결하는 제1 샘플링 먹스(SMUX1), 제121 내지 제240 센싱 채널들(SIO)에 연결된 제121 내지 제240 샘플링 회로들, 제121 내지 제240 샘플링 회로들을 선택적으로 제2 스케일러에 연결하는 제2 샘플링 먹스(SMUX2), 제1 및 제2 스케일러들의 출력들을 선택적으로 ADC에 연결하는 글로벌 먹스(GMUX)를 포함한다.
제1 샘플링 먹스(SMUX1)와 제2 샘플링 먹스(SMUX2)는 각각, 120:1 의 입력 대 출력의 비율을 갖는다. 글로벌 먹스(GMUX)의 입력 대 출력의 비율은 2:1이다.
제1 내지 제120 샘플링 회로들 각각은 제1 스위치(SW1a), 제2 스위치(SW2a), 제3 스위치(SW3a), 제4 스위치(SW4_CH1), 및 샘플링 커패시터(CSAMa)를 포함한다. 제1 스위치(SW1a)는 초기화 시간 동안 센싱 라인에 초기화 전압(VPRES)을 공급한다. 제2 스위치(SW2a)는 초기화 시간에 이은 샘플링 시간 동안 픽셀들의 구동 특성이 반영된 센싱 라인의 전압(즉, CSIO에 저장된 전압)을 제1 노드(X1)에 인가한다. 제3 스위치(SW3a)는 샘플링 시간 동안 제2 노드(X2)에 제1 기준전압(EVREF1)을 인가한다. 샘플링 커패시터(CSAMa)의 일측 전극은 제1 노드(X1)에 연결되고, 샘플링 커패시터(CSAMa)의 타측 전극은 제2 노드(X2)에 연결된다. 샘플링 시간 동안 샘플링 커패시터(CSAMa)의 일측 전극의 전압인 샘플링 출력은 초기화 전압(VPRES)으로부터 상승한다. 샘플링 시간에 이은 스케일링 시간 내에서 제4 스위치(SW4_CH1)는 제1 노드(X1)에 제2 기준전압(EVREF2)를 인가한다. 이때 제2 노드(X2)가 제1 샘플링 먹스(SMUX1)를 통해 제1 스케일러에 연결되면, 샘플링 커패시터(CSAMa)의 저장되어 있던 샘플링 출력이 제1 스케일러로 전달된다.
제121 내지 제240 샘플링 회로들 각각은 제1 스위치(SW1b), 제2 스위치(SW2b), 제3 스위치(SW3b), 제6 스위치(SW6_CH121), 및 샘플링 커패시터(CSAMb)를 포함한다. 제1 스위치(SW1b)는 초기화 시간 동안 센싱 라인에 초기화 전압(VPRES)을 공급한다. 제2 스위치(SW2b)는 초기화 시간에 이은 샘플링 시간 동안 픽셀들의 구동 특성이 반영된 센싱 라인의 전압(즉, CSIO에 저장된 전압)을 제1 노드(Y1)에 인가한다. 제3 스위치(SW3b)는 샘플링 시간 동안 제2 노드(Y2)에 제1 기준전압(EVREF1)을 인가한다. 샘플링 커패시터(CSAMb)의 일측 전극은 제1 노드(Y1)에 연결되고, 샘플링 커패시터(CSAMb)의 타측 전극은 제2 노드(Y2)에 연결된다. 샘플링 시간 동안 샘플링 커패시터(CSAMb)의 일측 전극의 전압인 샘플링 출력은 초기화 전압(VPRES)으로부터 상승한다. 샘플링 시간에 이은 스케일링 시간 내에서 제6 스위치(SW6_CH121)는 제1 노드(Y1)에 제2 기준전압(EVREF2)를 인가한다. 이때 제2 노드(Y2)가 제2 샘플링 먹스(SMUX2)를 통해 제2 스케일러에 연결되면, 샘플링 커패시터(CSAMb)의 저장되어 있던 샘플링 출력이 제2 스케일러로 전달된다.
샘플링 출력들은 제1 내지 제240 샘플링 회로들에서 동시에 생성된다.
제1 스케일러는 제1 샘플링 먹스(SMUX1)를 통해 제2 노드(X2)에 연결된 반전 입력 단자(-), 제2 기준전압(EVREF2)이 입력되는 비 반전 입력 단자(+), 및 출력 단자(XO)를 갖는 앰프(AMP1)를 포함한다. 앰프(AMP1)는 짧은 시간 내에서 타겟 전압으로의 세틀링(settling) 효과를 향상시킴으로써, 한정적인 스케일링 시간 내에서 스케일링 전압이 정확히 생성되도록 한다. 앰프(AMP1)의 반전 입력 단자(-)와 출력 단자(XO) 사이에는 스케일링 커패시터(CSLR1)가 연결된다. 스케일링 시간 내에서 샘플링 커패시터(CSAMa)로부터 유입되는 전하에 의해 스케일링 커패시터(CSLR1)의 양단 전압이 변하는 데, 이때 앰프(AMP1)의 출력 단자(XO)에 걸리는 전압이 스케일링 전압이 된다. 앰프(AMP1)의 반전 입력 단자(-)와 출력 단자(XO) 사이에는 제5 스위치(SW5)가 더 연결된다. 제5 스위치(SW5)는 스케일링 시간 내에서 스케일링 동작에 앞서 스케일링 커패시터(CSLR1)를 리셋 시키는 역할을 한다.
제2 스케일러는 제2 샘플링 먹스(SMUX2)를 통해 제2 노드(Y2)에 연결된 반전 입력 단자(-), 제2 기준전압(EVREF2)이 입력되는 비 반전 입력 단자(+), 및 출력 단자(YO)를 갖는 앰프(AMP2)를 포함한다. 앰프(AMP2)는 짧은 시간 내에서 타겟 전압으로의 세틀링(settling) 효과를 향상시킴으로써, 한정적인 스케일링 시간 내에서 스케일링 전압이 정확히 생성되도록 한다. 앰프(AMP2)의 반전 입력 단자(-)와 출력 단자(YO) 사이에는 스케일링 커패시터(CSLR2)가 연결된다. 스케일링 시간 내에서 샘플링 커패시터(CSAMb)로부터 유입되는 전하에 의해 스케일링 커패시터(CSLR2)의 양단 전압이 변하는 데, 이때 앰프(AMP2)의 출력 단자(YO)에 걸리는 전압이 스케일링 전압이 된다. 앰프(AMP2)의 반전 입력 단자(-)와 출력 단자(YO) 사이에는 제7 스위치(SW7)가 더 연결된다. 제7 스위치(SW7)는 스케일링 시간 내에서 스케일링 동작에 앞서 스케일링 커패시터(CSLR2)를 리셋 시키는 역할을 한다.
글로벌 먹스(GMUX)는 제1 스케일러를 ADC에 연결하는 제8 스위치(SW8)와, 제2 스케일러를 ADC에 연결하는 제9 스위치(SW9)를 포한한다. 제8 스위치(SW8)와 제9 스위치(SW9)는 교번하여 온 된다.
제1 샘플링 먹스(SMUX1)와 제2 샘플링 먹스(SMUX2)는 서로 반대 위상으로 온/오프 된다. 제8 스위치(SW8)가 온 되는 동안 제1 샘플링 먹스(SMUX1)는 오프 되고 제2 샘플링 먹스(SMUX2)가 온 된다. 이와 달리, 제9 스위치(SW9)가 온 되는 동안 제2 샘플링 먹스(SMUX2)는 오프 되고 제1 샘플링 먹스(SMUX1)가 온 된다.
다시 말해, 제1 스케일링 출력이 제8 스위치(SW8)를 통해 ADC로 토글되는 동안 제2 샘플링 먹스(SMUX2)가 온 되고, 제2 스케일러에서 스케일링 동작이 이뤄진다. 이어서, 제2 스케일링 출력이 제9 스위치(SW9)를 통해 ADC로 토글되는 동안 제1 샘플링 먹스(SMUX1)가 온 되고, 제1 스케일러에서 스케일링 동작이 이뤄진다.
구체적으로, 제1 센싱 채널에 대한 스케일링 동작이 제1 스케일러에서 이뤄진다. 이어서, 제1 스케일러의 스케일링 출력1이 ADC로 토글되는 동안 제121 센싱 채널에 대한 스케일링 동작이 제2 스케일러에서 이뤄진다. 이어서, 제2 스케일러의 스케일링 출력121이 ADC로 토글되는 동안 제2 센싱 채널에 대한 스케일링 동작이 제1 스케일러에서 이뤄진다. 이어서, 제1 스케일러의 스케일링 출력2가 ADC로 토글되는 동안 제122 센싱 채널에 대한 스케일링 동작이 제2 스케일러에서 이뤄진다. 이어서, 제2 스케일러의 스케일링 출력122가 ADC로 토글되는 동안 제3 센싱 채널에 대한 스케일링 동작이 제1 스케일러에서 이뤄진다. 이어서, 제1 스케일러의 스케일링 출력3이 ADC로 토글되는 동안 제123 센싱 채널에 대한 스케일링 동작이 제2 스케일러에서 이뤄진다. 이어서, 제2 스케일러의 스케일링 출력123이 ADC로 토글되는 동안 제4 센싱 채널에 대한 스케일링 동작이 제1 스케일러에서 이뤄진다.
이와 같이, 제3 실시예에 따른 센싱 회로(22)는 2개의 스케일러들에서 스케일링 동작과 토글링 동작을 나누어 동시에 수행하되 일정 시간마다 핑퐁 방식으로 스케일링/토글링 동작을 서로 바꾼다.
도 12a 내지 도 12b는 각각 샘플링 구간, 리셋 구간, 먹스&스케일링 구간에 대응되는 도 10의 센싱 회로의 동작 상태를 보여주는 도면들이다. 도 13은 샘플링 구간, 리셋 구간, 먹스&스케일링 구간에서 도 10의 센싱 회로의 노드 전압 변화를 보여주는 도면이다.
도 12a를 참조하면, 샘플링 구간에서, 제2 스위치(SW2a)와 제3 스위치(SW3a)가 온 되고, 픽셀들의 구동 특성이 반영된 제1 센싱 채널의 전압(즉, CSIO에 저장된 전압)이 샘플링 커패시터(CSAMa)에 저장된다.
도 12b를 참조하면, 리셋 구간에서, 제1 스케일러의 제5 스위치(SW5)가 온 되어 제1 스케일러의 스케일링 커패시터(CSLR1)를 리셋 시킨다.
도 12c를 참조하면, 먹스&스케일링 구간에서, 제4 스위치(SW4_CH1)와 제1 샘플링 먹스(SMUX1)가 온 되어 샘플링 커패시터(CSAMa)에 저장되어 있던 전하들이 스케일링 커패시터(CSLR1)로 이동함으로써, 제1 센싱 채널에 대한 스케일링 동작이 제1 스케일러에서 이뤄진다.
도 13과 같이, X1에 충전된 샘플링 출력과 XO에 충전된 스케일링 출력의 상대적 크기는 샘플링 커패시터(CSAM)와 스케일링 커패시터(CSLR)의 용량 비율에 따라 결정된다.
도 14는 스케일러에 앰프가 추가될 때의 효과를 보여주는 시뮬레이션 결과 도면이다.
도 14를 참조하면, 전술한 제3 실시예에서와 같이 스케일러에 앰프가 추가되는 경우에는, 그렇지 않은 경우에 비해 스케일링 동작시 타겟 전압으로 도달되는 시간이 짧아지고, 세틀링의 정확도가 향상되는 효과가 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
10: 표시패널 15: 게이트 구동회로
20: 드라이버 집적회로 21: 타이밍 제어부
22: 센싱 회로

Claims (8)

  1. 복수의 센싱 라인들에 연결된 복수의 픽셀들이 마련된 표시패널;
    상기 픽셀들의 구동 특성을 동시에 샘플링하여 샘플링 출력을 생성하는 복수의 샘플링 회로들;
    상기 샘플링 출력을 n(n은 2이상의 자연수) 그룹으로 분할하고, 제1 내지 제n 그룹 샘플링 출력들을 번갈아 선택하는 n개의 샘플링 먹스들;
    상기 샘플링 먹스들에 개별적으로 연결된 n개의 스케일러들; 및
    상기 스케일러들의 출력들을 선택적으로 아날로그 디지털 변환회로에 연결하는 1개의 글로벌 먹스를 포함하고,
    상기 스케일러들의 개수는 상기 샘플링 회로들의 개수보다 더 작은 전계 발광 표시장치.
  2. 제 1 항에 있어서,
    상기 스케일러들 중 제1 스케일러가 상기 아날로그 디지털 변환회로에 연결되는 동안에, 상기 제1 스케일러를 제외한 나머지 스케일러들은 각각 샘플링 먹스를 통해 샘플링 회로에 연결된 전계 발광 표시장치.
  3. 제 1 항에 있어서,
    상기 n은 2이고,
    제1 스케일러가 상기 아날로그 디지털 변환회로에 연결되는 동안에, 제2 스케일러는 제2 샘플링 먹스를 통해 선택된 제2 그룹 샘플링 출력들 중 어느 하나를 스케일링하고,
    상기 제2 스케일러가 상기 아날로그 디지털 변환회로에 연결되는 동안에, 상기 제1 스케일러는 제1 샘플링 먹스를 통해 선택된 제1 그룹 샘플링 출력들 중 어느 하나를 스케일링하는 전계 발광 표시장치.
  4. 제 1 항에 있어서,
    상기 샘플링 회로들 각각은,
    초기화 시간 동안 센싱 라인에 초기화 전압을 공급하는 제1 스위치;
    상기 초기화 시간에 이은 샘플링 시간 동안 상기 픽셀들의 구동 특성이 반영된 센싱 라인의 전압을 제1 노드에 인가하는 제2 스위치;
    상기 샘플링 시간 동안 제2 노드에 제1 기준전압을 인가하는 제3 스위치; 및
    상기 제1 노드와 상기 제2 노드에 연결된 샘플링 커패시터를 포함한 전계 발광 표시장치.
  5. 제 4 항에 있어서,
    상기 스케일러들 각각은,
    제3 노드와 제4 노드에 연결된 스케일링 커패시터;및
    상기 제3 노드와 상기 제4 노드에 연결된 제4 스위치를 포함하고,
    상기 샘플링 시간에 이은 스케일링 시간 동안, 상기 제3 노드는 특정 샘플링 먹스를 통해 상기 제1 노드에 연결되고, 상기 제4 노드는 상기 특정 샘플링 먹스를 통해 상기 제2 노드에 연결되며, 상기 제2 노드와 상기 제4 노드에는 제2 기준전압이 인가되는 전계 발광 표시장치.
  6. 제 5 항에 있어서,
    상기 제1 기준전압은 상기 제2 기준전압보다 더 높은 전계 발광 표시장치.
  7. 제 1 항에 있어서,
    상기 샘플링 회로들 각각은,
    초기화 시간 동안 센싱 라인에 초기화 전압을 공급하는 제1 스위치;
    상기 초기화 시간에 이은 샘플링 시간 동안 상기 픽셀들의 구동 특성이 반영된 센싱 라인의 전압을 제1 노드에 인가하는 제2 스위치;
    상기 샘플링 시간 동안 제2 노드에 제1 기준전압을 인가하는 제3 스위치;
    상기 제1 노드와 상기 제2 노드에 연결된 샘플링 커패시터; 및
    상기 샘플링 시간에 이은 스케일링 시간 내에서 상기 제1 노드에 제2 기준전압을 인가하는 제4 스위치를 포함하고,
    상기 스케일링 시간 내에서 상기 제2 노드는 특정 샘플링 먹스를 통해 상기 제2 기준전압을 인가받는 전계 발광 표시장치.
  8. 제 7 항에 있어서,
    상기 스케일러들 각각은,
    상기 특정 샘플링 먹스를 통해 상기 제2 노드에 연결된 반전 입력 단자, 상기 제2 기준전압이 입력되는 비 반전 입력 단자, 및 출력 단자를 갖는 앰프;
    상기 앰프의 상기 반전 입력 단자와 상기 출력 단자 사이에 연결된 스케일링 커패시터; 및
    상기 앰프의 상기 반전 입력 단자와 상기 출력 단자 사이에 연결된 제5 스위치를 포함한 전계 발광 표시장치.
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