JP2023016684A - 発光素子を制御する画素回路 - Google Patents

Abstract

【課題】表示装置におけるイメージリテンションを抑制する。【解決手段】駆動トランジスタは、発光素子への駆動電流を制御する。第１容量素子及び第２容量素子は、駆動トランジスタのゲートとソースとの間において直列に接続されている。第１スイッチトランジスタは、第１容量素子と第２容量素子との間の中間ノードと、データ線との間の接続／切断を切り替える。第２スイッチトランジスタは、駆動トランジスタの前記ゲートとドレインとの間の接続／切断を切り替える。第３スイッチトランジスタは、上記中間ノードと基準電源線との間の接続／切断を切り替える。第４スイッチトランジスタは、駆動トランジスタから発光素子への駆動電流の供給の有／無を切り替える。第５スイッチトランジスタは、発光素子のアノードとリセット電源線との間の接続／切断を切り替える。【選択図】図２

Description

本開示は、発光素子を制御する画素回路に関する。

ＯＬＥＤ（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ－Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）素子は電流駆動型の自発光素子であるため、バックライトが不要となる上に、低消費電力、高視野角、高コントラスト比が得られるなどのメリットがあり、フラットパネルディスプレイの開発において期待されている。

アクティブマトリックス（ＡＭ）タイプのＯＬＥＤ表示装置は、画素を選択するトランジスタと、画素に電流を供給する駆動トランジスタとを含む。ＯＬＥＤ表示装置におけるトランジスタは、ＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）であり、一般に、ＬＴＰＳ（Ｌｏｗ Ｔｅｍｐｅｒａｔｕｒｅ Ｐｏｌｙ－ｓｉｌｉｃｏｎ）ＴＦＴが使用される。

ＴＦＴは、閾値電圧や電荷移動度にばらつきを持っている。駆動トランジスタは、ＯＬＥＤ表示装置の発光強度を決定するので、こうした電気特性にばらつきがあると、輝度むらなどが生じる。そこで、一般のＯＬＥＤ表示装置には、駆動トランジスタの閾値電圧のバラツキや変動を補正する補正回路が実装される。

ＯＬＥＤ表示装置において、残像が発生することがあり、この現象はイメージリテンションと呼ばれる。例えば、黒と白の市松模様を特定の時間表示した後に、画面全体で中間階調を表示しようとすると、異なる輝度の市松模倣の残像がしばらく表示される。

これは、駆動トランジスタが持つ履歴効果に起因する。履歴効果とは、電界効果型トランジスタにおいて、ゲートソース間の電圧が、高い電圧から低い電圧へ変化したときのドレイン電流と、低い電圧から高い電圧へ変化したときのドレイン電流が、それぞれ異なる現象を指す。

つまり黒から中間階調に切替えたときのドレイン電流と、白から中間階調に切替えたときのドレイン電流が異なるため、ＯＬＥＤ表示装置の発光強度に違いが生じる。また、このドレイン電流の違いが数フレーム以上にわたって続くため、残像として視認されるのである。こうしたドレイン電流の振舞いは、履歴効果による電流過渡応答特性によって明らかである。

米国特許出願公開第２０２０／０３８９１５７号 特開２００４－２４６２０４号公報

黒と白の市松模様を表示したあとのイメージリテンションによる残像は、黒であった部分が相対的に暗い場合と、黒であった部分が相対的に明るい場合がある。白についても同様である。イメージリテンションは、駆動ＴＦＴの履歴効果による電流過渡応答特性と、画素回路による駆動ＴＦＴの閾値電圧補正の特性に起因する。したがって、画素回路においてイメージリテンションを低減できる技術が望まれる。

本開示の一態様は、発光素子の発光を制御する画素回路であって、発光素子と、前記発光素子への駆動電流を制御する駆動トランジスタと、前記駆動トランジスタのゲートとソースとの間において直列に接続されている第１容量素子及び第２容量素子と、前記第１容量素子と前記第２容量素子との間の中間ノードと、データ線との間の接続／切断を切り替える、第１スイッチトランジスタと、前記駆動トランジスタの前記ゲートとドレインとの間の接続／切断を切り替える、第２スイッチトランジスタと、前記中間ノードと基準電源線との間の接続／切断を切り替える、第３スイッチトランジスタと、前記駆動トランジスタから前記発光素子への駆動電流の供給の有／無を切り替える、第４スイッチトランジスタと、前記発光素子のアノードとリセット電源線との間の接続／切断を切り替える、第５スイッチトランジスタと、を含む。初期化期間において、前記第１スイッチトランジスタはＯＦＦであり、前記第２スイッチトランジスタ、前記第３スイッチトランジスタ、前記第４スイッチトランジスタ及び前記第５スイッチトランジスタは、ＯＮである。前記初期化期間の後の閾値補正期間において、前記第１スイッチトランジスタ及び前記第４スイッチトランジスタがＯＦＦであり、前記第２スイッチトランジスタ、前記第３スイッチトランジスタ及び前記第５スイッチトランジスタは、ＯＮである。前記閾値補正期間の後のデータ書き込み期間において、前記第１スイッチトランジスタはＯＮであり、前記第２スイッチトランジスタ、前記第３スイッチトランジスタ、前記第４スイッチトランジスタ及び前記第５スイッチトランジスタは、ＯＦＦである。前記データ書き込み期間の後の発光期間において、前記第４スイッチトランジスタはＯＮであり、前記第１スイッチトランジスタ、前記第２スイッチトランジスタ、前記第３スイッチトランジスタ及び前記第５スイッチトランジスタは、ＯＦＦである。

本開示の他の一態様は、発光素子の発光を制御する画素回路であって、発光素子と、前記発光素子への駆動電流を制御する駆動トランジスタと、前記駆動トランジスタのゲートとソースとの間において直列に接続されている第３容量素子及び第４容量素子と、前記駆動トランジスタの前記ゲートとデータ線との間の、接続／切断を切り替える、第６スイッチトランジスタと、前記正電源線から前記駆動トランジスタへの電流の供給の有／無を切り替える、第７スイッチトランジスタと、前記駆動トランジスタと前記第７スイッチトランジスタとの間の中間ノードと、前記第３容量素子と前記第４容量素子との間の中間ノードと、を接続する接続線と、前記駆動トランジスタの前記ゲートと基準電源線との間の接続／切断を切り替える、第８スイッチトランジスタと、前記駆動トランジスタから前記発光素子への電流の供給の有／無を切り替える、第９スイッチトランジスタと、前記駆動トランジスタと前記第９スイッチトランジスタとの間の中間ノードとリセット電源線との間の接続／切断を切り替える、第１０スイッチトランジスタと、を含む。初期化期間において、前記第６スイッチトランジスタはＯＦＦであり、前記第７スイッチトランジスタ、前記第８スイッチトランジスタ、前記第９スイッチトランジスタ及び前記第１０スイッチトランジスタは、ＯＮである。前記初期化期間の後の閾値補正期間において、前記第８スイッチトランジスタ及び前記第１０スイッチトランジスタがＯＮであり、前記第６スイッチトランジスタ、前記第７スイッチトランジスタ及び前記第９スイッチトランジスタは、ＯＦＦである。前記閾値補正期間の後のデータ書き込み期間において、前記第６スイッチトランジスタはＯＮであり、前記第７スイッチトランジスタ、前記第８スイッチトランジスタ、前記第９スイッチトランジスタ及び前記第１０スイッチトランジスタは、ＯＦＦである。前記データ書き込み期間の後の発光期間において、前記第７スイッチトランジスタ及び前記第９スイッチトランジスタはＯＮであり、前記第６スイッチトランジスタ、前記第８スイッチトランジスタ、及び前記第１０スイッチトランジスタがＯＦＦである。

本開示の他の一態様は、発光素子の発光を制御する画素回路であって、発光素子と、前記発光素子への駆動電流を制御する駆動トランジスタと、前記駆動トランジスタのゲートとソースとの間において直列に接続されている第５容量素子及び第６容量素子と、前記第５容量素子と前記第６容量素子との間の中間ノードとデータ線との間の、接続／切断を切り替える、第１１スイッチトランジスタと、前記正電源線から前記発光素子への電流の供給の有／無を切り替える、第１２スイッチトランジスタと、前記駆動トランジスタと前記第１２スイッチトランジスタとの間の中間ノードと、前記第５容量素子と前記第６容量素子との間の中間ノードとの間の、接続／切断を切り替える、第１３スイッチトランジスタと、前記駆動トランジスタの前記ゲートと基準電源線との間の接続／切断を切り替える、第１４スイッチトランジスタと、前記発光素子のアノードとリセット電源線との間の接続／切断を切り替える、第１５スイッチトランジスタと、を含む。初期化期間において、前記第１１スイッチトランジスタはＯＦＦであり、前記第１２スイッチトランジスタ、前記第１３スイッチトランジスタ、前記第１４スイッチトランジスタ及び前記第１５スイッチトランジスタは、ＯＮである。前記初期化期間の後の閾値補正期間において、前記第１１スイッチトランジスタ及び前記第１２スイッチトランジスタはＯＦＦであり、前記第１３スイッチトランジスタ、前記第１４スイッチトランジスタ及び前記第１５スイッチトランジスタは、ＯＮである。前記閾値補正期間の後のデータ書き込み期間において、前記第１１スイッチトランジスタはＯＮであり、前記第１２スイッチトランジスタ、前記第１３スイッチトランジスタ、前記第１４スイッチトランジスタ及び前記第１５スイッチトランジスタは、ＯＦＦである。前記データ書き込み期間の後の発光期間において、前記第１２スイッチトランジスタはＯＮであり、前記第１１スイッチトランジスタ、前記第１３スイッチトランジスタ、前記第１４スイッチトランジスタ及び前記第１５スイッチトランジスタは、ＯＦＦである。

本開示の一態様によれば、表示装置におけるイメージリテンションを抑制できる。

表示装置であるＯＬＥＤ表示装置の構成例を模式的に示す。 本明細書の一実施形態に係る画素回路及び制御信号の構成例を示す。 １フレーム期間において、図２に示す画素回路を制御する信号のタイミングチャートを示す。 初期化期間における画素回路内でＯＮであるトランジスタ、いくつかのノードの電位、及び電流の流れを示す。 Ｖｔｈ補正期間における画素回路内でＯＮであるトランジスタ、いくつかのノードの電位、及び電流の流れを示す。 データ書き込み期間における画素回路内でＯＮであるトランジスタ及びいくつかのノードの電位を示す。 連続する画素行の選択信号の時間変化を示す。 連続する画素行の他の選択信号の時間変化を示す。 連続する画素行の発光制御信号の時間変化を示す。 本明細書の一実施形態に係る他の構成例の画素回路を示す。 初期化期間においてＯＮであるトランジスタを示す。 Ｖｔｈ補正期間における図６に示す画素回路内でＯＮであるトランジスタ、いくつかのノードの電位、及び電流の流れを示す。 本明細書の一実施形態に係る他の構成例の画素回路を示す。 本明細書の一実施形態に係る他の構成例の画素回路を示す。 １フレーム期間において、図９に示す画素回路を制御する信号のタイミングチャートを示す。 初期化期間における、図９に示す画素回路におけるＯＮのトランジスタ及びいくつかのノードの電位を示す。 Ｖｔｈ補正期間における、図９に示す画素回路におけるＯＮのトランジスタ及びいくつかのノードの電位を示す。 データ書き込み期間における、図９に示す画素回路におけるＯＮのトランジスタ及びいくつかのノードの電位を示す。 本明細書の一実施形態に係る画素回路及び制御信号の構成例を示す。 図１２Ａに示す画素回路を制御する信号のタイミングチャートを示す。 本明細書の一実施形態に係る画素回路及び制御信号の構成例を示す。 図１３Ａの画素回路が電源間に流れてしまう貫通電流を抑制する効果を説明するための図である。 １フレーム期間において、図１３Ａに示す画素回路を制御する信号のタイミングチャートを示す。 図１３Ａに示す画素回路の制御信号を与える回路のレイアウト例を模式的に示す。 ネガ型イメージリテンションにおける、画素の駆動電流（過渡電流）の変化を示す。 駆動トランジスタの閾値Ｖｔｈの補正期間と、過渡電流の差の比率｜ΔＩＲ｜／Ｌとの関係の測定値のグラフを示す。 選択信号とデータ信号との間の位相差の例を示す。 関連例における、駆動トランジスタのゲート電圧Ｖｇ、選択信号Ｓ２及びデータ信号Ｖｄａｔａの時間変化のシミュレーション結果を示す。 本実施形態における、駆動トランジスタのゲート電圧Ｖｇ、選択信号Ｓ２及びデータ信号Ｖｄａｔａの時間変化のシミュレーション結果を示す。 関連例における、ゲート電圧の位相差依存性を示すシミュレーション結果を示す。 本実施形態における、ゲート電圧の位相差依存性を示すシミュレーション結果を示す。 初期化期間における、画素回路における電流の流れを示す。 図２１Ａの回路の等価回路を示す。 選択信号及び発光制御信号の電位の例を示す。

以下において、図面を参照して実施形態を具体的に説明する。各図において共通の構成については同一の参照符号が付されている。説明をわかりやすくするため、図示した物の寸法、形状については、誇張して記載している場合もある。

以下において、ＯＬＥＤ（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ－Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）表示装置のように、駆動電流により発光する発光素子を使用する発光型表示装置における、駆動電流制御を改善するための技術を開示する。より具体的には、発光型表示装置におけるイメージリテンションを抑制する技術を開示する。

［表示装置構成］
図１は、表示装置であるＯＬＥＤ表示装置１０の構成例を模式的に示す。図１における横方向はＸ軸方向であり、縦方向はＸ軸方向に垂直なＹ軸方向である。ＯＬＥＤ表示装置１０は、ＯＬＥＤ素子（発光素子）が形成されるＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）基板１００と、有機発光素子を封止する封止基板１５０と、を含んで構成されている。

ＴＦＴ基板１００と封止基板１５０との間には、例えば、乾燥窒素などの不活性ガスが封入されており、封止されている。他の構造の封止構造部、例えば、封止基板１５０に代えて薄膜封止を使用する封止構造部が利用されてもよい。

ＴＦＴ基板１００の表示領域１２５の外側のカソード電極形成領域１１４の周囲に、走査回路１３１、１３２、ドライバＩＣ１３４、デマルチプレクサ１３６が配置されている。ドライバＩＣ１３４は、ＦＰＣ（Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ）１３５を介して外部の装置と接続される。走査回路１３１、１３２はＴＦＴ基板１００の走査線を駆動する。

ドライバＩＣ１３４は、例えば、異方性導電フィルム（ＡＣＦ：Ａｎｉｓｏｔｒｏｐｉｃ Ｃｏｎｄｕｃｔｉｖｅ Ｆｉｌｍ）を用いて実装される。ドライバＩＣ１３４は、走査回路１３１、１３２に電源及びタイミング信号（制御信号）を与える。さらに、ドライバＩＣ１３４は、デマルチプレクサ１３６に、データ信号を与える。

デマルチプレクサ１３６は、ドライバＩＣ１３４の一つのピンの出力を、ｄ本（ｄは２以上の整数）のデータ線に順次出力する。デマルチプレクサ１３６は、ドライバＩＣ１３４からのデータ信号の出力先データ線を、走査期間内にｄ回切り替えることで、ドライバＩＣ１３４の出力ピン数のｄ倍のデータ線を駆動する。

表示領域１２５は、複数のＯＬＥＤ素子（画素）及び複数の画素それぞれの発光を制御する複数の画素回路を含む。カラーＯＬＥＤ表示装置において、各ＯＬＥＤ素子は、例えば、赤、青又は緑のいずれかの色を発光する。複数の画素回路は、画素回路アレイを構成する。

後述するように、各画素回路は、駆動ＴＦＴ（駆動トランジスタ）と、駆動ＴＦＴの駆動電流を決める信号電圧を保持する保持容量を含む。データ線が伝送するデータ信号は、駆動トランジスタの閾値電圧Ｖｔｈにより補正されて、保持容量に蓄積される。保持容量の電圧は、駆動ＴＦＴのゲート電圧（Ｖｇｓ）を決定する。保持容量の補正された制御電圧が、駆動ＴＦＴのコンダクタンスをアナログ的に変化させ、発光階調に対応した順バイアス電流をＯＬＥＤ素子に供給する。

［画素回路構成］
図２は、本明細書の一実施形態に係る画素回路２００及び制御信号の構成例を示す。画素回路２００は、ｋ段目（ｋは整数）の画素回路行に含まれている。画素回路２００は、ゲート、ソースおよびドレインを持った６つのトランジスタ（ＴＦＴ）Ｐ１～Ｐ６を含む。本例において、全てのトランジスタＰ１～Ｐ６はＰ型ＴＦＴである。Ｐ型ＴＦＴは、例えば、低温ポリシリコンＴＦＴである。トランジスタＰ２、トランジスタＰ３、トランジスタＰ４、トランジスタＰ５、トランジスタＰ６は、それぞれ、第１スイッチトランジスタ、第２スイッチトランジスタ、第３スイッチトランジスタ、第４スイッチトランジスタ、第５スイッチトランジスタである。

トランジスタＰ１は、ＯＬＥＤ素子Ｅ１への電流量を制御する駆動トランジスタである。駆動トランジスタＰ１のソースは、正電源電位ＶＤＤを伝送する電源線２４１に接続されている。駆動トランジスタＰ１は、電源線２４１からＯＬＥＤ素子Ｅ１に与える電流量を、直列に接続された保持容量素子Ｃ１、Ｃ２が保持する電圧に応じて制御する。保持容量素子Ｃ１、Ｃ２は、書き込まれた電圧を、１フレーム期間を通じて保持する。ＯＬＥＤ素子Ｅ１のカソードは、カソード電源からの負電源電位ＶＥＥを伝送する電源線２０４に接続されている。保持容量素子Ｃ１、Ｃ２は、それぞれ、第１容量素子、第２容量素子である。

容量素子Ｃ１及びＣ２は、正電源電位ＶＤＤを伝送する電源線２４１と駆動トランジスタＰ１のゲートとの間において直列に接続されている。容量素子Ｃ１の一端に電源線２４１が接続されている。容量素子Ｃ１の他端に容量素子Ｃ２の一端が接続されている。容量素子Ｃ２の他端に駆動トランジスタＰ１のゲートが接続されている。容量素子Ｃ１とＣ２の中間ノードにトランジスタＰ４のソース／ドレイン及びトランジスタＰ２のソース／ドレインが接続されている。

保持容量素子Ｃ１、Ｃ２の直列合成容量は、駆動トランジスタＰ１のゲートとソースである電源線２４１との間の電圧を保持する。駆動トランジスタＰ１のソースは電源線２４１に接続され、ソース電位は正電源電位ＶＤＤである。したがって、保持容量素子Ｃ１、Ｃ２は、駆動トランジスタＰ１のゲートソース間電圧を保持する。

トランジスタＰ５はＯＬＥＤ素子Ｅ１への駆動電流の供給及びそれによる発光のＯＮ／ＯＦＦを制御する、発光制御スイッチトランジスタである。トランジスタＰ５のソースが駆動トランジスタＰ１のドレインに接続されている。トランジスタＰ５は、そのドレインに接続されたＯＬＥＤ素子Ｅ１への電流供給をＯＮ／ＯＦＦする。トランジスタＰ５のゲートは発光制御信号Ｅｍを伝送する制御信号線２３３に接続され、トランジスタＰ５は、走査回路からの発光制御信号Ｅｍにより制御される。発光制御信号は、ＯＬＥＤ素子Ｅ１の発光を制御する選択信号である。

トランジスタＰ６は、ＯＬＥＤ素子Ｅ１のアノードへのリセット電位Ｖｒｓｔの供給のために動作する。トランジスタＰ６のソース／ドレインの一端はリセット電位Ｖｒｓｔを伝送する電源線２４２に接続され、他端はＯＬＥＤ素子Ｅ１のアノードに接続されている。リセット電位Ｖｒｓｔは、例えば負電源電位ＶＥＥと同電位でもよい。これにより、リセット電位Ｖｒｓｔと負電源電位ＶＥＥの伝送線（電源線）を共用できる。

トランジスタＰ６のゲートは選択信号Ｓ１を伝送する制御信号線２３１に接続され、トランジスタＰ６は、選択信号Ｓ１により制御される。トランジスタＰ６は、走査回路１３１からの選択信号Ｓ１によりＯＮにされると、電源線２４２により伝送されたリセット電位Ｖｒｓｔを、ＯＬＥＤ素子Ｅ１のアノードへ与える。また、トランジスタＰ５及びＰ６は、トランジスタＰ３を介して、リセット電位Ｖｒｓｔを、駆動トランジスタＰ１のゲートに与える。

トランジスタＰ３は、駆動トランジスタＰ１の閾値補正（閾値補償）を行うための電圧を保持容量素子Ｃ１、Ｃ２に書き込むためのスイッチトランジスタ（閾値補償トランジスタ）であり、駆動トランジスタＰ１のゲート電位をリセットするためのトランジスタである。トランジスタＰ３のソース及びドレインは、駆動トランジスタＰ１のゲート及びドレインを接続する。そのため、トランジスタＰ３がＯＮであるとき、駆動トランジスタＰ１はダイオード接続の状態にある。

トランジスタＰ４は、駆動トランジスタＰ１の閾値補償を行うための電圧を保持容量素子Ｃ１、Ｃ２に書き込むために使われる。トランジスタＰ４は、保持容量素子Ｃ１、Ｃ２への基準電位Ｖｒｅｆの供給の有無を制御する。基準電位Ｖｒｅｆは、例えば、正電源電位ＶＤＤと同電位でもよい。これにより、基準電位Ｖｒｅｆと正電源電位ＶＤＤの伝送線（電源線）を共用することができる。トランジスタＰ４のソース／ドレインの一端は基準電位Ｖｒｅｆを伝送する電源線２０２に接続され、他端は容量素子Ｃ１及びＣ２の中間ノードに接続されている。トランジスタＰ４のゲートは選択信号Ｓ１を伝送する制御信号線２３１に接続され、トランジスタＰ４は、走査回路１３１からゲートに入力される選択信号Ｓ１により制御される。

トランジスタＰ３、Ｐ６及びＰ４は、選択信号Ｓ１により制御される。したがって、これらトランジスタＰ３、Ｐ６及びＰ４は、同時にＯＮ／ＯＦＦされる。これらがＯＮの状態にある期間において、トランジスタＰ５がＯＮされて駆動トランジスタＰ１のゲート電位がリセットされた後、トランジスタＰ５がＯＦＦされる。トランジスタＰ３及びＰ４がＯＮであるとき、トランジスタＰ１はダイオード接続されたトランジスタを構成する。正電源電位ＶＤＤと基準電位Ｖｒｅｆとに基づき、保持容量素子Ｃ１、Ｃ２に閾値補償電圧が書き込まれる。

トランジスタＰ２は、データ信号を供給する画素回路を選択し、保持容量素子Ｃ１、Ｃ２にデータ信号（データ信号電圧）Ｖｄａｔａを書き込むためのスイッチトランジスタである。トランジスタＰ２のソース／ドレインの一端は、保持容量素子Ｃ１、Ｃ２に接続され、他端はデータ信号Ｖｄａｔａを伝送するデータ線２３７に接続されている。

トランジスタＰ２のゲートは、走査回路１３１からの選択信号Ｓ２を伝送する制御信号線２３２に接続されている。トランジスタＰ２は、選択信号Ｓ２により制御される。選択信号Ｓ２は選択信号Ｓ１と異なる選択信号である。画素回路２００において、選択信号Ｓ２は、保持容量素子Ｃ１、Ｃ２へのデータ信号Ｖｄａｔａの供給を制御する選択信号である。トランジスタＰ２がＯＮのとき、トランジスタＰ２は、ドライバＩＣ１３４からデータ線２３７を介して供給されるデータ信号Ｖｄａｔａを、保持容量素子Ｃ１、Ｃ２に与える。

［画素回路動作］
図３は、１フレーム期間において、図２に示す画素回路２００を制御する信号のタイミングチャートを示す。図３は、ｋ番目の行を選択し、データ信号を画素回路２００に書き込むためのタイミングチャートを示す。具体的には、図３は、選択信号Ｓ１、選択信号Ｓ２、発光制御信号Ｅｍ、そしてデータ信号Ｖｄａｔａを示す。

時刻Ｔ１より前の期間は発光期間である。選択信号Ｓ１、選択信号Ｓ２はＨｉｇｈであり、発光制御信号ＥｍはＬｏｗである。この期間において、トランジスタＰ５はＯＮであり、それ以外のトランジスタはＯＦＦである。そのため、保持容量素子Ｃ１、Ｃ２の直列合成容量に保持されている電圧によって、駆動トランジスタＰ１及びトランジスタＰ５を介して、電源線２４１からＯＬＥＤ素子Ｅ１に駆動電流が与えられ、ＯＬＥＤ素子Ｅ１は発光している。

時刻Ｔ１からＴ２は、初期化期間である。時刻Ｔ１において、選択信号Ｓ１が、ＨｉｇｈからＬｏｗに変化する。選択信号Ｓ２はＨｉｇｈのままであり、発光制御信号ＥｍはＬｏｗのままである。時刻Ｔ１において、トランジスタＰ３、Ｐ４及びＰ６はＯＮとなる。トランジスタＰ２はＯＦＦのままであり、トランジスタＰ５はＯＮのままである。

図４Ａは、初期化期間における画素回路２００内でＯＮであるトランジスタ、いくつかのノードの電位、及び電流の流れを示す。電流が、基準電位Ｖｒｅｆの伝送線２０２から、リセット電位Ｖｒｓｔの伝送線２４２に、トランジスタＰ３、Ｐ５及びＰ６を介して流れる。電流が、正電源電位ＶＤＤの伝送線２４１から、リセット電位Ｖｒｓｔの伝送線２４２に、トランジスタＰ１、Ｐ５及びＰ６を介して流れる。

容量素子Ｃ１とＣ２との間の中間ノード電位は、基準電位Ｖｒｅｆに変化する。容量素子Ｃ２に保持された電荷が放電し、駆動トランジスタＰ１のゲート電位が初期化（リセット）される。駆動トランジスタＰ１のゲート電位はリセット電位Ｖｒｓｔに変化する。１フレーム毎に駆動トランジスタＰ１のゲートにリセット電位Ｖｒｓｔが与えられることで、前フレームの階調に応じた電圧をリセットするとともに履歴効果による影響を低減することができる。また、ＯＬＥＤ素子のアノード電位が初期化される。アノード電位は、リセット電位Ｖｒｓｔまで低下する。これにより、発光期間以外のＯＬＥＤ素子Ｅ１の異常発光を防止することができる。

図３に戻って、時刻Ｔ２において、発光制御信号ＥｍはＬｏｗからＨｉｇｈに変化する。選択信号Ｓ１はＬｏｗのままであり、選択信号Ｓ２はＨｉｇｈのままである。発光制御信号Ｅｍの変化に応じて、トランジスタＰ５はＯＦＦになる。時刻Ｔ２から時刻Ｔ３まで、この状態が維持される。時刻Ｔ２から時刻Ｔ３までは、駆動トランジスタＰ１の閾値電圧Ｖｔｈの補正期間である。

図４Ｂは、Ｖｔｈ補正期間（閾値補正期間）における画素回路２００内でＯＮであるトランジスタ、いくつかのノードの電位、及び電流の流れを示す。トランジスタＰ３がＯＮのままであり、駆動トランジスタＰ１のドレインとゲートが接続されている。駆動トランジスタＰ１は、ダイオード接続状態にある。正電源電位ＶＤＤの伝送線２４１から容量素子Ｃ２に、トランジスタＰ１及びＰ３を介して、電流が流れる。

駆動トランジスタＰ１のゲートソース間電圧が閾値電圧まで低下し、電流が停止する。駆動トランジスタＰ１のソース電位は正電源電位ＶＤＤであり、ゲート電位はＶＤＤ＋Ｖｔｈとなる。容量素子Ｃ２と容量素子Ｃ１との間のノード電位は、基準電位Ｖｒｅｆである。

図３に戻って、時刻Ｔ３において、選択信号Ｓ１はＬｏｗからＨｉｇｈに変化し、選択信号Ｓ２はＨｉｇｈからＬｏｗに変化する。発光制御信号ＥｍはＨｉｇｈのままである。選択信号Ｓ１の変化に応じて、トランジスタＰ３、Ｐ４及びＰ６はＯＦＦになる。選択信号Ｓ２の変化に応じて、トランジスタＰ２はＯＮになる。発光制御信号ＥｍはＨｉｇｈのままであるので、トランジスタＰ５はＯＦＦのままである。時刻Ｔ３から時刻Ｔ４までは、保持容量素子Ｃ１、Ｃ２にデータ信号を書き込む、データ書き込み期間である。

図４Ｃは、データ書き込み期間における画素回路２００内でＯＮであるトランジスタ及びいくつかのノードの電位を示す。トランジスタＰ２のみがＯＮである。容量素子Ｃ１とＣ２の中間ノードにデータ信号（データ電位）Ｖｄａｔａが印加され、その電位が基準電位Ｖｒｅｆからデータ信号Ｖｄａｔａに変化する。駆動トランジスタＰ１のゲートの電位は、電荷保存則に則り、（ＶＤＤ＋Ｖｔｈ＋Ｖｄａｔａ－Ｖｒｅｆ）となる。

図３に戻って、時刻Ｔ４において、選択信号Ｓ２はＬｏｗからＨｉｇｈに変化し、発光制御信号ＥｍはＨｉｇｈからＬｏｗに変化する。選択信号Ｓ１はＨｉｇｈのままである。選択信号Ｓ２の変化に応じて、トランジスタＰ２はＯＦＦになる。発光制御信号Ｅｍの変化に応じて、トランジスタＰ５はＯＮになる。トランジスタＰ３、Ｐ４及びＰ６はＯＦＦのままである。

時刻Ｔ４以降の期間は、発光期間である。駆動トランジスタＰ１は、正電源電位ＶＤＤと上記電位（ＶＤＤ＋Ｖｔｈ＋Ｖｄａｔａ－Ｖｒｅｆ）との間の電圧に応じて、駆動電流を、トランジスタＰ５を介して、ＯＬＥＤ素子Ｅ１に流す。この状態は、次のフレームの時刻Ｔ１まで継続する。

図３に示す例において、データ書き込み期間（１Ｈ期間とも呼ぶ）を基準期間として、初期化期間は基準期間と同一であり、Ｖｔｈ補正期間は、基準期間より長く、その整数倍の長さを有する。図３の例においては、Ｖｔｈ補正期間は、基準期間の６倍の長さを有する。本回路においては、データ書き込み期間を変化させることなく、Ｖｔｈ補正期間の長さを調整することが可能である。Ｖｔｈ補正期間を調整することで、イメージリテンションを効果的に抑制することができる。

初期化期間は、例えば１Ｈから３Ｈに設定し、Ｖｔｈ補正期間は、例えば、３Ｈから４０Ｈに設定することができる。つまり、Ｖｔｈ補正期間は、データ書き込み期間の３倍以上、４０倍以下に設定することができる。上述のように、１Ｈはデータ書き込み期間の長さであり、例えば、３μｓ程度である。

図５Ａは、連続する画素行の選択信号Ｓ１の時間変化を示す。選択信号Ｓ１は、走査回路１３１内のシフトレジスタ回路から、画素行それぞれに順次出力される。図５Ａは、シフトレジスタ回路のスタートパルスＳＴ、１行目の選択信号Ｓ１＿１、及び２行目のＳ１＿２の時間変化を示す。各行の選択信号Ｓ１は、単位時間（１Ｈ期間）だけずれている。選択信号Ｓ１の長さは、図３に示す例と同様である。

図５Ｂは、連続する画素行の選択信号Ｓ２の時間変化を示す。選択信号Ｓ２は、走査回路１３１内のシフトレジスタ回路から、画素行それぞれに順次出力される。図５Ｂは、シフトレジスタ回路のスタートパルスＳＴ、１行目の選択信号Ｓ２＿１、及び２行目のＳ２＿２の時間変化を示す。各行の選択信号Ｓ２は、単位時間（１Ｈ期間）だけずれている。選択信号Ｓ２の長さは、図３に示す例と同様である。

図５Ｃは、連続する画素行の発光制御信号Ｅｍの時間変化を示す。発光制御信号Ｅｍは、走査回路１３２内のシフトレジスタ回路から、画素行それぞれに順次出力される。図５Ｃは、シフトレジスタ回路のスタートパルスＳＴ、１行目の発光制御信号Ｅｍ＿１、及び２行目の発光制御信号Ｅｍ＿２の時間変化を示す。各行の発光制御信号Ｅｍは、単位時間（１Ｈ期間）だけずれている。発光制御信号Ｅｍの長さは、図３に示す例と同様である。

図３から図５Ｃを参照して説明した画素回路は、６つのトランジスタＰ１～Ｐ６と２つの容量素子Ｃ１、Ｃ２で構成されている。また、画素回路は、３種類の制御信号Ｓ１、Ｓ２及びＥｍで制御される。このため、イメージリテンションを効果的に抑制しつつ、小さい画素回路サイズ及び少ない制御信号により狭額縁及び高解像度を実現できる。

上述のように、上記画素回路２００は、リセット電位ＶｒｓｔによりＯＬＥＤ素子Ｅ１のアノード電位をリセットする。これにより、ＯＬＥＤ素子Ｅ１の非発光期間おける異常発光を防止し、高コントラスト化を実現できる。

また、上記画素回路２００は、データ書き込み期間によらず、Ｖｔｈ補正期間を調整することができる。Ｖｔｈ補正期間を適切な長さに設定することで、適切なＶｔｈ補正及びそれによるイメージリテンションの抑制が実現できる。特に、高フレームレート駆動において大きい効果を奏することができる。

上記画素回路２００は、駆動トランジスタＰ１のゲートとソースとの間に直列に接続された二つの容量素子Ｃ１及びＣ２を含む。この直列接続容量素子Ｃ１、Ｃ２が、駆動トランジスタＰ１が流す駆動電流量を制御する制御電圧を保持する。上述のように、データ書き込み後の駆動トランジスタＰ１のゲート電位は、容量素子Ｃ１、Ｃ２の容量値に依存していない。そのため、容量素子Ｃ１、Ｃ２の製造ばらつきのＯＬＥＤ素子の駆動電流への影響を避けることができる。

また、直列接続容量素子の画素回路は、データ信号Ｖｄａｔａに対するＯＬＥＤ素子の電流Ｉｏｌｅｄの変化のスロープ（Ｉｏｌｅｄ－Ｖｄａｔａ特性）が大きいため、使用するデータ信号Ｖｄａｔａの範囲を狭くすることで低消費電力を実現することができる。逆の観点において、データ信号Ｖｄａｔａの狭い範囲で、高輝度を実現することができる。

［他の画素回路］
次に、他の画素回路の例を説明する。図６は、本明細書の一実施形態に係る他の構成例の画素回路３００を示す。画素回路３００は、６つのトランジスタＰ１１～Ｐ１６と、２つの保持容量素子Ｃ１１、Ｃ１２で構成されている。トランジスタＰ１１～Ｐ１６は、Ｐ型ＴＦＴである。

トランジスタＰ１２、トランジスタＰ１３、トランジスタＰ１４、トランジスタＰ１５、トランジスタＰ１６は、それぞれ、第６スイッチトランジスタ、第７スイッチトランジスタ、第８スイッチトランジスタ、第９スイッチトランジスタ、第１０スイッチトランジスタである。図６に示す画素回路に対応する画素回路を、Ｎ型ＴＦＴで構成してもよい。保持容量素子Ｃ１１、Ｃ１２は、それぞれ、第３容量素子、第４容量素子である。

トランジスタＰ１１は、ＯＬＥＤ素子Ｅ１への電流量を制御する駆動トランジスタである。駆動トランジスタＰ１１は、正電源電位ＶＤＤを与える電源からＯＬＥＤ素子Ｅ１に与える電流量を、保持容量素子Ｃ１２が保持する電圧に応じて制御する。これは、Ｃ１１の両端がＶＤＤで接続されるためである。保持容量素子Ｃ１２は、書き込まれた電圧を、１フレーム期間を通じて保持する。

一般に、データ線の電位が、１水平期間毎に振幅すると、データ線と駆動トランジスタのゲートノードの間の寄生容量を介して、駆動トランジスタのゲートノード電位を変化させ、輝度変化を引き起こす（クロストーク）。Ｃ１とＣ２の直列合成容量で保持する場合、保持容量値が小さく、クロストークを生じやすい。一方、これに比べて図６のＣ１２のように単一容量の回路では保持容量が大きくなるためクロストークを生じにくいという特徴がある。保持容量素子Ｃ１１は、閾値電圧補正に寄与する。ＯＬＥＤ素子Ｅ１のカソードは、カソード電源からの負電源電位ＶＥＥを伝送する電源線３０４に接続されている。

図６の構成例において、容量素子Ｃ１１及びＣ１２は、正電源電位ＶＤＤを伝送する電源線３４１と、駆動トランジスタＰ１１のゲートとの間において、直列接続されている。保持容量素子Ｃ１１の一端は、電源線３４１に接続されている。保持容量素子Ｃ１２の一端は、駆動トランジスタＰ１１のゲートに接続されている。保持容量素子Ｃ１１及びＣ１２の中間ノードが、駆動トランジスタＰ１１のソースに接続されている。

保持容量素子Ｃ１１、Ｃ１２の電圧は、駆動トランジスタＰ１１のゲートと電源線３４１との間の電圧である。駆動トランジスタＰ１１のソースは、スイッチトランジスタＰ１３を介して、電源線３４１に接続される。トランジスタＰ１３がＯＮであるとき、保持容量素子Ｃ１２は、駆動トランジスタＰ１１のゲートソース間電圧を保持する。

トランジスタＰ１３及びＰ１５はＯＬＥＤ素子Ｅ１の発光のＯＮ／ＯＦＦを制御するスイッチトランジスタである。トランジスタＰ１３のソースには正電源電位ＶＤＤ与えられ、そのドレインが駆動トランジスタＰ１１のソースに接続されている。トランジスタＰ１５のソースが駆動トランジスタＰ１１のドレインに接続されている。トランジスタＰ１３及びＰ１５のゲートは発光制御線３３３に接続され、トランジスタＰ１３及びＰ１５は、走査回路１３２からゲートに入力される発光制御信号Ｅｍにより同様に制御される。

トランジスタＰ１６は、ＯＬＥＤ素子Ｅ１のアノードへのリセット電位Ｖｒｓｔの供給のために動作する。トランジスタＰ１６のソース／ドレインの一端はリセット電位Ｖｒｓｔを伝送する電源線３０２に接続され、他端は駆動トランジスタＰ１１のドレインとスイッチトランジスタＰ１５のソースの間に接続されている。

トランジスタＰ１６のゲートは選択信号Ｓ１を伝送する選択信号線３３１に接続され、トランジスタＰ１６は、選択信号Ｓ１により制御される。トランジスタＰ１６は、走査回路１３１からゲートに入力される選択信号Ｓ１によりＯＮにされると、トランジスタＰ１５がＯＮである間、電源線３４２により伝送されたリセット電位Ｖｒｓｔを、ＯＬＥＤ素子Ｅ１のアノードに与える。

トランジスタＰ１４は、駆動トランジスタＰ１１の閾値補償を行うための電圧を保持容量素子Ｃ１２に書き込むためのスイッチトランジスタである。トランジスタＰ１４は、保持容量素子Ｃ１２への基準電位Ｖｒｅｆの供給の有無を制御する。

トランジスタＰ１４のソース／ドレインの一端は基準電位Ｖｒｅｆを伝送する電源線３０２に接続され、他端は保持容量素子Ｃ１２の一端に接続されている。トランジスタＰ１４のゲートは選択信号Ｓ１を伝送する選択信号線３３１に接続され、トランジスタＰ１４は、走査回路１３１からゲートに入力される選択信号Ｓ１により制御される。

トランジスタＰ１４がＯＮであるとき、駆動トランジスタＰ１１はソースフォロワ回路を構成し、その閾値電圧が駆動トランジスタＰ１１のゲートとソースの間の容量素子Ｃ１２に書き込まれる。保持容量素子Ｃ１１の電圧は、正電源電位ＶＤＤと基準電位Ｖｒｅｆの間の電圧及び駆動トランジスタＰ１１の閾値電圧により決まる。

トランジスタＰ１２は、データ信号を供給する画素回路を選択し、駆動トランジスタＰ１１のゲートにデータ信号（データ信号電圧）を書き込むためのスイッチトランジスタである。トランジスタＰ１２のソース／ドレインの一端は、データ信号Ｖｄａｔａを伝送するデータ線３３７に接続され、他端は保持容量素子Ｃ１２に接続されている。

トランジスタＰ１２のゲートは、選択信号Ｓ２を伝送する選択信号線３３２に接続されている。トランジスタＰ１２は、走査回路１３１から供給される選択信号Ｓ２により制御される。トランジスタＰ１２がＯＮのとき、トランジスタＰ１２は、ドライバＩＣ１３４からデータ線３３７を介して供給されるデータ信号Ｖｄａｔａを、駆動トランジスタＰ１１のゲートに与える。

保持容量素子Ｃ１１及びＣ１２は、正電源電位ＶＤＤを伝送する電源線３４１と駆動トランジスタＰ１１のゲートとの間において直列に接続されている。駆動トランジスタＰ１１のソースに、保持容量素子Ｃ１１とＣ１２との間のノードの電位が与えられる。保持容量素子Ｃ１１とＣ１２との間のノードの電位は、データ信号Ｖｄａｔａ、基準電位Ｖｒｅｆ、駆動トランジスタＰ１１の閾値電圧Ｖｔｈ及び保持容量素子Ｃ１１、Ｃ１２の容量値に基づく。具体的には、（Ｖｄａｔａ＊Ｃ１／（Ｃ１＋Ｃ２）－Ｖｔｈ＋Ｖｒｅｆ＊Ｃ１／（Ｃ１＋Ｃ２））で表される。

その後、ＥｍがＬｏｗとなると、本ノードはＶｄｄとなるが、保持容量素子Ｃ１２に保持された電圧は維持される。そのため、駆動トランジスタＰ１１のゲートノードの電位は、（（Ｖｄａｔａ－Ｖｒｅｆ）＊Ｃ１／（Ｃ１＋Ｃ２）＋Ｖｄｄ＋Ｖｔｈ）となる。すなわち、発光期間において駆動トランジスタＰ１１のゲートソース間電圧は（（Ｖｄａｔａ－Ｖｒｅｆ）＊Ｃ１／（Ｃ１＋Ｃ２）＋Ｖｔｈ）で保持される。

１フレーム期間において、図６に示す画素回路３００を制御する信号のタイミングチャートは、図３に示すタイミングチャートと同一である。図７Ａは、初期化期間においてＯＮであるトランジスタを示す。初期化期間において、トランジスタＰ１６及びＰ１５はＯＮである。そのため、ＯＬＥＤ素子Ｅ１のアノードにリセット電位Ｖｒｓｔが与えられる。これにより、非発光期間におけるＯＬＥＤ素子Ｅ１の異常発光を防ぐことができる。トランジスタＰ１４がＯＮし、駆動トランジスタＰ１１のゲートがＶｒｅｆでリセットされる。

図７Ｂは、Ｖｔｈ補正期間における画素回路３００内でＯＮであるトランジスタ、いくつかのノードの電位、及び電流の流れを示す。トランジスタＰ１４及び１６がＯＮであり、他のトランジスタはＯＦＦである。

トランジスタＰ１４がＯＮであり、駆動トランジスタＰ１１のゲートには、基準電位Ｖｒｅｆが与えられる。トランジスタＰ１６がＯＮであり、駆動トランジスタＰ１１のドレインにはリセット電位Ｖｒｓｔが与えられる。駆動トランジスタＰ１１のソースの電位、つまり、保持容量素子Ｃ１１とＣ１２との間のノードの電位は、Ｖｒｅｆ－Ｖｔｈとなる。保持容量素子Ｃ１２は、駆動トランジスタＰ１１の閾値電圧Ｖｔｈを保持する。Ｖｔｈ補正期間の後、データ信号Ｖｄａｔａが駆動トランジスタＰ１１のゲート及び保持容量素子Ｃ１２に与えられる。

上述のように、上記画素回路３００は、リセット電位ＶｒｓｔによりＯＬＥＤ素子Ｅ１のアノード電位をリセットする。これにより、ＯＬＥＤ素子Ｅ１の非発光期間おける異常発光を防止し、高コントラスト化を実現できる。

また、上記画素回路３００は、データ書き込み期間によらず、Ｖｔｈ補正期間を調整することができる。Ｖｔｈ補正期間を適切な長さに設定することで、適切なＶｔｈ補正及びそれによるイメージリテンションの抑制が実現できる。特に、高フレームレート駆動において、１水平期間１Ｈが短く課題が顕著になるため、大きい効果を奏することができる。

上記画素回路３００は、Ｖｔｈ補正期間において、駆動トランジスタＰ１１のドレインに、電位が低いリセット電位Ｖｒｓｔを与える。このため、駆動トランジスタＰ１１のドレインソース間電圧が常に十分に大きい。駆動トランジスタＰ１１がノーマリオン特性を有し、ゲートソース間電圧が正になっても、ドレインの電位がＶｒｓｔで固定されているため、電流が駆動トランジスタＰ１１を流れ、Ｖｔｈ補正を行うことが可能である。

次に、他の画素回路の例を説明する。図８は、本明細書の一実施形態に係る他の構成例の画素回路４００を示す。画素回路４００は、６つのトランジスタＰ２１～Ｐ２６と、２つの容量素子Ｃ２１、Ｃ２２で構成されている。トランジスタＰ２１～Ｐ２６は、Ｐ型ＴＦＴである。

トランジスタＰ２２、トランジスタＰ２３、トランジスタＰ２４、トランジスタＰ２５、トランジスタＰ２６は、それぞれ、第１１スイッチトランジスタ、第１２スイッチトランジスタ、第１３スイッチトランジスタ、第１４スイッチトランジスタ、第１５スイッチトランジスタである。図８に示す画素回路に相当する画素回路をＮ型ＴＦＴで構成してもよい。保持容量素子Ｃ２１、Ｃ２２は、それぞれ、第５容量素子、第６容量素子である。

トランジスタＰ２１は、ＯＬＥＤ素子Ｅ１への電流量を制御する駆動トランジスタである。駆動トランジスタＰ２１は、正電源電位ＶＤＤを与える電源からＯＬＥＤ素子Ｅ１に与える電流量を、保持容量素子Ｃ２１、Ｃ２２が保持する電圧に応じて制御する。保持容量素子Ｃ２１、Ｃ２２は、書き込まれた電圧を、１フレーム期間を通じて保持する。ＯＬＥＤ素子Ｅ１のカソードは、カソード電源からの負電源電位ＶＥＥを伝送する電源線４０４に接続されている。

図８の構成例において、保持容量素子Ｃ２１及びＣ２２は、正電源電位ＶＤＤを伝送する電源線４４１と、駆動トランジスタＰ２１のゲートとの間において、直列接続されている。保持容量素子Ｃ２１の一端は、電源線４４１に接続されている。保持容量素子Ｃ２２の一端は、駆動トランジスタＰ２１のゲートに接続されている。保持容量素子Ｃ２１及びＣ２２の中間ノードが、トランジスタＰ２５のソース／ドレインに接続されている。

保持容量素子Ｃ２１、Ｃ２２の電圧は、駆動トランジスタＰ２１のゲートと正電源線４４１との間の電圧である。駆動トランジスタＰ２１のソースは、スイッチトランジスタＰ２３を介して、正電源線４４１に接続される。トランジスタＰ２３がＯＮであるとき、保持容量素子Ｃ２１、Ｃ２２は、駆動トランジスタＰ２１のゲートソース間電圧を保持する。

トランジスタＰ２３はＯＬＥＤ素子Ｅ１の発光のＯＮ／ＯＦＦを制御するスイッチトランジスタである。トランジスタＰ２３のソースには正電源電位ＶＤＤ与えられ、そのドレインが駆動トランジスタＰ２１のソースに接続されている。トランジスタＰ２３のゲートは発光制御線４３３に接続され、トランジスタＰ２３は、走査回路１３２からゲートに入力される発光制御信号Ｅｍにより制御される。

トランジスタＰ２６は、ＯＬＥＤ素子Ｅ１のアノードへのリセット電位Ｖｒｓｔの供給のために動作する。トランジスタＰ２６のソース／ドレインの一端はリセット電位Ｖｒｓｔを伝送する電源線４４２に接続され、他端はＯＬＥＤ素子Ｅ１のアノードに接続されている。

トランジスタＰ２６のゲートは選択信号Ｓ１を伝送する選択信号線４３１に接続され、トランジスタＰ２６は、選択信号Ｓ１により制御される。トランジスタＰ２６は、走査回路１３１からゲートに入力される選択信号Ｓ１によりＯＮにされると、電源線４４２により伝送されたリセット電位Ｖｒｓｔを、ＯＬＥＤ素子Ｅ１のアノードに与える。

トランジスタＰ２４、Ｐ２５、Ｐ２６は、駆動トランジスタＰ２１の閾値補償を行うための電圧を保持容量素子Ｃ２２に書き込むためのスイッチトランジスタである。トランジスタＰ２４は、保持容量素子Ｃ２２への基準電位Ｖｒｅｆの供給の有無を制御する。トランジスタＰ２６は、駆動トランジスタＰ２１のドレインへのリセット電位Ｖｒｓｔの供給の有無を制御する。トランジスタＰ２５は、駆動トランジスタＰ２１のソースと保持容量素子Ｃ２１、２２の中間ノードとの間の接続を切り替える。

トランジスタＰ２４のソース／ドレインの一端は基準電位Ｖｒｅｆを伝送する電源線４０２に接続され、他端は保持容量素子Ｃ２２の一端に接続されている。トランジスタ２４のゲートは選択信号Ｓ１を伝送する選択信号線４３１に接続され、トランジスタＰ２４は、走査回路１３１からゲートに入力される選択信号Ｓ１により制御される。

トランジスタＰ２５のソース／ドレインの一端は駆動トランジスタＰ２１のソースに接続され、他端は保持容量素子Ｃ２１、２２の中間ノードに接続されている。トランジスタ２５のゲートは選択信号Ｓ１を伝送する選択信号線４３１に接続され、トランジスタＰ２５は、走査回路１３１からゲートに入力される選択信号Ｓ１により制御される。

トランジスタＰ２４及びＰ２５がＯＮであるとき、駆動トランジスタＰ２１はソースフォロワ回路を構成し、その閾値電圧が駆動トランジスタＰ２１のゲートとソースの間の容量素子Ｃ２２に書き込まれる。保持容量素子Ｃ２１の電圧は、正電源電位ＶＤＤと基準電位Ｖｒｅｆの間の電圧及び保持容量素子Ｃ２２の閾値電圧により決まる。ここで、駆動トランジスタＰ２１のゲートの電位はＶｒｅｆ、保持容量素子Ｃ２１とＣ２２の中間ノードは（Ｖｒｅｆ－Ｖｔｈ）である。

トランジスタＰ２２は、データ信号を供給する画素回路を選択し、保持容量素子Ｃ２１、Ｃ２２にデータ信号を書き込むためのスイッチトランジスタである。トランジスタＰ２２のソース／ドレインの一端は、データ信号Ｖｄａｔａを伝送するデータ線４３７に接続され、他端は保持容量素子Ｃ２１、Ｃ２２の中間ノードに接続されている。

トランジスタＰ２２のゲートは、選択信号Ｓ２を伝送する選択信号線４３２に接続されている。トランジスタＰ２２は、走査回路１３１から供給される選択信号Ｓ２により制御される。トランジスタＰ２２がＯＮのとき、トランジスタＰ２２は、ドライバＩＣ３４からデータ線４３７を介して供給されるデータ信号Ｖｄａｔａを、保持容量素子Ｃ２１、Ｃ２２に与え、保持容量素子Ｃ２１とＣ２２の中間ノードはＶｄａｔａ、駆動トランジスタＰ２１のゲートの電位は（Ｖｄａｔａ＋Ｖｔｈ）となる。

発光期間に遷移すると、トランジスタＰ２３がオンになり、正電源電位Ｖｄｄと駆動トランジスタＰ２１のソースが接続されるが、駆動トランジスタＰ２１のゲートの電位は、保持容量素子Ｃ２１とＣ２２の直列合成容量によって保持されているので、（Ｖｄａｔａ＋Ｖｔｈ）で維持される。

１フレーム期間において、図８に示す画素回路４００を制御する信号のタイミングチャートは、図３に示すタイミングチャートと同一である。発光期間において、トランジスタＰ２５はＯＦＦ、トランジスタＰ２３はＯＮである。保持容量素子Ｃ２１、２２に保持されている電圧が、駆動トランジスタＰ２１のゲートソース間に与えられ、駆動トランジスタＰ２１は、その電圧に応じた駆動電流をＯＬＥＤ素子Ｅ１に与える。

上述のように、上記画素回路４００は、リセット電位ＶｒｓｔによりＯＬＥＤ素子Ｅ１のアノード電位をリセットする。これにより、ＯＬＥＤ素子Ｅ１の非発光期間おける異常発光を防止し、高コントラスト化を実現できる。

また、上記画素回路４００は、データ書き込み期間によらず、Ｖｔｈ補正期間を調整することができる。Ｖｔｈ補正期間を適切な長さに設定することで、適切なＶｔｈ補正及びそれによるイメージリテンションの抑制が実現できる。特に、高フレームレート駆動において大きい効果を奏することができる。

データ書き込み後の駆動トランジスタＰ２１のゲート電位は、容量素子Ｃ２１、Ｃ２２の容量値に依存していない。そのため、容量素子Ｃ２１、Ｃ２２の製造ばらつきのＯＬＥＤ素子の駆動電流への影響を避けることができる。

また、画素回路４００は、データ信号Ｖｄａｔａに対するＯＬＥＤ素子の電流Ｉｏｌｅｄの変化のスロープ（Ｉｏｌｅｄ－Ｖｄａｔａ特性）が大きいため、使用するデータ信号Ｖｄａｔａの範囲を狭くすることで、動画などで表示映像が変化した場合のデータ線の電位の振幅が小さく、データ線に結合される容量の充放電の電荷が小さいため、低消費電力を実現することができる。これは、駆動トランジスタＰ２１のゲートソース間電圧が、（Ｖｄａｔａ＋Ｖｔｈ－Ｖｄａｔａ）であり、保持容量素子２１、２２の値による影響を受けないためである。逆の観点において、データ信号Ｖｄａｔａの狭い範囲で、高輝度を実現することができる。

上記画素回路４００は、Ｖｔｈ補正期間において、駆動トランジスタＰ２１のドレインに、電位が低いリセット電位Ｖｒｓｔを与える。このため、駆動トランジスタＰ２１のドレインソース間電圧が常に十分に大きい。駆動トランジスタＰ２１がノーマリオン特性を有していても、電流が駆動トランジスタＰ２１を流れ、Ｖｔｈ補正を行うことが可能である。

次に、他の画素回路の例を説明する。図９は、本明細書の一実施形態に係る他の構成例の画素回路５００を示す。以下においては、図２に示す画素回路２００との相違を主に説明する。画素回路５００は、６つのトランジスタＮ１～Ｎ６と、２つの容量素子Ｃ３１、Ｃ３２で構成されている。トランジスタＮ２、トランジスタＮ３、トランジスタＮ４、トランジスタＮ５、トランジスタＮ６は、第１スイッチトランジスタ、第２スイッチトランジスタ、第３スイッチトランジスタ、第４スイッチトランジスタ、第５スイッチトランジスタである。

トランジスタＮ１～Ｎ６は、Ｎ型ＴＦＴである。Ｎ型ＴＦＴは、例えば、酸化物半導体ＴＦＴである。画素回路５００は、図２に示す画素回路２００におけるＰ型トランジスタをＮ型トランジスタに入れ替えた回路構成を有する。保持容量素子Ｃ３１、３２は、それぞれ、保持容量素子Ｃ１、Ｃ２に対応する。保持容量素子Ｃ３１、Ｃ３２は、それぞれ、第１容量素子、第２容量素子である。

図１０は、１フレーム期間において、図９に示す画素回路５００を制御する信号のタイミングチャートを示す。制御信号Ｓ１１、Ｓ２１及びＥｍ１は、それぞれ、図３に示す制御信号Ｓ１、Ｓ２及びＥｍと逆極性の時間変化を示す。これにより、トランジスタＮ１～Ｎ６は、図２に示す画素回路２００におけるトランジスタＰ１～Ｐ６それぞれと同様に動作する。画素回路５００は、図２に示す画素回路２００について上述した効果を奏することができる。

電源線５０２、５０４、５４１、５４２は、それぞれ、基準電位Ｖｒｅｆ、リセット電位Ｖｒｓｔ、正電源電位ＶＤＤ、及び負電源電位ＶＥＥを伝送する。信号線５３７はデータ信号Ｖｄａｔａを伝送し、制御線５３１及び５３２は、それぞれ、選択信号Ｓ１１及びＳ２１を伝送し、制御線５３３は発光制御信号Ｅｍ１を伝送する。

図１１Ａから図１１Ｃは、それぞれ、初期化期間、Ｖｔｈ補正期間及びデータ書き込み期間における、画素回路５００におけるＯＮのトランジスタ及びいくつかのノードの電位を示す。

図１１Ａに示すように、初期化期間において、トランジスタＮ３～Ｎ６がＯＮである。駆動トランジスタＮ１のドレイン及びゲートの電位は、正電源電位ＶＤＤである。保持容量素子Ｃ３１、３２の中間ノードは基準電位Ｖｒｅｆ、ＯＬＥＤ素子Ｅ１のアノードはリセット電位Ｖｒｓｔである。

図１１Ｂに示すように、Ｖｔｈ補正期間において、トランジスタＮ３、Ｎ４、Ｎ６がＯＮである。駆動トランジスタＮ１のゲートの電位は、Ｖｒｓｔ＋Ｖｔｈである。保持容量素子Ｃ３１、３２の中間ノードは基準電位Ｖｒｅｆ、ＯＬＥＤ素子Ｅ１のアノードはリセット電位Ｖｒｓｔである。

図１１Ｃに示すように、データ書き込み期間において、トランジスタＮ２がＯＮである。保持容量素子Ｃ３１、３２の中間ノードはデータ信号（電位）Ｖｄａｔａ、ＯＬＥＤ素子Ｅ１のアノードはリセット電位Ｖｒｓｔである。駆動トランジスタＮ１のゲートの電位は、（Ｖｄａｔａ－Ｖｒｅｆ＋Ｖｒｓｔ＋Ｖｔｈ）である。発光期間の間、駆動トランジスタＮ１のゲート電位は、（Ｖｄａｔａ－Ｖｒｅｆ＋Ｖｒｓｔ＋Ｖｔｈ）に維持される。

次に、他の画素回路の例を説明する。図１２Ａは、本明細書の一実施形態に係る画素回路６００及び制御信号の構成例を示す。図２に示す画素回路２００との相違を主に説明する。画素回路６００は、画素回路２００のＰ型トランジスタＰ２、Ｐ３、Ｐ４、Ｐ６に代えて、Ｎ型トランジスタＮ１２、Ｎ１３、Ｎ１４、Ｎ１６を含む。Ｎ型トランジスタＮ１２、Ｎ１３、Ｎ１４、Ｎ１６は、例えば、酸化物半導体トランジスタである。Ｐ型トランジスタＰ１、Ｐ５は、例えば、低温ポリシリコン薄膜トランジスタである。発光期間の間、駆動トランジスタＰ１のゲート電圧Ｖｇｓは（Ｖｄａｔａ－Ｖｒｅｆ＋Ｖｔｈ）である。

トランジスタＮ１２、１３、１４のソース／ドレインは、それぞれ、保持容量に接続されている。酸化物半導体トランジスタは、オフリーク電流が小さいため、保持容量で保持した電圧（電荷）を長期間維持することができる。低周波駆動では１フレームの期間が長く、すなわち発光期間も長いため、映像信号を書き込むなどリフレッシュするまで、輝度変化が大きく、フリッカ（明滅又はちらつき）が課題となる。本構成により、低周波駆動におけるフリッカを抑制できる。

図１２Ａに示す回路構成例において、トランジスタＮ１６は、トランジスタＮ１３、Ｎ１４と同じ導電型である。Ｎ１３、Ｎ１４、Ｎ１６の３つのトランジスタを単一のＳ１信号で制御するなどして、制御信号の種類数を抑えることができる（図１２Ａにおいては３本）。

画素回路６００の制御信号は、選択信号Ｓ３１、選択信号Ｓ３２及び発光制御信号Ｅｍを含む。図１２Ｂは、１フレーム期間において、図１２Ａに示す画素回路６００を制御する信号のタイミングチャートを示す。図１２Ｂは、ｋ番目の行を選択し、データ信号を画素回路６００に書き込むためのタイミングチャートを示す。具体的には、図１２Ｂは、選択信号Ｓ３１、選択信号Ｓ３２、発光制御信号Ｅｍを示す。

時刻Ｔ１１より前の期間は発光期間である。選択信号Ｓ３１、選択信号Ｓ３２、発光制御信号ＥｍはＬｏｗである。この期間において、トランジスタＰ５はＯＮであり、それ以外のトランジスタはＯＦＦである。そのため、保持容量素子Ｃ１、Ｃ２の直列合成容量に保持されている電圧によって、駆動トランジスタＰ１及びトランジスタＰ５を介して、電源線２４１からＯＬＥＤ素子Ｅ１に駆動電流が与えられ、ＯＬＥＤ素子Ｅ１は発光している。

時刻Ｔ１１からＴ１２は、初期化期間である。時刻Ｔ１１において、選択信号Ｓ３１が、ＬｏｗからＨｉｇｈに変化する。選択信号Ｓ３２はＬｏｗのままであり、発光制御信号ＥｍはＬｏｗのままである。時刻Ｔ１１において、トランジスタＮ１３、Ｎ１４及びＮ１６はＯＮとなる。トランジスタＮ１２はＯＦＦのままであり、トランジスタＰ５はＯＮのままである。

時刻Ｔ１２において、発光制御信号ＥｍはＬｏｗからＨｉｇｈに変化する。選択信号Ｓ３１はＨｉｇｈのままであり、選択信号Ｓ３２はＬｏｗのままである。発光制御信号Ｅｍの変化に応じて、トランジスタＰ５はＯＦＦになる。時刻Ｔ１２から時刻Ｔ１３まで、この状態が維持される。時刻Ｔ１２から時刻Ｔ１３までは、駆動トランジスタＰ１の閾値電圧Ｖｔｈの補正期間である。図１２Ｂに示す例において、Ｖｔｈ補正期間は７Ｈ（７水平期間）である。１Ｈは、例えば、１２０Ｈｚのフレーム周波数において、３μｓである。

時刻Ｔ１３において、選択信号Ｓ３１はＨｉｇｈからＬｏｗに変化する。発光制御信号ＥｍはＨｉｇｈのままである。選択信号Ｓ３１の変化に応じて、トランジスタＮ１３、Ｎ４及びＮ６はＯＦＦになる。

時刻Ｔ１３から数Ｈ後、図１２Ｂの例において５Ｈ後、時刻Ｔ１４において、選択信号Ｓ３２はＬｏｗからＨｉｇｈに変化する。選択信号Ｓ３１はＬｏｗのままであり、発光制御信号ＥｍはＨｉｇｈのままである。選択信号Ｓ３２の変化に応じて、トランジスタＮ１２はＯＮになる。発光制御信号ＥｍはＨｉｇｈのままであるので、トランジスタＰ５はＯＦＦのままである。時刻Ｔ１４から時刻Ｔ１５までは、保持容量素子Ｃ１、Ｃ２にデータ信号を書き込む、データ書き込み期間（１Ｈ）である。

時刻Ｔ１５において、選択信号Ｓ３２はＨｉｇｈからＬｏｗに変化する。選択信号Ｓ１はＬｏｗのままであり、発光制御信号ＥｍはＨｉｇｈのままである。選択信号Ｓ２の変化に応じて、トランジスタＮ１２はＯＦＦになる。

時刻Ｔ１３から数Ｈ後、図１２Ｂの例において５Ｈ後、時刻Ｔ１６において、発光制御信号ＥｍはＨｉｇｈからＬｏｗに変化する。選択信号Ｓ３１、選択信号Ｓ３２はＬｏｗのままである。発光制御信号Ｅｍの変化に応じて、トランジスタＰ５はＯＮになる。トランジスタＮ１２、Ｎ１３、Ｎ１４及びＮ１６はＯＦＦのままである。

時刻Ｔ１６以降の期間は、発光期間である。駆動トランジスタＰ１は、上記電圧（Ｖｄａｔａ－Ｖｒｅｆ＋Ｖｔｈ）に応じて、駆動電流を、トランジスタＰ５を介して、ＯＬＥＤ素子Ｅ１に流す。この状態は、次のフレームの時刻Ｔ１１まで継続する。

画素回路６００と画素回路２００との関係を、画素回路３００又は４００に適用して、Ｐ型トランジスタの一部をＮ型トランジスタに変更することができる。例えば、画素回路３００においてトランジスタＰ１２、Ｐ１４、Ｐ１６をＮ型トランジスタに変更する、又は、画素回路４００において、トランジスタＰ２２、Ｐ２４、Ｐ２５、Ｐ２６をＮ型トランジスタに変更してもよい。

次に、他の画素回路の例を説明する。図１３Ａは、本明細書の一実施形態に係る画素回路７００及び制御信号の構成例を示す。図２に示す画素回路２００との相違を主に説明する。画素回路７００は、画素回路２００の構成に加えて、Ｐ型のスイッチトランジスタＰ７を含む。トランジスタＰ７は駆動トランジスタＰ１と電源線２４１との間にあり、そのソースは電源線２４１に接続され、ドレインは駆動トランジスタＰ１のソースに接続されている。

トランジスタＰ７は、初期化期間においてＯＦＦであって、電源線２４１から画素回路７００を切り離す。これにより、電源ＶＤＤから電源Ｖｒｓｔまでの電源間に流れてしまう貫通電流を防止する。図１３Ｂを参照してより具体的に説明する。トランジスタＰ７がＯＦＦとなると、保持されている電荷がリセット電源線２４２に流れて、徐々に駆動トランジスタＰ１を流れる電流が低下する。ＯＬＥＤ素子Ｅ１のアノード電位が低下することで、黒輝度が低下するとともに、貫通電流を防止することで消費電力も低下する。

図１４は、１フレーム期間において、図１３Ａに示す画素回路７００を制御する信号のタイミングチャートを示す。図３に示すタイミングチャートとの相違を主に説明する。図３に示す選択信号Ｓ１、Ｓ２及び発光制御信号ＥＭの時間変化に加えて、第２発光制御信号Ｅｍ２がトランジスタＰ７のゲートに与えられる。第２発光制御信号Ｅｍ２は初期化期間（Ｔ１からＴ２）の間にＨｉｇｈであり、他の期間においてＬｏｗである。トランジスタＰ７は、初期化期間においてＯＦＦであり、他の期間においてＯＮである。

図１５は、画素回路７００の制御信号Ｓ１、Ｓ２、Ｅｍ、Ｅｍ２を与える回路のレイアウト例を模式的に示す。表示領域の左側に二つの走査回路１３１Ａ、１３１Ｂが配置され、右側に二つの走査回路１３２Ａ、１３２Ｂが配置されている。各走査回路は、シフトレジスタを含む。走査回路１３１Ａ、１３１Ｂは、それぞれ、選択信号Ｓ１、Ｓ２を出力する。走査回路１３２Ａ、１３２Ｂは、それぞれ、発光制御信号Ｅｍ、Ｅｍ２を出力する。

［Ｖｔｈ補正期間］
以下において、Ｖｔｈ補正期間について説明する。発明者らの研究によれば、Ｖｔｈ補正期間を、所定範囲内にすることで、イメージリテンションを無視できる程度に小さくすることができることがわかった。まず、イメージリテンションの例を説明する。

例えば白と黒の市松模様の固定パターンをＯＬＥＤ表示装置に表示させた後、表示全体を中間同一階調の画像に切り替えると、固定パターンに影響された残像がしばらく表示される。残像強度（輝度差）や残像時間は、固定パターンの表示時間（ストレス時間）に依存し、時間経過により残像が減少する。イメージリテンション残像は、固定パターンと逆の明暗を示す（逆極性の）ネガ型と、固定パターンと同一の明暗を示す（同一極性の）ポジ型とが存在する。

図１６は、ネガ型イメージリテンションにおける、画素の駆動電流（過渡電流）の変化を示す。駆動電流はＯＬＥＤ素子に流れる電流であり、駆動電流が大きい程ＯＬＥＤ素子の輝度が高くなる。図１６において、横軸は時間を示し、縦軸は駆動電流を示す。電流ＬＢは、黒（最小階調）から中間階調に変化する画素の駆動電流を示す。電流ＬＡは、白（最高階調）から中間階調に変化する副画素の駆動電流を示す。

時刻Ｔ０において、画素へのデータ信号が、初期画像の値から目的画像の値に切り替わる。黒を表示していた画素の駆動電流ＬＢは、目的の駆動電流Ｌを超えて増加した（オーバーシュート）後、目的の駆動電流Ｌに向かって漸減する。反対に、白を表示していた副画素の駆動電流ＬＡは、目的の駆動電流Ｌを超えて減少した後（アンダーシュート）、目的の駆動電流Ｌに向かって漸増する。

ポジ型イメージリテンションにおいては、黒を表示していた副画素の駆動電流ＬＢは、目的の駆動電流Ｌより小さい値まで急激に増加した後、目的の駆動電流Ｌに向かって漸増する。反対に、白を表示していた副画素の駆動電流ＬＡは、目的の駆動電流Ｌより大きい値まで急激に減少した後、目的の駆動電流Ｌに向かって漸減する。

過渡電流の電流差｜ΔＩＲ｜＝｜ＩＡ－ＩＢ｜が定義される。電流差｜ΔＩＲ｜は、時刻Ｔ０における、電流ＬＡと電流ＬＢとの差の絶対値である。

発明者らは、イメージリテンションと過渡電流の差との関係を研究し、過渡電流の差の目的電流Ｌに対する比率｜ΔＩＲ｜／Ｌが小さいと、イメージリテンションが視認されなくなることが分かった。具体的には、過渡電流の差の比率｜ΔＩＲ｜／Ｌが、１％（０．０１）以下である場合、イメージリテンションの影響を無視することができた。

図１７は、Ｖｔｈ補正期間と、過渡電流の差の比率｜ΔＩＲ｜／Ｌとの関係の測定値のグラフを示す。横軸はＶｔｈ補正期間の長さを示し、縦軸は過渡電流の差の比率｜ΔＩＲ｜／Ｉを示す。Ｖｔｈ補正期間が１０マイクロ秒（μｓ）以上１２０μｓ以下の範囲おいて、過渡電流の差の比率｜ΔＩＲ｜／Ｌが１％以下に維持されることが分かった。したがって、Ｖｔｈ補正期間を１０μｓから１２０μｓの範囲内で設定することで、イメージリテンションを効果的に抑制することが可能となる。

［制御信号］
以下において、画素回路の制御信号について説明する。本明細書の一実施形態は、選択信号Ｓ２（走査信号）とデータ信号Ｖｄａｔａの位相差θを規定する。選択信号Ｓ２は、データ信号の画素回路へ書き込みを制御するトランジスタＰ２、Ｐ１２、Ｐ２２等をＯＮ／ＯＦＦする制御信号である。

本明細書の一実施形態において、二つの信号の位相差θは、以下のように規定される。また、ｆはフレーム周波数、ｔは二つの信号に時間差を示す。
－π／３≦θ≦０（ｆ＝１２０Ｈｚの場合、－２μｓ≦ｔ≦０）

図１８は、選択信号Ｓ２とデータ信号Ｖｄａｔａの位相関係を模式的に示す。二つの信号の位相は、パルスの立ち下がりと立ち上がりの中間点（Ｌｏｗレベルの中心点）で定義される。位相差は、データ信号Ｖｄａｔａを基準として、選択信号Ｓ２の位相が進んでいる場合に負であり、遅れている場合に正である。図１８は、上から、位相差θが、－２π、－π／３、０である、選択信号Ｓ２及びデータ信号Ｖｄａｔａを示す。－２πの位相差は、０の位相差と同一である。

上述のように、画素回路の制御シーケンスは、Ｖｔｈ補正とデータ書き込みが時分割されている。一方、７トランジスタ１容量素子（７Ｔ１Ｃ）の関連画素回路例において、Ｖｔｈ補正とデータ書き込みが同時であり、駆動トランジスタＰ１のゲート電圧Ｖｇの収束に時間がかかる。本実施形態では、データ書き込み時にはＶｔｈ補正は済んでおり、データ電圧（映像信号）のみ書き込みがなされる。これにより、Ｓ２パルスがたち下がると同時に、駆動トランジスタＰ１のゲート電圧は直ちに変化する。

このように、関連例と本実施形態との間において、ゲート電圧の位相差依存性に差異が生じる。本実施形態では、位相差のマージンが広く、図１８において位相差マージンは左に偏る。位相差を上記範囲に設定することで、隣接ライン用のデータ信号の混入を防ぎ、表示欠陥を抑制できる。なお、上記位相差の説明はＮ型トランジスタを含む画素回路について同様である。

図１９Ａは、７Ｔ１Ｃの関連画素回路例における、駆動トランジスタのゲート電圧Ｖｇと、選択信号Ｓ２及びデータ信号Ｖｄａｔａの時間変化のシミュレーション結果を示す。線６０１、６０２、６０３は、それぞれ、選択信号Ｓ２、データ信号Ｖｄａｔａ、ゲート電圧Ｖｇの時間変化のシミュレーション結果を示す。

図１９Ｂは、本実施形態における、駆動トランジスタのゲート電圧Ｖｇと、選択信号Ｓ２及びデータ信号Ｖｄａｔａの時間変化を示す。線６１１、６１２、６１３は、それぞれ、選択信号Ｓ２、データ信号Ｖｄａｔａ、ゲート電圧Ｖｇの時間変化を示す。図１９Ａ及び図１９Ｂを比較して、本実施形態のゲート電圧は、Ｓ２パルスがたち下がると同時に、変化する。

図２０Ａは、７Ｔ１Ｃの関連画素回路例における、ゲート電圧の位相差依存性を示すシミュレーション結果を示す。図２０Ｂは、本実施形態における、ゲート電圧の位相差依存性を示すシミュレーション結果を示す。図２０Ａ及び図２０Ｂを比較して、本実施形態の位相マージンは大きい。

次に、制御信号の電位を説明する。本明細書の一実施形態において、選択信号Ｓ１のＬｏｗ電位を、低い値に設定する。選択信号Ｓ１は、ＯＬＥＤ素子Ｅ１のアノードへのリセット電位Ｖｒｓｔを供給するトランジスタＰ６、Ｐ１６、Ｐ２６等をＯＮ／ＯＦＦする制御信号である。以下、トランジスタＰ６を例として説明するが、同様の説明が、トランジスタＰ１６、Ｐ２６について適用され得る。

例えば、選択信号Ｓ１のＬｏｗ電位Ｖｇｌは（ＶＥＥ－６．３）Ｖ以下に設定される。カソード電源電位ＶＥＥが－２．７Ｖである場合、選択信号Ｓ１のＬｏｗ電位Ｖｇｌは－９Ｖ以下に設定される。

図２１Ａは、初期化期間における、画素回路２００における電流の流れを示す。一部の構成要素は省略されている。図２１Ｂは、図２１Ａの回路の等価回路を示す。初期化期間の動作は、図４Ａを参照して説明した。初期化期間において、トランジスタＰ６の電流は一定であるので、トランジスタＰ６のゲートソース間電圧は一定である。トランジスタＰ６のソースはＯＬＥＤ素子Ｅ１のアノードでもあるので、選択信号Ｓ１のＬｏｗ電位Ｖｇｌが低下するにつれて、ＯＬＥＤ素子Ｅ１のアノード電位Ｖanodeも低下して、ＯＬＥＤ素子Ｅ１の電圧が減少する。発明者らの実験によれば、選択信号Ｓ１のＬｏｗ電位Ｖｇｌが上記範囲に設定されることで、初期化期間においてＯＬＥＤ素子Ｅ１の異常発光を抑制し、黒輝度を低下させることができた。

選択信号Ｓ１のＬｏｗ電位Ｖｇｌを下げる代わりに、トランジスタＰ６の閾値電圧Ｖｔｈを低くすることで、ＯＬＥＤ素子Ｅ１の異常発光を抑制し、黒輝度を低下させることができる。ここで、閾値電圧ＶｔｈはＶｔｈ＝Ｖｇｓ＠Ｉｄ＝１ｅ－７Ａと定義する。Ｉｄは、トランジスタＰ６を流れる電流である。発明者らの実験によれば、トランジスタＰ６の閾値電圧Ｖｔｈを（ＶＥＥ－１．３）以下に設定することで、ＯＬＥＤ素子Ｅ１の異常発光を抑制し、黒輝度を低下させることができた。カソード電源電位ＶＥＥが－２．７Ｖである場合、トランジスタＰ６の閾値電圧Ｖｔｈは－４Ｖ以下に設定される。

図２２は、選択信号Ｓ１、Ｓ２及び発光制御信号Ｅｍの電位の例を示す。選択信号Ｓ１、Ｓ２及び発光制御信号ＥｍのＨｉｇｈ電位は８Ｖであり共通である。選択信号Ｓ２及び発光制御信号ＥｍのＬｏｗ電位は－７Ｖであるのに対して、選択信号Ｓ１のＬｏｗ電位は、－９Ｖ以下に設定される。

以上、本開示の実施形態を説明したが、本開示が上記の実施形態に限定されるものではない。当業者であれば、上記の実施形態の各要素を、本開示の範囲において容易に変更、追加、変換することが可能である。ある実施形態の構成の一部を他の実施形態の構成に置き換えることが可能であり、ある実施形態の構成に他の実施形態の構成を加えることも可能である。

１０ ＯＬＥＤ表示装置
１００ ＴＦＴ基板
１２５ 表示領域
１３１、１３２ 走査回路
１３４ ドライバＩＣ
１３６ デマルチプレクサ
２００、３００、４００、５００ 画素回路
Ｎ１－Ｎ６、Ｐ１－Ｐ２６ 薄膜トランジスタ
Ｃ１、Ｃ２、Ｃ１１、Ｃ１２、Ｃ２１、Ｃ２２、Ｃ３１、Ｃ３２ 容量素子
Ｅ１ ＯＬＥＤ素子

Claims (19)

1. 発光素子の発光を制御する画素回路であって、
   発光素子と、
   前記発光素子への駆動電流を制御する駆動トランジスタと、
   前記駆動トランジスタのゲートとソースとの間において直列に接続されている第１容量素子及び第２容量素子と、
   前記第１容量素子と前記第２容量素子との間の中間ノードと、データ線との間の接続／切断を切り替える、第１スイッチトランジスタと、
   前記駆動トランジスタの前記ゲートとドレインとの間の接続／切断を切り替える、第２スイッチトランジスタと、
   前記中間ノードと基準電源線との間の接続／切断を切り替える、第３スイッチトランジスタと、
   前記駆動トランジスタから前記発光素子への駆動電流の供給の有／無を切り替える、第４スイッチトランジスタと、
   前記発光素子のアノードとリセット電源線との間の接続／切断を切り替える、第５スイッチトランジスタと、
   を含み、
   初期化期間において、前記第１スイッチトランジスタはＯＦＦであり、前記第２スイッチトランジスタ、前記第３スイッチトランジスタ、前記第４スイッチトランジスタ及び前記第５スイッチトランジスタは、ＯＮであり、
   前記初期化期間の後の閾値補正期間において、前記第１スイッチトランジスタ及び前記第４スイッチトランジスタがＯＦＦであり、前記第２スイッチトランジスタ、前記第３スイッチトランジスタ及び前記第５スイッチトランジスタは、ＯＮであり、
   前記閾値補正期間の後のデータ書き込み期間において、前記第１スイッチトランジスタはＯＮであり、前記第２スイッチトランジスタ、前記第３スイッチトランジスタ、前記第４スイッチトランジスタ及び前記第５スイッチトランジスタは、ＯＦＦであり、
   前記データ書き込み期間の後の発光期間において、前記第４スイッチトランジスタはＯＮであり、前記第１スイッチトランジスタ、前記第２スイッチトランジスタ、前記第３スイッチトランジスタ及び前記第５スイッチトランジスタは、ＯＦＦである、
   画素回路。
2. 請求項１に記載の画素回路であって、
   前記第１スイッチトランジスタ、前記第２スイッチトランジスタ、前記第３スイッチトランジスタ、前記第４スイッチトランジスタ及び前記第５スイッチトランジスタは、Ｐ型薄膜トランジスタであり、
   前記第１容量素子及び前記第２容量素子は、前記発光素子の正電源線と前記駆動トランジスタのゲートとの間で直列に接続されている、
   画素回路。
3. 請求項１に記載の画素回路であって、
   前記第１スイッチトランジスタ、前記第２スイッチトランジスタ、前記第３スイッチトランジスタ、前記第４スイッチトランジスタ及び前記第５スイッチトランジスタは、Ｎ型薄膜トランジスタであり、
   前記第１容量素子及び前記第２容量素子は、前記発光素子のアノードと前記駆動トランジスタのゲートとの間で直列に接続されている、
   画素回路。
4. 発光素子の発光を制御する画素回路であって、
   発光素子と、
   前記発光素子への駆動電流を制御する駆動トランジスタと、
   前記駆動トランジスタのゲートとソースとの間において直列に接続されている第３容量素子及び第４容量素子と、
   前記駆動トランジスタの前記ゲートとデータ線との間の、接続／切断を切り替える、第６スイッチトランジスタと、
   正電源線から前記駆動トランジスタへの電流の供給の有／無を切り替える、第７スイッチトランジスタと、
   前記駆動トランジスタと前記第７スイッチトランジスタとの間の中間ノードと、前記第３容量素子と前記第４容量素子との間の中間ノードと、を接続する接続線と、
   前記駆動トランジスタの前記ゲートと基準電源線との間の接続／切断を切り替える、第８スイッチトランジスタと、
   前記駆動トランジスタから前記発光素子への電流の供給の有／無を切り替える、第９スイッチトランジスタと、
   前記駆動トランジスタと前記第９スイッチトランジスタとの間の中間ノードとリセット電源線との間の接続／切断を切り替える、第１０スイッチトランジスタと、
   を含み、
   初期化期間において、前記第６スイッチトランジスタはＯＦＦであり、前記第７スイッチトランジスタ、前記第８スイッチトランジスタ、前記第９スイッチトランジスタ及び前記第１０スイッチトランジスタは、ＯＮであり、
   前記初期化期間の後の閾値補正期間において、前記第８スイッチトランジスタ及び前記第１０スイッチトランジスタがＯＮであり、前記第６スイッチトランジスタ、前記第７スイッチトランジスタ及び前記第９スイッチトランジスタは、ＯＦＦであり、
   前記閾値補正期間の後のデータ書き込み期間において、前記第６スイッチトランジスタはＯＮであり、前記第７スイッチトランジスタ、前記第８スイッチトランジスタ、前記第９スイッチトランジスタ及び前記第１０スイッチトランジスタは、ＯＦＦであり、
   前記データ書き込み期間の後の発光期間において、前記第７スイッチトランジスタ及び前記第９スイッチトランジスタはＯＮであり、前記第６スイッチトランジスタ、前記第８スイッチトランジスタ、及び前記第１０スイッチトランジスタがＯＦＦである、
   画素回路。
5. 請求項４に記載の画素回路であって、
   前記第６スイッチトランジスタ、前記第７スイッチトランジスタ、前記第８スイッチトランジスタ、前記第９スイッチトランジスタ及び前記第１０スイッチトランジスタは、Ｐ型薄膜トランジスタである、
   画素回路。
6. 発光素子の発光を制御する画素回路であって、
   発光素子と、
   前記発光素子への駆動電流を制御する駆動トランジスタと、
   前記駆動トランジスタのゲートとソースとの間において直列に接続されている第５容量素子及び第６容量素子と、
   前記第５容量素子と前記第６容量素子との間の中間ノードとデータ線との間の、接続／切断を切り替える、第１１スイッチトランジスタと、
   正電源線から前記発光素子への電流の供給の有／無を切り替える、第１２スイッチトランジスタと、
   前記駆動トランジスタと前記第１２スイッチトランジスタとの間の中間ノードと、前記第５容量素子と前記第６容量素子との間の中間ノードとの間の、接続／切断を切り替える、第１３スイッチトランジスタと、
   前記駆動トランジスタの前記ゲートと基準電源線との間の接続／切断を切り替える、第１４スイッチトランジスタと、
   前記発光素子のアノードとリセット電源線との間の接続／切断を切り替える、第１５スイッチトランジスタと、
   を含み、
   初期化期間において、前記第１１スイッチトランジスタはＯＦＦであり、前記第１２スイッチトランジスタ、前記第１３スイッチトランジスタ、前記第１４スイッチトランジスタ及び前記第１５スイッチトランジスタは、ＯＮであり、
   前記初期化期間の後の閾値補正期間において、前記第１１スイッチトランジスタ及び前記第１２スイッチトランジスタはＯＦＦであり、前記第１３スイッチトランジスタ、前記第１４スイッチトランジスタ及び前記第１５スイッチトランジスタは、ＯＮであり、
   前記閾値補正期間の後のデータ書き込み期間において、前記第１１スイッチトランジスタはＯＮであり、前記第１２スイッチトランジスタ、前記第１３スイッチトランジスタ、前記第１４スイッチトランジスタ及び前記第１５スイッチトランジスタは、ＯＦＦであり、
   前記データ書き込み期間の後の発光期間において、前記第１２スイッチトランジスタはＯＮであり、前記第１１スイッチトランジスタ、前記第１３スイッチトランジスタ、前記第１４スイッチトランジスタ及び前記第１５スイッチトランジスタは、ＯＦＦである、
   画素回路。
7. 請求項６に記載の画素回路であって、
   前記第１１スイッチトランジスタ、前記第１２スイッチトランジスタ、前記第１３スイッチトランジスタ、前記第１４スイッチトランジスタ及び前記第１５スイッチトランジスタは、Ｐ型薄膜トランジスタである、
   画素回路。
8. 請求項１、４又は６に記載の画素回路であって、
   前記閾値補正期間は、１０μｓ以上１２０μｓ以下である、
   画素回路。
9. 請求項１、４又は６に記載の画素回路であって、
   前記閾値補正期間は、前記データ書き込み期間の３倍以上、４０倍以下である、
   画素回路。
10. 請求項１に記載の画素回路であって、
    前記初期化期間において、前記データ線の信号の位相に対する、前記第１スイッチトランジスタの制御信号の位相差θは、
    －π／３≦θ≦０
    を満たす、画素回路。
11. 請求項４に記載の画素回路であって、
    前記初期化期間において、前記データ線の信号の位相に対する、前記第６スイッチトランジスタの制御信号の位相差θは、
    －π／３≦θ≦０
    を満たす、画素回路。
12. 請求項６に記載の画素回路であって、
    前記初期化期間において、前記データ線の信号の位相に対する、前記第１１スイッチトランジスタの制御信号の位相差θは、
    －π／３≦θ≦０
    を満たす、画素回路。
13. 請求項１に記載の画素回路であって、
    前記第５スイッチトランジスタはＰ型薄膜トランジスタであり、
    前記第５スイッチトランジスタの制御信号のロウ電位をＶｇｌ、前記発光素子のカソード電位をＶＥＥとして、
    Ｖｇｌ≦ＶＥＥ－６．３Ｖ
    が成立する、画素回路。
14. 請求項４に記載の画素回路であって、
    前記第１０スイッチトランジスタはＰ型薄膜トランジスタであり、
    前記第１０スイッチトランジスタの制御信号のロウ電位をＶｇｌ、前記発光素子のカソード電位をＶＥＥとして、
    Ｖｇｌ≦ＶＥＥ－６．３Ｖ
    が成立する、画素回路。
15. 請求項６に記載の画素回路であって、
    前記第１５スイッチトランジスタはＰ型薄膜トランジスタであり、
    前記第１５スイッチトランジスタの制御信号のロウ電位をＶｇｌ、前記発光素子のカソード電位をＶＥＥとして、
    Ｖｇｌ≦ＶＥＥ－６．３Ｖ
    が成立する、画素回路。
16. 請求項１に記載の画素回路であって、
    前記第１、第２、第３及び第５スイッチトランジスタは酸化物半導体Ｎ型薄膜トランジスタであり、
    前記駆動トランジスタ及び前記第４スイッチトランジスタは、低温ポリシリコンＰ型薄膜トランジスタである、
    画素回路。
17. 請求項４に記載の画素回路であって、
    前記第６、第８及び第１０スイッチトランジスタは酸化物半導体Ｎ型薄膜トランジスタであり、
    前記駆動トランジスタ並びに前記第１２及び第１４スイッチトランジスタは、低温ポリシリコンＰ型薄膜トランジスタである、
    画素回路。
18. 請求項６に記載の画素回路であって、
    前記第１１、第１３、第１４及び第１５スイッチトランジスタは酸化物半導体Ｎ型薄膜トランジスタであり、
    前記駆動トランジスタ及び前記第１２スイッチトランジスタは、低温ポリシリコンＰ型薄膜トランジスタである、
    画素回路。
19. 請求項１に記載の画素回路であって、
    第６スイッチトランジスタをさらに含み、
    前記第４スイッチトランジスタは、前記駆動トランジスタと前記発光素子との間に接続され、
    前記第６スイッチトランジスタは、前記駆動トランジスタと前記駆動電流を伝送する電源線との間に接続され、
    前記初期化期間において、前記第６スイッチトランジスタはＯＦＦであり、
    前記閾値補正期間、前記データ書き込み期間及び前記発光期間において、前記第６スイッチトランジスタはＯＮである、
    画素回路。

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