KR20230132865A - 감소된 온도 휘도 감도를 갖는 디스플레이들 - Google Patents

감소된 온도 휘도 감도를 갖는 디스플레이들 Download PDF

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KR20230132865A
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Abstract

디스플레이는 픽셀들의 어레이를 포함할 수 있다. 어레이 내의 각각의 픽셀은 구동 트랜지스터, 방출 트랜지스터들, 데이터 로딩 트랜지스터, 게이트 전압 설정 트랜지스터, 초기화 트랜지스터, 애노드 리셋 트랜지스터, 저장 커패시터 및 선택적인 전류 부스팅 커패시터를 포함할 수 있다. 데이터 리프레시는 초기화 페이즈, 임계 전압 샘플링 페이즈, 및 데이터 프로그래밍 페이즈를 포함할 수 있다. 임계 전압 샘플링 페이즈는 임계 전압 샘플링 페이즈 동안 전류 샘플링 레벨을 감소시키기 위해 데이터 프로그래밍 페이즈보다 실질적으로 더 길 수 있으며, 이는 온도 변동들에 대한 디스플레이 휘도 감도를 감소시키는 것을 돕는다.

Description

감소된 온도 휘도 감도를 갖는 디스플레이들
본 출원은, 2021년 5월 11일자로 출원된 미국 특허 출원 제17/317,128호, 및 2021년 3월 4일자로 출원된 미국 가특허 특허 출원 제63/156,612호에 대한 우선권을 주장하며, 이들은 이로써 그들 전체가 본 명세서에 참고로 포함된다.
본 출원은 일반적으로 디스플레이들을 갖는 전자 디바이스들에 관한 것으로, 더 상세하게는, 유기 발광 다이오드(OLED) 디스플레이들과 같은 디스플레이들에 관한 것이다.
전자 디바이스들은 종종 디스플레이들을 포함한다. 예를 들어, 셀룰러 전화기들 및 휴대용 컴퓨터들은 전형적으로, 사용자들에게 이미지 콘텐츠를 제시하기 위한 디스플레이들을 포함한다. OLED 디스플레이들은 발광 다이오드들에 기초한 디스플레이 픽셀들의 어레이를 갖는다. 이러한 유형의 디스플레이에서, 각각의 디스플레이 픽셀은 발광 다이오드, 및 광을 생성하기 위한 발광 다이오드에 대한 데이터 신호들의 인가를 제어하기 위한 연관된 박막 트랜지스터들을 포함한다. 전자 디바이스에 대한 만족스러운 OLED 디스플레이를 설계하는 것은 어려울 수 있다.
전자 디바이스는 디스플레이 픽셀들의 어레이를 갖는 디스플레이를 포함할 수 있다. 디스플레이 픽셀들은 유기 발광 다이오드 디스플레이 픽셀들일 수 있다. 각각의 디스플레이 픽셀은 적어도, 디스플레이에 대한 온도 휘도 감도를 감소시키는 것을 돕기 위해 광을 방출하는 유기 발광 다이오드(OLED) 및 픽셀의 동작을 제어하기 위한 연관된 박막 트랜지스터들을 포함할 수 있다.
일부 실시예들에 따르면, 게이트 드라이버 회로부 및 게이트 드라이버 회로부에 결합된 픽셀들의 어레이를 포함하는 디스플레이가 제공된다. 어레이 내의 적어도 하나의 픽셀은, 애노드 단자를 갖는 발광 다이오드; 발광 다이오드와 직렬로 결합된 구동 트랜지스터 ― 구동 트랜지스터는 게이트 단자, 제1 소스-드레인 단자 및 제2 소스-드레인 단자를 가짐 ―; 구동 트랜지스터의 게이트 단자에 결합된 제1 소스-드레인 단자, 데이터 라인에 결합된 제2 소스-드레인 단자, 및 게이트 드라이버 회로부로부터 제1 스캔 신호를 수신하도록 구성된 게이트 단자를 갖는 데이터 로딩 트랜지스터; 및 구동 트랜지스터의 게이트 단자에 결합된 제1 소스-드레인 단자, 기준 전압을 수신하도록 구성된 제2 소스-드레인 단자, 및 게이트 드라이버 회로부로부터 제2 스캔 신호를 수신하도록 구성된 게이트 단자를 갖는 게이트 전압 설정 트랜지스터를 포함할 수 있다. 게이트 드라이버 회로부는 임계 전압 샘플링 페이즈 동안 제2 스캔 신호를 어서트(assert)하고 데이터 프로그래밍 페이즈 동안 제1 스캔 신호를 어서트하도록 구성될 수 있다. 데이터 프로그래밍 페이즈는 제1 지속기간을 가질 수 있고, 임계 전압 샘플링 페이즈는 제1 지속기간보다 긴 제2 지속기간을 가질 수 있다. 제2 지속기간은 제1 지속기간보다 적어도 5 내지 20배 더 길 수 있다.
적어도 하나의 픽셀은 발광 다이오드의 애노드 단자에 결합된 제1 소스-드레인 단자, 애노드 리셋 전압을 수신하도록 구성된 제2 소스-드레인 단자, 및 게이트 드라이버 회로부로부터 제3 스캔 신호를 수신하도록 구성된 게이트 단자를 갖는 애노드 리셋 트랜지스터를 더 포함할 수 있다. 적어도 하나의 픽셀은 구동 트랜지스터의 제2 소스-드레인 단자에 결합된 제1 소스-드레인 단자, 초기화 전압을 수신하도록 구성된 제2 소스-드레인 단자, 및 제3 스캔 신호를 수신하도록 구성된 게이트 단자를 갖는 초기화 트랜지스터를 더 포함할 수 있다. 게이트 드라이버 회로부는 초기화 페이즈 동안 제2 스캔 신호 및 제3 스캔 신호를 어서트하도록 구성될 수 있다. 적어도 하나의 픽셀은, 포지티브 전력 공급 라인과 구동 트랜지스터의 제1 소스-드레인 단자 사이에 결합된 제1 방출 트랜지스터 및 구동 트랜지스터의 제2 소스-드레인 단자와 애노드 단자 사이에 결합된 제2 방출 트랜지스터를 더 포함할 수 있다. 제1 및 제2 방출 트랜지스터들은 게이트 드라이버 회로부로부터 방출 신호를 수신하도록 구성된 게이트 단자들을 가질 수 있고, 여기서 게이트 드라이버 회로부는 임계 전압 샘플링 페이즈 동안 방출 신호를 어서트하도록 구성된다. 적어도 하나의 픽셀 내의 모든 트랜지스터들은 반도체 산화물 트랜지스터들일 수 있다.
일부 실시예들에 따르면, 디스플레이를 동작시키는 방법이 제공된다. 디스플레이는 게이트 드라이버 회로부 및 픽셀들의 어레이를 포함할 수 있고, 복수의 픽셀들 각각은 적어도 발광 다이오드, 구동 트랜지스터, 데이터 로딩 트랜지스터, 게이트 전압 설정 트랜지스터 및 저장 커패시터를 포함한다. 방법은, 임계 전압 샘플링 페이즈 동안, 게이트 드라이버 회로부를 이용하여, 게이트 전압 설정 트랜지스터를 활성화시키기 위해 제2 스캔 신호를 어서트함으로써, 저장 커패시터 상에 구동 트랜지스터의 임계 전압을 샘플링하는 단계; 및 데이터 프로그래밍 페이즈 동안, 게이트 드라이버 회로부를 이용하여, 데이터 로딩 트랜지스터를 활성화시키기 위해 제1 스캔 신호를 어서트함으로써, 저장 커패시터 상에 데이터를 로딩하는 단계를 포함할 수 있다. 데이터 프로그래밍 페이즈는 데이터 리프레시 동작 동안 임계 전압 샘플링 페이즈 이후에 발생할 수 있다. 임계 전압 샘플링 페이즈는 데이터 프로그래밍 페이즈의 지속기간보다 적어도 10배 내지 20배 더 긴 지속기간을 가질 수 있다.
방법은 초기화 페이즈 동안, 게이트 드라이버 회로부를 이용하여, 애노드 리셋 트랜지스터를 활성화시키기 위해 제3 스캔 신호를 어서트함으로써, 발광 다이오드의 애노드를 리셋하는 단계를 더 포함할 수 있다. 방법은 초기화 페이즈 동안, 게이트 드라이버 회로부를 이용하여, 초기화 트랜지스터를 활성화시키기 위해 제3 스캔 신호를 어서트함으로써, 구동 트랜지스터에 바이어스 전압을 인가하는 단계를 더 포함할 수 있다. 각각의 픽셀은 하나 또는 2개의 방출 트랜지스터들을 포함할 수 있다. 방출 트랜지스터들 중 적어도 하나는 초기화 페이즈 동안 비활성화되고, 임계 전압 샘플링 페이즈 동안 활성화될 수 있다.
일부 실시예들에 따르면, 디스플레이 픽셀이 제공되며, 이는, 애노드 단자를 갖는 발광 다이오드; 발광 다이오드와 직렬로 결합된 구동 트랜지스터 ― 구동 트랜지스터는 제1 소스-드레인 단자, 제2 소스-드레인 단자, 및 게이트 단자를 가짐 ―; 구동 트랜지스터의 게이트 단자에 결합된 제1 소스-드레인 단자, 데이터 라인에 결합된 제2 소스-드레인 단자, 및 제1 스캔 신호를 수신하도록 구성된 게이트 단자를 갖는 데이터 로딩 트랜지스터; 구동 트랜지스터의 게이트 단자에 결합된 제1 소스-드레인 단자, 기준 전압을 수신하도록 구성된 제2 소스-드레인 단자, 및 제2 스캔 신호를 수신하도록 구성된 게이트 단자를 갖는 게이트 전압 설정 트랜지스터; 발광 다이오드 및 구동 트랜지스터와 직렬로 결합된 방출 트랜지스터 ― 방출 트랜지스터는 방출 신호를 수신하도록 구성된 게이트 단자를 가짐 ―; 및 애노드 단자에 결합된 제1 소스-드레인 단자, 리셋 전압을 수신하도록 구성된 제2 소스-드레인 단자, 및 제3 스캔 신호를 수신하도록 구성된 게이트 단자를 갖는 애노드 리셋 트랜지스터를 포함한다.
디스플레이 픽셀은, (1) 게이트 전압 설정 트랜지스터 및 애노드 리셋 트랜지스터가 활성화되는 초기화 페이즈; (2) 게이트 전압 설정 트랜지스터 및 방출 트랜지스터가 활성화되는 임계 전압 샘플링 페이즈; 및 (3) 데이터 로딩 트랜지스터가 활성화되는 데이터 프로그래밍 페이즈에서 동작가능할 수 있다. 임계 전압 샘플링 페이즈는, 휘도가 온도의 함수로서 변하는 양을 완화시키기 위해(즉, 디스플레이에 대한 온도 휘도 감도를 완화시키기 위해) 선택된 지속기간을 가질 수 있다.
도 1은 일부 실시예들에 따른, 디스플레이를 갖는 예시적인 전자 디바이스의 도면이다.
도 2는 일부 실시예들에 따른, 유기 발광 다이오드(OLED) 디스플레이 픽셀들의 어레이를 갖는 예시적인 디스플레이의 도면이다.
도 3은 일부 실시예들에 따른, 임계 전압 샘플링 페이즈 동안의 샘플링 전류를 예시하는 도면이다.
도 4는 일부 실시예들에 따른, 디스플레이에서의 온도 휘도 감도가 임계 전압 샘플링 지속기간의 함수로서 어떻게 변하는지를 도시하는 플롯이다.
도 5a는 일부 실시예들에 따른, 데이터 프로그래밍 페이즈와 별개로 연장된 임계 전압 샘플링 페이즈를 수행하도록 동작가능한 예시적인 디스플레이 픽셀의 회로도이다.
도 5b는 일부 실시예들에 따른, 도 5a에 도시된 픽셀의 리프레시 동작 동안의 관련 제어 파형들의 거동을 예시하는 타이밍도이다.
도 5c는 일부 실시예들에 따른, 도 5a에 도시된 픽셀의 수직 블랭킹 동작 동안의 관련 제어 파형들의 거동을 예시하는 타이밍도이다.
도 6은 실시예들에 따른 낮은 리프레시 레이트 디스플레이 구동 방식의 도면이다.
도 7은 일부 실시예들에 따른, 추가적인 전류 부스팅 커패시터를 갖는 예시적인 디스플레이 픽셀의 회로도이다.
도 8a는 일부 실시예들에 따른, 임계 전압 샘플링 페이즈 동안 OLED 애노드로부터 결합해제되는 구동 트랜지스터 소스 노드를 갖는 예시적인 디스플레이 픽셀의 회로도이다.
도 8b는 일부 실시예들에 따른, 도 8a에 도시된 픽셀의 리프레시 동작 동안의 관련 제어 파형들의 거동을 예시하는 타이밍도이다.
도 8c는 일부 실시예들에 따른, 도 8a에 도시된 픽셀의 수직 블랭킹 동작 동안의 관련 제어 파형들의 거동을 예시하는 타이밍도이다.
도 9는 일부 실시예들에 따른, 포지티브 전력 공급부에 단락된 구동 트랜지스터 드레인 노드를 갖는 예시적인 디스플레이 픽셀의 회로도이다.
도 10은 일부 실시예들에 따른, 포지티브 전력 공급부에 단락된 구동 트랜지스터 드레인 노드를 갖고 초기화 페이즈 동안 초기화 전압 레벨로 구동되는 구동 트랜지스터 소스 노드를 갖는 예시적인 디스플레이 픽셀의 회로도이다.
도 11a는 일부 실시예들에 따른, 애노드 리셋 트랜지스터를 갖지만 별개의 초기화 트랜지스터가 없는 예시적인 디스플레이 픽셀의 회로도이다.
도 11b는 일부 실시예들에 따른, 도 11a에 도시된 픽셀의 리프레시 동작 동안의 관련 제어 파형들의 거동을 예시하는 타이밍도이다.
도 11c는 일부 실시예들에 따른, 도 11a에 도시된 픽셀의 수직 블랭킹 동작 동안의 관련 제어 파형들의 거동을 예시하는 타이밍도이다.
도 12a는 일부 실시예들에 따른, 감소된 수의 방출 트랜지스터들을 갖는 예시적인 디스플레이 픽셀의 회로도이다.
도 12b는 일부 실시예들에 따른, 도 12a에 도시된 픽셀의 리프레시 동작 동안의 관련 제어 파형들의 거동을 예시하는 타이밍도이다.
도 12c는 일부 실시예들에 따른, 도 12a에 도시된 픽셀의 수직 블랭킹 동작 동안의 관련 제어 파형들의 거동을 예시하는 타이밍도이다.
도 13a는 일부 실시예들에 따른, 단지 5개의 트랜지스터들 및 2개의 커패시터들을 갖는 예시적인 디스플레이 픽셀의 회로도이다.
도 13b는 일부 실시예들에 따른, 도 13a에 도시된 픽셀의 리프레시 동작 동안의 관련 제어 파형들의 거동을 예시하는 타이밍도이다.
도 14a는 일부 실시예들에 따른, 단지 5개의 트랜지스터들 및 2개의 커패시터들을 갖는 예시적인 디스플레이 픽셀의 회로도이다.
도 14b는 일부 실시예들에 따른, 도 13a에 도시된 픽셀의 리프레시 동작 동안의 관련 제어 파형들의 거동을 예시하는 타이밍도이다.
디스플레이가 제공될 수 있는 유형의 예시적인 전자 디바이스가 도 1에 도시되어 있다. 도 1에 도시된 바와 같이, 전자 디바이스(10)는 제어 회로부(16)를 가질 수 있다. 제어 회로부(16)는 디바이스(10)의 동작을 지원하기 위한 저장 및 프로세싱 회로부를 포함할 수 있다. 저장 및 프로세싱 회로부는 하드 디스크 드라이브 저장소, 비휘발성 메모리(예를 들어, 플래시 메모리 또는 솔리드 스테이트 드라이브(solid state drive)를 형성하도록 구성된 다른 전기적 프로그래밍가능 판독전용 메모리), 휘발성 메모리(예를 들어, 정적 또는 동적 랜덤 액세스 메모리) 등과 같은 저장소를 포함할 수 있다. 제어 회로부(16) 내의 프로세싱 회로부는 디바이스(10)의 동작을 제어하는 데 사용될 수 있다. 프로세싱 회로부는 하나 이상의 마이크로프로세서들, 애플리케이션 프로세서들, 마이크로제어기들, 디지털 신호 프로세서들, 기저대역 프로세서들, 전력 관리 유닛들, 오디오 칩들, 주문형 집적 회로부들 등에 기초할 수 있다.
디바이스(10) 내의 입력-출력 회로부, 예컨대 입력-출력 디바이스들(12)은 데이터가 디바이스(10)에 공급되고 데이터가 디바이스(10)로부터 외부 디바이스들에 제공되게 허용하는 데 사용될 수 있다. 입력-출력 디바이스들(12)은 버튼들, 조이스틱들, 스크롤링 휠들, 터치 패드들, 키 패드들, 키보드들, 마이크로폰들, 스피커들, 톤 생성기들, 진동기들, 카메라들, 센서들, 발광 다이오드들 및 다른 상태 표시자들, 데이터 포트들 등을 포함할 수 있다. 사용자는 입력-출력 디바이스들(12)을 통해 커맨드들을 공급함으로써 디바이스(10)의 동작을 제어할 수 있고, 입력-출력 디바이스들(12)의 출력 리소스들을 사용하여 디바이스(10)로부터 상태 정보 및 다른 출력을 수신할 수 있다.
입력-출력 디바이스들(12)은 디스플레이(14)와 같은 하나 이상의 디스플레이들을 포함할 수 있다. 디스플레이(14)는 사용자로부터의 터치 입력을 수집하기 위한 터치 센서를 포함하는 터치스크린 디스플레이일 수 있거나, 또는 디스플레이(14)는 터치에 불감응형일 수 있다. 디스플레이(14)를 위한 터치 센서는 용량성 터치 센서 전극들의 어레이, 음향 터치 센서 구조물들, 저항성 터치 컴포넌트들, 힘 기반(force-based) 터치 센서 구조물들, 광 기반(light-based) 터치 센서, 또는 다른 적합한 터치 센서 배열체(arrangement)들에 기초할 수 있다.
제어 회로부(16)는 운영 체제 코드 및 애플리케이션들과 같은 디바이스(10) 상의 소프트웨어를 실행하는 데 사용될 수 있다. 디바이스(10)의 동작 동안, 제어 회로부(16) 상에서 실행되는 소프트웨어는 디스플레이(14) 내의 픽셀들의 어레이를 사용하여 디스플레이(14) 상에 이미지들을 디스플레이할 수 있다. 디바이스(10)는 태블릿 컴퓨터, 랩톱 컴퓨터, 데스크톱 컴퓨터, 디스플레이, 셀룰러 전화기, 미디어 플레이어, 손목시계 디바이스 또는 다른 웨어러블 전자 장비, 또는 다른 적합한 전자 디바이스일 수 있다.
디스플레이(14)는 유기 발광 다이오드 디스플레이일 수 있거나 또는 다른 유형들의 디스플레이 기술에 기초한 디스플레이일 수 있다. 디스플레이(14)가 유기 발광 다이오드(OLED) 디스플레이인 구성들이 때때로 일 예로서 본 명세서에 설명된다. 그러나, 이는 단지 예시적인 것이다. 원하는 경우, 임의의 적합한 유형의 디스플레이가 디바이스(10)에서 사용될 수 있다.
디스플레이(14)는 직사각형 형상을 가질 수 있거나(즉, 디스플레이(14)는 직사각형 풋프린트 및 직사각형 풋프린트 둘레에 이어지는 직사각형 주변 에지를 가질 수 있음) 또는 다른 적합한 형상들을 가질 수 있다. 디스플레이(14)는 평면형일 수 있거나 또는 만곡형 프로파일을 가질 수 있다.
디스플레이(14)의 일부의 평면도가 도 2에 도시된다. 도 2에 도시된 바와 같이, 디스플레이(14)는 기판(36) 상에 형성된 픽셀들(22)의 어레이를 가질 수 있다. 기판(36)은 유리, 금속, 플라스틱, 세라믹, 자기(porcelain), 또는 다른 기판 재료들로 형성될 수 있다. 픽셀들(22)은 데이터 라인들(D)(때때로, 데이터 신호 라인들, 열(column) 라인들 등으로 지칭됨)과 같은 신호 경로들을 통해 데이터 신호들을 수신할 수 있고, 수평 제어 라인들(G)(때때로 게이트 라인들, 스캔 라인들, 방출 라인들, 행(row) 라인들 등으로 지칭됨)과 같은 제어 신호 경로들을 통해 하나 이상의 제어 신호들을 수신할 수 있다. 디스플레이(14)에는 임의의 적합한 수(예를 들어, 수십 개 이상, 수백 개 이상, 또는 수천 개 이상)의 픽셀들(22)의 행들 및 열들이 있을 수 있다.
각각의 픽셀(22)은 박막 트랜지스터들(28) 및 박막 커패시터들과 같은 박막 트랜지스터 회로부로 형성된 픽셀 제어 회로의 제어 하에 광(24)을 방출하는 발광 다이오드(26)를 가질 수 있다. 박막 트랜지스터들(28)은 폴리실리콘 박막 트랜지스터들, 인듐 아연 갈륨 산화물 트랜지스터들과 같은 반도체-산화물 박막 트랜지스터들, 또는 다른 반도체들로 형성된 박막 트랜지스터들일 수 있다. 픽셀들(22)은 디스플레이(14)에 색상 이미지들을 디스플레이할 수 있는 능력을 제공하기 위한 상이한 색상들(예를 들어, 적색, 녹색, 및 청색)의 발광 다이오드들을 포함할 수 있다.
픽셀들(22)의 동작을 제어하기 위해 디스플레이 드라이버 회로부(30)가 사용될 수 있다. 디스플레이 드라이버 회로부(30)는 집적 회로들, 박막 트랜지스터 회로들, 또는 다른 적합한 전자 회로부로 형성될 수 있다. 도 2의 디스플레이 드라이버 회로부(30)는 경로(32)를 통해 도 1의 제어 회로부(16)와 같은 시스템 제어 회로부와 통신하기 위한 통신 회로부를 포함할 수 있다. 경로(32)는 가요성 인쇄 회로 또는 다른 케이블 상의 트레이스들로부터 형성될 수 있다. 동작 동안, 제어 회로부(예를 들어, 도 1의 제어 회로부(16))는 디스플레이(14) 상에 디스플레이될 이미지들에 관한 정보를 회로부(30)에 공급할 수 있다.
디스플레이 픽셀들(22) 상에 이미지들을 디스플레이하기 위해, 디스플레이 드라이버 회로부(30)는 경로(38)를 통해 게이트 드라이버 회로부(34)와 같은 지원 디스플레이 드라이버 회로부에 클록 신호들 및 다른 제어 신호들을 발행하면서 이미지 데이터를 데이터 라인들(D)(예를 들어, 픽셀들(22)의 열들 아래로 이어지는 데이터 라인들)에 공급할 수 있다. 원하는 경우, 디스플레이 드라이버 회로부(30)는 또한 디스플레이(14)의 대향 에지 상의 게이트 드라이버 회로부(34)에 클록 신호들 및 다른 제어 신호들을 공급할 수 있다(예를 들어, 게이트 드라이버 회로부는 디스플레이 픽셀 어레이의 하나 초과의 측면 상에 형성될 수 있음).
게이트 드라이버 회로부(34)(때때로 수평 라인 제어 회로부 또는 행 드라이버 회로부로 지칭됨)는 집적 회로의 일부로서 구현될 수 있고/있거나 박막 트랜지스터 회로부를 사용하여 구현될 수 있다. 디스플레이(14) 내의 수평/행 제어 라인들(G)은 게이트 라인 신호들(스캔 라인 제어 신호들), 방출 인에이블 제어 신호들, 및/또는 각각의 행의 픽셀들을 제어하기 위한 다른 수평 제어 신호들을 반송할 수 있다. 픽셀들(22)의 행당 임의의 적합한 수의 수평 제어 신호들이 존재할 수 있다(예를 들어, 하나 이상의 행 제어 라인들, 2개 이상의 행 제어 라인들, 3개 이상의 행 제어 라인들, 4개 이상의 행 제어 라인들, 5개 이상의 행 제어 라인들 등).
도 3은 디스플레이 픽셀(22)의 일부를 도시하는 도면이다. 도 3에 도시된 바와 같이, 픽셀(22)은 적어도 트랜지스터(Tdrive)와 같은 구동 트랜지스터, 커패시터(Cst)와 같은 저장 커패시터, 및 발광 다이오드(26)를 포함할 수 있다. 픽셀(22)은 또한, 데이터 로딩 트랜지스터들, 방출 제어 트랜지스터들, 애노드 리셋 트랜지스터들, 초기화 트랜지스터들 등과 같은 다른 트랜지스터들을 포함할 수 있다. 구동 트랜지스터(Tdrive)는 다이오드(26)에 구동 전류를 제공하도록 구성되고, 게이트(G) 단자, 드레인(D) 단자, 및 소스(S) 단자를 갖는다. 트랜지스터의 전류-전도성 단자들을 설명하는 데 사용되는 용어들 "소스" 및 "드레인" 단자들은 때때로 상호교환가능하고, 본 명세서에서 "소스-드레인" 단자들로 지칭될 수 있다. 저장 커패시터(Cst)는 트랜지스터(Tdrive)의 게이트 단자에 결합될 수 있고, 픽셀(22)에 대한 데이터 신호 값을 저장하도록 구성될 수 있다.
실제로, 디스플레이 픽셀(22)은 프로세스, 전압, 및 온도(PVT) 변동들을 겪을 수 있다. 그러한 변동들로 인해, 상이한 디스플레이 픽셀들(22) 사이의 트랜지스터 임계 전압들이 변할 수 있다. 구동 트랜지스터의 임계 전압의 변동들은 상이한 디스플레이 픽셀들(22)로 하여금 원하는 이미지와 매칭되지 않는 광의 양들을 생성하게 할 수 있다. 임계 전압 변동들을 완화시키기 위한 노력으로, 도 3에 도시된 유형의 디스플레이 픽셀(22)이 픽셀-내 임계 전압(Vt) 보상을 지원하도록 동작가능할 수 있다. 때때로 픽셀 내 Vt 상쇄 동작들로 지칭되는 픽셀 내 임계 전압 보상 동작들은, 일반적으로 적어도 초기화 페이즈, Vt 샘플링 페이즈, 데이터 프로그래밍 페이즈, 및 방출 페이즈를 (그 순서로) 포함할 수 있다. Vt 샘플링 페이즈 동안, 트랜지스터(Tdrive)의 임계 전압은 저장 커패시터(Cst)를 사용하여 샘플링될 수 있다. 후속하여, 방출 페이즈 동안, 트랜지스터(Tdrive)로부터 발광 다이오드(26)로 흐르는 방출 전류는 샘플링된 Vt 레벨과 상쇄되는 항(term)을 갖는다. 그 결과, 방출 전류는 구동 트랜지스터 임계 전압(Vt)과는 독립적일 것이고, 따라서 구동 트랜지스터에서 Vt 변동들에 덜 민감할 것이다. Vt 샘플링 페이즈 동안, 전류(Isample)로 표시된 바와 같이, 샘플링 전류가 트랜지스터(Tdrive)를 통해 흐를 수 있다.
샘플링 전류 레벨(Isample)은 온도에 대한 디스플레이의 감도에 영향을 줄 수 있다. 예를 들어, 디스플레이의 휘도는 온도의 함수로서 변할 수 있다. 이러한 변동은 온도 휘도 감도로서 본원에서 정의된다. 실험들은, 더 높은 샘플링 전류 레벨들이 특히 낮은 그레이 레벨들에서 더 큰 온도 휘도 감도로 전환되는 반면, 더 낮은 샘플링 전류 레벨들이 낮은 그레이 레벨들에 대해 더 낮은 온도 휘도 감도로 전환됨을 보여주었다. 온도 휘도 감도는 온도의 미리 결정된 변화에 응답하여 디스플레이 휘도의 퍼센티지 변화로서 정의될 수 있다. 온도에 대한 디스플레이의 감도를 최소화하기 위해 가능한 한 0에 가깝게 온도 휘도 감도를 유지하는 것이 일반적으로 바람직하다.
일 실시예에 따르면, 샘플링 전류(Isample)는 Vt 샘플링 페이즈의 지속기간을 연장시킴으로써 감소될 수 있다. 도 4는 디스플레이에서의 온도 휘도 감도가 임계 전압 샘플링 지속기간(Tsample)의 함수로서 어떻게 변하는지를 도시하는 특성 곡선(50)을 플롯팅한다. 도 4에 도시된 바와 같이, 임계 전압 샘플링 시간(Tsample)이 증가됨에 따라, 곡선(50)은 0%/℃에 접근한다. 다시 말해서, Tsample 지속기간을 증가시키는 것은 온도에 대한 디스플레이의 감도를 감소시키는 것을 도울 수 있다. 그러나, 종래의 디스플레이 픽셀 아키텍처들에서, Vt 샘플링 지속기간은 데이터 프로그래밍 기간의 지속기간에 의해 제한된다(즉, 데이터 프로그래밍 기간은 전형적으로 하나의 행 시간으로 제한되고, 이는 디스플레이의 성능 요건들에 의해 설정된다).
일 실시예에 따르면, 도 5a는 데이터 프로그래밍 페이즈로부터 임계 전압 샘플링 페이즈를 분리하고 온도 휘도 감도를 감소시키기 위해 임계 전압 샘플링 페이즈의 지속기간을 연장시킴으로써 온도 휘도 감도를 감소시키도록 동작가능한 예시적인 디스플레이 픽셀(22)의 회로도이다. 도 5a에 도시된 바와 같이, 디스플레이 픽셀(22)은 유기 발광 다이오드(26)와 같은 발광 요소, 저장 커패시터(Cst)와 같은 커패시터, 및 구동 트랜지스터(Tdrive), 게이트-전압-설정 트랜지스터(Tgate), 데이터 로딩 트랜지스터(Tdata), 초기화 트랜지스터(Tini), 애노드 리셋 트랜지스터(Tar) 및 방출 제어 트랜지스터들(Tem1, Tem2)과 같은 박막 트랜지스터들을 포함할 수 있다. 방출 제어 트랜지스터들(Tem1, Tem2)은 때때로 방출 트랜지스터들로 지칭된다. 픽셀(22) 내의 트랜지스터들 중 적어도 일부 또는 전부는 반도체 산화물 트랜지스터들이다. 반도체 산화물 트랜지스터들은 반전도성 산화물 재료(예를 들어, 인듐 갈륨 아연 산화물 또는 IGZO, 인듐 주석 아연 산화물 또는 ITZO, 인듐 갈륨 주석 아연 산화물 또는 IGTZO, 인듐 주석 산화물 또는 ITO, 또는 다른 반전도성 산화물 재료)로 형성된 채널 구역을 갖는 박막 트랜지스터들로서 정의되고, 일반적으로 n-유형(n-채널) 트랜지스터들로 간주된다.
반도체 산화물 트랜지스터는 특히 실리콘 트랜지스터(즉, 때때로 LTPS 또는 저온 폴리실리콘으로 지칭되는 저온 프로세스를 사용하여 침착된 폴리실리콘 채널 구역을 갖는 트랜지스터)와 상이하다. 반도체 산화물 트랜지스터들은 실리콘 트랜지스터들보다 낮은 누설을 나타내므로, 픽셀(22) 내의 트랜지스터들 중 적어도 일부를 구현하는 것은 (예를 들어, 구동 트랜지스터(Tdrive)의 게이트 단자로부터 전류가 누설되는 것을 방지함으로써) 플리커를 감소시키는 데 도움을 줄 수 있다.
원하는 경우, 픽셀(22) 내의 트랜지스터들 중 적어도 일부는 실리콘 트랜지스터들로서 구현될 수 있어서, 픽셀(22)은 반도체 산화물 트랜지스터들 및 실리콘 트랜지스터들(예를 들어, n-유형 LTPS 트랜지스터들 또는 p-유형 LTPS 트랜지스터들)의 조합을 포함하는 하이브리드 구성을 갖는다. 또 다른 적합한 실시예들에서, 픽셀(22)은 픽셀(22) 내의 하나 이상의 내부 노드들에 초기화 또는 기준 전압을 인가하기 위한 추가적인 초기화 트랜지스터들을 포함할 수 있다. 다른 예로서, 디스플레이 픽셀(22)은 픽셀(22)의 성능 또는 동작을 개선시키기 위해 하나 이상의 바이어스 전압들을 인가하기 위한 부가적인 스위칭 트랜지스터들(예를 들어, 하나 이상의 부가적인 반도체 산화물 트랜지스터들 또는 실리콘 트랜지스터들)을 더 포함할 수 있다. 픽셀(22)이 반도체 산화물 트랜지스터들만을 포함하고 실리콘 트랜지스터들이 없는 예시적인 구성들이 때때로 본 명세서에서 예로서 설명될 수 있다.
구동 트랜지스터(Tdrive)는 게이트 단자(G), 드레인 단자(D)(때때로 제1 소스-드레인 단자로 지칭됨), 및 소스 단자(S)(때때로 제2 소스-드레인 단자로 지칭됨)를 갖는다. 트랜지스터(Tdrive), 방출 제어 트랜지스터들(Tem1, Tem2), 및 발광 다이오드(26)는 포지티브 전력 공급 라인(500)과 접지 전력 공급 라인(502) 사이에 직렬로 결합된다. 발광 다이오드(26)는 연관된 다이오드 커패시턴스(Coled)를 가질 수 있다. 방출 트랜지스터들(Tem1, Tem2)은 각각 공유 방출 제어 신호(EM)를 수신하도록 구성된 게이트 단자를 갖는다. 트랜지스터들(Tem1, Tem2)이 공통 방출 신호를 수신하는 이러한 예는 단지 예시적인 것이다. 다른 실시예들에서, 트랜지스터들(Tem1, Tem2)은 상이한 방출 제어 신호들을 수신할 수 있다.
포지티브 전력 공급 전압(VDDEL)은 포지티브 전력 공급 단자(500)에 공급될 수 있는 반면, 접지 전력 공급 전압(VSSEL)은 접지 전력 공급 단자(502)에 공급될 수 있다. 포지티브 전력 공급 전압(VDD)은 3 V, 4 V, 5 V, 6 V, 7 V, 2 내지 8 V, 6 V 초과, 8 V 초과, 10 V 초과, 12 V 초과, 6 내지 12 V, 12 내지 20 V, 또는 임의의 적합한 포지티브 전력 공급 전압 레벨일 수 있다. 접지 전력 공급 전압(VSSEL)은 0 V, -1 V, -2 V, -3 V, -4 V, -5 V, -6V, -7 V, 2V 미만, 1 V 미만, 0 V 미만, 또는 임의의 적합한 접지 또는 네거티브 전력 공급 전압 레벨일 수 있다. 방출 페이즈 동안, 신호들(EM1, EM2)은 트랜지스터들(Tem1, Tem2)을 턴 온(turn on)시키도록 어서트되며, 이는 전류가 구동 트랜지스터(Tdrive)로부터 다이오드(26)로 흐르게 허용한다. 구동 트랜지스터(Tdrive)가 턴 온되는 정도는 단자(500)로부터 단자(502)로 다이오드(26)를 통해 흐르는 전류의 양, 및 그에 따른 디스플레이 픽셀(22)로부터의 발광된 광의 양을 제어한다.
도 5a의 예에서, 저장 커패시터(Cst)는 구동 트랜지스터(Tdrive)의 게이트 단자와 다이오드(26)의 애노드(A) 단자 사이에 결합될 수 있다. 데이터 로딩 트랜지스터(Tdata)는 트랜지스터(Tdrive)의 게이트 단자에 결합된 제1 소스-드레인 단자, 데이터 라인(예컨대, 데이터 신호(Vdata)를 전달하는 열 라인)에 결합된 제2 소스-드레인 단자, 및 제1 스캔 제어 신호(SCAN1)를 수신하도록 구성된 게이트 단자를 가질 수 있다. 트랜지스터(Tgate)는 트랜지스터(Tdrive)의 게이트 단자에 결합된 제1 소스-드레인 단자, 기준 전압 라인(예컨대, 기준 전압(Vref)을 운반하는 열 라인)을 통해 기준 전압(Vref)에 결합된 제2 소스-드레인 단자, 및 제1 스캔 제어 신호(SCAN1)를 수신하도록 구성된 게이트 단자를 가질 수 있다. 따라서, 기준 전압(Vref)을 게이트 단자 상으로 Tdrive에 전달하도록 동작가능한 트랜지스터(Tgate)는 때때로 게이트-전압-설정 트랜지스터로 지칭될 수 있다. 전압(Vref)은 VDDEL과 동일하거나, VDDEL 미만인 고정 전압 레벨, 또는 VSSEL과 VDDEL 사이의 일부 다른 전압 레벨일 수 있다.
트랜지스터(Tini)는 Tdrive의 소스 단자에 결합된 제1 소스-드레인 단자, 초기화 전압 라인(예컨대, 초기화 전압(Vini)을 전달하는 열 라인)을 통해 초기화 전압(Vini)을 수신하도록 구성된 제2 소스-드레인 단자, 및 제3 스캔 제어 신호(SC3)를 수신하도록 구성된 게이트 단자를 가질 수 있다. 트랜지스터(Tar)는 다이오드(26)의 애노드 단자(때때로 애노드 전극으로 지칭됨)에 결합된 제1 소스-드레인 단자, 애노드 리셋 전압 라인(예컨대, 애노드 리셋전압(Var)을 운반하는 열 라인)을 통해 애노드 리셋 전압을 수신하도록 구성된 제2 소스-드레인 단자, 및 제3 스캔 제어 신호(SC3)를 수신하도록 구성된 게이트 단자를 가질 수 있다. 다이오드(26)는 VSSEL 접지 전력 공급 라인(502)(때때로 공통 전력 공급 라인으로 지칭됨)에 결합된 캐소드 단자(때때로 캐소드 전극으로 지칭됨)를 갖는다.
전압들(Var, Vini)은 때때로 집합적으로 리셋 전압들로 지칭될 수 있다. 따라서, 트랜지스터들(Tar, Vini)은 때때로 집합적으로 리셋 트랜지스터들 또는 초기화 트랜지스터들로 지칭될 수 있다. 전압들(Var, Vini)은 VDDEL 미만이거나, VSSEL과 동일한 고정 전압 레벨, 또는 VSSEL과 VDDEL 사이의 일부 다른 중간 전압 레벨일 수 있다. 원하는 경우, 전압들(Var, Vini)은 픽셀(22)의 동작 동안 동적으로 변경되는 조정가능한 전압들일 수 있다. 특정 실시예들에서, 전압(Var)은 전압(Vini)과 동일할 수 있다. 다른 실시예들에서, 전압(Var)은 전압(Vini)과 상이할 수 있다. 스캔 제어 신호들(SCAN1, SCAN2, 및 SCAN3)(때때로 스캔 신호들로 지칭됨)은 행 제어 라인들(도 2의 라인들(G) 참조)을 통해 제공될 수 있다.
도 5b는 도 5a에 도시된 유형의 디스플레이 픽셀(22)의 동작을 예시하는 타이밍도이다. 시간(t1) 이전에, 트랜지스터(Tgate)를 활성화(턴 온)시키기 위해 스캔 신호(SCAN2)가 어서트(예컨대, 하이로 구동)될 수 있고, 트랜지스터들(Tem1, Tem2)을 턴 오프시키기 위해 방출 신호(EM)가 디어서트(예컨대, 로우로 구동)될 수 있다. 트랜지스터(Tgate)를 활성화시키는 것은 트랜지스터(Tdrive)의 게이트 단자를 기준 전압 레벨(Vref)로 구동시킨다. 시간(t1)에서, 스캔 신호(SCAN3)는 일시적으로 하이로 펄스화되어 트랜지스터들(Tini, Tar)을 턴 온시킨다. 트랜지스터(Tini)를 활성화시키는 것은 트랜지스터(Tdrive)의 소스 노드를 전압(Vini)으로 구동시키는 반면, 트랜지스터(Tar)를 활성화시키는 것은 OLED 애노드 단자를 전압(Var)으로 구동시킨다. 따라서, 신호(SCAN3)가 어서트되는 동안, 트랜지스터(Tdrive)의 게이트-소스 전압(Vgs)은 (Vref-Vini)로 바이어스될 것이다. 트랜지스터(Tdrive)의 Vgs가 알려진 전압 차이로 초기화되고 애노드 단자가 전압(Var)으로 리셋되는 이러한 기간은 때때로 초기화 페이즈로 지칭된다. 초기화 페이즈의 종료에서 신호(SCAN3)는 디어서트되어 트랜지스터들(Tini, Tar)을 턴 오프시킨다.
특정 상황들에서, 구동 트랜지스터 임계 전압(Vt)은, 예컨대 디스플레이(14)가 흑색 이미지로부터 백색 이미지로 전환되거나 또는 하나의 회색 레벨로부터 다른 회색 레벨로 전환할 때, 변할 수 있다. Vt에서의 이러한 시프팅(때때로 본 명세서에서 박막 트랜지스터 "히스테리시스"로 지칭됨)은 휘도의 감소를 야기할 수 있으며, 이는 달리 "제1 프레임 디밍(dimming)"으로 알려져 있다. 예를 들어, 흑색 프레임에 대한 구동 트랜지스터의 Vgs의 함수로서 포화 전류 Ids 파형은 백색 프레임에 대한 구동 트랜지스터의 Vgs의 함수로서 타겟 Ids 파형으로부터 약간 오프셋될 수 있다. 이러한 오프셋을 완화시키는 것을 돕기 위해, 비-방출 페이즈들 동안 구동 트랜지스터의 단자에 적합한 바이어스 전압이 직접적으로 인가될 수 있다. 도 5a의 예에서, 초기화 페이즈 동안 트랜지스터(Tdrive)의 소스 단자 상으로의 전압(Vini)의 인가는 히스테리시스를 완화시키고 제1 프레임 응답을 개선하는 것을 도울 수 있으며, 때때로 "온-바이어스 응력" 동작으로 지칭된다.
시간(t2)에서, 방출 신호(EM)는 트랜지스터들(Tem1, Tem2)을 턴 온시키기 위해 어서트(예컨대, 하이로 구동)된다. 트랜지스터(Tem1)를 턴 온시키는 것은 트랜지스터(Tdrive)의 드레인 단자를 VDDEL까지 구동시키며, 이는 트랜지스터(Tdrive)의 소스 단자가 트랜지스터(Tdrive)의 게이트에서 Vref 레벨보다 1 Vt 아래까지 충전되게 하는 결과를 가져올 것이다. 다시 말해서, 트랜지스터(Tdrive)의 소스 단자는 (Vref - Vt)까지 충전될 것이다. 이 시간 동안 트랜지스터(Tem2)가 또한 턴 온되기 때문에, OLED 애노드 단자는 마찬가지로 (Vref-Vt)까지 충전될 것이다. 따라서, 이 시간 동안 저장 커패시터에 걸쳐 샘플링되는 전압은 Vt와 동일한 (Vref-[Vref-Vt])와 동일할 것이다. 시간(t3)에서, 방출 신호(EM)는 디어서트된다(예컨대, 로우로 구동된다). 저장 커패시터(Cst)에 걸쳐 Vt가 샘플링되는 이러한 시간 기간 t2 내지 t3은 Vt 샘플링 페이즈로 지칭된다.
시간(t4)에서, 스캔 신호(SCAN 1)는 하이로 펄스화되어 트랜지스터(Tdata)를 턴 온시킨다. 트랜지스터(Tdata)를 활성화시키는 것은 트랜지스터(Tdrive)의 게이트 단자를 픽셀(22)에 대한 새로운 데이터 신호 값에 대응하는 데이터 전압(Vdata)으로 구동시킨다. 이 때, 트랜지스터들(Tem2, Tar) 둘 모두가 턴 오프되기 때문에, 애노드 단자는 고 임피던스 노드이고, 따라서 커패시터(Cst)는 방전될 수 없다(예컨대, 구동 트랜지스터 게이트 단자가 새로운 Vdata 레벨로 구동되더라도 커패시터(Cst)에 걸친 전압은 Vt와 동일하게 유지될 것이다). 트랜지스터(Tdata)가 데이터 전압(Vdata)을 로딩하도록 활성화되는 이러한 시간 기간은 데이터 프로그래밍 페이즈로 지칭된다. 원하는 경우, 방출 신호(EM)는 선택적으로 데이터 프로그래밍 페이즈를 통해 어서트되어, Vdata에 비례하는 전류가 t3 내지 t5의 기간 동안 방출 트랜지스터들(Tem1, Tem2)을 통해 흐를 수 있게 한다(대체 파형(590) 참조).
시간(t5)에서, 방출 신호(EM)는 방출 페이즈를 시작하도록 어서트되며, 방출 페이즈 동안 다이오드(26)는 전압(Vdata)에 비례하는 광량을 방출할 수 있다. 방출 페이즈 동안, 트랜지스터(Tdrive)의 결과적인 Vgs는 [Vdata-(Vref-Vt)]와 동일할 것이다. 최종 방출 전류가 Vgs 마이너스 Vt에 비례하기 때문에, 방출 전류는 Vt에 독립적일 것인데, 이는 (Vgs - Vt)가 (Vdata - Vref + Vt - Vt)와 동일할 것이기 때문이며, 여기서 Vt는 상쇄된다. 구동 트랜지스터 임계 전압이 내부적으로 샘플링되고 이러한 방식으로 상쇄되는 이러한 유형의 동작 방식은 때때로 픽셀 내 임계 전압 보상으로 지칭된다. 초기화 페이즈, Vt 샘플링 페이즈, 및 데이터 프로그래밍 페이즈를 포함하는 t1 내지 t5의 시간 기간은 때때로 데이터 리프레시 기간으로 지칭된다.
온도 변동들에 대한 디스플레이의 감도를 최소화하기 위해, Vt 샘플링 페이즈 지속기간이 연장될 수 있으며, 이는 샘플링 전류 레벨을 감소시킨다. 데이터 프로그래밍 페이즈로부터 Vt 샘플링 페이즈를 결합해제하는 것은, Vt 샘플링 페이즈 지속기간이 데이터 프로그래밍 페이즈 지속기간과 독립적으로 연장될 수 있게 하며, 이는 전형적으로 디스플레이의 성능 요건들에 의해 설정된 바와 같은 하나의 행 시간으로 제한된다. 일부 실시예들에서, Vt 샘플링 페이즈 지속기간(즉, t2 내지 t3의 시간 기간)은 데이터 프로그래밍 페이즈 지속기간(즉, SCAN1의 펄스 폭)보다 10배 내지 20배 더 길 수 있다. 일반적으로, Vt 샘플링 페이즈 지속기간은 데이터 프로그래밍 페이즈 지속기간보다 적어도 2배, 5배, 2-5배, 10배, 5-10배, 10-20배, 또는 20배 초과로 더 길 수 있다. Vt 샘플링 페이즈의 지속기간은 또한, 디스플레이 온도 휘도 감도가 억제될 필요가 있는 정도에 따라 동적으로 조정될 수 있다. 일반적으로, 더 긴 Vt 샘플링 페이즈 지속기간은 온도 휘도 감도를 감소시킬 것이다.
일부 실시예들에서, 픽셀들(22)을 포함하는 디스플레이(14)는 선택적으로 낮은 리프레시 레이트 동작을 지원하도록 구성될 수 있다. 상대적으로 낮은 리프레시 레이트(예컨대, 1 ㎐, 2 ㎐, 1 내지 10 ㎐, 30 ㎐ 미만, 60 ㎐ 미만, 또는 다른 낮은 레이트의 리프레시 레이트)를 이용하여 디스플레이(14)를 동작시키는 것은 정적인 또는 거의 정적인 콘텐츠를 출력하는 애플리케이션들 및/또는 최소 전력 소모를 요구하는 애플리케이션들에 적합할 수 있다.
도 6은 낮은 리프레시 레이트 디스플레이 구동 방식의 도면이다. 도 6에 도시된 바와 같이, 디스플레이(14)는 짧은 데이터 리프레시 기간과 연장된 수직 블랭킹 기간 사이에서 교번할 수 있다. 예를 들어, 각각의 데이터 리프레시 기간은 60 ㎐ 데이터 리프레시 동작에 따라 대략 16.67 밀리초(ms)일 수 있는 반면, 각각의 수직 블랭킹 기간은, 디스플레이(14)의 전체 리프레시 레이트가 1 ㎐보다 낮도록, 대략 1 초일 수 있다. 이와 같이 구성되면, 블랭킹 지속기간을 조정하여 디스플레이(14)의 전체 리프레시 레이트를 튜닝할 수 있다. 예를 들어, 블랭킹 지속기간이 0.5초로 튜닝된 경우, 전체 리프레시 레이트는 대략 2 ㎐로 증가될 것이다. 낮은 리프레시 레이트 구동 방식들에서, 수직 블랭킹 시간은 (예를 들어) 데이터 리프레시 시간보다 적어도 2배, 적어도 10배, 적어도 30배, 또는 적어도 60배 더 길 수 있다.
도 5a에 도시된 바와 같이, 발광 다이오드(26)는 연관된 커패시턴스(Coled)를 가질 수 있다. 낮은 그레이 레벨들을 출력하기 위해 픽셀(22)을 사용할 때, 방출 전류는 비교적 작고, 따라서 충전 커패시턴스(Coled)는 상당히 긴 시간이 걸릴 수 있다. 그러한 낮은 그레이 레벨 플리커(flicker)는 전형적으로 높은 리프레시 레이트들에서 인지가능하지 않다. 그러나, 더 낮은 리프레시 레이트들에서는, 모든 리프레시 기간 동안 저주파수 밝기 변화들로 인해 낮은 그레이 레벨 플리커가 관찰될 수 있다. 낮은 프레시 레이트 플리커를 개선하고 휘도 변동을 감소시키는 것을 돕기 위해, 수직 블랭킹 기간 동안 하나 이상의 애노드 리셋들을 수행하는 것이 바람직할 수 있다.
도 5c는 수직 블랭킹 기간 동안 도 5a의 픽셀(22)을 제어하기 위한 관련 신호 파형들의 거동을 예시하는 타이밍도이다. 시간(ta) 이전에, 방출 신호(EM)는 방출을 일시적으로 중단시키기 위해 디어서트(예컨대, 로우로 구동)될 수 있다. 시간(ta) 후에, 트랜지스터들(Tar, Tini)을 일시적으로 활성화시키기 위해 신호(SCAN3)가 펄스화될 수 있다. 트랜지스터(Tar)를 활성화시키는 것은 OLED 애노드 단자를 애노드 리셋 전압 레벨(Var)로 구동시킬 것이다. 시간(tb)에서, 방출 신호(EM)는 방출을 재개하도록 어서트될 수 있다. 시간(ta) 내지 시간(tb)의 지속기간은 시간(t1) 내지 시간(t5)의 활성 리프레시 기간과 동일해야 한다. 그러한 애노드 리셋은, 시스템이 데이터 값들을 언제 업데이트할 수 있는지에 따라, 수직 블랭킹 기간 동안 매 8 ms, 매 4 ms, 매 2 ms, 또는 다른 적합한 간격들로 수행될 수 있다. 수직 블랭킹 기간 동안 다수의 애노드 리셋들을 수행하는 것은 디스플레이(14)가 낮은 리프레시 레이트들로 동작하고 있을 때 낮은 그레이 레벨 플리커 및 휘도 변동을 완화시키는 것을 도울 수 있다.
픽셀(22)이 하나의 커패시터(Cst)를 포함하는 도 5a의 예는 단지 예시적인 것이다. 도 5a의 픽셀(22)의 구동 전류(예컨대, 방출 동안 구동 트랜지스터(Tdrive)를 통해 흐르는 전류)는 [Coled/(Cst + Coled)]에 비례한다. OLED 커패시턴스(Coled)가 Cst에 비해 작은 경우, 구동 전류가 감쇠될 것이다.
도 7은 추가적인 커패시터(Cboost)를 포함하는 픽셀(22)의 다른 적합한 실시예를 예시한다. 도 7에 도시된 바와 같이, 커패시터(Cboost)는 OLED 애노드 단자에 결합된 제1 단자 및 DC 전압 레벨(Vdc)에 결합된 제2 단자를 갖는다. 전압(Vdc)은 VDDEL, VSSEL, Vref, Var, Vini, 또는 픽셀(22) 내의 다른 이용가능한/기존 전압으로 단락될 수 있다. 도 7의 픽셀(22)의 나머지의 구조 및 기능은 도 5a의 것과 동일하며, 명확성을 위해 반복될 필요가 없다. 도 5b의 데이터 리프레시 동작 및 도 5c의 수직 블랭킹 애노드 리셋 동작은 또한 도 7의 픽셀(22)에 적용될 수 있다. 이러한 방식으로 구성되면, 도 7의 픽셀(22)의 구동 전류는 [(Coled + Cboost)/(Cst + Coled + Cboost)]에 비례할 것이다. 커패시터(Cboost)를 적절하게 크기설정함으로써, Coled에 의해 야기되는 구동 전류의 감쇠가 특정 데이터 전압 범위들에 대해 감소될 수 있다. 따라서, 커패시터(Cboost)는 구동 전류 레벨들을 부스팅하는 역할을 하며, 따라서 때때로 전류 부스팅 커패시터로 지칭된다.
방출 트랜지스터들(Tem1, Tem2)이 공통 방출 신호(EM)에 의해 제어되는 도 7의 실시예는 단지 예시적인 것이다. 도 8a는 별개의 방출 제어 신호들에 의해 제어되는 방출 트랜지스터들을 갖는 픽셀(22)의 다른 실시예를 도시한다. 도 8a에 도시된 바와 같이, 방출 트랜지스터(Tem1)는 제1 방출 제어 신호(EM1)를 수신하도록 구성된 게이트를 갖는 반면, 방출 트랜지스터(Tem2)는 제2 방출 제어 신호(EM2)를 수신하도록 구성된 게이트를 갖는다. 별개의 방출 제어 신호(EM2)를 갖는 것은 트랜지스터(Tem2)가 Vt 샘플링 페이즈 동안 턴 오프될 수 있게 하며, 이는 구동 트랜지스터 소스 단자를 애노드 단자로부터 전기적으로 격리시킨다. 구동 트랜지스터 소스 단자를 애노드 단자로부터 분리 또는 결합해제하는 것은, 때때로 VSSEL 공통 전극 상에 결합될 수 있는 잠재적인 잡음 소스들에 대한 픽셀(22)의 내성을 개선한다. 예를 들어, 디스플레이(14)의 최상부 상에 때때로 오버레이되는 터치 센서 어레이는 VSSEL 라인 상에 잡음을 주입할 수 있다. Vt 샘플링 및 데이터 프로그래밍 페이즈 동안 트랜지스터(Tem2)를 턴 오프시킴으로써, 그러한 유형들의 잡음 주입이 거부될 수 있다.
커패시터(Cst)는 트랜지스터(Tdrive)의 게이트 단자에 결합된 제1 단자를 갖고, 트랜지스터(Tdrive)의 소스 단자에 결합된 제2 단자를 갖는다. 커패시터(Cboost)는 트랜지스터(Tdrive)의 소스 단자에 결합된 제1 단자 및 전압(Vdc)에 결합된 제2 단자를 갖는다. 전압(Vdc)은 VDDEL, VSSEL, Vref, Var, Vini, 또는 픽셀(22) 내의 다른 이용가능한/기존 전압으로 단락될 수 있다. 도 8a의 픽셀(22)의 나머지의 구조 및 기능은 도 5a의 것과 동일하며, 명확성을 위해 반복될 필요가 없다. 이러한 방식으로 구성되면, 도 8a의 픽셀(22)의 구동 전류는 [(Cboost)/(Cst + Cboost)]에 비례할 것이다. 커패시터(Cboost)를 적절하게 크기설정함으로써, 구동 전류는 데이터 프로그래밍 페이즈 동안 특정 데이터 전압 범위들에 대해 비교적 부호화되어 유지될 수 있다. 따라서, 커패시터(Cboost)는 구동 전류 레벨들을 부스팅하는 역할을 하며, 따라서 때때로 전류 부스팅 커패시터로 지칭된다.
도 8b는 도 8a에 도시된 유형의 디스플레이 픽셀(22)의 동작을 예시하는 타이밍도이다. 시간(t1) 이전에, 트랜지스터(Tgate)를 활성화(턴 온)시키기 위해 스캔 신호(SCAN2)가 어서트(예컨대, 하이로 구동)될 수 있고, 트랜지스터들(Tem1, Tem2)을 턴 오프시키기 위해 방출 신호들(EM1, EM2)이 디어서트(예컨대, 로우로 구동)될 수 있다. 트랜지스터(Tgate)를 활성화시키는 것은 트랜지스터(Tdrive)의 게이트 단자를 기준 전압 레벨(Vref)로 구동시킨다. 시간(t1)에서, 스캔 신호(SCAN3)는 일시적으로 하이로 펄스화되어 트랜지스터들(Tini, Tar)을 턴 온시킨다. 트랜지스터(Tini)를 활성화시키는 것은 트랜지스터(Tdrive)의 소스 노드를 전압(Vini)으로 구동시키는 반면, 트랜지스터(Tar)를 활성화시키는 것은 OLED 애노드 단자를 전압(Var)으로 구동시킨다. 따라서, 초기화 페이즈 동안, 트랜지스터(Tdrive)의 게이트-소스 전압(Vgs)은 (Vref-Vini)로 바이어스될 것이다.
시간(t2)에서, 트랜지스터(Tem2)가 오프로 유지되는 동안, 트랜지스터(Tem1)를 턴 온시키기 위해 방출 신호(EM1)만이 어서트(예컨대, 하이로 구동)된다. 트랜지스터(Tem1)를 턴 온시키는 것은 트랜지스터(Tdrive)의 드레인 단자를 VDDEL까지 구동시키며, 이는 트랜지스터(Tdrive)의 소스 단자가 트랜지스터(Tdrive)의 게이트에서 Vref 레벨보다 1 Vt 아래까지 충전되게 하는 결과를 가져올 것이다. 다시 말해서, 트랜지스터(Tdrive)의 소스 단자는 시간(t2) 내지 시간(t3)의 Vt 샘플링 페이즈 동안 (Vref-Vt)까지 충전될 것이다. 이러한 시간 동안 트랜지스터(Tem2)가 턴 오프되기 때문에, VSSEL 및 OLED 애노드 단자 상에 주입되는 임의의 잠재적 잡음은 구동 트랜지스터 소스 단자로부터 격리될 것이다.
시간(t4)에서, 스캔 신호(SCAN 1)는 하이로 펄스화되어 트랜지스터(Tdata)를 턴 온시킨다. 트랜지스터(Tdata)를 활성화시키는 것은 트랜지스터(Tdrive)의 게이트 단자를 픽셀(22)에 대한 새로운 데이터 신호 값에 대응하는 데이터 전압(Vdata)으로 구동시킨다. 이 때, 트랜지스터들(Tem2, Tar) 둘 모두가 턴 오프되기 때문에, 애노드 단자는 고 임피던스 노드이고, 따라서 커패시터(Cst)는 방전될 수 없다(예컨대, 구동 트랜지스터 게이트 단자가 새로운 Vdata 레벨로 구동되더라도 커패시터(Cst)에 걸친 전압은 Vt와 동일하게 유지될 것이다). 트랜지스터(Tdata)가 데이터 전압(Vdata)을 로딩하도록 활성화되는 이러한 시간 기간은 데이터 프로그래밍 페이즈로 지칭된다. 원하는 경우, 방출 신호(EM1)는 선택적으로 데이터 프로그래밍 페이즈를 통해 어서트되어, Vdata에 비례하는 전류가 t3 내지 t5의 기간 동안 적어도 방출 트랜지스터(Tem1)를 통해 흐를 수 있게 한다(대체 파형(890) 참조).
시간(t5)에서, 방출 신호(EM)는 방출 페이즈를 시작하도록 어서트되며, 방출 페이즈 동안 다이오드(26)는 전압(Vdata)에 비례하는 광량을 방출할 수 있다. 방출 페이즈 동안, 트랜지스터(Tdrive)의 결과적인 Vgs는 [Vdata-(Vref-Vt)]와 동일할 것이다. 최종 방출 전류가 Vgs 마이너스 Vt에 비례하기 때문에, 방출 전류는 Vt에 독립적일 것인데, 이는 (Vgs - Vt)가 (Vdata - Vref + Vt - Vt)와 동일할 것이기 때문이며, 여기서 Vt는 픽셀 내 임계 전압 상쇄 동작을 완료하기 위해 상쇄된다. 도 5b와 관련하여 전술된 바와 같이, Vt 샘플링 페이즈의 지속기간은 디스플레이(14)의 온도 휘도 감도를 최소화하기 위해 데이터 프로그래밍 페이즈의 지속기간에 비해 독립적으로 증가될 수 있다(예컨대, Vt 샘플링 페이즈의 지속기간은 데이터 프로그래밍 페이즈의 지속기간보다 적어도 2배, 5배, 2-5배, 10배, 5-10배, 10-20배, 또는 20배 초과로 더 길 수 있다).
도 8a의 픽셀(22)은 낮은 리프레시 레이트 디스플레이에 사용될 수 있다. 도 8c는 낮은 리프레시 레이트 동작의 연장된 수직 블랭킹 기간 동안 도 8a의 픽셀(22)을 제어하기 위한 관련 신호 파형들의 거동을 예시하는 타이밍도이다. 시간(ta) 이전에, 방출 신호들(EM1, EM2)은 방출을 일시적으로 중단시키기 위해 디어서트(예컨대, 로우로 구동)될 수 있다. 시간(ta) 후에, 트랜지스터들(Tar, Tini)을 일시적으로 활성화시키기 위해 신호(SCAN3)가 펄스화될 수 있다. 트랜지스터(Tar)를 활성화시키는 것은 OLED 애노드 단자를 애노드 리셋 전압 레벨(Var)로 구동시킬 것이다. 시간(tb)에서, 방출 신호들(EM1, EM2)은 방출을 재개하도록 어서트될 수 있다. 시간(ta) 내지 시간(tb)의 지속기간은 시간(t1) 내지 시간(t5)의 활성 리프레시 기간과 동일해야 한다(도 8b 참조). 그러한 애노드 리셋은, 시스템이 데이터 값들을 언제 업데이트할 수 있는지에 따라, 수직 블랭킹 기간 동안 매 8 ms, 매 4 ms, 매 2 ms, 또는 다른 적합한 간격들로 수행될 수 있다. 수직 블랭킹 기간 동안 다수의 애노드 리셋들을 수행하는 것은 디스플레이(14)가 낮은 리프레시 레이트들로 동작하고 있을 때 낮은 그레이 레벨 플리커 및 휘도 변동을 완화시키는 것을 도울 수 있다.
포지티브 전력 공급 라인과 트랜지스터(Tdrive) 사이에 방출 트랜지스터(Tem1)가 개재된, 도 8a의 픽셀(22)의 실시예는 단지 예시적인 것이다. 그러한 배열에서, 트랜지스터(Tdrive)에 걸친 기생 게이트-드레인 커패시턴스는, 이전 행과 연관된 데이터 신호가 트랜지스터(Tdrive)의 드레인 단자에 우연히 결합되게 할 수 있으며, 이는 전형적으로 데이터 프로그래밍 페이즈 동안 플로팅된다. 구동 트랜지스터 드레인 단자에 대한 이러한 잠재적인 데이터 결합으로 인해, SCAN 1 데이터 로딩 펄스는 하나의 행 시간 미만으로 제한되어야 한다. SCAN1 펄스 시간에 대한 그러한 엄격한 제약은 게이트 드라이버 회로부(34)(도 2)의 설계 복잡성을 증가시킬 수 있다.
이러한 설계 제약을 완화하는 것을 돕기 위해, 트랜지스터들(Tem1, Tdrive)의 순서가 스와핑될 수 있다(예컨대, 도 9 참조). 도 9에 도시된 바와 같이, 방출 트랜지스터(Tem1)는 트랜지스터(Tdrive)와 (Tem2) 사이에 개재될 수 있다. 특히, 트랜지스터(Tdrive)는 VDDEL에 단락된 드레인 단자 및 방출 트랜지스터(Tem1)에 결합된 소스 단자를 가질 수 있다. 트랜지스터(Tdrive)의 드레인 단자를 VDDEL에 연결함으로써, 구동 트랜지스터 드레인 단자는 더 이상 플로팅되지 않아서, 그 노드에 저장된 이전 행 데이터의 잠재적인 메모리가 없을 수 있다. 그 결과, 데이터 프로그래밍 페이즈 동안의 SCAN 1 펄스 폭은 하나 초과의 행 시간일 수 있다. 더 넓은 SCAN 1 펄스를 허용하는 것은 게이트 드라이버 설계를 단순화하는 것을 도울 수 있다.
커패시터(Cst)는 트랜지스터(Tdrive)의 게이트 단자에 결합된 제1 단자를 갖고, 트랜지스터(Tem1)의 소스 단자에 결합된 제2 단자를 갖는다. 커패시터(Cboost)는 트랜지스터(Tem1)의 소스 단자에 결합된 제1 단자 및 전압(Vdc)에 결합된 제2 단자를 갖는다. 전압(Vdc)은 VDDEL, VSSEL, Vref, Var, Vini, 또는 픽셀(22) 내의 다른 이용가능한/기존 전압으로 단락될 수 있다. 트랜지스터들(Tdrive, Tem1)의 위치가 이제 스와핑되기 때문에, 트랜지스터들(Tem2, Tini)은 이제 트랜지스터(Tem1)의 소스 단자에 직접 결합된다.
도 9의 픽셀(22)의 나머지의 구조 및 기능은 도 8a의 것과 유사하며, 명확성을 위해 반복될 필요가 없다. 도 8b의 데이터 리프레시 동작 및 도 8c의 수직 블랭킹 애노드 리셋 동작은 또한 도 9의 픽셀(22)에 적용될 수 있다. 이러한 방식으로 구성 및 동작되면, 도 9의 픽셀(22)의 구동 전류는 [(Cboost)/(Cst + Cboost)]에 비례할 것이다. 커패시터(Cboost)를 적절하게 크기설정함으로써, 구동 전류는 데이터 프로그래밍 페이즈 동안 특정 데이터 전압 범위들에 대해 비교적 부호화되어 유지될 수 있다. 따라서, 커패시터(Cboost)는 구동 전류 레벨들을 부스팅하는 역할을 하며, 따라서 때때로 전류 부스팅 커패시터로 지칭된다.
도 9의 실시예에서, 트랜지스터(Tem1)가 초기화 페이즈 동안 턴 오프되기 때문에, 트랜지스터(Tini)는 초기화 페이즈 동안 트랜지스터(Tdrive)에 전압(Vini)을 인가할 수 없다. 다시 말하면, 온-바이어스 응력 동작은 도 9의 픽셀(22)에 적용될 수 없다. 도 10은 초기화 트랜지스터(Tini)가 트랜지스터(Tdrive)의 소스 단자에 결합되는 픽셀(22)의 다른 실시예를 도시한다. 트랜지스터(Tini)를 트랜지스터(Tdrive)의 소스 단자에 직접 연결하는 것은 트랜지스터(Tini)가 히스테리시스 및 제1 프레임 디밍을 완화시키기 위해 초기화 페이즈 동안 온-바이어스 응력 동작을 수행할 수 있게 한다. 도 10의 픽셀(22)의 나머지의 구조 및 기능은 도 9의 것과 동일하며, 명확성을 위해 반복될 필요가 없다. 도 8b의 데이터 리프레시 동작은 또한 도 10의 픽셀(22)에 적용될 수 있다. 그러나, 초기화 페이즈 동안, 신호(EM1)는 트랜지스터(Tem1)를 턴 온시키기 위해 어서트된 상태로 유지(예컨대, 하이로 유지)될 수 있다. 유사하게, 도 8c의 수직 블랭킹 애노드 리셋 제어 방식은 또한 도 10의 픽셀(22)에 적용될 수 있다.
픽셀(22)이 애노드 단자에 결합된 애노드 리셋 트랜지스터(Tar) 및 트랜지스터(Tdrive)에 결합된 별개의 초기화 트랜지스터(Tini) 둘 모두를 포함하는 도 8a의 실시예는 단지 예시적인 것이다. 도 11a는 별개의 초기화 트랜지스터(Tini)를 포함하지 않는 픽셀(22)의 다른 적합한 실시예를 도시한다. 다시 말하면, 도 11a의 픽셀(22)의 구조 및 기능은, 도 11a의 픽셀(22)이 하나 더 적은 트랜지스터를 포함한다는 점(즉, 도 11a의 픽셀(22)은 트랜지스터(Tini)를 포함하지 않는다는 점)을 제외하고, 도 8a의 구조 및 기능과 동일하다.
도 11b는 도 11a에 도시된 유형의 디스플레이 픽셀(22)의 동작을 예시하는 타이밍도이다. 시간(t1) 이전에, 트랜지스터(Tgate)를 활성화(턴 온)시키기 위해 스캔 신호(SCAN2)가 어서트(예컨대, 하이로 구동)될 수 있고, 트랜지스터(Tem1)를 턴 오프시키기 위해 방출 신호(EM1)가 디어서트(예컨대, 로우로 구동)될 수 있다. 트랜지스터(Tgate)를 활성화시키는 것은 트랜지스터(Tdrive)의 게이트 단자를 기준 전압 레벨(Vref)로 구동시킨다. 시간(t1)에서, 스캔 신호(SCAN3)는 일시적으로 하이로 펄스화되어 트랜지스터(Tar)를 턴 온시킨다. 트랜지스터(Tar)를 활성화시키는 것은 OLED 애노드 단자를 전압(Var)으로 구동시킨다. 초기화 페이즈 동안 신호(EM2)가 하이로 유지되기 때문에, 트랜지스터(Tdrive)의 소스 단자는 또한 트랜지스터(Tem2)를 통해 Var로 리셋된다. 따라서, 초기화 페이즈 동안, 트랜지스터(Tdrive)의 게이트-소스 전압(Vgs)은 (Vref-Var)로 바이어스될 것이다. 초기화 페이즈 동안 트랜지스터(Tdrive)의 소스 단자에 전압(Var)이 또한 직접 인가되기 때문에, 전압(Var)은 또한, Vt 히스테리시스를 완화하고 제1 프레임 응답을 개선하기 위해 온-바이어스 응력을 적용하는 역할을 할 수 있다.
시간(t2)에서, 트랜지스터(Tem2)가 오프인 동안, 트랜지스터(Tem1)를 턴 온시키기 위해 방출 신호(EM1)만이 어서트(예컨대, 하이로 구동)된다. 트랜지스터(Tem1)를 턴 온시키는 것은 트랜지스터(Tdrive)의 드레인 단자를 VDDEL까지 구동시키며, 이는 트랜지스터(Tdrive)의 소스 단자가 트랜지스터(Tdrive)의 게이트에서 Vref 레벨보다 1 Vt 아래까지 충전되게 하는 결과를 가져올 것이다. 다시 말해서, 트랜지스터(Tdrive)의 소스 단자는 시간(t2) 내지 시간(t3)의 Vt 샘플링 페이즈 동안 (Vref-Vt)까지 충전될 것이다. 이러한 시간 동안 트랜지스터(Tem2)가 턴 오프되기 때문에, VSSEL 및 OLED 애노드 단자 상에 주입되는 임의의 잠재적 잡음은 구동 트랜지스터 소스 단자로부터 격리될 것이다.
시간(t4)에서, 스캔 신호(SCAN 1)는 데이터 프로그래밍 페이즈 동안 하이로 펄스화되어 트랜지스터(Tdata)를 턴 온시킨다. 트랜지스터(Tdata)를 활성화시키는 것은 트랜지스터(Tdrive)의 게이트 단자를 픽셀(22)에 대한 새로운 데이터 신호 값에 대응하는 데이터 전압(Vdata)으로 구동시킨다. 이 때, 트랜지스터들(Tem2, Tar) 둘 모두가 턴 오프되기 때문에, 애노드 단자는 고 임피던스 노드이고, 따라서 커패시터(Cst)는 방전될 수 없다(예컨대, 구동 트랜지스터 게이트 단자가 새로운 Vdata 레벨로 구동되더라도 커패시터(Cst)에 걸친 전압은 Vt와 동일하게 유지될 것이다). 원하는 경우, 방출 신호(EM1)는 선택적으로 데이터 프로그래밍 페이즈를 통해 어서트되어, Vdata에 비례하는 전류가 t3 내지 t5의 기간 동안 적어도 방출 트랜지스터(Tem1)를 통해 흐를 수 있게 한다(대체 파형(1190) 참조).
시간(t5)에서, 방출 신호(EM)는 방출 페이즈를 시작하도록 어서트되며, 방출 페이즈 동안 다이오드(26)는 전압(Vdata)에 비례하는 광량을 방출할 수 있다. 방출 페이즈 동안, 트랜지스터(Tdrive)의 결과적인 Vgs는 [Vdata-(Vref-Vt)]와 동일할 것이다. 최종 방출 전류가 Vgs 마이너스 Vt에 비례하기 때문에, 방출 전류는 Vt에 독립적일 것인데, 이는 (Vgs - Vt)가 (Vdata - Vref + Vt - Vt)와 동일할 것이기 때문이며, 여기서 Vt는 픽셀 내 임계 전압 상쇄 동작을 완료하기 위해 상쇄된다. 도 5b와 관련하여 전술된 바와 같이, Vt 샘플링 페이즈의 지속기간은 디스플레이(14)의 온도 휘도 감도를 최소화하기 위해 데이터 프로그래밍 페이즈의 지속기간에 비해 독립적으로 증가될 수 있다(예컨대, Vt 샘플링 페이즈의 지속기간은 데이터 프로그래밍 페이즈의 지속기간보다 적어도 2배, 5배, 2-5배, 10배, 5-10배, 10-20배, 또는 20배 초과로 더 길 수 있다).
도 11a의 픽셀(22)은 낮은 리프레시 레이트 디스플레이에 사용될 수 있다. 도 11c는 낮은 리프레시 레이트 동작의 연장된 수직 블랭킹 기간 동안 도 11a의 픽셀(22)을 제어하기 위한 관련 신호 파형들의 거동을 예시하는 타이밍도이다. 시간(ta) 이전에, 방출 신호들(EM1, EM2)은 방출을 일시적으로 중단시키기 위해 디어서트(예컨대, 로우로 구동)될 수 있다. 시간(ta) 후에, 트랜지스터(Tar)를 일시적으로 활성화시키기 위해 신호(SCAN3)가 펄스화될 수 있다. 트랜지스터(Tar)를 활성화시키는 것은 OLED 애노드 단자를 애노드 리셋 전압 레벨(Var)로 구동시킬 것이다. 시간(tb)에서, 방출 신호들(EM1, EM2)은 방출을 재개하도록 어서트될 수 있다. 시간(ta) 내지 시간(tb)의 지속기간은 시간(t1) 내지 시간(t5)의 활성 리프레시 기간과 동일해야 한다(도 11b 참조). 그러한 애노드 리셋은, 시스템이 데이터 값들을 언제 업데이트할 수 있는지에 따라, 수직 블랭킹 기간 동안 매 8 ms, 매 4 ms, 매 2 ms, 또는 다른 적합한 간격들로 수행될 수 있다. 수직 블랭킹 기간 동안 다수의 애노드 리셋들을 수행하는 것은 디스플레이(14)가 낮은 리프레시 레이트들로 동작하고 있을 때 낮은 그레이 레벨 플리커 및 휘도 변동을 완화시키는 것을 도울 수 있다.
픽셀(22)이 2개의 방출 트랜지스터들을 포함하는 도 8a의 실시예는 단지 예시적인 것이다. 도 12a는 하나의 방출 트랜지스터를 포함하는 픽셀(22)의 다른 적합한 실시예를 도시한다. 다시 말하면, 도 12a의 픽셀(22)의 구조 및 기능은, 도 12a의 픽셀(22)이 하나 더 적은 방출 트랜지스터를 포함한다는 점(즉, 도 12a의 픽셀(22)이 트랜지스터(Tdrive)와 다이오드(26) 사이에 결합된 단일 방출 트랜지스터(Tem)를 포함하지만 임의의 다른 방출 제어 트랜지스터를 포함하지 않는다는 점)을 제외하고, 도 8a의 구조 및 기능과 동일하다. 단일 방출 트랜지스터(Tem)는 방출 신호(EM)를 수신하도록 구성된 게이트를 갖는다.
도 12b은 도 12a에 도시된 유형의 디스플레이 픽셀(22)의 동작을 예시하는 타이밍도이다. 시간(t1) 이전에, 트랜지스터(Tgate)를 활성화(턴 온)시키기 위해 스캔 신호(SCAN2)가 어서트(예컨대, 하이로 구동)될 수 있고, 트랜지스터(Tem)를 턴 오프시키기 위해 방출 신호(EM)가 디어서트(예컨대, 로우로 구동)될 수 있다. 트랜지스터(Tgate)를 활성화시키는 것은 트랜지스터(Tdrive)의 게이트 단자를 기준 전압 레벨(Vref)로 구동시킨다. 시간(t1)에서, 스캔 신호(SCAN3)는 일시적으로 하이로 펄스화되어 트랜지스터들(Tar, Tini)을 턴 온시킨다. 트랜지스터(Tini)를 활성화시키는 것은 트랜지스터(Tdrive)의 소스 단자를 Vini로 구동시키는 반면, 트랜지스터(Tar)를 활성화시키는 것은 OLED 애노드 단자를 전압(Var)으로 구동시킨다. 따라서, 초기화 페이즈 동안, 트랜지스터(Tdrive)의 게이트-소스 전압(Vgs)은 (Vref-Vini)로 바이어스될 것이다.
이 시간 동안, 트랜지스터들(Tdrive, Tini)을 통해 VDDEL로부터 Vini로의 단락 전류 경로가 있을 수 있다. Vini가 행 단위 라우팅 라인을 통해 전달되는 경우, 주어진 행을 따라 모든 단일 액세스된 픽셀로부터의 그러한 전류는 큰 IR 강하를 발생시킬 것이다. IR 강하를 관리가능한 레벨들로 유지하는 것을 돕기 위해, 임의의 주어진 행이 액세스되고 있을 때 각각의 초기화 열 라인만이 하나의 단락 전류 경로만을 보도록, 초기화 전압(Vini)은 열 단위 라우팅 라인을 통해 픽셀(22)로 라우팅될 수 있다.
시간(t2)으로부터 시간(t3)까지, SCAN2만이 어서트된 상태로 유지된다. 트랜지스터(Tdrive)의 드레인 단자가 이제 VDDEL에 직접 연결되기 때문에, 시간(t2)에 SCAN3을 턴 오프시키는 것은 트랜지스터(Tdrive)의 소스 단자가 트랜지스터(Tdrive)의 게이트에서 Vref 레벨보다 1 Vt 아래까지 충전되게 할 것이다. 다시 말해서, 트랜지스터(Tdrive)의 소스 단자는 시간(t2) 내지 시간(t3)의 Vt 샘플링 페이즈 동안 (Vref-Vt)까지 충전될 것이다.
시간(t4)에서, 스캔 신호(SCAN 1)는 데이터 프로그래밍 페이즈 동안 하이로 펄스화되어 트랜지스터(Tdata)를 턴 온시킨다. 트랜지스터(Tdata)를 활성화시키는 것은 트랜지스터(Tdrive)의 게이트 단자를 픽셀(22)에 대한 새로운 데이터 신호 값에 대응하는 데이터 전압(Vdata)으로 구동시킨다. 이 때, 트랜지스터들(Tem, Tini) 둘 모두가 턴 오프되기 때문에, 커패시터(Cst)는 방전될 수 없다(예컨대, 구동 트랜지스터 게이트 단자가 새로운 Vdata 레벨로 구동되더라도 커패시터(Cst)에 걸친 전압은 Vt와 동일하게 유지될 것이다). 원하는 경우, 방출 신호(EM)는 선택적으로 데이터 프로그래밍 페이즈를 통해 어서트되어, Vdata에 비례하는 전류가 t3 내지 t5의 기간 동안 방출 트랜지스터(Tem)를 통해 흐를 수 있게 한다(대체 파형(1490) 참조).
시간(t5)에서, 방출 신호(EM)는 방출 페이즈를 시작하도록 어서트되며, 방출 페이즈 동안 다이오드(26)는 전압(Vdata)에 비례하는 광량을 방출할 수 있다. 방출 페이즈 동안, 트랜지스터(Tdrive)의 결과적인 Vgs는 [Vdata-(Vref-Vt)]와 동일할 것이다. 최종 방출 전류가 Vgs 마이너스 Vt에 비례하기 때문에, 방출 전류는 Vt에 독립적일 것인데, 이는 (Vgs - Vt)가 (Vdata - Vref + Vt - Vt)와 동일할 것이기 때문이며, 여기서 Vt는 픽셀 내 임계 전압 상쇄 동작을 완료하기 위해 상쇄된다. 도 5b와 관련하여 전술된 바와 같이, Vt 샘플링 페이즈의 지속기간은 디스플레이(14)의 온도 휘도 감도를 최소화하기 위해 데이터 프로그래밍 페이즈의 지속기간에 비해 독립적으로 증가될 수 있다(예컨대, Vt 샘플링 페이즈의 지속기간은 데이터 프로그래밍 페이즈의 지속기간보다 적어도 2배, 5배, 2-5배, 10배, 5-10배, 10-20배, 또는 20배 초과로 더 길 수 있다).
도 12a의 픽셀(22)은 낮은 리프레시 레이트 디스플레이에 사용될 수 있다. 도 12c는 낮은 리프레시 레이트 동작의 연장된 수직 블랭킹 기간 동안 도 12a의 픽셀(22)을 제어하기 위한 관련 신호 파형들의 거동을 예시하는 타이밍도이다. 시간(ta) 이전에, 방출 신호(EM)는 방출을 일시적으로 중단시키기 위해 디어서트(예컨대, 로우로 구동)될 수 있다. 시간(ta) 후에, 트랜지스터들(Tar, Tini)을 일시적으로 활성화시키기 위해 신호(SCAN3)가 펄스화될 수 있다. 트랜지스터(Tar)를 활성화시키는 것은 OLED 애노드 단자를 애노드 리셋 전압 레벨(Var)로 구동시킬 것이다. 시간(tb)에서, 방출 신호(EM)는 방출을 재개하도록 어서트될 수 있다. 시간(ta) 내지 시간(tb)의 지속기간은 시간(t1) 내지 시간(t5)의 활성 리프레시 기간과 동일해야 한다(도 12b 참조). 그러한 애노드 리셋은, 시스템이 데이터 값들을 언제 업데이트할 수 있는지에 따라, 수직 블랭킹 기간 동안 매 8 ms, 매 4 ms, 매 2 ms, 또는 다른 적합한 간격들로 수행될 수 있다. 수직 블랭킹 기간 동안 다수의 애노드 리셋들을 수행하는 것은 디스플레이(14)가 낮은 리프레시 레이트들로 동작하고 있을 때 낮은 그레이 레벨 플리커 및 휘도 변동을 완화시키는 것을 도울 수 있다.
픽셀(22)이 애노드 단자에 결합된 애노드 리셋 트랜지스터(Tar) 및 트랜지스터(Tdrive)에 결합된 별개의 초기화 트랜지스터(Tini) 둘 모두를 포함하는 도 12a의 실시예는 단지 예시적인 것이다. 도 13a는 별개의 초기화 트랜지스터(Tini)를 포함하지 않는 픽셀(22)의 다른 적합한 실시예를 도시한다. 다시 말하면, 도 13a의 픽셀(22)의 구조 및 기능은, 도 13a의 픽셀(22)이 하나 더 적은 트랜지스터를 포함한다는 점(즉, 도 13a의 픽셀(22)은 트랜지스터(Tini)를 포함하지 않는다는 점)을 제외하고, 도 12a의 구조 및 기능과 동일하다. 따라서, 도 13a의 픽셀(22)은 단지 5개의 반도체 산화물 트랜지스터들 및 2개의 커패시터들(Cst, Cboost)만을 포함한다.
도 13b는 도 13a에 도시된 유형의 디스플레이 픽셀(22)의 동작을 예시하는 타이밍도이다. 시간(t1) 이전에, 트랜지스터(Tgate)를 활성화(턴 온)시키기 위해 스캔 신호(SCAN2)가 어서트(예컨대, 하이로 구동)될 수 있다. 트랜지스터(Tgate)를 활성화시키는 것은 트랜지스터(Tdrive)의 게이트 단자를 기준 전압 레벨(Vref)로 구동시킨다. 시간(t1)에서, 스캔 신호(SCAN3)는 일시적으로 하이로 펄스화되어 트랜지스터(Tar)를 턴 온시킨다. 트랜지스터(Tar)를 활성화시키는 것은 트랜지스터(Tdrive)의 소스 단자를 Var로 구동시킨다. 신호(EM)가 초기화 페이즈 동안 하이로 유지되기 때문에, 트랜지스터(Tem)를 통해 트랜지스터(Tdrive)의 소스 단자에 전압(Var)이 인가될 수 있다. 따라서, 초기화 페이즈 동안, 트랜지스터(Tdrive)의 게이트-소스 전압(Vgs)은 (Vref-Var)로 바이어스될 것이다. 초기화 페이즈 동안 트랜지스터(Tdrive)의 소스 단자에 전압(Var)이 또한 직접 인가되기 때문에, 전압(Var)은 또한, Vt 히스테리시스를 완화하고 제1 프레임 응답을 개선하기 위해 온-바이어스 응력을 적용하는 역할을 할 수 있다.
이 시간 동안, 트랜지스터들(Tdrive, Tem, Tar)을 통해 VDDEL로부터 Var로의 단락 전류 경로가 있을 수 있다. Var이 행 단위 라우팅 라인을 통해 전달되는 경우, 주어진 행을 따라 모든 단일 액세스된 픽셀로부터의 그러한 전류는 큰 IR 강하를 발생시킬 것이다. IR 강하를 관리가능한 레벨들로 유지하는 것을 돕기 위해, 임의의 주어진 행이 액세스되고 있을 때 각각의 애노드 리셋 열 라인만이 하나의 단락 전류 경로만을 보도록, 애노드 리셋 전압(Var)은 열 단위 라우팅 라인을 통해 픽셀(22)로 라우팅될 수 있다.
시간(t2)으로부터 시간(t3)까지, SCAN2만이 어서트된 상태로 유지된다. 트랜지스터(Tdrive)의 드레인 단자가 이제 VDDEL에 직접 연결되기 때문에, 시간(t2)에 SCAN3을 턴 오프시키는 것은 트랜지스터(Tdrive)의 소스 단자가 트랜지스터(Tdrive)의 게이트에서 Vref 레벨보다 1 Vt 아래까지 충전되게 할 것이다. 다시 말해서, 트랜지스터(Tdrive)의 소스 단자는 시간(t2) 내지 시간(t3)의 Vt 샘플링 페이즈 동안 (Vref-Vt)까지 충전될 것이다.
시간(t4)에서, 스캔 신호(SCAN 1)는 데이터 프로그래밍 페이즈 동안 하이로 펄스화되어 트랜지스터(Tdata)를 턴 온시킨다. 트랜지스터(Tdata)를 활성화시키는 것은 트랜지스터(Tdrive)의 게이트 단자를 픽셀(22)에 대한 새로운 데이터 신호 값에 대응하는 데이터 전압(Vdata)으로 구동시킨다. 이 때, 트랜지스터(Tem)이 턴 오프되기 때문에, 커패시터(Cst)는 방전될 수 없다(예컨대, 구동 트랜지스터 게이트 단자가 새로운 Vdata 레벨로 구동되더라도 커패시터(Cst)에 걸친 전압은 Vt와 동일하게 유지될 것이다).
시간(t5)에서, 방출 신호(EM)는 방출 페이즈를 시작하도록 어서트되며, 방출 페이즈 동안 다이오드(26)는 전압(Vdata)에 비례하는 광량을 방출할 수 있다. 방출 페이즈 동안, 트랜지스터(Tdrive)의 결과적인 Vgs는 [Vdata-(Vref-Vt)]와 동일할 것이다. 최종 방출 전류가 Vgs 마이너스 Vt에 비례하기 때문에, 방출 전류는 Vt에 독립적일 것인데, 이는 (Vgs - Vt)가 (Vdata - Vref + Vt - Vt)와 동일할 것이기 때문이며, 여기서 Vt는 픽셀 내 임계 전압 상쇄 동작을 완료하기 위해 상쇄된다. 도 5b와 관련하여 전술된 바와 같이, Vt 샘플링 페이즈의 지속기간은 디스플레이(14)의 온도 휘도 감도를 최소화하기 위해 데이터 프로그래밍 페이즈의 지속기간에 비해 독립적으로 증가될 수 있다(예컨대, Vt 샘플링 페이즈의 지속기간은 데이터 프로그래밍 페이즈의 지속기간보다 적어도 2배, 5배, 2-5배, 10배, 5-10배, 10-20배, 또는 20배 초과로 더 길 수 있다).
도 13a의 픽셀(22)은 또한 낮은 리프레시 레이트 디스플레이에 사용될 수 있다. 도 12c의 수직 블랭킹 애노드 리셋 제어 방식은 또한 도 13a의 픽셀(22)에 적용될 수 있다.
픽셀(22)이 VDDEL 전력 공급 라인에 단락된 드레인 단자를 갖는 트랜지스터(Tdrive)를 포함하는 도 13a의 실시예는 단지 예시적인 것이다. 도 14a는 방출 트랜지스터(Tem)를 통해 VDDEL 라인에 결합된 드레인 단자 및 애노드 단자에 결합된 소스 단자를 갖는 트랜지스터(Tdrive)를 갖는 픽셀(22)의 다른 적합한 실시예를 도시한다. 다시 말하면, 도 14a의 픽셀(22)의 구조 및 기능은 트랜지스터들(Tdrive 및 Tem)의 위치가 스와핑되는 것을 제외하고는 도 13a의 구조 및 기능과 동일하다. 도 14a의 픽셀(22)은 단지 5개의 반도체 산화물 트랜지스터들 및 2개의 커패시터들(Cst, Cboost)만을 포함한다. 특히, 커패시터(Cst)는 트랜지스터(Tdrive)의 게이트 단자에 결합된 제1 단자를 갖고, 애노드 단자에 결합된 제2 단자를 갖는다. 커패시터(Cboost)는 애노드 단자에 결합된 제1 단자 및 전압(Vdc)을 수신하도록 구성된 제2 단자를 갖는다. 픽셀(22)은 커패시터(Cboost)를 포함할 필요가 없다(즉, 커패시터(Cboost)는 선택적임).
도 14b는 도 13a에 도시된 유형의 디스플레이 픽셀(22)의 동작을 예시하는 타이밍도이다. 시간(t1) 이전에, 트랜지스터(Tgate)를 활성화(턴 온)시키기 위해 스캔 신호(SCAN2)가 어서트(예컨대, 하이로 구동)될 수 있다. 트랜지스터(Tgate)를 활성화시키는 것은 트랜지스터(Tdrive)의 게이트 단자를 기준 전압 레벨(Vref)로 구동시킨다. 시간(t1)에서, 스캔 신호(SCAN3)는 일시적으로 하이로 펄스화되어 트랜지스터(Tar)를 턴 온시킨다. 트랜지스터(Tar)를 활성화시키는 것은 트랜지스터(Tdrive)의 소스 단자를 Var로 구동시킨다. 신호(EM)는 초기화 페이즈 동안 일시적으로 턴 오프될 수 있다. 트랜지스터(Tar)를 활성화시킴으로써, 트랜지스터(Tdrive)의 소스 단자에 전압(Var)이 인가될 수 있다. 따라서, 초기화 페이즈 동안, 트랜지스터(Tdrive)의 게이트-소스 전압(Vgs)은 (Vref-Var)로 바이어스될 것이다. 초기화 페이즈 동안 트랜지스터(Tdrive)의 소스 단자에 전압(Var)이 또한 직접 인가되기 때문에, 전압(Var)은 또한, Vt 히스테리시스를 완화하고 제1 프레임 응답을 개선하기 위해 온-바이어스 응력을 적용하는 역할을 할 수 있다. 초기화 페이즈 동안 트랜지스터(Tem)를 턴 오프시키는 것은 VDDEL과 Var 사이의 단락 전류 경로를 방지한다.
시간(t2) 내지 시간(t3)에, 신호들(SCAN2, EM)이 어서트된다. 신호(EM)를 어서트하는 것은 트랜지스터(Tdrive)의 드레인 단자를 VDDEL에 연결한다. 트랜지스터(Tdrive)의 드레인 단자가 이제 VDDEL에 직접 연결되기 때문에, 시간(t2)에 SCAN3을 턴 오프시키는 것은 트랜지스터(Tdrive)의 소스 단자가 트랜지스터(Tdrive)의 게이트에서 Vref 레벨보다 1 Vt 아래까지 충전되게 할 것이다. 다시 말해서, 트랜지스터(Tdrive)의 소스 단자는 시간(t2) 내지 시간(t3)의 Vt 샘플링 페이즈 동안 (Vref-Vt)까지 충전될 것이다.
시간(t4)에서, 스캔 신호(SCAN1)는 데이터 프로그래밍 페이즈 동안 하이로 펄스화되어 트랜지스터(Tdata)를 턴 온시킨다. 트랜지스터(Tdata)를 활성화시키는 것은 트랜지스터(Tdrive)의 게이트 단자를 픽셀(22)에 대한 새로운 데이터 신호 값에 대응하는 데이터 전압(Vdata)으로 구동시킨다. 이 때, 트랜지스터들(Tar, Tem)이 턴 오프되기 때문에, 커패시터(Cst)는 방전될 수 없다(예컨대, 구동 트랜지스터 게이트 단자가 새로운 Vdata 레벨로 구동되더라도 커패시터(Cst)에 걸친 전압은 Vt와 동일하게 유지될 것이다).
시간(t5)에서, 방출 신호(EM)는 방출 페이즈를 시작하도록 어서트되며, 방출 페이즈 동안 다이오드(26)는 전압(Vdata)에 비례하는 광량을 방출할 수 있다. 방출 페이즈 동안, 트랜지스터(Tdrive)의 결과적인 Vgs는 [Vdata-(Vref-Vt)]와 동일할 것이다. 최종 방출 전류가 Vgs 마이너스 Vt에 비례하기 때문에, 방출 전류는 Vt에 독립적일 것인데, 이는 (Vgs - Vt)가 (Vdata - Vref + Vt - Vt)와 동일할 것이기 때문이며, 여기서 Vt는 픽셀 내 임계 전압 상쇄 동작을 완료하기 위해 상쇄된다. 도 5b와 관련하여 전술된 바와 같이, Vt 샘플링 페이즈의 지속기간은 디스플레이(14)의 온도 휘도 감도를 최소화하기 위해 데이터 프로그래밍 페이즈의 지속기간에 비해 독립적으로 증가될 수 있다(예컨대, Vt 샘플링 페이즈의 지속기간은 데이터 프로그래밍 페이즈의 지속기간보다 적어도 2배, 5배, 2-5배, 10배, 5-10배, 10-20배, 또는 20배 초과로 더 길 수 있다).
도 14a의 픽셀(22)은 또한 낮은 리프레시 레이트 디스플레이에 사용될 수 있다. 도 12c의 수직 블랭킹 애노드 리셋 제어 방식은 또한 도 14a의 픽셀(22)에 적용될 수 있다.
일 실시예에 따르면, 디스플레이가 제공되고, 이는, 게이트 드라이버 회로부, 및 게이트 드라이버 회로부에 결합된 복수의 픽셀들을 포함하고, 복수의 픽셀들 내의 적어도 하나의 픽셀은, 애노드 단자를 갖는 발광 다이오드, 발광 다이오드와 직렬로 결합된 구동 트랜지스터 ― 구동 트랜지스터는 게이트 단자, 제1 소스-드레인 단자 및 제2 소스-드레인 단자를 가짐 ―, 구동 트랜지스터의 게이트 단자에 결합된 제1 소스-드레인 단자, 데이터 라인에 결합된 제2 소스-드레인 단자, 및 게이트 드라이버 회로부로부터 제1 스캔 신호를 수신하도록 구성된 게이트 단자를 갖는 데이터 로딩 트랜지스터, 및 구동 트랜지스터의 게이트 단자에 결합된 제1 소스-드레인 단자, 기준 전압을 수신하도록 구성된 제2 소스-드레인 단자, 및 게이트 드라이버 회로부로부터 제2 스캔 신호를 수신하도록 구성된 게이트 단자를 갖는 게이트 전압 설정 트랜지스터를 포함하고, 게이트 드라이버 회로부는, 임계 전압 샘플링 페이즈 동안, 제2 스캔 신호를 어서트하고; 데이터 프로그래밍 페이즈 동안, 제1 스캔 신호를 어서트하도록 구성되고, 데이터 프로그래밍 페이즈는 제1 지속기간을 갖고, 임계 전압 샘플링 페이즈는 제1 지속기간보다 긴 제2 지속기간을 갖는다.
다른 실시예에 따르면, 게이트 드라이버 회로부는 리프레시 동작 동안 데이터 프로그래밍 페이즈 전에 임계 전압 샘플링 페이즈를 수행하도록 구성된다.
다른 실시예에 따르면, 제2 지속기간은 제1 지속기간보다 적어도 10배 더 길다.
다른 실시예에 따르면, 복수의 픽셀들 내의 적어도 하나의 픽셀은 발광 다이오드의 애노드 단자에 결합된 제1 소스-드레인 단자, 애노드 리셋 전압을 수신하도록 구성된 제2 소스-드레인 단자, 및 게이트 드라이버 회로부로부터 제3 스캔 신호를 수신하도록 구성된 게이트 단자를 갖는 애노드 리셋 트랜지스터를 더 포함한다.
다른 실시예에 따르면, 복수의 픽셀들 내의 적어도 하나의 픽셀은 구동 트랜지스터의 제2 소스-드레인 단자에 결합된 제1 소스-드레인 단자, 초기화 전압을 수신하도록 구성된 제2 소스-드레인 단자, 및 제3 스캔 신호를 수신하도록 구성된 게이트 단자를 갖는 초기화 트랜지스터를 더 포함하고, 게이트 드라이버 회로부는 초기화 페이즈 동안 제2 스캔 신호 및 제3 스캔 신호를 어서트하도록 구성된다.
다른 실시예에 따르면, 복수의 픽셀들 내의 적어도 하나의 픽셀은 구동 트랜지스터의 제1 소스-드레인 단자와 포지티브 전력 공급 라인 사이에 결합된 제1 방출 트랜지스터, 및 구동 트랜지스터의 제2 소스-드레인 단자와 애노드 단자 사이에 결합된 제2 방출 트랜지스터를 더 포함하고, 제1 방출 트랜지스터 및 제2 방출 트랜지스터는 게이트 드라이버 회로부로부터 방출 신호를 수신하도록 구성된 게이트 단자들을 갖고, 게이트 드라이버 회로부는 임계 전압 샘플링 페이즈 동안 방출 신호를 어서트하도록 구성된다.
다른 실시예에 따르면, 구동 트랜지스터, 데이터 로딩 트랜지스터, 게이트 전압 설정 트랜지스터, 애노드 리셋 트랜지스터, 초기화 트랜지스터, 제1 방출 트랜지스터, 및 제2 방출 트랜지스터는 모두 반도체 산화물 트랜지스터들을 포함한다.
다른 실시예에 따르면, 복수의 픽셀들 내의 적어도 하나의 픽셀은 구동 트랜지스터의 게이트 단자에 결합된 제1 단자를 갖고 애노드 단자에 결합된 제2 단자를 갖는 저장 커패시터를 더 포함한다.
다른 실시예에 따르면, 복수의 픽셀들 내의 적어도 하나의 픽셀은 애노드 단자에 결합된 제1 단자를 갖고 정적 전압을 수신하도록 구성된 제2 단자를 갖는 추가적인 커패시터를 더 포함한다.
다른 실시예에 따르면, 복수의 픽셀들 내의 적어도 하나의 픽셀은 포지티브 전력 공급 라인과 구동 트랜지스터의 제1 소스-드레인 단자 사이에 결합된 제1 방출 트랜지스터 ― 제1 방출 트랜지스터는 게이트 드라이버 회로부로부터 제1 방출 신호를 수신하도록 구성된 게이트 단자를 가짐 ―, 및 구동 트랜지스터의 제2 소스-드레인 단자와 애노드 단자 사이에 결합된 제2 방출 트랜지스터를 더 포함하고, 제2 방출 트랜지스터는 게이트 드라이버 회로부로부터 제2 방출 신호를 수신하도록 구성된 게이트 단자를 갖고, 게이트 드라이버 회로부는, 임계 전압 샘플링 페이즈 동안, 제1 방출 신호를 어서트하고 제2 방출 신호를 디어서트하도록 구성된다.
다른 실시예에 따르면, 복수의 픽셀들 내의 적어도 하나의 픽셀은 구동 트랜지스터의 게이트 단자에 결합된 제1 단자를 갖고 구동 트랜지스터의 제2 소스-드레인 단자에 결합된 제2 단자를 갖는 저장 커패시터, 및 구동 트랜지스터의 제2 소스-드레인 단자에 결합된 제1 단자를 갖고 정적 전압을 수신하도록 구성된 제2 단자를 갖는 추가적인 커패시터를 더 포함한다.
다른 실시예에 따르면, 구동 트랜지스터의 제1 소스-드레인 단자는 포지티브 전력 공급 라인에 단락되고, 복수의 픽셀들 내의 적어도 하나의 픽셀은, 구동 트랜지스터의 제2 소스-드레인 단자에 결합된 제1 소스-드레인 단자, 제2 소스-드레인 단자, 및 게이트 드라이버 회로부로부터 제1 방출 신호를 수신하도록 구성된 게이트 단자를 갖는 제1 방출 트랜지스터, 제1 방출 트랜지스터의 제2 소스-드레인 단자에 결합된 제1 소스-드레인 단자, 애노드 단자에 결합된 제2 소스-드레인 단자, 및 게이트 드라이버 회로부로부터 제2 방출 신호를 수신하도록 구성된 게이트 단자를 갖는 제2 방출 트랜지스터, 제1 방출 트랜지스터의 제2 소스-드레인 단자에 결합된 제1 소스-드레인 단자, 초기화 전압을 수신하도록 구성된 제2 소스-드레인 단자, 및 제3 스캔 신호를 수신하도록 구성된 게이트 단자를 갖는 초기화 트랜지스터, 구동 트랜지스터의 게이트 단자에 결합된 제1 단자를 갖고 제1 방출 트랜지스터의 제2 소스-드레인 단자에 결합된 제2 단자를 갖는 저장 커패시터, 및 제1 방출 트랜지스터의 제2 소스-드레인 단자에 결합된 제1 단자를 갖고 정적 전압을 수신하도록 구성된 제2 단자를 갖는 추가적인 커패시터를 더 포함한다.
다른 실시예에 따르면, 복수의 픽셀들 내의 적어도 하나의 픽셀은 구동 트랜지스터의 게이트 단자에 결합된 제1 단자를 갖고 구동 트랜지스터의 제2 소스-드레인 단자에 결합된 제2 단자를 갖는 저장 커패시터, 및 구동 트랜지스터의 제2 소스-드레인 단자에 결합된 제1 단자를 갖고 정적 전압을 수신하도록 구성된 제2 단자를 갖는 추가적인 커패시터를 더 포함한다.
일 실시예에 따르면, 게이트 드라이버 회로부 및 복수의 픽셀들을 갖는 디스플레이를 동작시키는 방법이 제공되고, 복수의 픽셀들 각각은 적어도 발광 다이오드, 구동 트랜지스터, 데이터 로딩 트랜지스터, 게이트 전압 설정 트랜지스터 및 저장 커패시터를 포함하고, 방법은, 임계 전압 샘플링 페이즈 동안, 게이트 드라이버 회로부를 이용하여, 게이트 전압 설정 트랜지스터를 활성화시키기 위해 제2 스캔 신호를 어서트함으로써, 저장 커패시터 상에 구동 트랜지스터의 임계 전압을 샘플링하는 단계, 및 데이터 프로그래밍 페이즈 동안, 게이트 드라이버 회로부를 이용하여, 데이터 로딩 트랜지스터를 활성화시키기 위해 제1 스캔 신호를 어서트함으로써, 저장 커패시터 상에 데이터를 로딩하는 단계를 포함하고, 데이터 프로그래밍 페이즈는 데이터 리프레시 동작 동안 임계 전압 샘플링 페이즈 이후에 발생하고, 데이터 프로그래밍 페이즈는 제1 지속기간을 갖고, 임계 전압 샘플링 페이즈는 제1 지속기간보다 긴 제2 지속기간을 갖는다.
다른 실시예에 따르면, 제2 지속기간은 제1 지속기간보다 적어도 10배 더 크다.
다른 실시예에 따르면, 복수의 픽셀들 내의 각각의 픽셀은 애노드 리셋 트랜지스터를 더 포함하고, 방법은, 초기화 페이즈 동안, 게이트 드라이버 회로부를 이용하여, 애노드 리셋 트랜지스터를 활성화시키기 위해 제3 스캔 신호를 어서트함으로써, 발광 다이오드의 애노드를 리셋하는 단계를 더 포함한다.
다른 실시예에 따르면, 복수의 픽셀들 내의 각각의 픽셀은 초기화 트랜지스터를 더 포함하고, 방법은, 초기화 페이즈 동안, 게이트 드라이버 회로부를 이용하여, 초기화 트랜지스터를 활성화시키기 위해 제3 스캔 신호를 어서트함으로써, 구동 트랜지스터에 바이어스 전압을 인가하는 단계를 더 포함한다.
다른 실시예에 따르면, 복수의 픽셀들 내의 각각의 픽셀은 적어도 하나의 방출 트랜지스터를 더 포함하고, 방법은, 초기화 페이즈 동안, 게이트 드라이버 회로부를 이용하여, 적어도 하나의 방출 트랜지스터를 비활성화시키기 위해 방출 제어 신호를 디어서트하는 단계; 및 임계 전압 샘플링 페이즈 동안, 게이트 드라이버 회로부를 이용하여, 적어도 하나의 방출 트랜지스터를 활성화시키기 위해 방출 제어 신호를 어서트하는 단계를 더 포함한다.
다른 실시예에 따르면, 방법은 데이터 프로그래밍 페이즈 동안, 방출 제어 신호를 디어서트된 상태로 유지하기 위해 게이트 드라이버 회로부를 사용하는 단계를 포함한다.
다른 실시예에 따르면, 방법은 데이터 프로그래밍 페이즈 동안, 방출 제어 신호를 어서트된 상태로 유지하기 위해 게이트 드라이버 회로부를 사용하는 단계를 포함한다.
다른 실시예에 따르면, 복수의 픽셀들 내의 각각의 픽셀은 제1 및 제2 방출 트랜지스터들을 더 포함하고, 방법은, 초기화 페이즈 동안, 게이트 드라이버 회로부를 이용하여, 제1 방출 트랜지스터를 비활성화시키기 위해 제1 방출 제어 신호를 디어서트하는 단계, 초기화 페이즈 동안, 게이트 드라이버 회로부를 이용하여, 제2 방출 트랜지스터를 비활성화시키기 위해 제2 방출 제어 신호를 디어서트하는 단계, 및 임계 전압 샘플링 페이즈 동안, 게이트 드라이버 회로부를 이용하여, 제2 방출 제어 신호가 디어서트되는 동안 제1 방출 트랜지스터를 활성화시키기 위해 제1 방출 제어 신호를 어서트하는 단계를 더 포함한다.
일 실시예에 따르면, 휘도를 갖는 디스플레이 픽셀이 제공되고, 이는, 애노드 단자를 갖는 발광 다이오드, 발광 다이오드와 직렬로 결합된 구동 트랜지스터 ― 구동 트랜지스터는 제1 소스-드레인 단자, 제2 소스-드레인 단자, 및 게이트 단자를 가짐 ―, 구동 트랜지스터의 게이트 단자에 결합된 제1 소스-드레인 단자, 데이터 라인에 결합된 제2 소스-드레인 단자, 및 제1 스캔 신호를 수신하도록 구성된 게이트 단자를 갖는 데이터 로딩 트랜지스터, 구동 트랜지스터의 게이트 단자에 결합된 제1 소스-드레인 단자, 기준 전압을 수신하도록 구성된 제2 소스-드레인 단자, 및 제2 스캔 신호를 수신하도록 구성된 게이트 단자를 갖는 게이트 전압 설정 트랜지스터, 발광 다이오드 및 구동 트랜지스터와 직렬로 결합된 방출 트랜지스터 ― 방출 트랜지스터는 방출 신호를 수신하도록 구성된 게이트 단자를 가짐 ―, 및 애노드 단자에 결합된 제1 소스-드레인 단자, 리셋 전압을 수신하도록 구성된 제2 소스-드레인 단자, 및 제3 스캔 신호를 수신하도록 구성된 게이트 단자를 갖는 애노드 리셋 트랜지스터를 포함하고, 디스플레이 픽셀은, 게이트 전압 설정 트랜지스터 및 애노드 리셋 트랜지스터가 활성화되는 초기화 페이즈, 게이트 전압 설정 트랜지스터 및 방출 트랜지스터가 활성화되는 임계 전압 샘플링 페이즈, 및 데이터 로딩 트랜지스터가 활성화되는 데이터 프로그래밍 페이즈 ― 임계 전압 샘플링 페이즈는, 휘도가 온도의 함수로서 변하는 양을 완화시키도록 선택된 지속기간을 가짐 ― 에서 동작가능하다.
전술한 것은 단지 예시적인 것이며, 설명된 실시예들에 대해 다양한 수정들이 이루어질 수 있다. 전술한 실시예들은 개별적으로 또는 임의의 조합으로 구현될 수 있다.

Claims (22)

  1. 디스플레이로서,
    게이트 드라이버 회로부; 및
    상기 게이트 드라이버 회로부에 결합된 복수의 픽셀들을 포함하고,
    상기 복수의 픽셀들 내의 적어도 하나의 픽셀은,
    애노드 단자를 갖는 발광 다이오드;
    상기 발광 다이오드와 직렬로 결합된 구동 트랜지스터 ― 상기 구동 트랜지스터는 게이트 단자, 제1 소스-드레인 단자 및 제2 소스-드레인 단자를 가짐 ―;
    상기 구동 트랜지스터의 게이트 단자에 결합된 제1 소스-드레인 단자, 데이터 라인에 결합된 제2 소스-드레인 단자, 및 상기 게이트 드라이버 회로부로부터 제1 스캔 신호를 수신하도록 구성된 게이트 단자를 갖는 데이터 로딩 트랜지스터; 및
    상기 구동 트랜지스터의 게이트 단자에 결합된 제1 소스-드레인 단자, 기준 전압을 수신하도록 구성된 제2 소스-드레인 단자, 및 상기 게이트 드라이버 회로부로부터 제2 스캔 신호를 수신하도록 구성된 게이트 단자를 갖는 게이트 전압 설정 트랜지스터를 포함하고, 상기 게이트 드라이버 회로부는,
    임계 전압 샘플링 페이즈 동안, 상기 제2 스캔 신호를 어서트(assert)하고;
    데이터 프로그래밍 페이즈 동안, 상기 제1 스캔 신호를 어서트하도록 구성되고, 상기 데이터 프로그래밍 페이즈는 제1 지속기간을 갖고, 상기 임계 전압 샘플링 페이즈는 상기 제1 지속기간보다 긴 제2 지속기간을 갖는, 디스플레이.
  2. 제1항에 있어서, 상기 게이트 드라이버 회로부는 리프레시 동작 동안 상기 데이터 프로그래밍 페이즈 전에 상기 임계 전압 샘플링 페이즈를 수행하도록 구성되는, 디스플레이.
  3. 제1항에 있어서, 상기 제2 지속기간은 상기 제1 지속기간보다 적어도 10배 더 긴, 디스플레이.
  4. 제1항에 있어서, 상기 복수의 픽셀들 내의 상기 적어도 하나의 픽셀은,
    상기 발광 다이오드의 애노드 단자에 결합된 제1 소스-드레인 단자, 애노드 리셋 전압을 수신하도록 구성된 제2 소스-드레인 단자, 및 상기 게이트 드라이버 회로부로부터 제3 스캔 신호를 수신하도록 구성된 게이트 단자를 갖는 애노드 리셋 트랜지스터를 더 포함하는, 디스플레이.
  5. 제4항에 있어서, 상기 복수의 픽셀들 내의 상기 적어도 하나의 픽셀은,
    상기 구동 트랜지스터의 제2 소스-드레인 단자에 결합된 제1 소스-드레인 단자, 초기화 전압을 수신하도록 구성된 제2 소스-드레인 단자, 및 상기 제3 스캔 신호를 수신하도록 구성된 게이트 단자를 갖는 초기화 트랜지스터를 더 포함하고, 상기 게이트 드라이버 회로부는 초기화 페이즈 동안 상기 제2 스캔 신호 및 상기 제3 스캔 신호를 어서트하도록 구성되는, 디스플레이.
  6. 제5항에 있어서, 상기 복수의 픽셀들 내의 상기 적어도 하나의 픽셀은,
    상기 구동 트랜지스터의 제1 소스-드레인 단자와 포지티브 전력 공급 라인 사이에 결합된 제1 방출 트랜지스터; 및
    상기 구동 트랜지스터의 제2 소스-드레인 단자와 상기 애노드 단자 사이에 결합된 제2 방출 트랜지스터를 더 포함하고, 상기 제1 방출 트랜지스터 및 상기 제2 방출 트랜지스터는 상기 게이트 드라이버 회로부로부터 방출 신호를 수신하도록 구성된 게이트 단자들을 갖고, 상기 게이트 드라이버 회로부는 상기 임계 전압 샘플링 페이즈 동안 상기 방출 신호를 어서트하도록 구성되는, 디스플레이.
  7. 제6항에 있어서, 상기 구동 트랜지스터, 상기 데이터 로딩 트랜지스터, 상기 게이트 전압 설정 트랜지스터, 상기 애노드 리셋 트랜지스터, 상기 초기화 트랜지스터, 상기 제1 방출 트랜지스터, 및 상기 제2 방출 트랜지스터는 모두 반도체 산화물 트랜지스터들을 포함하는, 디스플레이.
  8. 제6항에 있어서, 상기 복수의 픽셀들 내의 상기 적어도 하나의 픽셀은,
    상기 구동 트랜지스터의 게이트 단자에 결합된 제1 단자를 갖고 상기 애노드 단자에 결합된 제2 단자를 갖는 저장 커패시터를 더 포함하는, 디스플레이.
  9. 제8항에 있어서, 상기 복수의 픽셀들 내의 상기 적어도 하나의 픽셀은,
    상기 애노드 단자에 결합된 제1 단자를 갖고 정적 전압을 수신하도록 구성된 제2 단자를 갖는 추가적인 커패시터를 더 포함하는, 디스플레이.
  10. 제5항에 있어서, 상기 복수의 픽셀들 내의 상기 적어도 하나의 픽셀은,
    포지티브 전력 공급 라인과 상기 구동 트랜지스터의 제1 소스-드레인 단자 사이에 결합된 제1 방출 트랜지스터 - 상기 제1 방출 트랜지스터는 상기 게이트 드라이버 회로부로부터 제1 방출 신호를 수신하도록 구성된 게이트 단자를 가짐 -; 및
    상기 구동 트랜지스터의 제2 소스-드레인 단자와 상기 애노드 단자 사이에 결합된 제2 방출 트랜지스터를 더 포함하고, 상기 제2 방출 트랜지스터는 상기 게이트 드라이버 회로부로부터 제2 방출 신호를 수신하도록 구성된 게이트 단자를 갖고, 상기 게이트 드라이버 회로부는,
    상기 임계 전압 샘플링 페이즈 동안, 상기 제1 방출 신호를 어서트하고 상기 제2 방출 신호를 디어서트하도록 구성되는, 디스플레이.
  11. 제10항에 있어서, 상기 복수의 픽셀들 내의 상기 적어도 하나의 픽셀은,
    상기 구동 트랜지스터의 게이트 단자에 결합된 제1 단자를 갖고 상기 구동 트랜지스터의 제2 소스-드레인 단자에 결합된 제2 단자를 갖는 저장 커패시터; 및
    상기 구동 트랜지스터의 제2 소스-드레인 단자에 결합된 제1 단자를 갖고 정적 전압을 수신하도록 구성된 제2 단자를 갖는 추가적인 커패시터를 더 포함하는, 디스플레이.
  12. 제4항에 있어서, 상기 구동 트랜지스터의 제1 소스-드레인 단자는 포지티브 전력 공급 라인에 단락되고, 상기 복수의 픽셀들 내의 상기 적어도 하나의 픽셀은,
    상기 구동 트랜지스터의 제2 소스-드레인 단자에 결합된 제1 소스-드레인 단자, 제2 소스-드레인 단자, 및 상기 게이트 드라이버 회로부로부터 제1 방출 신호를 수신하도록 구성된 게이트 단자를 갖는 제1 방출 트랜지스터;
    상기 제1 방출 트랜지스터의 제2 소스-드레인 단자에 결합된 제1 소스-드레인 단자, 상기 애노드 단자에 결합된 제2 소스-드레인 단자, 및 상기 게이트 드라이버 회로부로부터 제2 방출 신호를 수신하도록 구성된 게이트 단자를 갖는 제2 방출 트랜지스터;
    상기 제1 방출 트랜지스터의 제2 소스-드레인 단자에 결합된 제1 소스-드레인 단자를 갖는 초기화 트랜지스터; 초기화 전압을 수신하도록 구성된 제2 소스-드레인 단자, 및 상기 제3 스캔 신호를 수신하도록 구성된 게이트 단자;
    상기 구동 트랜지스터의 게이트 단자에 결합된 제1 단자를 갖고 상기 제1 방출 트랜지스터의 제2 소스-드레인 단자에 결합된 제2 단자를 갖는 저장 커패시터; 및
    상기 제1 방출 트랜지스터의 제2 소스-드레인 단자에 결합된 제1 단자를 갖고 정적 전압을 수신하도록 구성된 제2 단자를 갖는 추가적인 커패시터를 더 포함하는, 디스플레이.
  13. 제1항에 있어서, 상기 복수의 픽셀들 내의 상기 적어도 하나의 픽셀은,
    상기 구동 트랜지스터의 게이트 단자에 결합된 제1 단자를 갖고 상기 구동 트랜지스터의 제2 소스-드레인 단자에 결합된 제2 단자를 갖는 저장 커패시터; 및
    상기 구동 트랜지스터의 제2 소스-드레인 단자에 결합된 제1 단자를 갖고 정적 전압을 수신하도록 구성된 제2 단자를 갖는 추가적인 커패시터를 더 포함하는, 디스플레이.
  14. 게이트 드라이버 회로부 및 복수의 픽셀들을 갖는 디스플레이를 동작시키는 방법으로서,
    상기 복수의 픽셀들 각각은 적어도 발광 다이오드, 구동 트랜지스터, 데이터 로딩 트랜지스터, 게이트 전압 설정 트랜지스터 및 저장 커패시터를 포함하고, 상기 방법은,
    임계 전압 샘플링 페이즈 동안, 상기 게이트 드라이버 회로부를 이용하여, 상기 게이트 전압 설정 트랜지스터를 활성화시키기 위해 제2 스캔 신호를 어서트함으로써, 상기 저장 커패시터 상에 상기 구동 트랜지스터의 임계 전압을 샘플링하는 단계; 및
    데이터 프로그래밍 페이즈 동안, 상기 게이트 드라이버 회로부를 이용하여, 상기 데이터 로딩 트랜지스터를 활성화시키기 위해 제1 스캔 신호를 어서트함으로써, 상기 저장 커패시터 상에 데이터를 로딩하는 단계를 포함하고,
    상기 데이터 프로그래밍 페이즈는 데이터 리프레시 동작 동안 상기 임계 전압 샘플링 페이즈 이후에 발생하고;
    상기 데이터 프로그래밍 페이즈는 제1 지속기간을 갖고;
    상기 임계 전압 샘플링 페이즈는 상기 제1 지속기간보다 긴 제2 지속기간을 갖는, 방법.
  15. 제14항에 있어서, 상기 제2 지속기간은 상기 제1 지속기간보다 적어도 10배 더 큰, 방법.
  16. 제14항에 있어서, 상기 복수의 픽셀들 내의 각각의 픽셀은 애노드 리셋 트랜지스터를 더 포함하고, 상기 방법은,
    초기화 페이즈 동안, 상기 게이트 드라이버 회로부를 이용하여, 상기 애노드 리셋 트랜지스터를 활성화시키기 위해 제3 스캔 신호를 어서트함으로써, 상기 발광 다이오드의 애노드를 리셋하는 단계를 더 포함하는, 방법.
  17. 제16항에 있어서, 상기 복수의 픽셀들 내의 각각의 픽셀은 초기화 트랜지스터를 더 포함하고, 상기 방법은,
    상기 초기화 페이즈 동안, 상기 게이트 드라이버 회로부를 이용하여, 상기 초기화 트랜지스터를 활성화시키기 위해 상기 제3 스캔 신호를 어서트함으로써, 상기 구동 트랜지스터에 바이어스 전압을 인가하는 단계를 더 포함하는, 방법.
  18. 제17항에 있어서, 상기 복수의 픽셀들 내의 각각의 픽셀은 적어도 하나의 방출 트랜지스터를 더 포함하고, 상기 방법은,
    상기 초기화 페이즈 동안, 상기 게이트 드라이버 회로부를 이용하여, 상기 적어도 하나의 방출 트랜지스터를 비활성화시키기 위해 방출 제어 신호를 디어서트하는 단계; 및
    상기 임계 전압 샘플링 페이즈 동안, 상기 게이트 드라이버 회로부를 이용하여, 상기 적어도 하나의 방출 트랜지스터를 활성화시키기 위해 상기 방출 제어 신호를 어서트하는 단계를 더 포함하는, 방법.
  19. 제18항에 있어서,
    상기 데이터 프로그래밍 페이즈 동안, 상기 방출 제어 신호를 디어서트된 상태로 유지하기 위해 상기 게이트 드라이버 회로부를 사용하는 단계를 더 포함하는, 방법.
  20. 제18항에 있어서,
    상기 데이터 프로그래밍 페이즈 동안, 상기 방출 제어 신호를 어서트된 상태로 유지하기 위해 상기 게이트 드라이버 회로부를 사용하는 단계를 더 포함하는, 방법.
  21. 제17항에 있어서, 상기 복수의 픽셀들 내의 각각의 픽셀은 제1 방출 트랜지스터 및 제2 방출 트랜지스터를 더 포함하고, 상기 방법은,
    상기 초기화 페이즈 동안, 상기 게이트 드라이버 회로부를 이용하여, 상기 제1 방출 트랜지스터를 비활성화시키기 위해 제1 방출 제어 신호를 디어서트하는 단계;
    상기 초기화 페이즈 동안, 상기 게이트 드라이버 회로부를 이용하여, 상기 제2 방출 트랜지스터를 비활성화시키기 위해 제2 방출 제어 신호를 디어서트하는 단계; 및
    상기 임계 전압 샘플링 페이즈 동안, 상기 게이트 드라이버 회로부를 이용하여, 상기 제2 방출 제어 신호가 디어서트되는 동안 제1 방출 트랜지스터를 활성화시키기 위해 상기 제1 방출 제어 신호를 어서트하는 단계를 더 포함하는, 방법.
  22. 휘도를 갖는 디스플레이 픽셀로서,
    애노드 단자를 갖는 발광 다이오드;
    상기 발광 다이오드와 직렬로 결합된 구동 트랜지스터 ― 상기 구동 트랜지스터는 제1 소스-드레인 단자, 제2 소스-드레인 단자, 및 게이트 단자를 가짐 ―;
    상기 구동 트랜지스터의 게이트 단자에 결합된 제1 소스-드레인 단자, 데이터 라인에 결합된 제2 소스-드레인 단자, 및 제1 스캔 신호를 수신하도록 구성된 게이트 단자를 갖는 데이터 로딩 트랜지스터;
    상기 구동 트랜지스터의 게이트 단자에 결합된 제1 소스-드레인 단자, 기준 전압을 수신하도록 구성된 제2 소스-드레인 단자, 및 제2 스캔 신호를 수신하도록 구성된 게이트 단자를 갖는 게이트 전압 설정 트랜지스터;
    상기 발광 다이오드 및 상기 구동 트랜지스터와 직렬로 결합된 방출 트랜지스터 ― 상기 방출 트랜지스터는 방출 신호를 수신하도록 구성된 게이트 단자를 가짐 ―; 및
    상기 애노드 단자에 결합된 제1 소스-드레인 단자, 리셋 전압을 수신하도록 구성된 제2 소스-드레인 단자, 및 제3 스캔 신호를 수신하도록 구성된 게이트 단자를 갖는 애노드 리셋 트랜지스터를 포함하고, 상기 디스플레이 픽셀은,
    상기 게이트 전압 설정 트랜지스터 및 상기 애노드 리셋 트랜지스터가 활성화되는 초기화 페이즈;
    상기 게이트 전압 설정 트랜지스터 및 상기 방출 트랜지스터가 활성화되는 임계 전압 샘플링 페이즈; 및
    상기 데이터 로딩 트랜지스터가 활성화되는 데이터 프로그래밍 페이즈 ― 상기 임계 전압 샘플링 페이즈는, 상기 휘도가 온도의 함수로서 변하는 양을 완화시키도록 선택된 지속기간을 가짐 ―에서 동작가능한, 디스플레이 픽셀.
KR1020237029127A 2021-03-04 2022-03-01 감소된 온도 휘도 감도를 갖는 디스플레이들 KR20230132865A (ko)

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