KR20240048006A - 캐소드 노이즈 완화용 디스플레이를 구비한 전자 디바이스 - Google Patents

캐소드 노이즈 완화용 디스플레이를 구비한 전자 디바이스 Download PDF

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KR20240048006A
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란 투
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Abstract

디스플레이는 픽셀들의 어레이를 포함할 수 있다. 어레이의 각 픽셀은 구동 트랜지스터(Tdrive), 발광 다이오드(26), 저장 커패시터(Cst), 전류 부스팅 커패시터(Cboost), 및 정전압 라인(Vdc)과 전류 부스팅 커패시터 사이에 연결된 격리 트랜지스터(Tiso)를 포함한다. 픽셀은 발광 트랜지스터(Tem1, Tem2), 데이터 로딩 트랜지스터(Tdata), 게이트 전압 설정 트랜지스터(Tref), 및 애노드 재설정 트랜지스터(Tar)를 더 포함할 수 있다. 데이터 리프레시는 초기화 국면, 임계 전압 샘플링 국면, 및 데이터 프로그래밍 국면을 포함할 수 있다. 임계 전압 샘플링 국면은 임계 전압 샘플링 국면 동안 전류 샘플링 레벨을 감소시키기 위해 데이터 프로그래밍 국면보다 실질적으로 더 길 수 있으며, 이는 온도 변동에 대한 디스플레이 휘도 민감도를 감소시키는 데 도움이 된다. 데이터 리프레시 동안, 전류 부스팅이 제공되도록 격리 트랜지스터가 턴온될 수 있다. 발광 기간 동안, 캐소드 노이즈가 픽셀 내 하나 이상의 직류 전압 노드를 통해 이에 잠재적으로 결합되는 것이 방지되도록 절연 트랜지스터가 턴오프된다.

Description

캐소드 노이즈 완화용 디스플레이를 구비한 전자 디바이스
본 출원은 2022년 7월 7일자로 출원된 미국 특허 출원 제17/859,835호 및 2021년 9월 14일자로 출원된 미국 임시 특허 출원 제63/244,045호의 우선권을 주장하며, 이들은 그 전체 내용이 본원에 원용되어 포함된다.
본 출원은 일반적으로 디스플레이를 구비한 전자 디바이스에 관한 것이고, 더 상세하게는 유기 발광 다이오드(OLED) 디스플레이와 디스플레이에 관한 것이다.
전자 디바이스는 대체로 디스플레이를 포함한다. 예를 들어, 셀룰러 전화기 및 휴대용 컴퓨터는 사용자에게 이미지 콘텐츠를 제공하기 위한 디스플레이를 통상적으로 포함한다. OLED 디스플레이는 발광 다이오드들에 기반한 디스플레이 픽셀들의 어레이를 갖는다. 이러한 유형의 디스플레이에서, 각각의 디스플레이 픽셀은 발광 다이오드와, 광을 생성하기 위한 발광 다이오드로의 데이터 신호의 인가를 제어하기 위한 연관된 박막 트랜지스터들을 포함한다. 전자 디바이스를 위한 만족스러운 OLED 디스플레이를 설계하는 것은 어려운 일일 수 있다.
전자 디바이스는 디스플레이 픽셀들의 어레이를 갖는 디스플레이를 포함할 수 있다. 디스플레이 픽셀들은 유기 발광 다이오드 디스플레이 픽셀들일 수 있다. 각각의 디스플레이 픽셀은 적어도, 광을 방출하는 유기 발광 다이오드(OLED)와, 디스플레이에 있어서의 온도 휘도 민감도를 감소시키는 데 도움이 되도록 픽셀의 동작을 제어하는 관련 박막 트랜지스터들을 포함할 수 있다.
디스플레이 픽셀은 발광 다이오드를 통해 전류를 구동하는 구동 트랜지스터, 구동 트랜지스터와 직렬로 결합된 제1 발광 트랜지스터, 구동 트랜지스터와 직렬로 결합된 제2 발광 트랜지스터, 구동 트랜지스터의 게이트 단자 및 소스 단자에 걸쳐 결합된 저장 커패시터, 구동 트랜지스터의 게이트 단자에 결합된 데이터 로딩 트랜지스터, 구동 트랜지스터의 게이트 단자에 결합된 게이트 전압 설정 트랜지스터, 발광 다이오드의 애노드에 직접 결합된 애노드 재설정 트랜지스터, 및 구동 트랜지스터의 소스 단자와 정전압원 사이에 결합된 전류 부스팅 커패시터를 포함할 수 있다. 격리 트랜지스터가 전류 부스팅 커패시터와 직렬로 결합될 수 있으며, 발광 다이오드의 캐소드에서의 임의의 잠재적 노이즈가 정전압원에 결합되는 것을 방지하기 위해 발광 기간 동안 턴오프될 수 있다.
데이터 로딩 트랜지스터는 데이터 라인에 결합될 수 있으며, 제1 스캔 신호에 의해 제어될 수 있다. 게이트 전압 설정 트랜지스터는 기준 전압 라인에 결합될 수 있으며, 제2 스캔 신호에 의해 제어될 수 있다. 애노드 재설정 트랜지스터는 애노드 재설정 전압에 결합될 수 있다. 격리 트랜지스터는 또 다른 스캔 신호에 의해 제어될 수 있다. 구동 트랜지스터, 데이터 로딩 트랜지스터, 및 게이트 전압 설정 트랜지스터는 반도체 산화물 트랜지스터일 수 있다. 제1 발광 트랜지스터와 애노드 재설정 트랜지스터는 반대되는 채널 유형을 가질 수 있으며, 동일한 제어 신호에 의해 제어될 수 있다. 구동 트랜지스터와 제1 발광 트랜지스터의 순서는 서로 바뀔 수 있다. 픽셀은 구동 트랜지스터의 소스 단자에 결합되는 초기화 트랜지스터를 더 포함할 수 있다. 애노드 재설정 트랜지스터와 초기화 트랜지스터는 동일한 스캔 신호에 의해 제어될 수 있다. 다른 예에서, 초기화 트랜지스터는 제1 발광 제어 신호에 의해 제어될 수 있고, 반면에 애노드 재설정 트랜지스터는 제2 발광 제어 신호에 의해 제어될 수 있다. 원하는 경우, 전류 부스팅 커패시터는 픽셀에서 제외될 수 있다.
데이터 리프레시를 수행하기 위해, 디스플레이 픽셀은 적어도 초기화 국면(phase), 임계 전압 샘플링 국면, 및 데이터 프로그래밍 국면을 거칠 수 있다. 초기화 국면 동안, 게이트 전압 설정 트랜지스터는 구동 트랜지스터의 게이트 단자에 기준 전압을 인가하고 이와 동시에 애노드 재설정 트랜지스터는 구동 트랜지스터의 애노드와 소스 단자를 애노드 재설정 전압 레벨로 재설정한다. 구동 트랜지스터의 소스 단자에 초기화 트랜지스터가 결합되는 경우, 구동 트랜지스터의 소스 단자만 초기화 전압 레벨로 재설정될 수 있다. 임계 전압 샘플링 국면 종료 시, 저장 커패시터 양단의 전압이 구동 트랜지스터의 임계 전압에 비례하도록 저장 커패시터가 바이어스된다. 데이터 프로그래밍 국면 동안, 이전 임계 전압 샘플링 국면에서 샘플링된 임계 전압 정보를 잃지 않고 데이터 신호가 저장 커패시터에 로드되도록 데이터 로딩 트랜지스터가 활성화된다. 격리 트랜지스터는 데이터 리프레시 동안 활성화될 수 있지만 발광 전에 비활성화될 수 있다. 발광 중에 생성된 해당 구동 전류는 구동 트랜지스터의 임의의 임계 전압 변화와 무관해야 한다. 임계 전압 샘플링 국면은 디스플레이의 온도 변화에 대한 민감도를 줄이기 위해 데이터 프로그래밍 국면보다 실질적으로 길 수 있다.
도 1은 일부 실시예들에 따른 것으로, 디스플레이를 갖는 예시적인 전자 디바이스의 도면이다.
도 2는 일부 실시예들에 따른 것으로, 유기 발광 다이오드(OLED) 디스플레이 픽셀들의 어레이를 갖는 예시적인 디스플레이의 도면이다.
도 3은 일부 실시예들에 따른 것으로, 임계 전압 샘플링 국면 동안의 샘플링 전류를 예시하는 도면이다.
도 4는 일부 실시예들에 따른 것으로, 디스플레이에 있어서의 온도 휘도 민감도가 임계 전압 샘플링 지속 시간의 함수로서 어떻게 변하는지를 도시하는 플롯이다.
도 5a는 일부 실시예들에 따른 것으로, 연장된 임계 전압 샘플링 국면은 데이터 프로그래밍 국면과 별개로 수행하도록 동작 가능한 예시적인 디스플레이 픽셀의 회로도이다.
도 5b는 일부 실시예들에 따른 것으로, 도 5a에 도시된 픽셀의 리프레시 동작 동안의 관련 제어 파형들의 거동을 예시하는 타이밍도이다.
도 6a는 일부 실시예들에 따른 것으로, 연장된 임계 전압 샘플링 국면을 데이터 프로그래밍 국면과 별개로 수행하도록 동작 가능한 예시적인 디스플레이 픽셀의 또 다른 구현예를 도시하는 회로도이다.
도 6b는 일부 실시예들에 따른 것으로, 도 6a에 도시된 픽셀의 리프레시 동작 동안의 관련 제어 파형들의 거동을 예시하는 타이밍도이다.
도 7a는 일부 실시예들에 따른 것으로, 연장된 임계 전압 샘플링 국면을 데이터 프로그래밍 국면과 별개로 수행하도록 동작 가능한 예시적인 디스플레이 픽셀의 또 다른 구현예를 도시하는 회로도이다.
도 7b는 일부 실시예들에 따른 것으로, 도 7a에 도시된 픽셀의 리프레시 동작 동안의 관련 제어 파형들의 거동을 예시하는 타이밍도이다.
도 8a는 일부 실시예들에 따른 것으로, 연장된 임계 전압 샘플링 국면을 데이터 프로그래밍 국면과 별개로 수행하도록 동작 가능한 예시적인 디스플레이 픽셀의 또 다른 구현예를 도시하는 회로도이다.
도 8b는 일부 실시예들에 따른 것으로, 도 8a에 도시된 픽셀의 리프레시 동작 동안의 관련 제어 파형들의 거동을 예시하는 타이밍도이다.
도 9a는 일부 실시예들에 따른 것으로, 연장된 임계 전압 샘플링 국면을 데이터 프로그래밍 국면과 별개로 수행하도록 동작 가능한 예시적인 디스플레이 픽셀의 또 다른 구현예를 도시하는 회로도이다.
도 9b는 일부 실시예들에 따른 것으로, 도 9a에 도시된 픽셀의 리프레시 동작 동안의 관련 제어 파형들의 거동을 예시하는 타이밍도이다.
도 10은 일부 실시예들에 따른 예시적인 디스플레이 픽셀의 또 다른 구현예를 도시하는 회로도이다.
도 11a는 일부 실시예들에 따른 것으로, 연장된 임계 전압 샘플링 국면을 데이터 프로그래밍 국면과 별개로 수행하도록 동작 가능한 예시적인 디스플레이 픽셀의 또 다른 구현예를 도시하는 회로도이다.
도 11b는 일부 실시예들에 따른 것으로, 도 11a에 도시된 픽셀의 리프레시 동작 동안의 관련 제어 파형들의 거동을 예시하는 타이밍도이다.
도 12a는 일부 실시예들에 따른 것으로, 연장된 임계 전압 샘플링 국면을 데이터 프로그래밍 국면과 별개로 수행하도록 동작 가능한 예시적인 디스플레이 픽셀의 또 다른 구현예를 도시하는 회로도이다.
도 12b는 일부 실시예들에 따른 것으로, 도 12a에 도시된 픽셀의 리프레시 동작 동안의 관련 제어 파형들의 거동을 예시하는 타이밍도이다.
도 13a는 일부 실시예들에 따른 것으로, 연장된 임계 전압 샘플링 국면을 데이터 프로그래밍 국면과 별개로 수행하도록 동작 가능한 예시적인 디스플레이 픽셀의 또 다른 구현예를 도시하는 회로도이다.
도 13b는 일부 실시예들에 따른 것으로, 도 13a에 도시된 픽셀의 리프레시 동작 동안의 관련 제어 파형들의 거동을 예시하는 타이밍도이다.
도 14a는 일부 실시예들에 따른 것으로, 연장된 임계 전압 샘플링 국면을 데이터 프로그래밍 국면과 별개로 수행하도록 동작 가능한 예시적인 디스플레이 픽셀의 또 다른 구현예를 도시하는 회로도이다.
도 14b는 일부 실시예들에 따른 것으로, 도 14a에 도시된 픽셀의 리프레시 동작 동안의 관련 제어 파형들의 거동을 예시하는 타이밍도이다.
도 15는 일부 실시예들에 따른 것으로, 실리콘 트랜지스터 및 반도체 산화물 트랜지스터를 갖는 예시적인 디스플레이 픽셀의 측단면도이다.
도 16a는 일부 실시예들에 따른 것으로, 연장된 임계 전압 샘플링 국면을 데이터 프로그래밍 국면과 별개로 수행하도록 동작 가능한 예시적인 디스플레이 픽셀의 또 다른 구현예를 도시하는 회로도이다.
도 16b는 일부 실시예들에 따른 것으로, 도 16a에 도시된 픽셀의 리프레시 동작 동안의 관련 제어 파형들의 거동을 예시하는 타이밍도이다.
디스플레이가 제공될 수 있는 유형의 예시적인 전자 디바이스가 도 1에 도시되어 있다. 도 1에 도시된 바와 같이, 전자 디바이스(10)는 제어 회로부(16)를 구비할 수 있다. 제어 회로부(16)는 디바이스(10)의 동작을 지원하기 위한 저장 및 프로세싱 회로부를 포함할 수 있다. 저장 및 프로세싱 회로부는 하드 디스크 드라이브 저장소, 비휘발성 메모리(예를 들어, 플래시 메모리, 또는 솔리드 스테이트 드라이브를 형성하도록 구성된 다른 전기적 프로그래밍 가능 판독 전용 메모리), 휘발성 메모리(예를 들어, 정적 또는 동적 랜덤 액세스 메모리) 등과 같은 저장소를 포함할 수 있다. 제어 회로부(16) 내의 프로세싱 회로부는 디바이스(10)의 동작을 제어하는 데 사용될 수 있다. 프로세싱 회로부는 하나 이상의 마이크로프로세서들, 애플리케이션 프로세서들, 마이크로제어기들, 디지털 신호 프로세서들, 기저대역 프로세서들, 전력 관리 유닛들, 오디오 칩들, 주문형 집적 회로부들 등에 기반할 수 있다.
디바이스(10) 내의 입력-출력 회로부, 예컨대 입력-출력 디바이스들(12)은 데이터를 디바이스(10)로 공급되도록 하고 데이터를 디바이스(10)로부터 외부 디바이스들로 제공되도록 하는 데 사용될 수 있다. 입력-출력 디바이스들(12)은 버튼, 조이스틱, 스크롤 휠, 터치패드, 키패드, 키보드, 마이크, 스피커, 톤 발생기, 진동기, 카메라, 센서, 발광 다이오드, 및 기타 상태 표시기, 데이터 포트 등을 포함할 수 있다. 사용자는 입력-출력 디바이스들(12)을 통해 커맨드들을 공급함으로써 디바이스(10)의 동작을 제어할 수 있고, 입력-출력 디바이스들(12)의 출력 리소스들을 사용하여 디바이스(10)로부터 상태 정보 및 기타 출력을 수신할 수 있다.
입력-출력 디바이스들(12)은 디스플레이(14)와 같은 하나 이상의 디스플레이를 포함할 수 있다. 디스플레이(14)는 사용자로부터의 터치 입력을 수집하기 위한 터치 센서를 포함하는 터치스크린 디스플레이일 수 있거나, 디스플레이(14)는 터치에 불감응형일 수 있다. 디스플레이(14)를 위한 터치 센서는 용량성 터치 센서 전극들의 어레이, 음향 터치 센서 구조체들, 저항성 터치 컴포넌트들, 힘 기반(force-based) 터치 센서 구조체들, 광 기반(light-based) 터치 센서, 또는 기타 적합한 터치 센서 배열체(arrangement)들에 기반할 수 있다.
제어 회로부(16)는 디바이스(10) 상의 소프트웨어, 예컨대 운영 체제 코드 및 애플리케이션을 실행하는 데 사용될 수 있다. 디바이스(10)가 동작하는 동안, 제어 회로부(16)에서 실행되는 소프트웨어는 디스플레이(14) 내의 픽셀들의 어레이를 사용하여 디스플레이(14) 상에 이미지들을 디스플레이할 수 있다. 디바이스(10)는 태블릿 컴퓨터, 랩톱 컴퓨터, 데스크톱 컴퓨터, 디스플레이, 셀룰러 전화기, 미디어 플레이어, 손목시계 디바이스 또는 기타 웨어러블 전자 장비, 또는 기타 적합한 전자 디바이스일 수 있다.
디스플레이(14)는 유기 발광 다이오드 디스플레이일 수 있거나, 또는 다른 유형들의 디스플레이 기술에 기반한 디스플레이일 수 있다. 디스플레이(14)가 유기 발광 다이오드(OLED) 디스플레이인 구성들이 때때로 본원에서 일 예로 설명된다. 그러나 이는 단지 예시적인 것이다. 원하는 경우, 임의의 적합한 유형의 디스플레이가 디바이스(10)에서 사용될 수 있다.
디스플레이(14)는 직사각형 형상을 가질 수 있거나(즉, 디스플레이(14)는 직사각형 풋프린트 및 직사각형 풋프린트 둘레에 이어지는 직사각형 주변 가장자리를 가질 수 있음) 또는 기타 적합한 형상을 가질 수 있다. 디스플레이(14)는 평면형일 수 있거나, 또는 만곡형 윤곽을 가질 수 있다.
디스플레이(14)의 일부의 평면도가 도 2에 도시된다. 도 2에 도시된 바와 같이, 디스플레이(14)는 기판(36) 상에 형성된 픽셀들(22)의 어레이를 가질 수 있다. 기판(36)은 유리, 금속, 플라스틱, 세라믹, 자기(porcelain), 또는 기타 기판 재료로 형성될 수 있다. 픽셀들(22)은 데이터 라인들(D)(때때로, 데이터 신호 라인, 열(column) 라인 등으로 지칭됨)과 같은 신호 경로들을 통해 데이터 신호들을 수신할 수 있고, 수평 제어 라인들(G)(때때로 게이트 라인, 스캔 라인, 발광 라인, 행(row) 라인 등으로 지칭됨)과 같은 제어 신호 경로들을 통해 하나 이상의 제어 신호들을 수신할 수 있다. 디스플레이(14)에는 임의의 적합한 수(예를 들어, 수십 개 이상, 수백 개 이상, 또는 수천 개 이상)의 픽셀들(22)의 행들 및 열들이 있을 수 있다.
각각의 픽셀(22)은 박막 트랜지스터들(28) 및 박막 커패시터들과 같은 박막 트랜지스터 회로부로 형성된 픽셀 제어 회로의 제어 하에 광(24)을 방출하는 발광 다이오드(26)를 가질 수 있다. 박막 트랜지스터(28)는 폴리실리콘 박막 트랜지스터, 인듐 아연 갈륨 산화물 트랜지스터와 같은 반도체-산화물 박막 트랜지스터, 또는 기타 반도체로 형성된 박막 트랜지스터일 수 있다. 픽셀(22)은 디스플레이(14)에 색상 이미지들을 디스플레이할 수 있는 능력을 제공하기 위한 상이한 색상(예를 들어, 적색, 녹색, 및 청색)의 발광 다이오드들을 포함할 수 있다.
픽셀(22)의 동작을 제어하는 데 디스플레이 드라이버 회로부(30)가 사용될 수 있다. 디스플레이 드라이버 회로부(30)는 집적 회로들, 박막 트랜지스터 회로들, 또는 다른 적합한 전자 회로부로 형성될 수 있다. 도 2의 디스플레이 드라이버 회로부(30)는 도 1의 제어 회로부(16)와 같은 시스템 제어 회로부와 경로(32)를 통해 통신하기 위한 통신 회로부를 포함할 수 있다. 경로(32)는 가요성 인쇄 회로 또는 기타 케이블 상의 트레이스들로 형성될 수 있다. 동작 중에, 제어 회로부(예를 들어, 도 1의 제어 회로부(16))는 디스플레이(14) 상에 디스플레이될 이미지들에 관한 정보를 회로부(30)에 공급할 수 있다.
디스플레이 픽셀들(22) 상에 이미지들을 디스플레이하기 위해, 디스플레이 드라이버 회로부(30)는 경로(38)를 통해 게이트 드라이버 회로부(34)와 같은 지원 디스플레이 드라이버 회로부에 클록 신호들 및 기타 제어 신호들을 내면서 이미지 데이터를 데이터 라인들(D)(예를 들어, 픽셀들(22)의 열들 아래로 이어지는 데이터 라인들)에 공급할 수 있다. 원하는 경우, 디스플레이 드라이버 회로부(30)는 또한 디스플레이(14)의 대향 가장자리 상의 게이트 드라이버 회로부(34)에 클록 신호들 및 기타 제어 신호들을 공급할 수 있다(예를 들어, 게이트 드라이버 회로부는 디스플레이 픽셀 어레이의 하나 초과의 측에 형성될 수 있음).
게이트 드라이버 회로부(34)(때때로 수평 라인 제어 회로부 또는 행 드라이버 회로부로 지칭됨)는 집적 회로의 일부로서 구현될 수 있고/있거나 박막 트랜지스터 회로부를 사용하여 구현될 수 있다. 디스플레이(14) 내의 수평/행 제어 라인들(G)은 게이트 라인 신호들(스캔 라인 제어 신호들), 발광 인에이블 제어 신호들, 및/또는 각각의 행의 픽셀들을 제어하기 위한 기타 수평 제어 신호들을 반송할 수 있다. 픽셀들(22)의 행당 임의의 적합한 수의 수평 제어 신호들(예를 들어, 하나 이상의 행 제어 라인들, 2개 이상의 행 제어 라인들, 3개 이상의 행 제어 라인들, 4개 이상의 행 제어 라인들, 5개 이상의 행 제어 라인들 등)이 존재할 수 있다.
도 3은 디스플레이 픽셀(22)의 일부를 도시하는 도면이다. 도 3에 도시된 바와 같이, 픽셀(22)은 적어도 트랜지스터(Tdrive)와 같은 구동 트랜지스터, 커패시터(Cst)와 같은 저장 커패시터, 및 발광 다이오드(26)를 포함할 수 있다. 픽셀(22)은 또한 기타 트랜지스터들, 예컨대 데이터 로딩 트랜지스터들, 발광 제어 트랜지스터들, 애노드 재설정 트랜지스터들, 초기화 트랜지스터들, 바이어싱 트랜지스터들 등을 포함할 수 있다. 구동 트랜지스터(Tdrive)는 다이오드(26)에 구동 전류를 제공하도록 구성되고, 게이트(G) 단자, 드레인(D) 단자, 및 소스(S) 단자를 갖는다. 트랜지스터의 전류-전도성 단자들을 설명하는 데 사용되는 용어들 "소스" 단자 및 "드레인" 단자는 때때로 상호교환 가능하고 본원에서 "소스-드레인" 단자로 지칭될 수 있다. 저장 커패시터(Cst)는 트랜지스터(Tdrive)의 게이트 단자에 결합될 수 있고, 픽셀(22)에 대한 데이터 신호 값을 저장하도록 구성될 수 있다.
실제로, 디스플레이 픽셀(22)은 프로세스, 전압, 및 온도(PVT) 변동들을 겪을 수 있다. 그러한 변동들로 인해, 상이한 디스플레이 픽셀들(22) 사이의 트랜지스터 임계 전압들이 변할 수 있다. 구동 트랜지스터의 임계 전압의 변동들은 상이한 디스플레이 픽셀들(22)로 하여금 원하는 이미지와 매칭되지 않는 양의 광을 생성하게 할 수 있다. 임계 전압 변동들을 완화시키기 위한 노력으로, 도 3에 도시된 유형의 디스플레이 픽셀(22)이 픽셀-내 임계 전압(Vt) 보상을 지원하도록 동작 가능할 수 있다. 때때로 픽셀 내 Vt 상쇄 동작들로 지칭되는 픽셀 내 임계 전압 보상 동작들은, 일반적으로, 적어도 초기화 국면, Vt 샘플링 국면, 데이터 프로그래밍 국면, 및 발광 국면을 (그 순서로) 포함할 수 있다. Vt 샘플링 국면 동안, 트랜지스터(Tdrive)의 임계 전압은 저장 커패시터(Cst)를 사용하여 샘플링될 수 있다. 후속하여, 발광 국면 동안, 트랜지스터(Tdrive)로부터 발광 다이오드(26)로 흐르는 발광 전류는 샘플링된 Vt 레벨과 상쇄되는 기간(term)을 갖는다. 그 결과, 발광 전류는 구동 트랜지스터 임계 전압(Vt)과는 독립적일 것이고, 따라서 구동 트랜지스터에서 Vt 변동들에 덜 민감할 것이다. Vt 샘플링 국면 동안, 샘플링 전류가 전류(Isample)로 표시된 바와 같이 트랜지스터(Tdrive)를 통해 흐를 수 있다.
샘플링 전류 레벨(Isample)은 디스플레이의 온도에 대한 민감도에 영향을 줄 수 있다. 예를 들어, 디스플레이의 휘도는 온도의 함수로서 변할 수 있다. 이러한 변동은 본원에서 온도 휘도 민감도로 정의된다. 실험에 따르면, 더 높은 샘플링 전류 레벨들이 특히 낮은 그레이 레벨들에서 더 큰 온도 휘도 민감도로 전환되는 반면, 더 낮은 샘플링 전류 레벨들이 낮은 그레이 레벨들에 대해 더 낮은 온도 휘도 민감도로 전환된다는 것이 밝혀졌다. 온도 휘도 민감도는 온도의 미리 결정된 변화에 응한 디스플레이 휘도의 백분율 변화로 정의될 수 있다. 디스플레이의 온도에 대한 민감도를 최소화하기 위해 가능한 한 0에 가깝게 온도 휘도 민감도를 유지하는 것이 일반적으로 바람직하다.
일 실시예에 따르면, 샘플링 전류(Isample)는 Vt 샘플링 국면의 지속 시간을 연장시킴으로써 감소될 수 있다. 도 4는 디스플레이에 있어서의 온도 휘도 민감도가 임계 전압 샘플링 지속 시간(Tsample)의 함수로서 어떻게 변하는지를 도시하는 특성 곡선(50)을 플롯팅한다. 도 4에 도시된 바와 같이, 임계 전압 샘플링 시간(Tsample)이 증가됨에 따라, 곡선(50)은 0%/℃에 접근한다. 다시 말해서, Tsample 지속 시간을 증가시키는 것은 디스플레이의 온도에 대한 민감도를 감소시키는 것을 도울 수 있다. 그러나, 종래의 디스플레이 픽셀 아키텍처들에서, Vt 샘플링 지속 시간은 데이터 프로그래밍 기간의 지속 시간에 의해 제한된다(즉, 데이터 프로그래밍 기간은 전형적으로 하나의 행 시간으로 제한되고, 이는 디스플레이의 성능 요건들에 의해 설정된다).
일 실시예에 따르면, 도 5a는 데이터 프로그래밍 국면으로부터 임계 전압 샘플링 국면을 분리하고 온도 휘도 민감도를 감소시키기 위해 임계 전압 샘플링 국면의 지속 시간을 연장시킴으로써 온도 휘도 민감도를 감소시키도록 동작 가능한 예시적인 디스플레이 픽셀(22)의 회로도이다. 도 5a에 도시된 바와 같이, 디스플레이 픽셀(22)은, 예컨대 유기 발광 다이오드(26)와 같은 발광 요소, 저장 커패시터(Cst)와 같은 커패시터, 및 구동 트랜지스터(Tdrive), 게이트-전압-설정 트랜지스터(Tref), 데이터 로딩 트랜지스터(Tdata), 애노드 재설정 트랜지스터(Tar), 및 발광 제어 트랜지스터(Tem1, Tem2)와 같은, 박막 트랜지스터들을 포함할 수 있다. 발광 제어 트랜지스터(Tem1, Tem2)는 때때로 발광 트랜지스터로 지칭된다. 픽셀(22) 내의 트랜지스터들 중 적어도 일부 또는 전부는 반도체 산화물 트랜지스터이다. 반도체 산화물 트랜지스터는 반전도성 산화물 재료(예를 들어, 인듐 갈륨 아연 산화물 또는 IGZO, 인듐 주석 아연 산화물 또는 ITZO, 인듐 갈륨 주석 아연 산화물 또는 IGTZO, 인듐 주석 산화물 또는 ITO, 또는 다른 반전도성 산화물 재료)로 형성된 채널 구역을 갖는 박막 트랜지스터들로 정의되고, 일반적으로 n-유형(n-채널) 트랜지스터로 간주된다.
반도체 산화물 트랜지스터는 실리콘 트랜지스터(즉, 때때로 LTPS 또는 저온 폴리실리콘으로 지칭되는 저온 프로세스를 사용하여 증착된 폴리실리콘 채널 구역을 갖는 트랜지스터)와 현저하게 상이하다. 반도체 산화물 트랜지스터는 실리콘 트랜지스터보다 낮은 누설을 나타내므로, 픽셀(22) 내의 트랜지스터들 중 적어도 일부를 구현하는 것은 (예를 들어, 구동 트랜지스터(Tdrive)의 게이트 단자로부터 전류가 누설되는 것을 방지함으로써) 플리커를 감소시키는 데 도움을 줄 수 있다.
원하는 경우, 픽셀(22)이 반도체 산화물 트랜지스터들 및 실리콘 트랜지스터들(예를 들어, n-유형 LTPS 트랜지스터들 또는 p-유형 LTPS 트랜지스터들)의 조합을 포함하는 하이브리드 구성을 갖도록, 픽셀(22) 내의 트랜지스터들 중 적어도 일부는 실리콘 트랜지스터로 구현될 수 있다. 또 다른 적합한 실시예들에서, 픽셀(22)은 픽셀(22) 내의 하나 이상의 내부 노드들에 초기화 또는 기준 전압을 인가하기 위한 추가적인 초기화 트랜지스터들을 포함할 수 있다. 다른 예로서, 디스플레이 픽셀(22)은 픽셀(22)의 성능 또는 동작을 개선시키기 위해 하나 이상의 바이어스 전압을 인가하기 위한 부가적인 스위칭 트랜지스터들(예를 들어, 하나 이상의 부가적인 반도체 산화물 트랜지스터들 또는 실리콘 트랜지스터들)을 더 포함할 수 있다. 픽셀(22)이 실리콘 트랜지스터와 반도체 산화물 트랜지스터 모두를 포함하는 예시적인 구성들이 때때로 본원에서 일 예로 설명될 수 있다.
도 5a의 예에서, 트랜지스터(Tdrive, Tdata, Tref, Tar)는 반도체 산화물 트랜지스터(예를 들어, n형 반도체 산화물 트랜지스터)로 구현된다. 발광 트랜지스터(Tem1)는 p형(p-채널) 실리콘 트랜지스터로 구현되는 반면, 발광 트랜지스터(Tem2)는 n형(n-채널) 실리콘 트랜지스터로 구현된다. 원하는 경우, 트랜지스터(Tar)는 대안적으로 n형 실리콘 트랜지스터로 구현될 수 있다. 일반적으로, n형 반도체 산화물 트랜지스터 및 실리콘 트랜지스터는 "액티브-하이" 디바이스(예를 들어, 게이트 단자의 전압이 높게 구동될 때 활성화되거나 턴온되는 스위치)인 반면, p형 실리콘 트랜지스터는 "액티브-로우" 디바이스(예를 들어, 게이트 단자의 전압이 낮게 구동될 때 비활성화되거나 턴오프되는 스위치)이다.
구동 트랜지스터(Tdrive)는 게이트 단자(G), 드레인 단자(D)(때때로 제1 소스-드레인 단자로 지칭됨), 및 소스 단자(S)(때때로 제2 소스-드레인 단자로 지칭됨)를 갖는다. 트랜지스터(Tdrive), 발광 제어 트랜지스터(Tem1, Tem2), 및 발광 다이오드(26)는 양의 전력 공급 라인(60)과 접지 전력 공급 라인(62) 사이에 직렬로 결합된다. 발광 다이오드(26)는 연관된 다이오드 커패시턴스(Coled)를 가질 수 있다. 발광 트랜지스터(Tem1)는 제1 발광 제어 신호(EM1)를 수신하도록 구성된 게이트 단자를 가질 수 있는 반면, 트랜지스터(Tem2)는 제2 발광 제어 신호(EM2)를 수신하도록 구성된 게이트 단자를 갖는다. 트랜지스터들(Tem1, Tem2)이 상이한 발광 신호를 수신하는 이러한 예는 단지 예시적인 것이다. 다른 실시예들에서, 트랜지스터들(Tem1, Tem2)은 동일한 발광 제어 신호를 수신할 수 있다.
양의 전력 공급 전압(VDDEL)은 양의 전력 공급 단자(60)에 공급될 수 있는 반면, 접지 전력 공급 전압(VSSEL)은 접지 전력 공급 단자(62)에 공급될 수 있다. 양의 전력 공급 전압(VDD)은 3 V, 4 V, 5 V, 6 V, 7 V, 2 내지 8 V, 6 V 초과, 8 V 초과, 10 V 초과, 12 V 초과, 6 내지 12 V, 12 내지 20 V, 또는 적합한 양의 전력 공급 전압 레벨일 수 있다. 접지 전력 공급 전압(VSSEL)은 0 V, -1 V, -2 V, -3 V, -4 V, -5 V, -6V, -7 V, 2 V 미만, 1 V 미만, 0 V 미만, 또는 적합한 접지 또는 음의 전력 공급 전압 레벨일 수 있다. 발광 국면 동안, 신호들(EM1, EM2)은 트랜지스터들(Tem1, Tem2)이 턴온(turn on)되도록 어서트(assert)될 수 있으며, 이는 전류가 구동 트랜지스터(Tdrive)로부터 다이오드(26)로 흐를 수 있게 한다. 구동 트랜지스터(Tdrive)가 턴온되는 정도는 단자(60)로부터 다이오드(26)를 통해 단자(62)로 흐르는 전류의 양과, 그에 따라 디스플레이 픽셀(22)로부터 방출되는 광의 양을 제어한다.
도 5a의 예에서, 저장 커패시터(Cst)가 구동 트랜지스터(Tdrive)의 게이트 단자와 소스 단자 사이에 연결될 수 있다. 데이터 로딩 트랜지스터(Tdata)는 트랜지스터(Tdrive)의 게이트 단자에 결합된 제1 소스-드레인 단자, 데이터 라인(예를 들어, 데이터 신호를 나르는 열 라인)에 결합된 제2 소스-드레인 단자, 및 제1 스캔 제어 신호(SCAN1)를 수신하도록 구성된 게이트 단자를 가질 수 있다. 트랜지스터(Tref)는 트랜지스터(Tdrive)의 게이트 단자에 결합된 제1 소스-드레인 단자, 기준 전압 라인(예를 들어, 기준 전압(Vref)을 나르는 열 라인)을 통해 기준 전압(Vref)에 결합된 제2 소스-드레인 단자, 및 제2 스캔 제어 신호(SCAN2)를 수신하도록 구성된 게이트 단자를 가질 수 있다. 따라서, 기준 전압(Vref)을 트랜지스터(Tdrive)의 게이트 단자 상으로 전달하도록 동작 가능한 트랜지스터(Tref)는 때때로 게이트-전압-설정 트랜지스터로 지칭될 수 있다. 전압(Vref)은, VDDEL과 동일하거나 VDDEL 미만인 고정 전압 레벨, 또는 VSSEL과 VDDEL 사이의 일부 다른 전압 레벨일 수 있다.
애노드 재설정 트랜지스터(Tar)는 다이오드(26)의 애노드 단자(때때로 애노드 전극으로 지칭됨)에 결합된 제1 소스-드레인 단자, 애노드 재설정 전압 라인(예를 들어, 애노드 재설정 전압(Var)을 나르는 열 라인)을 통해 애노드 재설정 전압을 받도록 구성된 제2 소스-드레인 단자, 및 제1 발광 제어 신호(EM1)를 수신하도록 구성된 게이트 단자를 가질 수 있다. 다이오드(26)는 VSSEL 접지 전력 공급 라인(62)(때때로 공통 전력 공급 라인으로 지칭됨)에 결합된 캐소드 단자(때때로 캐소드 전극으로 지칭됨)를 갖는다.
일부 전자 디바이스에서, 캐소드 단자는 노이즈를 겪을 수 있다(예를 들어, 캐소드 노이즈 소스(64) 참조). 이러한 캐소드 노이즈(64)는, 때때로 캐소드 층과 겹쳐져서 형성되는 터치 센서 전극들과 같은, 디스플레이 스택 근처에 배치된 다른 신호 발생 구성요소들로 인해 발생할 수 있다. 따라서, 겹쳐진 터치 센서 전극들로부터의 임의의 잠재적인 신호 교란이 VSSEL 접지 라인에 의도치 않게 결합될 수 있다.
디스플레이 픽셀(22)은 또한 트랜지스터(Tdrive)의 소스 단자와 직류 전압(Vdc) 사이에 결합된 추가 커패시터(Cboost)를 포함한다. 전압(Vdc)은 VDDEL, VSSEL, Vref, Var, 또는 픽셀(22) 내의 기타 이용 가능한/기존 DC 또는 정적 공급 전압으로 단락될 수 있다. Vdc가 VDDEL로 단락되는 디바이스 구성이 때때로 본원에서 일 예로 설명된다. 이러한 방식으로 구성되면, 픽셀(22)의 구동 전류는 [(Coled + Cboost)/(Cst + Coled + Cboost)]에 비례할 것이다. 커패시터(Cboost)를 적절한 크기로 함으로써, Coled에 의해 야기되는 구동 전류의 감쇠가 특정 데이터 전압 범위들에 대해 감소될 수 있다. 따라서, 커패시터(Cboost)는 구동 전류 레벨들을 부스팅하는 역할을 하며, 따라서 때때로 전류 부스팅 커패시터로 지칭된다.
발광 동안, 캐소드 노이즈(64)는 다이오드 커패시턴스(Coled) 및 전류 부스팅 커패시터(Cboost)를 통해 Vdc(예를 들어, VDDEL 라인)에 예기치 않게 결합될 수 있다. Vdc에 결합되는 이러한 노이즈는 픽셀(22)에 로드되는 데이터 신호의 값에 영향을 미칠 수 있으며, 이는 바람직하지 않은 디스플레이 아티팩트를 초래할 수 있다. 이러한 잠재적인 노이즈 효과를 완화하기 위해, 픽셀(22)에는 트랜지스터(Tdrive)의 소스 단자와 Vdc 전압 라인 사이에서 커패시터(Cboost)와 직렬로 결합된 격리 스위치(Tiso)와 같은 격리 디바이스가 제공된다. 발광 기간 동안, 스위치(Tiso)는 캐소드 노이즈(64)가 전압 Vdc에 결합되는 것을 방지하기 위해 비활성화(턴오프)될 수 있다. 캐소드와 Vdc 사이의 이러한 용량성 결합 경로를 차단함으로써 이러한 노이즈 결합과 연관된 임의의 부정적이거나 바람직하지 않은 영향을 완화할 수 있다. 따라서 스위치(Tiso)는 때때로 노이즈 차단, 노이즈 격리, 또는 노이즈 분리 스위치로 지칭된다. 스위치(Tiso)는 반도체 산화물 트랜지스터, n형 실리콘 트랜지스터, 또는 p형 실리콘 트랜지스터일 수 있다.
도 5b는 도 5a에 도시된 유형의 디스플레이 픽셀(22)의 리프레시 동작을 예시하는 타이밍도이다. t1 시점 이전에는 제2 발광 신호(EM2)가 하이이다.
t1 시점에서, 제1 발광 제어 신호(EM1)가 하이(high)로 펄스되어 애노드 재설정 트랜지스터(Tar)를 일시적으로 활성화한다. 애노드 재설정 트랜지스터(Tar)의 활성화는 다이오드(26)의 애노드 단자를 애노드 재설정 전압 레벨(Var)로 바이어스시킨다. 이 시간 동안 제2 발광 제어 신호(EM2)는 하이이므로 트랜지스터(Tdrive)의 소스 단자도 리셋 전압(Var)으로 바이어스될 것이다. t1 이후 얼마 간의 시간에, 스캔 신호(SCAN2)가 어서트(하이로 구동)되어 트랜지스터(Tref)가 활성화(턴온)되도록 할 수 있다. 트랜지스터(Tgate)의 활성화는 트랜지스터(Tdrive)의 게이트 단자를 기준 전압 레벨(Vref)로 구동시킨다. 신호(SCAN2)가 어서트되는 동안, 트랜지스터(Tdrive)의 게이트-소스 전압(Vgs)이 (Vref - Var)로 바이어스될 것이다. 트랜지스터(Tdrive)의 Vgs가 알려진 전압 차이로 초기화되고 애노드 단자가 전압(Var)으로 재설정되는, t1 시점과 t2 시점 사이의 이러한 기간은 때때로 초기화 국면으로 지칭된다. 그런 다음 신호(SCAN3)가 초기화 국면 중 때때로 하이(high)로 구동되어 격리 스위치(Tiso)를 턴온되게(예를 들어, 부스팅 커패시터(Cboost)가 사용 상태로 전환되게) 한다. 초기화 국면 종료 시(t2 시점), 제2 발광 제어 신호(EM2)가 로우(low)로 구동되어 트랜지스터(Tem2)를 턴오프되게 한다.
t3 시점에서, 제1 발광 제어 신호(EM1)가 로우(low)로 펄스되어 트랜지스터(Tem1)를 턴온되게 한다. 트랜지스터(Tem1)의 턴온은 트랜지스터(Tdrive)의 드레인 단자를 VDDEL까지 구동시키며, 이는 트랜지스터(Tdrive)의 소스 단자가 트랜지스터(Tdrive)의 게이트에서 Vref 레벨보다 1 Vt 아래까지 충전되게 하는 결과를 가져올 것이다. 다시 말해서, 트랜지스터(Tdrive)의 소스 단자가 (Vref - Vt)까지 충전될 것이다. 따라서, 이 시간 동안 저장 커패시터의 양단에서 샘플링되는 전압은 Vt와 동일한 (Vref-[Vref-Vt])이 될 것이다. t4 시점에서, 발광 신호(EM1)는 하이로 구동되어 트랜지스터(Tem1)를 턴오프되게 하고, 신호(SCAN2)는 로우로 구동되어 트랜지스터(Tref)를 턴오프되게 한다. 저장 커패시터(Cst)의 양단에서 Vt가 샘플링되는, t3에서 t4까지의 이 기간은 Vt 샘플링 지속 시간(Tsample)을 갖는 Vt 샘플링 국면으로 지칭된다.
t5 시점에서, 스캔 신호(SCAN1)는 하이로 펄스되어 트랜지스터(Tdata)를 턴온되게 한다. 트랜지스터(Tdata)의 활성화는 트랜지스터(Tdrive)의 게이트 단자를 픽셀(22)에 대한 새로운 데이터 신호 값에 대응하는 데이터 전압(Vdata)으로 구동시킨다. 이 시점에서 트랜지스터(Tem2)는 턴오프되기 때문에, 트랜지스터(Tdrive)의 소스 단자는 고임피던스 노드이므로 커패시터(Cst)는 방전될 수 없다(예를 들어, 구동 트랜지스터 게이트 단자가 새로운 Vdata 레벨로 구동되더라도 커패시터(Cst) 양단의 전압은 Vt와 동일하게 유지될 것이다). 트랜지스터(Tdata)가 데이터 전압(Vdata)을 로딩하도록 활성화되는, t5에서 t6까지의 이 기간은 데이터 프로그래밍 국면으로 지칭된다.
t7 시점에서, 발광 신호(EM1, EM2) 모두가 어서트되어, 다이오드(26)가 전압(Vdata)에 비례하는 양의 광을 방출할 수 있는 발광 국면이 시작되게 한다. 발광 국면 동안, 트랜지스터(Tdrive)의 결과적인 Vgs는 [Vdata-(Vref-Vt)]이 될 것이다. 최종 발광 전류가 Vgs 마이너스 Vt에 비례하기 때문에, 발광 전류는 Vt에 독립적일 것인데, 이는 (Vgs - Vt)가 (Vdata - Vref + Vt - Vt)와 동일할 것이기 때문이며, 여기서 Vt는 상쇄된다. 구동 트랜지스터 임계 전압이 내부적으로 샘플링되고 이러한 방식으로 상쇄되는 이러한 유형의 동작 방식은 때때로 픽셀 내 임계 전압 보상으로 지칭된다. 초기화 국면, Vt 샘플링 국면, 및 데이터 프로그래밍 국면을 포함하는 t1에서부터 t6까지의 기간은 때때로 데이터 리프레시 기간으로 지칭된다. 신호(SCAN4)는 데이터 리프레시 동작 중에는 어서트되어, 적절한 데이터가 원하는 양의 전류 부스팅으로 로딩되는 것이 보장되도록 한다. 그러나 신호(SCAN4)는 발광 기간 동안에는 디어서트(deassert)되어, 픽셀(22)의 하나 이상의 DC(정적) 전압 노드(예를 들어, Vdc)로 누출되는 임의의 잠재적인 캐소드 노이즈가 격리 또는 차단되도록 한다.
디스플레이의 온도 변동들에 대한 민감도를 최소화하기 위해, Vt 샘플링 국면 지속 시간(Tsample)이 연장될 수 있으며, 이는 Vt 샘플링 전류 레벨을 감소시킨다. 데이터 프로그래밍 국면으로부터의 Vt 샘플링 국면의 분리는 Vt 샘플링 국면 지속 시간이 데이터 프로그래밍 국면 지속 시간과 독립적으로 연장될 수 있게 하며, 이는 전형적으로 디스플레이의 성능 요건들에 의해 설정된 바와 같은 하나의 행 시간으로 제한된다. 일부 실시예들에서, Vt 샘플링 국면 지속 시간(즉, 기간(Tsample))은 데이터 프로그래밍 국면 지속 시간(즉, SCAN1의 펄스 폭)보다 10배 내지 20배 더 길 수 있다. 일반적으로, Vt 샘플링 국면 지속 시간(Tsample)은 데이터 프로그래밍 국면 지속 시간보다 적어도 2배, 5배, 2 내지 5배, 10배, 5 내지 10배, 10 내지 20배, 또는 20배 초과로 더 길 수 있다. Vt 샘플링 국면의 지속 시간은 또한, 디스플레이 온도 휘도 민감도가 억제될 필요가 있는 정도에 따라 동적으로 조정될 수 있다. 일반적으로, 더 긴 Vt 샘플링 국면 지속 시간은 온도 휘도 민감도를 감소시킬 것이다.
발광 트랜지스터(Tem1)가 p형 실리콘 트랜지스터로 구현되고 발광 트랜지스터(Tem2)가 n형 실리콘 트랜지스터로 구현된 도 5a의 예는 단지 예시적인 것이다. 도 6a는 발광 트랜지스터(Tem1)이 반도체 산화물 트랜지스터로 구현되고 발광 트랜지스터(Tem2)가 p형 실리콘 트랜지스터로 구현되는, 픽셀(22)의 다른 적합한 실시예를 예시한다. 또한, 애노드 재설정 트랜지스터(Tar)는 p형 실리콘 트랜지스터로 구현될 수 있다. 픽셀(22)의 나머지 구조는 도 5a와 관련하여 이미 설명한 것과 동일하여, 본 실시예를 모호하게 하는 것을 피하기 위해 상세히 반복할 필요는 없다.
도 6b는 도 6a에 도시된 유형의 디스플레이 픽셀(22)의 리프레시 동작을 예시하는 타이밍도이다. 트랜지스터(Tem1)를 제어하는 신호(EM1)는 이제는 액티브-하이 신호이므로, 신호(EM1)의 극성은 도 5b에 도시된 것에 상대적으로 반전될 수 있다. 마찬가지로, 트랜지스터(Tem2)를 제어하는 신호(EM2)는 이제는 액티브-로우 신호이므로, 신호(EM2)의 극성은 도 5b에 도시된 것에 상대적으로 반전될 수 있다. 이와 달리, 도 6a에 도시된 유형의 픽셀(22)을 동작시키는 원리 및 단계는 도 5b와 관련하여 이미 설명한 것과 여전히 동일하여, 명확성을 위해 자세히 반복할 필요는 없다.
트랜지스터(Tar)를 p형 실리콘 트랜지스터로 구현한 도 6a의 예는 단지 예시적인 것이다. 도 16a는 트랜지스터들(Tiso, Tar, Tem2)이 모두 n형 트랜지스터로 구현되는, 픽셀(22)의 또 다른 적합한 실시예를 예시한다. 원할 경우, 도 16a의 픽셀(22)을 갖는 모든 박막 트랜지스터는 n형 반도체 산화물 트랜지스터로서 구현될 수 있다(예를 들어, 트랜지스터(Tdrive, Tdata, Tref, Tem1, Tem2, Tiso, Tar)는 모두 반도체 산화물 트랜지스터로 구현된다). 특히, 격리 트랜지스터(Tiso)는 커패시터(Cboost)에 결합된 제1 소스-드레인 단자, 전압(Vdc)에 결합된 제2 소스-드레인 단자, 및 제3 스캔 신호(SCAN3)를 수신하도록 구성된 게이트 단자를 가질 수 있다. 애노드 재설정 트랜지스터는 다이오드(26)의 애노드 단자에 결합된 제1 소스-드레인 단자, 전압(Var)을 받도록 구성된 제2 소스-드레인 단자, 및 제3 스캔 신호(SCAN3)를 수신하도록 구성된 게이트 단자를 가질 수 있다. 픽셀(22)의 나머지 구조는 도 6a와 관련하여 이미 설명한 것과 동일하여, 본 실시예를 모호하게 하는 것을 피하기 위해 상세히 반복할 필요는 없다.
도 16b는 도 16a에 도시된 유형의 디스플레이 픽셀(22)의 리프레시 동작을 예시하는 타이밍도이다. n형 트랜지스터(Tem2)를 제어하는 신호(EM2)는 이제는 액티브-하이 신호이므로, 신호(EM2)의 극성은 도 6b에 도시된 것에 상대적으로 반전될 수 있다. 이와 달리, 도 16a에 도시된 유형의 픽셀(22)을 동작시키는 원리 및 단계는 도 6b와 관련하여 이미 설명한 것과 여전히 동일하여, 명확성을 위해 자세히 반복할 필요는 없다.
발광 트랜지스터(Tem1)가 양의 전력 공급 라인(60)과 구동 트랜지스터(Tdrive) 사이에 결합되는 도 5a의 예는 단지 예시적인 것이다. 도 7a는 트랜지스터(Tdrive 및 Tem1)의 순서가 교환되는, 픽셀(22)의 또 다른 적합한 실시예를 예시한다. 구체적으로, 트랜지스터(Tdrive)는 이제는, 양의 전력 공급 라인(60)에 직접 결합된 드레인 단자와, 트랜지스터(Tem1)를 통해 트랜지스터(Tem2)에 결합된 소스 단자를 갖는다. 트랜지스터(Tem1)는 트랜지스터(Tdrive)의 소스 단자에 결합된 소스 단자, 신호(EM1)를 수신하도록 구성된 게이트 단자, 및 드레인 단자를 갖는다. 저장 커패시터(Cst)는 트랜지스터(Tdrive)의 게이트 단자에 결합된 제1 단자와, 트랜지스터(Tem1)의 드레인 단자에 결합된 제2 단자를 갖는다. 커패시터(Cboost)가 이제는 트랜지스터(Tem1)의 드레인 단자에 결합된다. 트랜지스터(Tem1)와 유사하게, 트랜지스터(Tem2)도 p형 실리콘 트랜지스터로 구현될 수 있다. 픽셀(22)의 나머지 구조는 도 5a와 관련하여 이미 설명한 것과 동일하여, 본 실시예를 모호하게 하는 것을 피하기 위해 상세히 반복할 필요는 없다.
도 7b는 도 7a에 도시된 유형의 디스플레이 픽셀(22)의 리프레시 동작을 예시하는 타이밍도이다. t1 시점 이전에는 제2 발광 신호(EM2)가 로우이다.
t1 시점에서, 제1 발광 제어 신호(EM1)가 하이로 펄스되어 애노드 재설정 트랜지스터(Tar)를 일시적으로 활성화한다. 애노드 재설정 트랜지스터(Tar)의 활성화는 다이오드(26)의 애노드 단자를 애노드 재설정 전압 레벨(Var)로 바이어스시킨다. 이 시간 동안 제2 발광 제어 신호(EM2)는 로우이므로 트랜지스터(Tdrive)의 소스 단자도 리셋 전압(Var)으로 바이어스될 것이다. t1 이후 얼마 간의 시간에, 스캔 신호(SCAN2)가 어서트(하이로 구동)되어 트랜지스터(Tref)가 활성화(턴온)되도록 할 수 있다. 트랜지스터(Tgate)의 활성화는 트랜지스터(Tdrive)의 게이트 단자를 기준 전압 레벨(Vref)로 구동시킨다. 신호(SCAN2)가 어서트되는 동안, 그에 따라 트랜지스터(Tdrive)의 게이트-소스 전압(Vgs)이 초기화 국면 동안 (Vref - Var)로 바이어스될 것이다. 그런 다음 신호(SCAN3)가 초기화 국면 중 때때로 하이로 구동되어 격리 스위치(Tiso)를 턴온되게(예를 들어, 부스팅 커패시터(Cboost)를 사용 상태로 전환되게) 한다. 초기화 국면 종료 시(t2 시점), 제2 발광 제어 신호(EM2)가 하이로 구동되어 트랜지스터(Tem2)를 턴오프되게 한다.
t3 시점에서, 제1 발광 제어 신호(EM1)가 로우로 펄스되어 트랜지스터(Tem1)를 턴온되게 한다. 트랜지스터(Tem1)의 턴온은 트랜지스터(Tdrive)의 드레인 단자를 VDDEL까지 구동시키며, 이는 트랜지스터(Tdrive)의 소스 단자가 트랜지스터(Tdrive)의 게이트에서 Vref 레벨보다 1 Vt 아래까지 충전되게 하는 결과를 가져올 것이다. 다시 말해서, 트랜지스터(Tdrive)의 소스 단자는 Vt 샘플링 국면 동안 (Vref-Vt)까지 충전될 것이다. 따라서, 이 시간 동안 저장 커패시터의 양단에서 샘플링되는 전압은 Vt와 동일한 (Vref-[Vref-Vt])이 될 것이다. t4 시점에서, 발광 신호(EM1)는 하이로 구동되어 트랜지스터(Tem1)를 턴오프되게 하고, 신호(SCAN2)는 로우로 구동되어 트랜지스터(Tref)를 턴오프되게 한다.
t5 시점에서, 스캔 신호(SCAN1)는 하이로 펄스되어 트랜지스터(Tdata)를 데이터 프로그래밍 국면 동안 턴온되게 한다. 트랜지스터(Tdata)의 활성화는 트랜지스터(Tdrive)의 게이트 단자를 픽셀(22)에 대한 새로운 데이터 신호 값에 대응하는 데이터 전압(Vdata)으로 구동시킨다. 이 시점에서 트랜지스터(Tem2)는 턴오프되기 때문에, 트랜지스터(Tdrive)의 소스 단자는 고임피던스 노드이므로 커패시터(Cst)는 방전될 수 없다(예를 들어, 구동 트랜지스터 게이트 단자가 새로운 Vdata 레벨로 구동되더라도 커패시터(Cst) 양단의 전압은 Vt와 동일하게 유지될 것이다).
t7 시점에서, 발광 신호(EM1, EM2) 모두가 어서트되어, 다이오드(26)가 전압(Vdata)에 비례하는 양의 광을 방출할 수 있는 발광 국면이 시작되게 한다. 발광 국면 동안, 트랜지스터(Tdrive)의 결과적인 Vgs는 [Vdata-(Vref-Vt)]이 될 것이다. 최종 발광 전류가 Vgs 마이너스 Vt에 비례하기 때문에, 발광 전류는 Vt에 독립적일 것인데, 이는 (Vgs - Vt)가 (Vdata - Vref + Vt - Vt)와 동일할 것이기 때문이며, 여기서 Vt는 픽셀 내 임계 전압 보상이 수행되도록 상쇄된다. 디스플레이의 온도 변화들에 대한 민감도를 최소화하기 위해, Vt 샘플링 국면 지속 시간을 선택적으로 연장할 수 있다(예를 들어, Vt 샘플링 국면 지속 시간은 데이터 프로그래밍 국면 지속 시간보다 적어도 2배, 5배, 2 내지 5배, 10배, 5 내지 10배, 10배 내지 20배, 또는 20배 초과로 더 길 수 있다). Vt 샘플링 국면의 지속 시간은 또한, 디스플레이 온도 휘도 민감도가 억제될 필요가 있는 정도에 따라 동적으로 조정될 수 있다.
발광 트랜지스터(Tem1)가 p형 실리콘 트랜지스터로 구현되고 애노드 재설정 트랜지스터(Tar)가 반도체 산화물 트랜지스터로 구현된 도 7a의 예는 단지 예시적인 것이다. 도 8a는 발광 트랜지스터(Tem1)가 반도체 산화물 트랜지스터로 구현되고 애노드 재설정 트랜지스터(Tar)가 p형 실리콘 트랜지스터로 구현되는, 픽셀(22)의 다른 적합한 실시예를 예시한다. 픽셀(22)의 나머지 구조는 도 7a의 것과 동일하여, 본 실시예를 모호하게 하는 것을 피하기 위해 상세히 반복할 필요는 없다.
도 8b는 도 7a에 도시된 유형의 디스플레이 픽셀(22)의 리프레시 동작을 예시하는 타이밍도이다. 트랜지스터(Tem1)를 제어하는 신호(EM1)는 이제는 액티브-하이 신호이므로, 신호(EM1)의 극성은 도 7b에 도시된 것에 상대적으로 반전될 수 있다. 이와 달리, 도 8a에 도시된 유형의 픽셀(22)을 동작시키는 원리 및 단계는 도 7b와 관련하여 이미 설명한 것과 여전히 동일하여, 명확성을 위해 자세히 반복할 필요는 없다.
단 하나의 재설정 트랜지스터(Tar)를 갖는 도 5a의 실시예는 단지 예시적인 것이다. 도 9a는 트랜지스터(Tini)와 같은 추가적인 초기화 트랜지스터가 구비된, 픽셀(22)의 또 다른 적합한 실시예를 예시한다. 도 9a에 도시된 바와 같이, 초기화 트랜지스터(Tini)는 트랜지스터(Tdrive)의 소스 단자에 결합된 제1 소스-드레인 단자, 초기화 라인(예를 들어, Vini를 나르는 컬럼 라인)을 통해 초기화 전압(Vini)을 받도록 구성된 드레인 단자, 및 스캔 신호(SCAN3)를 수신하도록 구성된 게이트 단자를 갖는다. 전압(Vini)은 전압(Var)과 같을 수 있거나 다를 수도 있다. 한 예에서, Vini는 Var보다 클 수 있다. 또 다른 예에서, Vini는 Var보다 작을 수 있다. 트랜지스터(Tar)는 신호(SCAN3)를 수신하도록 구성되기도 한 게이트 단자를 갖는 p형 실리콘 트랜지스터이다. 발광 트랜지스터(Tem2)는 p형 실리콘 트랜지스터이다. 노이즈 분리 스위치(Tiso)는 이제 제4 스캔 제어 신호(SCAN4)에 의해 제어된다. 픽셀(22)의 나머지 구조는 도 5a의 것과 유사하여, 본 실시예를 모호하게 하는 것을 피하기 위해 상세히 반복할 필요는 없다. 트랜지스터(Tar 및 Tini)는 때때로 "재설정" 트랜지스터로 상호교환 가능하게 지칭된다.
도 9b는 도 9a에 도시된 유형의 디스플레이 픽셀(22)의 리프레시 동작을 예시하는 타이밍도이다. t1 시점 이전에, 발광 제어 신호(EM1 및 EM2)는 또한 발광 트랜지스터(Tem1 및 Tem2)가 턴오프되도록 하이로 구동될 수 있다. 신호(EM2)는 (예를 들어, 발광이 시작될 때까지 트랜지스터(Tem2)가 오프 상태로 유지되도록) 리프레시 동작의 나머지 기간 동안 하이로 유지될 수 있다.
t1 시점에서, 신호(SCAN3)는 로우로 펄스되어 애노드 재설정 트랜지스터(Tar)와 초기화 트랜지스터(Tini)가 일시적으로 활성화되도록 한다. 애노드 재설정 트랜지스터(Tar)의 활성화는 다이오드(26)의 애노드 단자를 애노드 재설정 전압 레벨(Var)로 바이어스시킨다. 초기화 트랜지스터(Tini)의 활성화는 트랜지스터(Tdrive)의 소스 단자를 초기화 전압 레벨(Vini)로 바이어스시킨다. t1 이후 얼마 간의 시간에, 스캔 신호(SCAN2)가 어서트(하이로 구동)되어 트랜지스터(Tref)가 활성화(턴온)되도록 할 수 있다. 트랜지스터(Tgate)의 활성화는 트랜지스터(Tdrive)의 게이트 단자를 기준 전압 레벨(Vref)로 구동시킨다. 신호(SCAN3)가 어서트되는 동안, 그에 따라 트랜지스터(Tdrive)의 게이트-소스 전압(Vgs)이 초기화 국면 동안 (Vref - Var)로 바이어스될 것이다. 그런 다음 신호(SCAN4)가 초기화 국면 중 때때로 하이로 구동되어 격리 스위치(Tiso)를 턴온되게(예를 들어, 부스팅 커패시터(Cboost)를 사용 상태로 전환되게) 한다.
t3 시점에서, 제1 발광 제어 신호(EM1)가 로우로 펄스되어 트랜지스터(Tem1)를 턴온되게 한다. 트랜지스터(Tem1)의 턴온은 트랜지스터(Tdrive)의 드레인 단자를 VDDEL까지 구동시키며, 이는 트랜지스터(Tdrive)의 소스 단자가 트랜지스터(Tdrive)의 게이트에서 Vref 레벨보다 1 Vt 아래까지 충전되게 하는 결과를 가져올 것이다. 다시 말해서, 트랜지스터(Tdrive)의 소스 단자는 Vt 샘플링 국면 동안 (Vref-Vt)까지 충전될 것이다. 따라서, 이 시간 동안 저장 커패시터의 양단에서 샘플링되는 전압은 Vt와 동일한 (Vref-[Vref-Vt])이 될 것이다. t4 시점에서, 발광 신호(EM1)는 하이로 구동되어 트랜지스터(Tem1)를 턴오프되게 하고, 신호(SCAN2)는 로우로 구동되어 트랜지스터(Tref)를 턴오프되게 한다.
t5 시점에서, 스캔 신호(SCAN1)는 하이로 펄스되어 트랜지스터(Tdata)를 데이터 프로그래밍 국면 동안 턴온되게 한다. 트랜지스터(Tdata)의 활성화는 트랜지스터(Tdrive)의 게이트 단자를 픽셀(22)에 대한 새로운 데이터 신호 값에 대응하는 데이터 전압(Vdata)으로 구동시킨다. 이 시점에서 트랜지스터(Tem2 및 Tini)는 턴오프되기 때문에, 트랜지스터(Tdrive)의 소스 단자는 고임피던스 노드이므로 커패시터(Cst)는 방전될 수 없다(예를 들어, 구동 트랜지스터 게이트 단자가 새로운 Vdata 레벨로 구동되더라도 커패시터(Cst) 양단의 전압은 Vt와 동일하게 유지될 것이다).
t7 시점에서, 발광 신호(EM1, EM2) 모두가 어서트되어, 다이오드(26)가 전압(Vdata)에 비례하는 양의 광을 방출할 수 있는 발광 국면이 시작되게 한다. 발광 국면 동안, 트랜지스터(Tdrive)의 결과적인 Vgs는 [Vdata-(Vref-Vt)]이 될 것이다. 최종 발광 전류가 Vgs 마이너스 Vt에 비례하기 때문에, 발광 전류는 Vt에 독립적일 것인데, 이는 (Vgs - Vt)가 (Vdata - Vref + Vt - Vt)와 동일할 것이기 때문이며, 여기서 Vt는 픽셀 내 임계 전압 보상이 수행되도록 상쇄된다. 디스플레이의 온도 변화들에 대한 민감도를 최소화하기 위해, Vt 샘플링 국면 지속 시간을 선택적으로 연장할 수 있다(예를 들어, Vt 샘플링 국면 지속 시간은 데이터 프로그래밍 국면 지속 시간보다 적어도 2배, 5배, 2 내지 5배, 10배, 5 내지 10배, 10배 내지 20배, 또는 20배 초과로 더 길 수 있다). Vt 샘플링 국면의 지속 시간은 또한, 디스플레이 온도 휘도 민감도가 억제될 필요가 있는 정도에 따라 동적으로 조정될 수 있다.
발광 트랜지스터(Tem1)가 양의 전력 공급 라인(60)과 구동 트랜지스터(Tdrive) 사이에 결합되는 도 9a의 예는 단지 예시적인 것이다. 도 10은 트랜지스터(Tdrive 및 Tem1)의 순서가 교환되는, 픽셀(22)의 또 다른 적합한 실시예를 예시한다. 구체적으로, 트랜지스터(Tdrive)는 이제는, 양의 전력 공급 라인(60)에 직접 결합된 드레인 단자와, 트랜지스터(Tem1)를 통해 트랜지스터(Tem2)에 결합된 소스 단자를 갖는다. 트랜지스터(Tem1)는 트랜지스터(Tdrive)의 소스 단자에 결합된 소스 단자, 신호(EM1)를 수신하도록 구성된 게이트 단자, 및 드레인 단자를 갖는다. 저장 커패시터(Cst)는 트랜지스터(Tdrive)의 게이트 단자에 결합된 제1 단자와, 트랜지스터(Tem1)의 드레인 단자에 결합된 제2 단자를 갖는다. 커패시터(Cboost)가 이제는 트랜지스터(Tem1)의 드레인 단자에 결합된다. 픽셀(22)의 나머지 구조는 도 9a와 관련하여 이미 설명한 것과 동일하여, 본 실시예를 모호하게 하는 것을 피하기 위해 상세히 반복할 필요는 없다. 도 10의 픽셀을 동작시키기 위한 타이밍도는 도 9b의 타이밍도와 동일할 수 있다.
트랜지스터(Tar 및 Tini)가 모두 신호(SCAN3)를 수신하도록 구성된 p형 실리콘 트랜지스터인 도 9a의 실시예는 단지 예시적인 것이다. 도 11a는 반도체 산화물 트랜지스터로 구현된 트랜지스터(Tar 및 Tini)를 갖는 픽셀(22)의 또 다른 적합한 실시예를 예시한다. 도 11a에 도시된 바와 같이, 트랜지스터(Tar)는 애노드 단자에 결합된 제1 소스-드레인 단자, 애노드 재설정 전압(Var)을 받도록 구성된 제2 소스-드레인 단자, 및 발광 제어 신호(EM2)를 수신하도록 구성된 게이트 단자를 가질 수 있다. 트랜지스터(Tem2)는 이제는 p형 실리콘 트랜지스터로 구현된다. 트랜지스터(Tini)는 트랜지스터(Tdrive)의 소스 단자에 결합된 제1 소스-드레인 단자, 초기화 전압(Vini)을 받도록 구성된 제2 소스-드레인 단자, 및 신호(EM1)를 수신하도록 구성된 게이트 단자를 가질 수 있다. 픽셀(22)의 나머지 구조는 도 5a의 것과 유사하여, 본 실시예를 모호하게 하는 것을 피하기 위해 상세히 반복할 필요는 없다.
도 11b는 도 11a에 도시된 유형의 디스플레이 픽셀(22)의 리프레시 동작을 예시하는 타이밍도이다. t1 시점 이전에, 발광 제어 신호(EM1 및 EM2)는 또한 발광 트랜지스터(Tem1 및 Tem2)가 턴오프되도록 하이로 구동될 수 있다. 신호(EM2)는 (예를 들어, 발광이 시작될 때까지 트랜지스터(Tem2)가 오프 상태로 유지되도록) 리프레시 동작의 나머지 기간 동안 하이로 유지될 수 있다.
t1 시점에서 t2 시점까지의 초기화 국면 동안, 높은 EM1은 트랜지스터(Tini)를 턴온하고, 높은 EM2는 트랜지스터(Tar)를 턴온한다. 애노드 재설정 트랜지스터(Tar)의 활성화는 다이오드(26)의 애노드 단자를 애노드 재설정 전압 레벨(Var)로 바이어스시킨다. 초기화 트랜지스터(Tini)의 활성화는 트랜지스터(Tdrive)의 소스 단자를 초기화 전압 레벨(Vini)로 바이어스시킨다. t1 이후 얼마 간의 시간에, 스캔 신호(SCAN2)가 어서트(하이로 구동)되어 트랜지스터(Tref)가 활성화(턴온)되도록 할 수 있다. 트랜지스터(Tgate)의 활성화는 트랜지스터(Tdrive)의 게이트 단자를 기준 전압 레벨(Vref)로 구동시킨다. 적어도 신호(EM1)가 어서트되는 동안, 그에 따라 트랜지스터(Tdrive)의 게이트-소스 전압(Vgs)이 초기화 국면 동안 (Vref - Vini)로 바이어스될 것이다. 그런 다음 신호(SCAN3)가 초기화 국면 중 때때로 하이로 구동되어 격리 스위치(Tiso)를 턴온되게(예를 들어, 부스팅 커패시터(Cboost)를 사용 상태로 전환되게) 한다.
t3 시점에서, 제1 발광 제어 신호(EM1)가 로우로 펄스되어 트랜지스터(Tem1)를 턴온되게 한다. 트랜지스터(Tem1)의 턴온은 트랜지스터(Tdrive)의 드레인 단자를 VDDEL까지 구동시키며, 이는 트랜지스터(Tdrive)의 소스 단자가 트랜지스터(Tdrive)의 게이트에서 Vref 레벨보다 1 Vt 아래까지 충전되게 하는 결과를 가져올 것이다. 다시 말해서, 트랜지스터(Tdrive)의 소스 단자는 Vt 샘플링 국면 동안 (Vref-Vt)까지 충전될 것이다. 따라서, 이 시간 동안 저장 커패시터의 양단에서 샘플링되는 전압은 Vt와 동일한 (Vref-[Vref-Vt])이 될 것이다. t4 시점에서, 신호(SCAN2)는 로우로 구동되어 트랜지스터(Tref)를 턴오프되게 한다.
t5 시점에서, 스캔 신호(SCAN1)는 하이로 펄스되어 트랜지스터(Tdata)를 데이터 프로그래밍 국면 동안 턴온되게 한다. 트랜지스터(Tdata)의 활성화는 트랜지스터(Tdrive)의 게이트 단자를 픽셀(22)에 대한 새로운 데이터 신호 값에 대응하는 데이터 전압(Vdata)으로 구동시킨다. 이 시점에서 트랜지스터(Tem2 및 Tini)는 턴오프되기 때문에, 트랜지스터(Tdrive)의 소스 단자는 고임피던스 노드이므로 커패시터(Cst)는 방전될 수 없다(예를 들어, 구동 트랜지스터 게이트 단자가 새로운 Vdata 레벨로 구동되더라도 커패시터(Cst) 양단의 전압은 Vt와 동일하게 유지될 것이다).
t7 시점에서, 발광 신호(EM1, EM2) 모두가 어서트되어, 다이오드(26)가 전압(Vdata)에 비례하는 양의 광을 방출할 수 있는 발광 국면이 시작되게 한다. 발광 국면 동안, 트랜지스터(Tdrive)의 결과적인 Vgs는 [Vdata-(Vref-Vt)]이 될 것이다. 최종 발광 전류가 Vgs 마이너스 Vt에 비례하기 때문에, 발광 전류는 Vt에 독립적일 것인데, 이는 (Vgs - Vt)가 (Vdata - Vref + Vt - Vt)와 동일할 것이기 때문이며, 여기서 Vt는 픽셀 내 임계 전압 보상이 수행되도록 상쇄된다. 디스플레이의 온도 변화들에 대한 민감도를 최소화하기 위해, Vt 샘플링 국면 지속 시간을 선택적으로 연장할 수 있다(예를 들어, Vt 샘플링 국면 지속 시간은 데이터 프로그래밍 국면 지속 시간보다 적어도 2배, 5배, 2 내지 5배, 10배, 5 내지 10배, 10배 내지 20배, 또는 20배 초과로 더 길 수 있다). Vt 샘플링 국면의 지속 시간은 또한, 디스플레이 온도 휘도 민감도가 억제될 필요가 있는 정도에 따라 동적으로 조정될 수 있다.
발광 트랜지스터(Tem2)가 p형 실리콘 트랜지스터로 구현되고 애노드 재설정 트랜지스터(Tar)가 반도체 산화물 트랜지스터로 구현된 도 11a의 예는 단지 예시적인 것이다. 도 12a는 발광 트랜지스터(Tem2)가 반도체 산화물 트랜지스터로 구현되고 애노드 재설정 트랜지스터(Tar)가 p형 실리콘 트랜지스터로 구현되는, 픽셀(22)의 다른 적합한 실시예를 예시한다. 픽셀(22)의 나머지 구조는 도 12a의 것과 동일하여, 본 실시예를 모호하게 하는 것을 피하기 위해 상세히 반복할 필요는 없다.
도 12b는 도 12a에 도시된 유형의 디스플레이 픽셀(22)의 리프레시 동작을 예시하는 타이밍도이다. 트랜지스터(Tem2)를 제어하는 신호(EM2)는 이제는 액티브-하이 신호이므로, 신호(EM2)의 극성은 도 11b에 도시된 것에 상대적으로 반전될 수 있다. 이와 달리, 도 12a에 도시된 유형의 픽셀(22)을 동작시키는 원리 및 단계는 도 11b와 관련하여 이미 설명한 것과 여전히 동일하여, 명확성을 위해 자세히 반복할 필요는 없다.
발광 트랜지스터(Tem1)가 양의 전력 공급 라인(60)과 구동 트랜지스터(Tdrive) 사이에 결합되는 도 12a의 예는 단지 예시적인 것이다. 도 13a는 트랜지스터(Tdrive 및 Tem1)의 순서가 교환되는, 픽셀(22)의 또 다른 적합한 실시예를 예시한다. 구체적으로, 트랜지스터(Tdrive)는 이제는, 양의 전력 공급 라인(60)에 직접 결합된 드레인 단자와, 트랜지스터(Tem1)를 통해 트랜지스터(Tem2)에 결합된 소스 단자를 갖는다. 트랜지스터(Tem1)는, 트랜지스터(Tdrive)의 소스 단자에 결합된 드레인 단자, 신호(EM1)를 수신하도록 구성된 게이트 단자, 및 소스 단자를 갖는 n형 실리콘 트랜지스터이다. 저장 커패시터(Cst)는 트랜지스터(Tdrive)의 게이트 단자에 결합된 제1 단자와, 트랜지스터(Tem1)의 소스 단자에 결합된 제2 단자를 갖는다. 커패시터(Cboost)가 이제는 트랜지스터(Tem1)의 소스 단자에 결합된다. 트랜지스터(Tar)와 유사하게, 트랜지스터(Tini)도 p형 실리콘 트랜지스터로 구현될 수 있다. 픽셀(22)의 나머지 구조는 도 12a와 관련하여 이미 설명한 것과 동일하여, 본 실시예를 모호하게 하는 것을 피하기 위해 상세히 반복할 필요는 없다.
도 13b는 도 13a에 도시된 유형의 디스플레이 픽셀(22)의 리프레시 동작을 예시하는 타이밍도이다. 트랜지스터(Tem1)를 제어하는 신호(EM1)는 이제는 액티브-하이 신호이므로, 신호(EM1)의 극성은 도 12b에 도시된 것에 상대적으로 반전될 수 있다. 이와 달리, 도 13a에 도시된 유형의 픽셀(22)을 동작시키는 원리 및 단계는 도 12b와 관련하여 이미 설명한 것과 여전히 동일하여, 명확성을 위해 자세히 반복할 필요는 없다.
픽셀(22)이 전류 부스팅 커패시터(Cboost)를 포함하는 도 9a의 실시예는 단지 예시적인 것이다. 도 14a는 어떤 전류 부스팅 커패시터도 포함하지 않는, 픽셀(22)의 또 다른 적합한 실시예를 예시한다. 도 14a에 도시된 바와 같이, 저장 커패시터(Cst)는 트랜지스터(Tdrive)의 게이트 단자에 결합된 제1 단자와, 다이오드(26)의 애노드 단자에 결합된 제2 단자를 갖는다. 발광 트랜지스터(Tem1 및 Tem2)는 모두 동일한 발광 제어 신호(EM)를 수신하도록 구성된 p형 실리콘 트랜지스터이다. 픽셀(22)의 나머지 구조(Cboost 및 Tiso인 구성요소는 제외)는 도 9a와 관련하여 이미 설명한 것과 동일하여, 본 실시예를 모호하게 하는 것을 피하기 위해 상세히 반복할 필요는 없다.
도 14b는 도 14a에 도시된 유형의 디스플레이 픽셀(22)의 리프레시 동작을 예시하는 타이밍도이다. t1 시점에서, 발광 제어 신호(EM)는 또한 발광 트랜지스터(Tem1 및 Tem2)를 턴오프되게 하도록 하이로 구동될 수 있다.
t1 이후 얼마 간의 시간에, 스캔 신호(SCAN2)가 어서트(하이로 구동)되어 트랜지스터(Tref)가 활성화(턴온)되도록 할 수 있다. 트랜지스터(Tgate)의 활성화는 트랜지스터(Tdrive)의 게이트 단자를 기준 전압 레벨(Vref)로 구동시킨다. 그런 다음 신호(SCAN3)가 로우로 펄스되어 애노드 재설정 트랜지스터(Tar) 및 초기화 트랜지스터(Tini)가 일시적으로 활성화되도록 할 수 있다. 애노드 재설정 트랜지스터(Tar)의 활성화는 다이오드(26)의 애노드 단자를 애노드 재설정 전압 레벨(Var)로 바이어스시킨다. 초기화 트랜지스터(Tini)의 활성화는 트랜지스터(Tdrive)의 소스 단자를 초기화 전압 레벨(Vini)로 바이어스시킨다. 신호(SCAN3)가 어서트되는 동안, 그에 따라 트랜지스터(Tdrive)의 게이트-소스 전압(Vgs)이 초기화 국면 동안 (Vref - Vini)로 바이어스될 것이다.
t3 시점에서, 발광 제어 신호(EM)은 로우로 펄스되어 트랜지스터(Tem1 및 Tem2)를 턴온되게 한다. 트랜지스터(Tem1)의 턴온은 트랜지스터(Tdrive)의 드레인 단자를 VDDEL까지 구동시키며, 이는 트랜지스터(Tdrive)의 소스 단자가 트랜지스터(Tdrive)의 게이트에서 Vref 레벨보다 1 Vt 아래까지 충전되게 하는 결과를 가져올 것이다. 다시 말해서, 트랜지스터(Tdrive)의 소스 단자는 Vt 샘플링 국면 동안 (Vref-Vt)까지 충전될 것이다. 트랜지스터(Tem2)도 턴온되므로, Cst의 바닥 단자도 (Vref - Vt)까지 충전될 것이다. 따라서, 이 시간 동안 저장 커패시터의 양단에서 샘플링되는 전압은 Vt와 동일한 (Vref-[Vref-Vt])이 될 것이다. t4 시점에서, 발광 신호(EM)는 하이로 구동되어 트랜지스터(Tem1)를 턴오프되게 하고, 신호(SCAN2)는 로우로 구동되어 트랜지스터(Tref)를 턴오프되게 한다.
t5 시점에서, 스캔 신호(SCAN1)는 하이로 펄스되어 트랜지스터(Tdata)를 데이터 프로그래밍 국면 동안 턴온되게 한다. 트랜지스터(Tdata)의 활성화는 트랜지스터(Tdrive)의 게이트 단자를 픽셀(22)에 대한 새로운 데이터 신호 값에 대응하는 데이터 전압(Vdata)으로 구동시킨다. 이 시점에서 트랜지스터들(Tem2, Tar)이 턴오프되기 때문에, 애노드 단자는 고 임피던스 노드이고, 따라서 커패시터(Cst)는 방전될 수 없다(예를 들어, 구동 트랜지스터 게이트 단자가 새로운 Vdata 레벨로 구동되더라도 커패시터(Cst)의 양단의 전압은 Vt와 동일하게 유지될 것이다).
t7 시점에서, 발광 신호(EM)가 어서트되어, 다이오드(26)가 전압(Vdata)에 비례하는 양의 광을 방출하는 발광 국면이 시작되게 한다. 발광 국면 동안, 트랜지스터(Tdrive)의 결과적인 Vgs는 [Vdata-(Vref-Vt)]이 될 것이다. 최종 발광 전류가 Vgs 마이너스 Vt에 비례하기 때문에, 발광 전류는 Vt에 독립적일 것인데, 이는 (Vgs - Vt)가 (Vdata - Vref + Vt - Vt)와 동일할 것이기 때문이며, 여기서 Vt는 픽셀 내 임계 전압 보상이 수행되도록 상쇄된다. 디스플레이의 온도 변화들에 대한 민감도를 최소화하기 위해, Vt 샘플링 국면 지속 시간을 선택적으로 연장할 수 있다(예를 들어, Vt 샘플링 국면 지속 시간은 데이터 프로그래밍 국면 지속 시간보다 적어도 2배, 5배, 2 내지 5배, 10배, 5 내지 10배, 10배 내지 20배, 또는 20배 초과로 더 길 수 있다). Vt 샘플링 국면의 지속 시간은 또한, 디스플레이 온도 휘도 민감도가 억제될 필요가 있는 정도에 따라 동적으로 조정될 수 있다.
도 15는 예시적인 디스플레이 픽셀(22)(예를 들어, 도 5a, 도 6a, 도 7a, 도 8a, 도 9a, 도 10, 도 11a, 도 12a, 도 13a, 또는 도 14a에 도시된 유형의 픽셀(22))의 측단면도이다. 도 15에 도시된 바와 같이, 디스플레이는 기판(100)과 같은 기판 층을 갖는 박막 트랜지스터(TFT) 층을 포함할 수 있다. 기판(100)은 선택적으로 하나 이상의 버퍼층들(102)로 덮일 수 있다. 버퍼층(들)(102)은 실리콘 산화물, 실리콘 질화물, 또는 다른 패시베이션(passivation) 또는 유전체 재료의 층들과 같은 무기 버퍼층들을 포함할 수 있다.
무기 버퍼층(102) 상에 폴리실리콘 층(예를 들어, 저온 폴리실리콘 또는 "LTPS" 층)이 형성될 수 있다. 폴리실리콘 층(104)은 패턴화되고 에칭되어 LTPS 또는 실리콘 트레이스(104)를 형성할 수 있다. 실리콘 트레이스(104)의 2개의 대향 단부들은, 선택적으로, 디스플레이 픽셀(22) 내에 실리콘 트랜지스터(Tsi)(예를 들어, LTPS 트랜지스터)의 소스-드레인 영역들을 형성하도록 도핑(예를 들어, n 도핑 또는 p 도핑)될 수 있다.
게이트 절연(GI) 층(106)이 버퍼층(102) 상에 그리고 실리콘 트레이스(104) 위에 형성될 수 있다. 한 예로, 게이트 절연층(106)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 탄탈륨 산화물, 세륨 산화물, 탄소-도핑된 산화물, 알루미늄 산화물, 하프늄 산화물, 티타늄 산화물, 바나듐 산화물, 스핀-온 유기 중합 유전체, 스핀-온 실리콘계 중합 유전체, 이러한 재료들의 조합, 및 다른 적합한 로우-k 또는 하이-K 고체 절연 재료로 형성될 수 있다.
제1 금속층(예를 들어, 제1 게이트 금속층 "GAT1")이 게이트 절연체 층(106) 위에 형성될 수 있다. GAT1 금속층은 알루미늄, 니켈, 크롬, 구리, 몰리브덴, 티타늄, 은, 금, 이러한 재료들의 조합, 다른 금속, 또는 다른 적합한 게이트 전도체를 사용하여 형성될 수 있다. GAT1 금속층은 실리콘 트랜지스터(Tsi)를 위한 게이트 전도체(108)를 형성하도록 패턴화되고 에칭될 수 있다. GAT1 금속층은 또한 패턴화되고 에칭되어 픽셀(22) 내부의 하나 이상의 커패시터의 단자를 형성할 수 있다(예를 들어, 커패시터(CAP)의 하부 단자로 구성된 GAT1 금속층으로 형성된 전도성 플레이트(110) 참조). 커패시터(CAP)는 저장 커패시터(Cst), 전류 부스트 커패시터(Cboost), 또는 픽셀(22) 내의 임의의 다른 커패시터를 나타낼 수 있다. GAT1 금속층은 또한 패턴화되고 에칭되어 픽셀(22) 내에 반도체 산화물 트랜지스터(Tox1)와 같은 반도체 산화물 트랜지스터를 위한 바닥 게이트 및/또는 차폐층을 형성할 수 있다(예를 들어, 트랜지스터(Tox1)를 위한 바닥 게이트/차폐층으로 구성된 금속층(111) 참조).
일반적으로, 디스플레이 픽셀(22)은 (존재하는 경우) 임의의 적합한 수의 실리콘 트랜지스터들을 포함할 수 있다. 따라서, 픽셀(22)이 단 하나의 실리콘 트랜지스터(Tsi)를 갖는 것으로 도시된 도 15의 단면은 단지 예시적인 것이다. 트랜지스터(Tsi)는 픽셀(22) 내의 임의의 하나 이상의 실리콘 트랜지스터를 나타낼 수 있다. 일부 실시예들에서, 픽셀(22)에 적어도 2개의 실리콘 트랜지스터가 제공될 수 있다. 다른 예로서, 픽셀(22)에 3개 이상의 실리콘 트랜지스터가 제공될 수 있다. 다른 예로서, 픽셀(22)은 4개 내지 10개의 실리콘 트랜지스터를 포함할 수 있다. 또 다른 예로서, 픽셀(22)은 10개 초과의 실리콘 트랜지스터를 포함할 수 있다.
층간 유전체(ILD) 층(112)은 제1 게이트 금속층 및 실리콘 트랜지스터(Tsi) 위에 형성될 수 있다. ILD 층(112)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 탄탈륨 산화물, 세륨 산화물, 탄소-도핑된 산화물, 알루미늄 산화물, 하프늄 산화물, 티타늄 산화물, 바나듐 산화물, 스핀-온 유기 중합 유전체, 스핀-온 실리콘계 중합 유전체, 이러한 재료들의 조합, 및 다른 적합한 로우-k 또는 하이-K 고체 절연 재료로 형성될 수 있다.
제2 금속층(예를 들어, 제2 게이트 금속층(GAT2))이 ILD 층(112) 상에 형성될 수 있다. GAT2 금속층은 GAT1 금속층과 유사하거나 다른 재료를 사용하여 형성될 수 있다. GAT2 금속층은 패턴화되고 에칭되어 픽셀(22) 내부의 하나 이상의 커패시터의 또 다른 단자를 형성할 수 있다(예를 들어, 커패시터(CAP)의 상부 단자로 구성된 GAT2 금속층으로 형성된 전도성 플레이트(114) 참조). 일부 실시예들에서, GAT2 금속 차폐층(115)과 같은 바닥 차폐층은 반도체 산화물 트랜지스터(Tox2)와 같은 반도체 산화물 트랜지스터 바로 아래에 형성될 수 있다. 이러한 방식으로 구성되면, GAT2 금속층(115)은 트랜지스터(Tox2)를 위한 바닥 게이트 및/또는 차폐층으로서 구성될 수 있다.
반도체 산화물 버퍼층(116)이 제2 GAT2 금속층 위에 형성될 수 있다. 버퍼층(116)은 ILD 층(112) 또는 버퍼층(102)과 유사하거나 다른 재료를 사용하여 형성될 수 있다. 버퍼층(16)은 실리콘 산화물 층, 실리콘 질화물 층 등과 같은 무기 버퍼층일 수 있다.
반도체 산화물 층(예를 들어, 인듐 갈륨 아연 산화물 또는 "IGZO" 층)이 버퍼층(116) 위에 형성될 수 있다. 반도체 산화물 층은 반도체 산화물 트레이스(120)를 형성하도록 패턴화되고 에칭될 수 있다. 각각의 반도체 산화물 트레이스(120)의 2개의 대향 단부는, 선택적으로, 디스플레이 픽셀(22) 내의 트랜지스터(Tox1 및 Tox2)와 같은 반도체 산화물 트랜지스터의 소스-드레인 영역을 형성하도록 도핑(예를 들어, n-도핑 또는 p-도핑)될 수 있다. 트랜지스터(Tox1)는 픽셀(22) 내의 임의의 반도체 산화물 트랜지스터를 나타낼 수 있다. 트랜지스터(Tox2)는 픽셀(22) 내의 구동 트랜지스터 또는 임의의 다른 반도체 산화물 트랜지스터를 나타낼 수 있다.
패턴화된 반도체 산화물 트레이스(120) 상에 게이트 절연체 층(122)과 같은 절연층이 형성될 수 있다. 층(122)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 탄탈륨 산화물, 세륨 산화물, 탄소-도핑된 산화물, 알루미늄 산화물, 하프늄 산화물, 티타늄 산화물, 바나듐 산화물, 스핀-온 유기 중합 유전체, 스핀-온 실리콘계 중합 유전체, 이러한 재료들의 조합, 및 다른 적합한 로우-k 또는 하이-K 고체 절연 재료로 형성될 수 있다.
게이트 절연층(122) 상에 제3 게이트 금속층(OG)이 형성될 수 있다. 제3 게이트 금속층(OG)은 반도체 산화물 트랜지스터(Tox1, Tox2)를 위한 게이트 전도체(124) 역할을 하도록 구성될 수 있다. 따라서, 제3 게이트 금속층은 때때로 산화물 게이트 전도체 또는 반도체 산화물 게이트 전도체로 지칭될 수 있다. 게이트 절연층(122)이 산화물 버퍼층(116)의 표면을 가로질러 블랭킷 층으로 형성되는 도 15의 예는 단지 예시적인 것이다. 다른 실시예에서, 게이트 절연층(122)은 오로지 산화물 게이트 전도체 아래에 형성될 수 있다. 다른 층간 유전체 층(126)이 층(12) 상에 그리고 반도체 산화물 트랜지스터 위에 형성될 수 있다.
일반적으로, 디스플레이 픽셀(22)은 (존재하는 경우) 임의의 적합한 수의 반도체 산화물 트랜지스터들을 포함할 수 있다. 따라서, 픽셀(22)이 2개의 반도체 산화물 트랜지스터(Tox1 및 Tox2)만을 포함하는 것으로 도시된 도 15의 단면은 단지 예시적인 것이다. 다른 예로서, 픽셀(22)에는 3개 이상의 반도체 산화물 트랜지스터가 제공될 수 있다. 다른 예로서, 픽셀(22)은 4개 내지 6개의 반도체 산화물 트랜지스터를 포함할 수 있다. 다른 예로서, 픽셀(22)은 3개 미만의 반도체 산화물 트랜지스터를 포함할 수 있다. 다른 예로서, 픽셀(22)은 4개 미만의 반도체 산화물 트랜지스터를 포함할 수 있다. 다른 예로서, 픽셀(22)은 5개 미만의 반도체 산화물 트랜지스터를 포함할 수 있다. 또 다른 예로서, 픽셀(22)은 5개 초과의 반도체 산화물 트랜지스터를 포함할 수 있다. 원한다면, 픽셀(22)은 반도체 산화물 박막 트랜지스터만을 포함할 수 있다.
제1 소스-드레인 금속 배선 층(SD1)이 유전체 층(126) 상에 형성될 수 있다. SD1 금속 배선 층은 알루미늄, 니켈, 크롬, 구리, 몰리브덴, 티타늄, 은, 금, 이러한 재료들의 조합, 다른 금속, 또는 다른 적합한 금속 배선 전도체로 형성될 수 있다. SD1 금속 배선 층은 SD1 금속 배선 경로들을 형성하도록 패턴화 및/또는 에칭될 수 있다. 도 15에 도시된 바와 같이, SD1 금속 배선 경로들 중 일부는 실리콘 트랜지스터(Tsi)와 연관된 하나 이상의 소스-드레인 영역에 수직 비아(들)를 사용하여 결합될 수 있다. SD1 금속 배선 경로들 중 일부는 반도체 산화물 트랜지스터(Tox1 및 Tox2)와 연관된 하나 이상의 소스-드레인 영역에, 층(122 및 126)을 통해 형성된 대응하는 수직 비아(들)를 사용하여, 결합될 수 있다. SD1 금속 배선 경로들 중 일부는 GAT2 금속 전도체에 수직 비아를 사용하여 결합될 수 있다. 원하는 경우, SD1 금속 배선 경로들 중 일부는 산화물 게이트(OG) 전도체에 수직 비아(들)를 사용하여 결합될 수 있다.
층(128)과 같은 제1 평탄화(PLN1) 층이 SD1 금속 배선 층 위에 형성될 수 있다. 평탄화 층(128)은 폴리머와 같은 유기 유전체 재료로 형성될 수 있다. 유기 평탄화 층(128) 상에 제2 소스-드레인 금속 배선 층(SD2)이 형성될 수 있다. SD2 금속 배선 층은 SD1 금속 배선 층과 동일하거나 유사하거나 다른 재료를 사용하여 형성될 수 있다. SD2 금속 배선 층은 SD2 금속 배선 경로들을 형성하도록 패턴화 및/또는 에칭될 수 있다. SD2 금속 배선 경로들 중 일부는 제1 평탄화층(128)을 통해 형성된 수직 비아(들)를 사용하여 SD1 금속 배선 경로들 중 일부에 선택적으로 결합될 수 있다. 일부 실시예들에서, 금속 차폐층(170)과 같은 금속 차폐층은 트랜지스터(Tox1 및 Tox2) 위에 적어도 부분적으로 형성되어 덮을 수 있다(예를 들어, 금속 차폐층(170)은 트랜지스터(Tox1 및 Tox2)의 적어도 일부 위에 직접적으로 겹쳐져서 덮을 수 있다). 원한다면, 금속 차폐층(170)은 트랜지스터(Tox1 및 Tox2)를 완전히 덮을 수 있다(예를 들어, 금속 차폐층(170)은 반도체 산화물 트랜지스터의 소스-드레인 영역을 지나 연장되는 주변 가장자리를 가질 수 있다). 금속 차폐층(170)은 (예를 들어) SD2 금속 배선 층에 형성될 수 있다. 금속 차폐층(170)은 양의 전력 공급 전압(VDD), 접지 전력 공급 전압(VSS), 또는 다른 정전압 레벨로 바이어스될 수 있다. 이러한 방식으로 구성되면, 층(170)은 반도체 산화물 트랜지스터 위의 구성요소들에서 발생하는 원치 않는 노이즈 소스 또는 기생 결합으로부터 트랜지스터(Tox1 및/또는 Tox2)를 차폐할 수 있다.
층(130)과 같은 제2 평탄화(PLN2) 층이 평탄화 층(128) 상에 그리고 SD2 배선 금속 라인들 위에 형성될 수 있다. 평탄화 층(130)은 또한 폴리머와 같은 유기 유전체 재료로 형성될 수 있다. 픽셀(26) 내 유기 발광 다이오드(22)의 애노드 단자를 형성하는 애노드 전도체(132)를 포함하는 애노드 층이 평탄화 층(130) 상에 형성될 수 있다. 애노드 전도체(132)는 평탄화 층(130)을 통해 형성된 수직 비아(들)(192)를 사용하여 SD2 금속 배선 경로들 중 적어도 일부에 결합될 수 있다. 각 픽셀(22)에 대한 개구가 한정되도록 픽셀 한정 층(134)이 애노드 층(132) 위에 형성될 수 있다. 추가적인 구조체들이 애노드 층 위에 형성될 수 있다. 예를 들어, 스페이서 구조체, 유기 발광 다이오드 발광 재료, 캐소드 층, 및 기타 픽셀 구조체들도 디스플레이 픽셀(22)의 스택업에 포함될 수 있다. 그러나, 이들 추가적인 구조체들은 명확성 및 간결성을 위해 생략된다.
일 실시예에 따르면, 디스플레이 픽셀이 제공되는 바, 이 디스플레이 픽셀은, 드레인 단자, 게이트 단자, 및 소스 단자를 갖는 구동 트랜지스터; 애노드 단자가 상기 구동 트랜지스터의 상기 소스 단자에 결합된 발광 다이오드; 상기 구동 트랜지스터의 상기 게이트 단자에 결합된 제1 단자 및 상기 구동 트랜지스터의 상기 소스 단자에 결합된 제2 단자를 갖는 제1 커패시터; 상기 구동 트랜지스터의 상기 소스 단자에 결합된 제1 단자 및 정전압 라인에 결합된 제2 단자를 갖는 제2 커패시터; 및 상기 정전압 라인과 상기 구동 트랜지스터의 상기 소스 단자 사이에서 상기 제2 커패시터와 직렬로 결합된 노이즈 격리 트랜지스터를 포함한다.
다른 실시예에 따르면, 상기 정전압 라인은 전력 공급 라인을 포함한다.
다른 실시예에 따르면, 상기 디스플레이 픽셀은, 상기 구동 트랜지스터의 상기 게이트 단자에 결합된 제1 소스-드레인 단자, 데이터 라인에 결합된 제2 소스-드레인 단자, 및 제1 스캔 신호를 수신하도록 구성된 게이트 단자를 갖는 데이터 로딩 트랜지스터; 및 상기 구동 트랜지스터의 상기 게이트 단자에 결합된 제1 소스-드레인 단자, 기준 전압 라인에 결합된 제2 소스-드레인 단자, 및 상기 제1 스캔 신호와 다른 제2 스캔 신호를 수신하도록 구성된 게이트 단자를 갖는 게이트 전압 설정 트랜지스터를 포함한다.
다른 실시예에 따르면, 상기 구동 트랜지스터, 상기 데이터 로딩 트랜지스터, 및 상기 게이트 전압 설정 트랜지스터는 반도체 산화물 물질을 갖는 반도체 산화물 트랜지스터를 포함한다.
다른 실시예에 따르면, 상기 디스플레이 픽셀은 상기 구동 트랜지스터와 직렬로 결합되며 제1 발광 제어 신호를 수신하도록 구성된 제1 발광 트랜지스터; 상기 구동 트랜지스터와 직렬로 결합되며 상기 제1 발광 제어 신호와 다른 제2 발광 제어 신호를 수신하도록 구성된 2 발광 트랜지스터; 및 상기 발광 다이오드의 상기 애노드 단자에 결합된 제1 소스-드레인 단자, 애노드 재설정 전압을 받도록 구성된 제2 소스-드레인 단자, 및 상기 제1 발광 제어 신호를 수신하도록 구성된 게이트 단자를 갖는 애노드 재설정 트랜지스터를 포함한다.
다른 실시예에 따르면, 상기 제1 발광 트랜지스터는 p형 실리콘 트랜지스터를 포함하고, 상기 제2 발광 트랜지스터는 n형 실리콘 트랜지스터를 포함하고, 상기 애노드 재설정 트랜지스터는 반도체 산화물 트랜지스터를 포함한다.
다른 실시예에 따르면, 상기 제1 발광 트랜지스터는 반도체 산화물 트랜지스터를 포함하고, 상기 제2 발광 트랜지스터는 p형 실리콘 트랜지스터를 포함하고, 상기 애노드 재설정 트랜지스터는 p형 실리콘 트랜지스터를 포함한다.
다른 실시예에 따르면, 상기 제1 발광 트랜지스터는 반도체 산화물 트랜지스터를 포함하고, 상기 제2 발광 트랜지스터는 p형 실리콘 트랜지스터를 포함하고, 상기 애노드 재설정 트랜지스터는 반도체 산화물 트랜지스터를 포함한다.
다른 실시예에 따르면, 상기 제1 발광 트랜지스터는 상기 구동 트랜지스터와 상기 제2 발광 트랜지스터 사이에 결합된다.
다른 실시예에 따르면, 상기 디스플레이 픽셀은, 상기 구동 트랜지스터와 직렬로 결합되며 제1 발광 제어 신호를 수신하도록 구성된 제1 발광 트랜지스터; 상기 구동 트랜지스터와 직렬로 결합되며 상기 제1 발광 제어 신호와 다른 제2 발광 제어 신호를 수신하도록 구성된 2 발광 트랜지스터; 상기 발광 다이오드의 애노드 단자에 결합된 제1 소스-드레인 단자, 애노드 재설정 전압을 받도록 구성된 제2 소스-드레인 단자, 및 상기 제1 및 제2 스캔 신호와 다른 제3 스캔 신호를 수신하도록 구성된 게이트 단자를 갖는 애노드 재설정 트랜지스터; 및 상기 구동 트랜지스터의 상기 소스 단자에 결합된 제1 소스-드레인 단자, 초기화 전압을 받도록 구성된 제2 소스-드레인 단자, 및 상기 제3 스캔 신호를 수신하도록 구성된 게이트 단자를 갖는 초기화 트랜지스터를 포함한다.
다른 실시예에 따르면, 상기 제1 발광 트랜지스터, 상기 제2 발광 트랜지스터, 상기 애노드 재설정 트랜지스터, 및 상기 초기화 트랜지스터는 p형 실리콘 트랜지스터를 포함한다.
다른 실시예에 따르면, 상기 제1 발광 트랜지스터는 상기 구동 트랜지스터와 상기 제2 발광 트랜지스터 사이에 결합된다.
다른 실시예에 따르면, 상기 디스플레이 픽셀은 상기 구동 트랜지스터와 직렬로 결합되며 제1 발광 제어 신호를 수신하도록 구성된 제1 발광 트랜지스터; 상기 구동 트랜지스터와 직렬로 결합되며 상기 제1 발광 제어 신호와 다른 제2 발광 제어 신호를 수신하도록 구성된 제2 발광 트랜지스터; 상기 발광 다이오드의 상기 애노드 단자에 결합된 제1 소스-드레인 단자, 애노드 재설정 전압을 받도록 구성된 제2 소스-드레인 단자, 및 상기 제2 발광 제어 신호를 수신하도록 구성된 게이트 단자를 갖는 애노드 재설정 트랜지스터; 및 상기 구동 트랜지스터의 상기 소스 단자에 결합된 제1 소스-드레인 단자, 초기화 전압을 받도록 구성된 제2 소스-드레인 단자, 및 상기 제1 발광 제어 신호를 수신하도록 구성된 게이트 단자를 갖는 초기화 트랜지스터를 포함한다.
다른 실시예에 따르면, 상기 디스플레이 픽셀은, 상기 구동 트랜지스터와 직렬로 결합되며 제1 발광 제어 신호를 수신하도록 구성된 제1 발광 트랜지스터; 상기 구동 트랜지스터와 직렬로 결합되며 상기 제1 발광 제어 신호와 다른 제2 발광 제어 신호를 수신하도록 구성된 제2 발광 트랜지스터; 및 상기 발광 다이오드의 상기 애노드 단자에 결합된 제1 소스-드레인 단자, 애노드 재설정 전압을 받도록 구성된 제2 소스-드레인 단자, 및 상기 제1 및 제2 스캔 신호와 다른 제3 스캔 신호를 받도록 구성된 게이트 단자를 갖는 애노드 재설정 트랜지스터를 포함하고, 상기 노이즈 격리 트랜지스터는 상기 제3 스캔 신호를 수신하도록 구성된 게이트 단자를 갖는다.
다른 실시예에 따르면, 상기 구동 트랜지스터, 상기 노이즈 격리 트랜지스터, 상기 데이터 로딩 트랜지스터, 상기 게이트 전압 설정 트랜지스터, 상기 제1 발광 트랜지스터, 상기 제2 발광 트랜지스터, 및 상기 애노드 재설정 트랜지스터는 모두 반도체 산화물 트랜지스터이다.
일 실시예에 따르면, 발광 다이오드와 직렬로 결합된 구동 트랜지스터를 갖는 디스플레이 픽셀의 동작 방법이 제공되는 바, 상기 구동 트랜지스터는 게이트 단자, 소스 단자, 및 드레인 단자를 갖고, 상기 발광 다이오드는 애노드 단자 및 캐소드 단자를 갖고, 상기 방법은 초기화 국면 동안, 상기 구동 트랜지스터의 상기 게이트 단자에 기준 전압을 인가하는 단계; 상기 초기화 국면 동안, 상기 발광 다이오드의 상기 애노드 단자를 재설정하는 단계; 임계 전압 샘플링 국면 동안, 저장 커패시터 양단의 전압이 상기 구동 트랜지스터의 임계 전압에 비례하도록 상기 구동 트랜지스터의 상기 게이트 단자에 결합된 저장 커패시터를 바이어싱하는 단계; 데이터 프로그래밍 국면 동안, 상기 구동 트랜지스터의 상기 게이트 단자에 데이터 신호를 로딩하는 단계; 및 발광 국면 동안, 상기 발광 다이오드의 상기 캐소드 단자로부터의 노이즈가 정전압원에 결합되는 것을 방지하기 위해 상기 구동 트랜지스터의 상기 소스 단자를 상기 디스플레이 픽셀의 정전압원으로부터 분리하는 단계를 포함한다.
다른 실시예에 따르면, 상기 디스플레이 픽셀은 상기 구동 트랜지스터의 상기 소스 단자와 상기 정전압원 사이에 결합된 전류 부스팅 커패시터와, 상기 전류 부스팅 커패시터와 직렬로 결합된 격리 스위치를 포함하고, 상기 구동 트랜지스터의 상기 소스 단자를 상기 정전압원으로부터 분리하는 단계는 상기 발광 국면 동안 상기 격리 스위치를 비활성화하는 단계를 포함한다.
다른 실시예에 따르면, 상기 방법은 상기 초기화 국면과 상기 임계 전압 샘플링 국면과 상기 데이터 프로그래밍 국면 동안, 상기 격리 스위치를 활성화하는 단계를 포함한다.
다른 실시예에 따르면, 상기 데이터 프로그래밍 국면은 제1 지속 시간을 갖고, 상기 임계 전압 샘플링 국면은 상기 제1 지속 시간의 적어도 5배인 제2 지속 시간을 갖는다.
다른 실시예에 따르면, 상기 방법은 상기 발광 국면 동안 발광 제어 신호를 어서트하는 단계; 및 상기 초기화 국면 동안 상기 발광 다이오드의 상기 애노드 단자를 재설정하기 위해서 애노드 재설정 트랜지스터를 활성화하기 위해 상기 발광 제어 신호를 사용하는 단계를 포함한다.
일 실시예에 따르면, 디스플레이 픽셀이 제공되는 바, 이 디스플레이 픽셀은, 애노드 및 캐소드를 갖는 발광 다이오드; 전력 공급 라인에 결합된 제1 소스-드레인 단자, 상기 애노드에 결합된 제2 소스-드레인 단자, 및 게이트 단자를 갖는 구동 트랜지스터; 상기 구동 트랜지스터의 상기 게이트 단자에 결합된 제1 단자 및 상기 구동 트랜지스터의 상기 제2 소스-드레인 단자에 결합된 제2 단자를 갖는 저장 커패시터; 상기 구동 트랜지스터의 상기 게이트 단자에 결합된 제1 소스-드레인 단자, 데이터 라인에 결합된 제2 소스-드레인 단자, 및 제1 스캔 신호를 수신하도록 구성된 게이트 단자를 갖는 데이터 로딩 트랜지스터; 상기 구동 트랜지스터의 상기 게이트 단자에 결합된 제1 소스-드레인 단자, 기준 전압 라인에 결합된 제2 소스-드레인 단자, 및 제2 스캔 신호를 수신하도록 구성된 게이트 단자를 갖는 전압 설정 트랜지스터; 발광 국면 동안 상기 구동 트랜지스터가 상기 발광 다이오드를 통해 구동하는 전류량을 증폭시키도록 구성되며, 상기 구동 트랜지스터의 상기 제2 소스-드레인 단자에 결합된 제1 단자 및 상기 전력 공급 라인에 결합된 제2 단자를 갖는 전류 부스팅 커패시터; 및 상기 전류 부스팅 커패시터의 상기 제2 단자와 상기 전력 공급 라인 사이에 결합되는 격리 스위치로서, 상기 캐소드 상의 노이즈가 상기 전력 공급 라인에 결합되는 것을 방지하기 위해 상기 발광 국면 동안 비활성화되는 격리 스위치를 포함한다.
다른 실시예에 따르면, 상기 디스플레이 픽셀은, 상기 구동 트랜지스터 및 상기 발광 다이오드에 직렬로 결합된 발광 트랜지스터; 및 상기 애노드에 결합된 재설정 트랜지스터를 포함하고, 상기 발광 트랜지스터와 상기 재설정 트랜지스터는 동일한 제어 신호를 수신하도록 구성된다.
다른 실시예에 따르면, 상기 디스플레이 픽셀은, 상기 구동 트랜지스터 및 상기 발광 다이오드에 직렬로 결합된, 제1 발광 트랜지스터 및 제2 발광 트랜지스터; 및 상기 애노드에 결합된 제1 소스-드레인 단자, 애노드 재설정 전압을 재설정하도록 구성된 제2 소스-드레인 단자, 및 제3 스캔 신호를 수신하도록 구성된 게이트 단자를 갖는 애노드 재설정 트랜지스터를 포함하고, 상기 격리 스위치는 상기 제3 스캔 신호도 수신하는 게이트 단자를 갖는다.
전술한 것은 단지 예시적인 것이며, 설명된 실시예들에 대해 다양한 수정이 이루어질 수 있다. 전술한 실시예들은 개별적으로 또는 임의의 조합으로 구현될 수 있다.

Claims (23)

  1. 디스플레이 픽셀로서,
    드레인 단자, 게이트 단자, 및 소스 단자를 갖는 구동 트랜지스터;
    상기 구동 트랜지스터의 상기 소스 단자에 결합된 애노드 단자 및 캐소드 단자를 갖는 발광 다이오드;
    상기 구동 트랜지스터의 상기 게이트 단자에 결합된 제1 단자 및 상기 구동 트랜지스터의 상기 소스 단자에 결합된 제2 단자를 갖는 제1 커패시터;
    상기 구동 트랜지스터의 상기 소스 단자에 결합된 제1 단자 및 정전압 라인에 결합된 제2 단자를 갖는 제2 커패시터; 및
    상기 정전압 라인과 상기 구동 트랜지스터의 상기 소스 단자 사이에서 상기 제2 커패시터와 직렬로 결합된 노이즈 격리 트랜지스터를 포함하고, 상기 노이즈 격리 트랜지스터는 상기 캐소드 단자 상의 노이즈가 상기 정전압 라인에 결합되는 것을 방지하기 위해 발광 국면 동안 비활성화되는, 디스플레이 픽셀.
  2. 제1항에 있어서, 상기 정전압 라인은 전력 공급 라인을 포함하는, 디스플레이 픽셀.
  3. 제1항에 있어서,
    상기 구동 트랜지스터의 상기 게이트 단자에 결합된 제1 소스-드레인 단자, 데이터 라인에 결합된 제2 소스-드레인 단자, 및 제1 스캔 신호를 수신하도록 구성된 게이트 단자를 갖는 데이터 로딩 트랜지스터; 및
    상기 구동 트랜지스터의 상기 게이트 단자에 결합된 제1 소스-드레인 단자, 기준 전압 라인에 결합된 제2 소스-드레인 단자, 및 상기 제1 스캔 신호와 다른 제2 스캔 신호를 수신하도록 구성된 게이트 단자를 갖는 게이트 전압 설정 트랜지스터를 더 포함하는, 디스플레이 픽셀.
  4. 제3항에 있어서, 상기 구동 트랜지스터, 상기 데이터 로딩 트랜지스터, 및 상기 게이트 전압 설정 트랜지스터는 반도체 산화물 물질을 갖는 반도체 산화물 트랜지스터를 포함하는, 디스플레이 픽셀.
  5. 제3항에 있어서,
    상기 구동 트랜지스터와 직렬로 결합되며 제1 발광 제어 신호를 수신하도록 구성된 제1 발광 트랜지스터;
    상기 구동 트랜지스터와 직렬로 결합되며 상기 제1 발광 제어 신호와 다른 제2 발광 제어 신호를 수신하도록 구성된 제2 발광 트랜지스터; 및
    상기 발광 다이오드의 상기 애노드 단자에 결합된 제1 소스-드레인 단자, 애노드 재설정 전압을 받도록 구성된 제2 소스-드레인 단자, 및 상기 제1 발광 제어 신호를 수신하도록 구성된 게이트 단자를 갖는 애노드 재설정 트랜지스터를 더 포함하는, 디스플레이 픽셀.
  6. 제5항에 있어서,
    상기 제1 발광 트랜지스터는 p형 실리콘 트랜지스터를 포함하고;
    상기 제2 발광 트랜지스터는 n형 실리콘 트랜지스터를 포함하고;
    상기 애노드 재설정 트랜지스터는 반도체 산화물 트랜지스터를 포함하는, 디스플레이 픽셀.
  7. 제5항에 있어서,
    상기 제1 발광 트랜지스터는 반도체 산화물 트랜지스터를 포함하고;
    상기 제2 발광 트랜지스터는 p형 실리콘 트랜지스터를 포함하고;
    상기 애노드 재설정 트랜지스터는 p형 실리콘 트랜지스터를 포함하는, 디스플레이 픽셀.
  8. 제5항에 있어서,
    상기 제1 발광 트랜지스터는 반도체 산화물 트랜지스터를 포함하고;
    상기 제2 발광 트랜지스터는 p형 실리콘 트랜지스터를 포함하고;
    상기 애노드 재설정 트랜지스터는 반도체 산화물 트랜지스터를 포함하는, 디스플레이 픽셀.
  9. 제5항에 있어서, 상기 제1 발광 트랜지스터는 상기 구동 트랜지스터와 상기 제2 발광 트랜지스터 사이에 결합되는, 디스플레이 픽셀.
  10. 제3항에 있어서,
    상기 구동 트랜지스터와 직렬로 결합되며 제1 발광 제어 신호를 수신하도록 구성된 제1 발광 트랜지스터;
    상기 구동 트랜지스터와 직렬로 결합되며 상기 제1 발광 제어 신호와 다른 제2 발광 제어 신호를 수신하도록 구성된 제2 발광 트랜지스터;
    상기 발광 다이오드의 상기 애노드 단자에 결합된 제1 소스-드레인 단자, 애노드 재설정 전압을 받도록 구성된 제2 소스-드레인 단자, 및 상기 제1 및 제2 스캔 신호와 다른 제3 스캔 신호를 수신하도록 구성된 게이트 단자를 갖는 애노드 재설정 트랜지스터; 및
    상기 구동 트랜지스터의 상기 소스 단자에 결합된 제1 소스-드레인 단자, 초기화 전압을 받도록 구성된 제2 소스-드레인 단자, 및 상기 제3 스캔 신호를 수신하도록 구성된 게이트 단자를 갖는 초기화 트랜지스터를 더 포함하는 디스플레이 픽셀.
  11. 제10항에 있어서, 상기 제1 발광 트랜지스터, 상기 제2 발광 트랜지스터, 상기 애노드 재설정 트랜지스터, 및 상기 초기화 트랜지스터는 p형 실리콘 트랜지스터를 포함하는, 디스플레이 픽셀.
  12. 제11항에 있어서, 상기 제1 발광 트랜지스터는 상기 구동 트랜지스터와 상기 제2 발광 트랜지스터 사이에 결합되는, 디스플레이 픽셀.
  13. 제3항에 있어서,
    상기 구동 트랜지스터와 직렬로 결합되며 제1 발광 제어 신호를 수신하도록 구성된 제1 발광 트랜지스터;
    상기 구동 트랜지스터와 직렬로 결합되며 상기 제1 발광 제어 신호와 다른 제2 발광 제어 신호를 수신하도록 구성된 제2 발광 트랜지스터;
    상기 발광 다이오드의 상기 애노드 단자에 결합된 제1 소스-드레인 단자, 애노드 재설정 전압을 받도록 구성된 제2 소스-드레인 단자, 및 상기 제2 발광 제어 신호를 수신하도록 구성된 게이트 단자를 갖는 애노드 재설정 트랜지스터; 및
    상기 구동 트랜지스터의 상기 소스 단자에 결합된 제1 소스-드레인 단자, 초기화 전압을 받도록 구성된 제2 소스-드레인 단자, 및 상기 제1 발광 제어 신호를 수신하도록 구성된 게이트 단자를 갖는 초기화 트랜지스터를 더 포함하는 디스플레이 픽셀.
  14. 제3항에 있어서,
    상기 구동 트랜지스터와 직렬로 결합되며 제1 발광 제어 신호를 수신하도록 구성된 제1 발광 트랜지스터;
    상기 구동 트랜지스터와 직렬로 결합되며 상기 제1 발광 제어 신호와 다른 제2 발광 제어 신호를 수신하도록 구성된 제2 발광 트랜지스터; 및
    상기 발광 다이오드의 상기 애노드 단자에 결합된 제1 소스-드레인 단자, 애노드 재설정 전압을 받도록 구성된 제2 소스-드레인 단자, 및 상기 제1 및 제2 스캔 신호와 다른 제3 스캔 신호를 받도록 구성된 게이트 단자를 갖는 애노드 재설정 트랜지스터를 더 포함하고, 상기 노이즈 격리 트랜지스터는 상기 제3 스캔 신호를 수신하도록 구성된 게이트 단자를 갖는, 디스플레이 픽셀.
  15. 제14항에 있어서, 상기 구동 트랜지스터, 상기 노이즈 격리 트랜지스터, 상기 데이터 로딩 트랜지스터, 상기 게이트 전압 설정 트랜지스터, 상기 제1 발광 트랜지스터, 상기 제2 발광 트랜지스터, 및 상기 애노드 재설정 트랜지스터는 모두 반도체 산화물 트랜지스터인, 디스플레이 픽셀.
  16. 발광 다이오드와 직렬로 결합된 구동 트랜지스터를 갖는 디스플레이 픽셀의 동작 방법으로서, 상기 구동 트랜지스터는 게이트 단자, 소스 단자, 및 드레인 단자를 갖고, 상기 발광 다이오드는 애노드 단자 및 캐소드 단자를 갖고, 상기 방법은
    초기화 국면 동안, 상기 구동 트랜지스터의 상기 게이트 단자에 기준 전압을 인가하는 단계;
    상기 초기화 국면 동안, 상기 발광 다이오드의 상기 애노드 단자를 재설정하는 단계;
    임계 전압 샘플링 국면 동안, 저장 커패시터 양단의 전압이 상기 구동 트랜지스터의 임계 전압에 비례하도록 상기 구동 트랜지스터의 상기 게이트 단자에 결합된 저장 커패시터를 바이어싱하는 단계;
    데이터 프로그래밍 국면 동안, 상기 구동 트랜지스터의 상기 게이트 단자에 데이터 신호를 로딩하는 단계; 및
    발광 국면 동안, 상기 발광 다이오드의 상기 캐소드 단자로부터의 노이즈가 정전압원에 결합되는 것을 방지하기 위해 상기 구동 트랜지스터의 상기 소스 단자를 상기 디스플레이 픽셀의 정전압원으로부터 분리하는 단계를 포함하는, 디스플레이 픽셀의 동작 방법.
  17. 제16항에 있어서, 상기 디스플레이 픽셀은 상기 구동 트랜지스터의 상기 소스 단자와 상기 정전압원 사이에 결합된 전류 부스팅 커패시터와, 상기 전류 부스팅 커패시터와 직렬로 결합된 격리 스위치를 더 포함하고, 상기 구동 트랜지스터의 상기 소스 단자를 상기 정전압원으로부터 분리하는 단계는 상기 발광 국면 동안 상기 격리 스위치를 비활성화하는 단계를 포함하는, 디스플레이 픽셀의 동작 방법.
  18. 제17항에 있어서,
    상기 초기화 국면과 상기 임계 전압 샘플링 국면과 상기 데이터 프로그래밍 국면 동안, 상기 격리 스위치를 활성화하는 단계를 더 포함하는, 디스플레이 픽셀의 동작 방법.
  19. 제16항에 있어서, 상기 데이터 프로그래밍 국면은 제1 지속 시간을 갖고, 상기 임계 전압 샘플링 국면은 상기 제1 지속 시간의 적어도 5배인 제2 지속 시간을 갖는, 디스플레이 픽셀의 동작 방법.
  20. 제16항에 있어서,
    상기 발광 국면 동안 발광 제어 신호를 어서트하는 단계; 및
    상기 초기화 국면 동안 상기 발광 다이오드의 상기 애노드 단자를 재설정하기 위해서 애노드 재설정 트랜지스터를 활성화하기 위해 상기 발광 제어 신호를 사용하는 단계를 더 포함하는, 디스플레이 픽셀의 동작 방법.
  21. 디스플레이 픽셀로서,
    애노드 및 캐소드를 갖는 발광 다이오드;
    전력 공급 라인에 결합된 제1 소스-드레인 단자, 상기 애노드에 결합된 제2 소스-드레인 단자, 및 게이트 단자를 갖는 구동 트랜지스터;
    상기 구동 트랜지스터의 상기 게이트 단자에 결합된 제1 단자 및 상기 구동 트랜지스터의 상기 제2 소스-드레인 단자에 결합된 제2 단자를 갖는 저장 커패시터;
    상기 구동 트랜지스터의 상기 게이트 단자에 결합된 제1 소스-드레인 단자, 데이터 라인에 결합된 제2 소스-드레인 단자, 및 제1 스캔 신호를 수신하도록 구성된 게이트 단자를 갖는 데이터 로딩 트랜지스터;
    상기 구동 트랜지스터의 상기 게이트 단자에 결합된 제1 소스-드레인 단자, 기준 전압 라인에 결합된 제2 소스-드레인 단자, 및 제2 스캔 신호를 수신하도록 구성된 게이트 단자를 갖는 전압 설정 트랜지스터;
    발광 국면 동안 상기 구동 트랜지스터가 상기 발광 다이오드를 통해 구동하는 전류량을 증폭시키도록 구성되며, 상기 구동 트랜지스터의 상기 제2 소스-드레인 단자에 결합된 제1 단자 및 상기 전력 공급 라인에 결합된 제2 단자를 갖는 전류 부스팅 커패시터; 및
    상기 전류 부스팅 커패시터의 상기 제2 단자와 상기 전력 공급 라인 사이에 결합되는 격리 스위치로서, 상기 캐소드 상의 노이즈가 상기 전력 공급 라인에 결합되는 것을 방지하기 위해 상기 발광 국면 동안 비활성화되는 격리 스위치를 포함하는 디스플레이 픽셀.
  22. 제21항에 있어서,
    상기 구동 트랜지스터 및 상기 발광 다이오드에 직렬로 결합된 발광 트랜지스터; 및
    상기 애노드에 결합된 재설정 트랜지스터를 더 포함하고, 상기 발광 트랜지스터와 상기 재설정 트랜지스터는 동일한 제어 신호를 수신하도록 구성된, 디스플레이 픽셀.
  23. 제21항에 있어서,
    상기 구동 트랜지스터 및 상기 발광 다이오드에 직렬로 결합된, 제1 발광 트랜지스터 및 제2 발광 트랜지스터; 및
    상기 애노드에 결합된 제1 소스-드레인 단자, 애노드 재설정 전압을 재설정하도록 구성된 제2 소스-드레인 단자, 및 제3 스캔 신호를 수신하도록 구성된 게이트 단자를 갖는 애노드 재설정 트랜지스터를 더 포함하고, 상기 격리 스위치는 상기 제3 스캔 신호도 수신하는 게이트 단자를 갖는, 디스플레이 픽셀.
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