KR20230097186A - 반도체형 산화물 트랜지스터들을 갖는 디스플레이 회로부 - Google Patents

반도체형 산화물 트랜지스터들을 갖는 디스플레이 회로부 Download PDF

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KR20230097186A
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중 옌 후앙
신야 오노
친-웨이 린
아키라 마츠다이라
쳉 민 후
치 팡 창
칭-상 추앙
기훈 추
지운-제 창
포-춘 예
시 창 창
유-웬 리우
지노 리
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Abstract

디스플레이는 픽셀들의 어레이를 포함할 수 있다. 어레이 내의 각각의 픽셀은 연관된 반도체형 산화물 트랜지스터들에 결합되는 유기 발광 다이오드를 포함한다. 반도체형 산화물 트랜지스터들은 상이한 디바이스 특성들을 나타낼 수 있다. 반도체형 산화물 트랜지스터들 중 일부는 제1 프로세싱 단계들을 사용하여 제1 반도체형 산화물 재료로부터 형성되는 제1 산화물 층을 사용하여 형성될 수 있는 반면, 다른 반도체형 산화물 트랜지스터들은 제1 프로세싱 단계들과는 상이한 제2 프로세싱 단계들을 사용하여 제2 반도체형 산화물 재료로부터 형성되는 제2 산화물 층을 사용하여 형성된다. 디스플레이는 상이한 프로세싱 단계들 동안 형성되는 3개 이상의 상이한 반도체형 산화물 층들을 포함할 수 있다.

Description

반도체형 산화물 트랜지스터들을 갖는 디스플레이 회로부
본 출원은, 2021년 10월 18일자로 출원된 미국 특허 출원 제17/504,230호, 및 2020년 12월 7일자로 출원된 미국 가특허 출원 제63/122,319호에 대한 우선권을 주장하며, 이들은 이로써 그들 전체가 본 명세서에 참고로 포함된다.
본 발명은 대체적으로 디스플레이를 구비한 전자 디바이스들에 관한 것으로, 더 구체적으로는, 유기 발광 다이오드(organic light-emitting diode, OLED) 디스플레이들과 같은 디스플레이들을 위한 디스플레이 드라이버 회로부에 관한 것이다.
전자 디바이스들은 종종 디스플레이들을 포함한다. 예를 들어, 셀룰러 전화기들 및 휴대용 컴퓨터들은 전형적으로 사용자에게 이미지 콘텐츠를 제시하기 위한 디스플레이들을 포함한다. OLED 디스플레이들은 발광 다이오드들에 기초한 디스플레이 픽셀들의 어레이를 갖는다. 이러한 유형의 디스플레이에서, 각각의 디스플레이 픽셀은 발광 다이오드, 및 광을 생성하기 위한 발광 다이오드에 대한 데이터 신호들의 인가를 제어하기 위한 연관된 박막 트랜지스터들을 포함한다. 디스플레이 픽셀들을 설계하는 것이 어려울 수 있다.
전자 디바이스는 디스플레이 픽셀들의 어레이를 갖는 디스플레이를 포함할 수 있다. 디스플레이 픽셀들은 유기 발광 다이오드 디스플레이 픽셀들일 수 있다. 각각의 디스플레이 픽셀은 적어도, 광을 방출하는 유기 발광 다이오드(OLED) 및 상이한 디바이스 특성들을 제공하도록 최적화된 연관된 반도체형 산화물 트랜지스터들을 포함할 수 있다.
일부 실시예들에 따르면, 기판 층, 기판 층 위에 형성된 제1 반도체형 산화물 층, 기판 층 위에 형성된 제2 반도체형 산화물 층, 및 게이트 전도체 층을 포함하는 디스플레이가 제공된다. 어레이 내의 픽셀들 중 적어도 하나는 제1 반도체형 산화물 층의 일부분으로부터 형성되는 활성 영역을 갖고 게이트 전도체 층의 제1 부분으로부터 형성되는 게이트 단자를 갖는 제1 반도체형 산화물 트랜지스터, 및 제2 반도체형 산화물 층의 일부분으로부터 형성되는 활성 영역을 갖고 게이트 전도체의 제2 부분으로부터 형성되는 게이트 단자를 갖는 제2 반도체형 산화물 트랜지스터를 포함할 수 있다. 제1 반도체형 산화물 층은 제1 반도체 재료일 수 있는 반면, 제2 반도체형 산화물 층은 제1 반도체 재료와는 상이한 제2 반도체 재료일 수 있다.
디스플레이는 제1 게이트 절연 층 및 제1 게이트 절연 층 위에 형성되는 제2 게이트 절연 층을 추가로 포함할 수 있고, 여기서, 제1 게이트 절연 층의 제1 부분이 제1 반도체형 산화물 트랜지스터의 활성 영역과 게이트 단자 사이에 개재되고, 제2 게이트 절연 층의 제1 부분이 제1 반도체형 산화물 트랜지스터의 활성 영역과 게이트 단자 사이에 개재되고, 제1 게이트 절연 층의 제2 부분이 제2 반도체형 산화물 트랜지스터의 활성 영역 아래에 형성되고, 제2 게이트 절연 층의 제2 부분이 제2 반도체형 산화물 트랜지스터의 활성 영역과 게이트 단자 사이에 개재된다. 디스플레이는 기판 층과 제1 반도체형 산화물 층 사이의 전도성 층을 추가로 포함할 수 있고, 여기서, 전도성 층의 제1 부분이 제1 반도체형 산화물 트랜지스터의 활성 영역 아래에 형성되고, 전도성 층의 제2 부분이 제2 반도체형 산화물 트랜지스터의 활성 영역 아래에 형성된다.
일부 실시예들에 따르면, 디스플레이를 형성하는 방법이 제공되며, 상기 방법은, 기판 층을 획득하는 단계, 기판 층 위에 제1 반도체형 산화물 층을 형성하는 단계, 제1 반도체형 산화물 층을 형성한 후에, 기판 층 위에 제2 반도체형 산화물 층을 형성하는 단계, 및 제2 반도체형 산화물 층 위에 게이트 전도체 층을 형성하는 단계를 포함한다. 디스플레이는, 제1 반도체형 산화물 층의 일부분으로부터 형성되는 활성 영역을 갖고 게이트 전도체 층의 제1 부분으로부터 형성되는 게이트 단자를 갖는 제1 반도체형 산화물 트랜지스터, 및 제2 반도체형 산화물 층의 일부분으로부터 형성되는 활성 영역을 갖고 게이트 전도체의 제2 부분으로부터 형성되는 게이트 단자를 갖는 제2 반도체형 산화물 트랜지스터를 포함할 수 있다. 제1 반도체형 산화물 층은 선택적으로 제1 침착 조건 하에서 제1 반도체 재료로부터 형성될 수 있는 반면, 제2 반도체형 산화물 층은 선택적으로 제1 침착 조건과는 상이한 제2 침착 조건 하에서 제2 반도체 재료(이는, 제1 반도체 재료와는 상이할 수 있음)로부터 형성될 수 있다.
일부 실시예들에 따르면, 장치가 제공되며, 상기 장치는, 기판 상에 형성되는 제1 반도체형 산화물 트랜지스터 - 제1 반도체형 산화물 트랜지스터는 제1 디바이스 특성을 제공하기 위해 제1 산화물 반도체로부터 형성되는 제1 활성 영역을 가짐 -, 및 기판 상에 형성되는 제2 반도체형 산화물 트랜지스터 - 제2 반도체형 산화물 트랜지스터는 제1 디바이스 특성과는 상이한 제2 디바이스 특성을 제공하기 위해 제1 산화물 반도체와는 상이한 제2 산화물 반도체로부터 형성되는 제2 활성 영역을 가짐 - 를 포함한다. 장치는, 기판 상에 형성되는 제3 반도체형 산화물 트랜지스터를 추가로 포함할 수 있고, 제3 반도체형 산화물 트랜지스터는 제1 및 제2 디바이스 특성들과는 상이한 제3 디바이스 특성을 제공하기 위해 제1 및 제2 산화물 반도체들과는 상이한 제3 산화물 반도체로부터 형성되는 제3 활성 영역을 갖는다. 제2 활성 영역은 또한 제1 산화물 반도체를 포함할 수 있다. 제1 반도체형 산화물 트랜지스터는 제1 게이트 전도체, 및 제1 게이트 전도체와 제1 활성 영역 사이의 제1 수의 게이트 절연 층들을 포함할 수 있다. 제2 반도체형 산화물 트랜지스터는 제2 게이트 전도체, 및 제2 게이트 전도체와 제2 활성 영역 사이의, 제1 수의 게이트 절연 층들과는 상이한 제2 수의 게이트 절연 층들을 포함할 수 있다.
도 1은 일부 실시예들에 따른, 디스플레이를 갖는 예시적인 전자 디바이스의 도면이다.
도 2는 일부 실시예들에 따른, 유기 발광 다이오드 디스플레이 픽셀들의 어레이를 갖는 예시적인 디스플레이의 도면이다.
도 3은 일부 실시예들에 따른 예시적인 유기 발광 다이오드 디스플레이 픽셀의 회로도이다.
도 4는 일부 실시예들에 따른, 도 3의 디스플레이 픽셀을 동작시키는 데 수반되는 예시적인 파형들을 도시하는 타이밍도이다.
도 5는 일부 실시예들에 따른, 적어도 2개의 상이한 반도체형 산화물 층들을 갖는 예시적인 디스플레이의 측단면도이다.
도 6은 일부 실시예들에 따른, 상이한 반도체형 산화물 층들 및 블랭킷 게이트 절연 층들을 갖는 예시적인 디스플레이의 측단면도이다.
도 7a 내지 도 7e는 일부 실시예들에 따른, 디스플레이 픽셀 내에 커패시터를 형성하는 데 사용될 수 있는 상이한 전도성 층들을 도시하는 측단면도들이다.
도 8 및 도 9는 일부 실시예들에 따른, 직접 접촉하는 2개의 상이한 반도체형 산화물 층들을 갖는 예시적인 디스플레이의 측단면도들이다.
도 10은 일부 실시예들에 따른, 적어도 3개의 상이한 반도체형 산화물 층들을 갖는 예시적인 디스플레이의 측단면도이다.
도 11은 일부 실시예들에 따른, 하단 게이트 전도체들을 갖는 예시적인 디스플레이의 측단면도이다.
디스플레이가 제공될 수 있는 유형의 예시적인 전자 디바이스가 도 1에 도시되어 있다. 도 1에 도시된 바와 같이, 전자 디바이스(10)는 제어 회로부(16)를 가질 수 있다. 제어 회로부(16)는 디바이스(10)의 동작을 지원하기 위한 저장소 및 프로세싱 회로부를 포함할 수 있다. 저장소 및 프로세싱 회로부는 하드 디스크 드라이브 저장소, 비휘발성 메모리(예컨대, 플래시 메모리 또는 솔리드 스테이트 드라이브(solid state drive)를 형성하도록 구성된 다른 전기적 프로그래밍가능 판독 전용 메모리), 휘발성 메모리(예컨대, 정적 또는 동적 랜덤 액세스 메모리) 등과 같은 저장소를 포함할 수 있다. 제어 회로부(16) 내의 프로세싱 회로부는 디바이스(10)의 동작을 제어하는 데 사용될 수 있다. 프로세싱 회로부는 하나 이상의 마이크로프로세서들, 애플리케이션 프로세서들, 마이크로제어기들, 디지털 신호 프로세서들, 기저대역 프로세서들, 전력 관리 유닛들, 오디오 칩들, 주문형 집적 회로들 등에 기초할 수 있다.
입출력 디바이스들(12)과 같은, 디바이스(10) 내의 입출력 회로부는, 데이터가 디바이스(10)에 공급될 수 있게 하고 데이터가 디바이스(10)로부터 외부 디바이스들에 제공될 수 있게 하는 데 사용될 수 있다. 입출력 디바이스들(12)은 버튼, 조이스틱, 스크롤링 휠, 터치패드, 키패드, 키보드, 마이크로폰, 스피커, 톤 생성기, 진동기, 카메라, 센서, 발광 다이오드 및 기타 상태 표시기, 데이터 포트 등을 포함할 수 있다. 사용자는 입출력 디바이스들(12)을 통해 커맨드들을 공급함으로써 디바이스(10)의 동작을 제어할 수 있고, 입출력 디바이스들(12)의 출력 리소스들을 사용하여 디바이스(10)로부터 상태 정보 및 다른 출력을 수신할 수 있다.
입출력 디바이스들(12)은 디스플레이(14)와 같은 하나 이상의 디스플레이들을 포함할 수 있다. 디스플레이(14)는 사용자로부터의 터치 입력을 수집하기 위한 터치 센서를 포함하는 터치스크린 디스플레이일 수 있거나, 또는 디스플레이(14)는 터치에 불감응형일 수 있다. 디스플레이(14)를 위한 터치 센서는 용량성 터치 센서 전극들의 어레이, 음향 터치 센서 구조체들, 저항성 터치 컴포넌트들, 힘 기반(force-based) 터치 센서 구조체들, 광 기반(light-based) 터치 센서, 또는 다른 적합한 터치 센서 배열체(arrangement)들에 기초할 수 있다.
제어 회로부(16)는 운영 체제 코드 및 애플리케이션들과 같은 디바이스(10) 상의 소프트웨어를 실행하는 데 사용될 수 있다. 디바이스(10)의 동작 동안, 제어 회로부(16) 상에서 실행되는 소프트웨어는 디스플레이(14) 내의 픽셀들의 어레이를 사용하여 디스플레이(14) 상에 이미지들을 디스플레이할 수 있다. 디바이스(10)는 태블릿 컴퓨터, 랩톱 컴퓨터, 데스크톱 컴퓨터, 디스플레이, 셀룰러 전화기, 미디어 플레이어, 손목 시계 디바이스 또는 다른 착용가능 전자 장비, 또는 다른 적합한 전자 디바이스일 수 있다.
디스플레이(14)는 유기 발광 다이오드 디스플레이일 수 있거나 또는 다른 유형들의 디스플레이 기술에 기초한 디스플레이일 수 있다. 디스플레이(14)가 유기 발광 다이오드(OLED) 디스플레이인 구성들이 때때로 일례로서 본 명세서에 기술된다. 그러나, 이는 단지 예시적인 것이다. 원하는 경우, 임의의 적합한 유형의 디스플레이가 디바이스(10)에 사용될 수 있다.
디스플레이(14)는 직사각형 형상을 가질 수 있거나(즉, 디스플레이(14)는 직사각형 풋프린트 및 직사각형 풋프린트 둘레에 이어지는 직사각형 주변 에지를 가질 수 있음) 또는 다른 적합한 형상을 가질 수 있다. 디스플레이(14)는 평면형일 수 있거나 또는 만곡형 프로파일을 가질 수 있다.
디스플레이(14)의 일부분의 평면도가 도 2에 도시된다. 도 2에 도시된 바와 같이, 디스플레이(14)는 기판(36) 상에 형성된 픽셀들(22)의 어레이를 가질 수 있다. 기판(36)은 유리, 금속, 플라스틱, 세라믹, 자기(porcelain), 또는 다른 기판 재료들로부터 형성될 수 있다. 픽셀들(22)은 데이터 라인들(D)(때때로 데이터 신호 라인들, 열 라인(column line)들 등으로 지칭됨)과 같은 신호 경로들을 통해 데이터 신호들을 수신할 수 있고, 수평 제어 라인들(G)(때때로 게이트 라인들, 스캔 라인들, 방출 라인들, 행 라인(row line)들 등으로 지칭됨)과 같은 제어 신호 경로들을 통해 하나 이상의 제어 신호들을 수신할 수 있다. 디스플레이(14)에는 임의의 적합한 수(예컨대, 수십 개 이상, 수백 개 이상, 또는 수천 개 이상)의 픽셀들(22)의 행들 및 열들이 있을 수 있다.
각각의 픽셀(22)은 박막 트랜지스터(28) 및 박막 커패시터와 같은 박막 트랜지스터 회로부로부터 형성된 픽셀 제어 회로의 제어 하에 광(24)을 방출하는 발광 다이오드(26)를 가질 수 있다. 박막 트랜지스터들(28)은 폴리실리콘 박막 트랜지스터들, 인듐 아연 갈륨 산화물 트랜지스터들과 같은 반도체형 산화물 박막 트랜지스터들, 또는 다른 반도체들로부터 형성된 박막 트랜지스터들일 수 있다. 픽셀들(22)은 디스플레이(14)에 색상 이미지들을 디스플레이할 수 있는 능력을 제공하기 위한 상이한 색상들(예컨대, 적색, 녹색, 및 청색)의 발광 다이오드들을 포함할 수 있다.
픽셀들(22)의 동작을 제어하기 위해 디스플레이 드라이버 회로부(30)가 사용될 수 있다. 디스플레이 드라이버 회로부(30)는 집적 회로들, 박막 트랜지스터 회로들, 또는 다른 적합한 전자 회로부로부터 형성될 수 있다. 도 2의 디스플레이 드라이버 회로부(30)는 경로(32)를 통해 도 1의 제어 회로부(16)와 같은 시스템 제어 회로부와 통신하기 위한 통신 회로부를 포함할 수 있다. 경로(32)는 가요성 인쇄 회로 또는 다른 케이블 상의 트레이스들로부터 형성될 수 있다. 동작 동안, 제어 회로부(예컨대, 도 1의 제어 회로부(16))는 디스플레이(14) 상에 디스플레이될 이미지들에 관한 정보를 회로부(30)에 공급할 수 있다.
디스플레이 픽셀들(22) 상에 이미지들을 디스플레이하기 위해, 디스플레이 드라이버 회로부(30)는, 경로(38)를 통해 게이트 드라이버 회로부(34)와 같은 지원용 디스플레이 드라이버 회로부에 클록 신호들 및 다른 제어 신호들을 발행하면서 이미지 데이터를 데이터 라인들(D)(예컨대, 픽셀들(22)의 열들 아래로 이어지는 데이터 라인들)에 공급할 수 있다. 원하는 경우, 디스플레이 드라이버 회로부(30)는 또한 디스플레이(14)의 대향 에지 상의 게이트 드라이버 회로부(34)에 클록 신호들 및 다른 제어 신호들을 공급할 수 있다(예컨대, 게이트 드라이버 회로부는 디스플레이 픽셀 어레이의 하나 초과의 측부 상에 형성될 수 있음).
게이트 드라이버 회로부(34)(때때로 수평 제어 라인 제어 회로부 또는 행 드라이버 회로부로 지칭됨)는 집적 회로의 일부로서 구현될 수 있고/있거나 박막 트랜지스터 회로부를 사용하여 구현될 수 있다. 디스플레이(14) 내의 수평/행 제어 라인들(G)은 게이트 라인 신호들(스캔 라인 제어 신호들), 방출 인에이블 제어 신호들, 및/또는 각각의 행의 픽셀들을 제어하기 위한 다른 수평 제어 신호들을 반송할 수 있다. 픽셀들(22)의 행마다 임의의 적합한 수의 수평 제어 신호들(예컨대, 하나 이상의 행 제어 라인들, 2개 이상의 행 제어 라인들, 3개 이상의 행 제어 라인들, 4개 이상의 행 제어 라인들, 5개 이상의 행 제어 라인들 등)이 존재할 수 있다.
도 3은 디스플레이(14) 내의 예시적인 유기 발광 다이오드 디스플레이 픽셀(22)의 회로도이다. 도 3에 도시된 바와 같이, 디스플레이 픽셀(22)은 유기 발광 다이오드(26)와 같은 발광 요소, 저장 커패시터(Cst)와 같은 커패시터, 및 구동 트랜지스터(Tdrive), 게이트-대-드레인 트랜지스터(Tgd), 데이터 로딩 트랜지스터(Tdata), 초기화 트랜지스터(Tini), 및 방출 트랜지스터들(Tem1, Tem2)과 같은 박막 트랜지스터들을 포함할 수 있다. 일부 실시예들에 따르면, Tdrive, Tgd, Tdata, Tini, Tem1, 및 Tem2와 같은 픽셀(22) 내의 트랜지스터들 모두는 반도체형 산화물 트랜지스터들이다. 반도체형 산화물 트랜지스터들은 반도체형 산화물 재료(예컨대, 인듐 갈륨 아연 산화물 또는 IGZO, 인듐 주석 아연 산화물 또는 ITZO, 인듐 갈륨 주석 아연 산화물 또는 IGTZO, 인듐 주석 산화물 또는 ITO, 또는 다른 반도체형 산화물 재료)로부터 형성된 채널 영역을 갖는 박막 트랜지스터들로서 정의되고, 대체적으로 n형(n-채널) 트랜지스터들로 간주된다.
반도체형 산화물 트랜지스터는 특히, 실리콘 트랜지스터(즉, 때때로 LTPS 또는 저온 폴리실리콘으로 지칭되는 저온 프로세스를 사용하여 침착된 폴리실리콘 채널 영역을 갖는 트랜지스터)와는 상이하다. 반도체형 산화물 트랜지스터들은 실리콘 트랜지스터들보다 더 낮은 누설을 나타내므로, 픽셀(22) 내에 트랜지스터들의 적어도 일부를 구현하는 것은 (예컨대, 구동 트랜지스터(Tdrive)의 게이트 단자로부터 전류가 누설되는 것을 방지함으로써) 플리커(flicker)를 감소시키는 것을 도울 수 있다.
원하는 경우, 픽셀(22) 내의 트랜지스터들 중 적어도 일부는 실리콘 트랜지스터들로서 구현되어, 픽셀(22)이 반도체형 산화물 트랜지스터들 및 실리콘 트랜지스터들(예컨대, n형 박막 트랜지스터들 또는 p형 LTPS 트랜지스터들)의 조합을 포함하는 하이브리드 구성을 갖게 할 수 있다. 또 다른 적합한 실시예들에서, 픽셀(22)은 다이오드(26)의 애노드(A) 단자를 재설정하도록 구성된 하나 이상의 애노드 재설정 트랜지스터들을 포함할 수 있다. 다른 예로서, 디스플레이 픽셀(22)은 픽셀(22) 내의 내부 노드에 초기화 또는 기준 전압을 인가하기 위한 하나 이상의 초기화 트랜지스터들을 추가로 포함할 수 있다. 다른 예로서, 디스플레이 픽셀(22)은 픽셀(22)의 성능 또는 동작을 개선하기 위해 하나 이상의 바이어스 전압들을 인가하기 위한 추가적인 스위칭 트랜지스터들(예컨대, 하나 이상의 추가적인 반도체형 산화물 트랜지스터들 또는 실리콘 트랜지스터들)을 추가로 포함할 수 있다.
구동 트랜지스터(Tdrive)는 드레인(D) 단자, 게이트(G) 단자, 및 소스(S) 단자를 갖는다. 트랜지스터의 전류 전도성 단자들을 기술하는 데 사용되는 용어들 "소스" 및 "드레인" 단자들은 때때로 상호교환가능하고, 때때로 본 명세서에서"소스-드레인" 단자들로 지칭될 수 있다. 구동 트랜지스터(Tdrive), 방출 제어 트랜지스터들(Tem1, Tem2), 및 발광 다이오드(26)는 양의 전력 공급 라인(300)과 접지 전력 공급 라인(302) 사이에 직렬로 결합될 수 있다. 방출 트랜지스터(Tem1)는 제1 방출 제어 신호(EM1)를 수신하도록 구성된 게이트 단자를 갖는 반면, 방출 트랜지스터(Tem2)는 제2 방출 제어 신호(EM2)를 수신하도록 구성된 게이트 단자를 갖는다. 트랜지스터들(Tem1, Tem2)이 2개의 상이한 방출 신호들을 수신하는 이러한 예는 단지 예시적인 것이다. 다른 예로서, 트랜지스터들(Tem1, Tem2)은 동일한 방출 제어 신호를 수신할 수 있다.
양의 전력 공급 전압(VDD)은 양의 전력 공급 단자(300)에 공급될 수 있는 반면, 접지 전력 공급 전압(VSS)은 접지 전력 공급 단자(302)에 공급될 수 있다. 양의 전력 공급 전압(VDD)은 3 V, 4 V, 5 V, 6 V, 7 V, 2 내지 8 V, 6 V 초과, 8 V 초과, 10 V 초과, 12 V 초과, 6 내지 12 V, 12 내지 20 V, 또는 임의의 적합한 양의 전력 공급 전압 레벨일 수 있다. 접지 전력 공급 전압(VSS)은 0 V, -1 V, -2 V, -3 V, -4 V, -5 V, -6V, -7 V, 2 V 미만, 1 V 미만, 0 V 미만, 또는 임의의 적합한 접지 또는 음의 전력 공급 전압 레벨일 수 있다. 방출 동작들 동안, 신호(EM)는 어서팅(assertting)되어(예컨대, 하이(high)로 구동되어) 트랜지스터들(Tem1, Tem2)을 턴 온(turn-on)하고, 이는 전류가 구동 트랜지스터(Tdrive)로부터 다이오드(26)로 흐르게 한다. 구동 트랜지스터(Tdrive)가 턴 온되는 정도는 단자(300)에서 단자(302)로 다이오드(26)를 통해 흐르는 전류량, 및 그에 따른 디스플레이 픽셀(22)로부터의 방출된 광의 양을 제어한다.
도 3의 예에서, 저장 커패시터(Cst)는 구동 트랜지스터(Tdrive)의 게이트 단자와 다이오드(26)의 애노드(A) 단자 사이에 결합될 수 있다. 트랜지스터(Tgd)는 트랜지스터(Tdrive)의 게이트 단자에 접속된 제1 소스-드레인 단자, 구동 트랜지스터(Tdrive)의 드레인 단자에 접속된 제2 소스-드레인 단자, 및 제1 스캔 제어 신호(SC1)를 수신하도록 구성된 게이트 단자를 가질 수 있다. 트랜지스터(Tini)는 다이오드(26)의 애노드 단자에 접속된 제1 소스-드레인 단자, 초기화 전압 라인을 통해 초기화(기준) 전압(Vini)을 수신하도록 구성된 제2 소스-드레인 단자, 및 스캔 신호(SC1)를 수신하도록 구성된 게이트 단자를 가질 수 있다.
데이터 로딩 트랜지스터(Tdata)는 트랜지스터(Tdrive)의 소스 단자에 접속된 제1 소스-드레인 단자, 데이터 라인에 접속된 제2 소스-드레인 단자, 및 제2 스캔 제어 신호(SC2)를 수신하도록 구성된 게이트 단자를 가질 수 있다. 스캔 제어 신호들(SC1, SC2)은 행 제어 라인들에 걸쳐 제공될 수 있다(도 2의 라인들(G) 참조). 디스플레이 픽셀(22)이 하나의 커패시터(Cst)만을 포함하는 것으로 도시되어 있지만, 디스플레이 픽셀(22)은 임의의 적합한 수의 커패시터들을 포함할 수 있다. 다른 예로서, 픽셀(22)은 총 2개의 커패시터들만을 포함할 수 있다. 다른 예로서, 픽셀(22)은 총 3개의 커패시터들만을 포함할 수 있다. 또 다른 예로서, 픽셀(22)은 3개 초과의 커패시터 컴포넌트들을 포함할 수 있다.
실제로, 픽셀(22)은 프로세스, 전압, 및 온도(process, voltage, and temperature, PVT) 변동들의 대상이 될 수 있다. 그러한 변동들로 인해, 상이한 디스플레이 픽셀들(22) 사이에서 트랜지스터 임계 전압들이 달라질 수 있다. 트랜지스터(Tdrive)의 임계 전압에서의 변동들은 상이한 디스플레이 픽셀들(22)로 하여금 바람직한 이미지와 매칭되지 않는 광량을 생성하게 할 수 있다. 임계 전압 변동들을 완화하기 위한 노력으로, 도 3에 도시된 유형의 디스플레이 픽셀(22)은 픽셀 내 임계 전압(Vth) 보상을 지원하도록 동작가능할 수 있다. 때때로 픽셀 내 Vth 소거 방식으로 지칭되는 픽셀 내 임계 전압 보상 동작들은, 대체적으로 적어도 초기화 페이즈, 임계 전압 샘플링 페이즈, 데이터 프로그래밍 페이즈, 및 방출 페이즈를 포함할 수 있다. 임계 전압 샘플링 페이즈 동안, 트랜지스터(Tdrive)의 임계 전압은 저장 커패시터(Cst)를 사용하여 샘플링될 수 있다. 후속적으로, 방출 페이즈 동안, 트랜지스터들(Tem1, Tem2)을 통해 발광 다이오드(26)로 흐르는 방출 전류는 샘플링된 Vth로 소거되는 항(term)을 갖는다. 결과적으로, 방출 전류는 구동 트랜지스터 Vth와 독립적일 것이고, 따라서 구동 트랜지스터에서의 임의의 Vth 변동들에 영향을 받지 않을 것이다.
도 4는 도 3에 도시된 유형의 디스플레이 픽셀(22)을 동작시키는 데 수반되는 예시적인 파형들을 도시하는 타이밍도이다. 도 4에 도시된 바와 같이, 방출 신호(EM2)는 시간 t1에서 디어서팅된다(로우로 구동됨). 시간 t1 이전에, 방출 신호들(EM1, EM2) 둘 모두가 어서팅되어(하이로 구동됨), 따라서 픽셀(22)은 방출 페이즈에서 동작하고 있고, 그 동안 다이오드(26)는 광을 방출하고 있다. 방출 신호(EM2)가 디어서팅될 때, 픽셀(22)은 광을 방출하는 것을 중지한다.
시간 t2에서, 스캔 제어 신호(SC1)가 어서팅되어(하이로 구동되어) 트랜지스터들(Tgd, Tini)을 활성화한다. 이러한 시간 동안, 트랜지스터(Tini)는 다이오드(26)의 애노드 단자를 초기화 전압(Vini)으로 바이어싱할 것이다. 방출 트랜지스터(Tem1)가 여전히 온(on)상태이기 때문에, 구동 트랜지스터(Tdrive)의 드레인 및 게이트 단자들은 양의 공급 전압(VDD)으로 풀업(pull up)될 것이며, 이는 이어서 트랜지스터(Tdrive)의 소스 단자를 VDD를 향해(예컨대, VDD 아래의 하나의 임계 전압 레벨로) 풀업한다. 시간 t3에서, 방출 제어 신호(EM1)는 디어서팅되어(로우로 구동되어) 트랜지스터(Tem1)를 턴 오프한다. 시간 t2로부터 t3까지의 기간은 때때로 초기화 페이즈 또는 초기화 기간으로 지칭된다.
시간 t4로부터 t5까지, 스캔 제어 신호(SC2)는 하이로 펄싱(pulsing)되어 트랜지스터(Tdata)를 턴 온한다(활성화함). 트랜지스터(Tdata)를 활성화하는 것은 (예컨대, 트랜지스터(Tdrive)의 소스 단자 상으로 데이터 신호를 구동시킴으로써) 데이터 신호(D(n))를 픽셀(22)로 로딩할 것이다. 이러한 시간 동안 신호(SC1)가 여전히 하이상태이기 때문에, 트랜지스터(Tdrive)의 게이트 및 드레인 단자들에서의 전압은 D(n)의 값에 따라 시프트 업 또는 시프트 다운할 것이고, 따라서 전압이 방전될 곳이 어디에도 없기 때문에 게이트 및 소스 단자들에 걸쳐 Vth 차이를 여전히 유지할 것이다. 따라서, 시간 t4로부터 t5까지의 기간은 때때로 임계 전압 샘플링 및 데이터 프로그래밍 페이즈 또는 Vth 샘플링 및 데이터 프로그래밍 기간으로 지칭된다. 시간 t6에서, 방출 제어 신호들(EM1, EM2) 둘 모두는 어서팅되어(하이로 구동되어) 방출 기간을 재개한다.
디스플레이(14) 내의 상이한 트랜지스터들은 최적의 디스플레이 성능 및 동작을 위해 상이한 디바이스 특성들을 요구할 수 있다. 일례로서, 트랜지스터들(Tgd, Tdata, Tini)은 주로 오프 상태에 있는 트랜지스터들이고, 더 양호한 NBTS(negative-bias-temperature-stress) 안정성을 요구할 수 있다. 다른 예로서, 트랜지스터들(Tdrive, Tem1, Tem2)은, 주로 온 상태에 있는 트랜지스터들이고, 더 양호한 PBTS(positive-bias-temperature-stress) 안정성을 요구할 수 있다. 다른 예로서, 게이트 드라이버 회로들 내의 트랜지스터들(예컨대, 도 2의 게이트 드라이버 회로부(34) 내의 트랜지스터들)은 더 양호한 PBTS 및 더 높은 이동성으로부터 이익을 얻을 수 있다.
이들 상이한 요건들을 만족시키기 위해, 디스플레이(14)는 상이한 디바이스 특성들을 갖는 반도체형 산화물 트랜지스터들을 사용하여 형성될 수 있다. 예를 들어, 디스플레이(14) 내의 반도체형 산화물 트랜지스터들의 제1 서브세트는 양호한 NBTS를 달성하도록 형성될 수 있고; 디스플레이(14) 내의 반도체형 산화물 트랜지스터들의 제2 서브세트는 양호한 PBTS를 달성하도록 형성될 수 있고; 디스플레이(14) 내의 반도체형 산화물 트랜지스터들의 제3 서브세트는 높은 이동성을 달성하도록 형성될 수 있다. 제3 서브세트는 제1 및 제2 서브세트들과 교차할 수 있거나 또는 교차하지 않을 수 있다(예컨대, 반도체형 산화물 트랜지스터는 동시에 높은 이동성 및 양호한 NBTS 또는 양호한 PBTS를 나타낼 수 있음). 상이한 디바이스 특성들을 갖는 반도체형 산화물 트랜지스터들을 제공하기 위해, 반도체형 산화물 재료의 다수의 층들이 상이한 프로세싱 단계들에서 형성될 수 있다.
도 5는 적어도 2개의 상이한 반도체형 산화물 층들(예컨대, 상이한 재료들을 사용하여 또는 선택적으로 동일한 재료를 사용하여 상이한 프로세싱 단계들에서 형성되는 반도체형 산화물 층들)을 갖는 디스플레이(14)의 측단면도이다. "반도체형 산화물 층"은 IGZO, IGTZO, ITO, ITZO, 또는 다른 반도체 재료와 같은 반도체로부터 형성되는 산화물 층으로서 정의된다. 도 5에 도시된 바와 같이, 디스플레이(14)는 기판(100)과 같은 기판 층을 포함하는 디스플레이 스택업(display stackup)을 가질 수 있다. 기판(100)은 선택적으로 하나 이상의 버퍼 층들(102)로 커버될 수 있다. 버퍼 층(들)(102)은 실리콘 산화물, 실리콘 질화물, 또는 다른 패시베이션(passivation) 또는 유전체 재료의 층들과 같은 무기 버퍼 층들을 포함할 수 있다.
금속 층(104)과 같은 전도성 층이 버퍼 층(102) 상에 형성될 수 있다. 전도성 층(104)은, 초기에 층(102) 상에 침착될 때 블랭킷 층일 수 있다. 전도성 층(104)은 Toxide1 및 Toxide2와 같은 각자의 반도체형 산화물 트랜지스터들에 대한 각자의 금속 차폐 또는 하단 게이트 전도체들을 형성하도록 패턴화될 수 있다. 금속 층(104)은 몰리브덴, 알루미늄, 니켈, 크롬, 구리, 티타늄, 은, 금, 이들 재료들의 조합, 다른 금속들, 또는 다른 적합한 전도성 재료를 사용하여 형성될 수 있다. 금속 층(104)은 하단 차폐 층(예컨대, 잠재적으로 간섭하는 전자기장 및/또는 광을 차단하도록 구성된 차폐 층)으로서 역할을 할 수 있다. 금속 층(104)은 또한 하나 이상의 반도체형 산화물 트랜지스터들(예컨대, 반도체형 산화물 트랜지스터들(Toxide1, Toxide2))에 대한 하단 게이트 전도체로서 역할을 할 수 있다. 버퍼 절연 층(106)과 같은 버퍼 절연 층이 금속 층(104) 위에 그리고 버퍼 층(102) 상에 형성될 수 있다. 버퍼 절연 층(106)(때때로 제2 버퍼 층으로 지칭됨)은 실리콘 산화물, 실리콘 질화물, 또는 다른 패시베이션 또는 절연 재료로부터 형성될 수 있다.
제1 산화물 층(OX1)이 절연 층(106) 상에 형성될 수 있다. 산화물 층(OX1)은 반도체 재료로부터 형성된다. 제1 게이트 절연 층(GI1)이 제1 산화물 층(OX1) 위에 형성될 수 있다. 제2 산화물 층(OX2)이 제1 게이트 절연 층(GI1) 상에 형성될 수 있다. 산화물 층(OX2)은 또한 반도체 재료로부터 형성된다. 제2 산화물 층(OX2)이 제1 산화물 층(OX1) 위에 형성될 수 있다. 산화물 층들(OX1, OX2)은, 처음에 침착될 때 블랭킷 층들일 수 있다. 산화물 층(OX1)은 제1 반도체형 산화물 트랜지스터들의 각자의 부분들을 형성하도록 패턴화될 수 있다(예컨대, 산화물 층(OX1)의 일부분이 트랜지스터(Toxide1)의 활성 영역을 형성하도록 패턴화됨). 산화물 층(OX2)은 제2 반도체형 산화물 트랜지스터들의 각자의 부분들을 형성하도록 패턴화될 수 있다(예컨대, 산화물 층(OX2)의 일부분이 트랜지스터(Toxide2)의 활성 영역을 형성하도록 패턴화됨).
제2 게이트 절연 층(GI2)(이는, GI1과는 별개로 형성됨)이 제2 산화물 층(OX2) 위에 형성될 수 있다. 게이트 절연 층들(GI1, GI2)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 탄탈륨 산화물, 세륨 산화물, 탄소 도핑된 산화물, 알루미늄 산화물, 하프늄 산화물, 티타늄 산화물, 바나듐 산화물, 스핀-온 유기 중합 유전체들, 스핀-온 실리콘계 중합 유전체, 이들 재료들의 조합, 및 다른 적합한 로우-k 또는 하이-k 고체 절연 재료로부터 형성될 수 있다. 게이트 절연 층들(GI1, GI2)은, 처음에 침착될 때 블랭킷 층들일 수 있다. 층(GI1)의 제1 부분은 Toxide1의 층(OX1)과 게이트 단자 사이에 패턴화될 수 있는 반면, 층(GI1)의 제2 부분은 Toxide2의 층(OX2) 아래에 패턴화될 수 있다. 층(GI2)의 제1 부분은 Toxide1의 층(OX1)과 게이트 단자 사이에 패턴화될 수 있는 반면, 층(GI2)의 제2 부분은 Toxide2의 층(OX2)과 게이트 단자 사이에 패턴화될 수 있다. 게이트 층(OG)과 같은 상단 게이트 전도성 층이 제2 게이트 절연 층(GI2) 상에 형성될 수 있다. 상단 게이트 전도체(들)(OG)는 몰리브덴, 티타늄, 알루미늄, 니켈, 크롬, 구리, 은, 금, 이들 재료들의 조합, 다른 금속들, 또는 다른 적합한 게이트 전도체 재료로부터 형성될 수 있다.
도 5의 예에서, 반도체형 산화물 트랜지스터(Toxide1)는 제1 반도체형 산화물 층(OX1)을 사용하여 형성된 채널 및 소스-드레인 활성 영역들을 포함하는 반면, 반도체형 산화물 트랜지스터(Toxide2)는 제2 반도체형 산화물 층(OX2)을 사용하여 형성된 채널 및 소스-드레인 활성 영역들을 포함한다. 반도체형 산화물 트랜지스터(Toxid1)는 그의 게이트 전도체(OG)로부터 산화물 층(OX1)을 분리하는 게이트 절연 층들(GI1, GI2)을 갖는다. 반도체형 산화물 트랜지스터(Toxide2)는 그의 게이트 전도체(OG)로부터 산화물 층(OX2)을 분리하는 게이트 절연 층(GI2)만을 갖는다. 따라서, Toxide1의 전체 게이트 절연체는 Toxid2의 게이트 절연체보다 더 두껍다. 게이트 절연 층의 전체 두께 및 조성에서의 이러한 차이는 트랜지스터 Toxid1과 Toxide2 사이에 상이한 디바이스 특성들을 제공하는 데 사용될 수 있다. 게이트 절연 층(GI1)은 게이트 절연 층(GI2)과 동일한 또는 상이한 재료를 사용하여 형성될 수 있다. 전도체들(104)이 또한 하단 게이트 전도체들로서의 역할을 하는 시나리오에서, 트랜지스터(Toxid1)의 하단 게이트 절연체 두께는 층(106)의 두께에 의해 결정될 것인 반면, 트랜지스터(Toxide2)의 하단 게이트 절연체 두께는 층들(106, GI1)의 조합된 두께에 의해 결정될 것이다. 반도체형 산화물 활성 영역 위와 아래의 게이트 절연체 두께에서의 이러한 차이는 상이한 디바이스 특성들을 달성하는 데 사용될 수 있다.
대체적으로, 트랜지스터(Toxide1)는 디스플레이(14) 내의 임의의 반도체형 산화물 트랜지스터를 표현할 수 있다. 일례로서, 트랜지스터(Toxide1)는 픽셀(22) 내의 트랜지스터들(Tgd, Tdata, Tini)을 표현할 수 있다. 다른 예로서, 트랜지스터(Toxide1)는 픽셀(22) 내의 트랜지스터들(Tdrive, Tem1, Tem2)을 표현할 수 있다. 다른 예로서, 트랜지스터(Toxide1)는 게이트 드라이버 회로부(34) 내의 트랜지스터들을 표현할 수 있다. 유사하게, 트랜지스터(Toxide2)는 디스플레이(14) 내의 임의의 반도체형 산화물 트랜지스터를 표현할 수 있다. 일례로서, 트랜지스터(Toxide2)는 픽셀(22) 내의 트랜지스터들(Tdrive, Tem1, Tem2)을 표현할 수 있다. 다른 예로서, 트랜지스터(Toxide2)는 픽셀(22) 내의 트랜지스터들(Tgd, Tdata, Tini)을 표현할 수 있다. 다른 예로서, 트랜지스터(Toxide2)는 게이트 드라이버 회로부(34) 내의 트랜지스터들을 표현할 수 있다. 다른 예로서, 트랜지스터(Toxide1)(이는, 방출 및 클록 신호들에 대한 스위치들, 픽셀들 또는 게이트 드라이버 회로들에서의 스위치들, 등을 표현할 수 있음)는 IGZO를 사용함으로써 개선된 신뢰성을 제공하도록 설계될 수 있는 반면, 트랜지스터(Toxide2)(이는, 버퍼링 및 구동에 대한 스위치들, 픽셀들 또는 게이트 드라이버 회로들에서의 스위치들, 등을 표현할 수 있음)는 IGZTO를 사용함으로써 개선된 이동성을 제공하도록 설계될 수 있다. 다시 말해서, 적어도 2개의 상이한 반도체형 산화물 트랜지스터들의 사용은 활성 디스플레이 영역만으로 제한되지 않고, 또한 게이트 드라이버 회로들 및 다른 주변 디스플레이 제어 회로들로 확장될 수 있다. 디스플레이(14)의 상이한 영역들에 걸쳐 상이한 유형들의 반도체형 산화물 트랜지스터들을 사용하는 것은 높은 성능을 가능하게 하면서 또한 패널 경계를 감소시킬 수 있다.
반도체형 산화물 층들(OX1, OX2)은 동일한 또는 상이한 반도체형 산화물 재료로부터 형성될 수 있다. 원하는 경우, 산화물 층(OX1)은 IGTZO, IGZO(111), 및 IGTZO의 다층 스택업을 사용하여 형성되어, 양호한 PBTS를 달성할 수 있다. "111" 표기법은 각각 인듐, 갈륨, 및 아연 사이의 1:1:1 조성비를 지칭한다. 상이한 조성비들이 조정되어 상이한 디바이스 특성들을 제공할 수 있다. 다른 예로서, 양호한 PBTS를 달성하기 위해, 산화물 층(OX1)은 상대적으로 낮은 산화물/아르곤 침착 가스 비율(예컨대, 20 내지 40% 산화물/아르곤 침착 가스 비율)을 사용하여 침착된 IGZO(111)를 사용하여 형성될 수 있다. 다른 예로서, 양호한 PBTS를 달성하기 위해, 트랜지스터(Toxide1)는 상대적으로 낮은 아산화질소/실리콘 하프늄 가스 비율(예컨대, 20 내지 40% N2O/SiH4 침착 가스 비율)을 사용하여 침착된 그의 게이트 절연 층들(GI1 및/또는 GI2)을 가질 수 있다.
다른 적합한 실시예들에서, 트랜지스터(Toxide1)는 양호한 NBTS를 달성하도록 형성될 수 있다. 양호한 NBTS를 달성하기 위해, 산화물 층(OX1)은 IGTZO, IGZO(136), 및 IGTZO의 다층 스택업을 사용하여 형성되어, 양호한 NBTS를 달성할 수 있다. "136" 표기법은 각각 인듐, 갈륨, 및 아연 사이의 1:3:6 조성비를 지칭한다. 상이한 조성비들이 조정되어 상이한 디바이스 특성들을 제공할 수 있다. 다른 예로서, 양호한 NBTS를 달성하기 위해, 산화물 층(OX1)은 상대적으로 높은 산화물/아르곤 침착 가스 비율(예컨대, 80 내지 90% 산화물/아르곤 침착 가스 비율)을 사용하여 침착된 IGZO(111)를 사용하여 형성될 수 있다. 다른 예로서, 양호한 NBTS를 달성하기 위해, 트랜지스터(Toxide1)는 상대적으로 높은 아산화질소/실리콘 하프늄 가스 비율(예컨대, 80 내지 90% N2O/SiH4 침착 가스 비율)을 사용하여 침착된 그의 게이트 절연 층들(GI1 및/또는 GI2)을 가질 수 있다.
다른 적합한 실시예들에서, 트랜지스터(Toxide1)는 높은 이동성을 달성하도록 형성될 수 있다. 높은 이동성을 달성하기 위해, 산화물 층(OX1)은 IGTZO, ITO, ITZO, 이들 재료들의 조합, 및/또는 다른 높은 이동성 화합물(들)과 같은 높은 이동성 재료를 사용하여 형성될 수 있다. 다른 예로서, 높은 이동성을 달성하기 위해, 산화물 층(OX1)은 상대적으로 낮은 산화물/아르곤 침착 가스 비율(예컨대, 20 내지 40% 산화물/아르곤 침착 가스 비율)을 사용하여 침착된 IGZO(111)를 사용하여 형성될 수 있다.
원하는 경우, 트랜지스터(Toxide2)(산화물 층(OX2)을 포함함)는 상이한 디바이스 특성들을 제공하기 위해 상이한 재료를 사용하여 그리고/또는 트랜지스터(Toxid1)와는 상이한 침착 기법들을 사용하여 형성될 수 있다. 일례로서, 산화물 층(OX2)은 IGTZO, IGZO(111), 및 IGTZO의 다층 스택업을 사용하여 형성되어, 양호한 PBTS를 달성할 수 있다. 다른 예로서, 양호한 PBTS를 달성하기 위해, 산화물 층(OX2)은 상대적으로 낮은 산화물/아르곤 침착 가스 비율(예컨대, 20 내지 40% 산화물/아르곤 침착 가스 비율)을 사용하여 침착된 IGZO(111)를 사용하여 형성될 수 있다. 다른 예로서, 양호한 PBTS를 달성하기 위해, 트랜지스터(Toxide2)는 상대적으로 낮은 아산화질소/실리콘 하프늄 가스 비율(예컨대, 20 내지 40% N2O/SiH4 침착 가스 비율)을 사용하여 침착된 그의 게이트 절연 층(GI2)을 가질 수 있다.
다른 적합한 실시예들에서, 트랜지스터(Toxide2)는 양호한 NBTS를 달성하도록 형성될 수 있다. 양호한 NBTS를 달성하기 위해, 산화물 층(OX2)은 IGTZO, IGZO(136), 및 IGTZO의 다층 스택업을 사용하여 형성되어, 양호한 NBTS를 달성할 수 있다. 다른 예로서, 양호한 NBTS를 달성하기 위해, 산화물 층(OX2)은 상대적으로 높은 산화물/아르곤 침착 가스 비율(예컨대, 80 내지 90% 산화물/아르곤 침착 가스 비율)을 사용하여 침착된 IGZO(111)를 사용하여 형성될 수 있다. 다른 예로서, 양호한 NBTS를 달성하기 위해, 트랜지스터(Toxide2)는 상대적으로 높은 아산화질소/실리콘 하프늄 가스 비율(예컨대, 80 내지 90% N2O/SiH4 침착 가스 비율)을 사용하여 침착된 그의 게이트 절연 층(GI2)을 가질 수 있다.
다른 적합한 실시예들에서, 트랜지스터(Toxide2)는 높은 이동성을 달성하도록 형성될 수 있다. 높은 이동성을 달성하기 위해, 산화물 층(OX2)은 IGTZO, ITO, ITZO, 이들 재료들의 조합, 및/또는 다른 높은 이동성 화합물(들)과 같은 높은 이동성 재료를 사용하여 형성될 수 있다. 다른 예로서, 높은 이동성을 달성하기 위해, 산화물 층(OX2)은 상대적으로 낮은 산화물/아르곤 침착 가스 비율(예컨대, 20 내지 40% 산화물/아르곤 침착 가스 비율)을 사용하여 침착된 IGZO(111)를 사용하여 형성될 수 있다.
여전히 도 5를 참조하면, 제1 층간 유전체(ILD1) 층(108)이 OG 전도체 위에 형성될 수 있다. 제2 층간 유전체(ILD2) 층(110)이 ILD1 층(108) 상에 형성될 수 있다. ILD 층들(108, 110)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 탄탈륨 산화물, 세륨 산화물, 탄소 도핑된 산화물, 알루미늄 산화물, 하프늄 산화물, 티타늄 산화물, 바나듐 산화물, 스핀-온 유기 중합 유전체들, 스핀-온 실리콘계 중합 유전체, 이들 재료들의 조합, 및 다른 적합한 로우-k 또는 하이-k 고체 절연 재료로부터 형성될 수 있다. 층들(108, 110)은 동일한 또는 상이한 재료로부터 형성될 수 있다.
제1 소스-드레인 금속 라우팅 층(SD1)이 층(110) 상에 형성될 수 있다. SD1 금속 라우팅 층은 알루미늄, 니켈, 크롬, 구리, 몰리브덴, 티타늄, 은, 금, 이들 재료들의 조합(예컨대, Ti/Al/Ti의 다층 스택업), 다른 금속들, 또는 다른 적합한 금속 라우팅 전도체들로부터 형성될 수 있다. SD1 금속 라우팅 층은 패턴화되고/되거나 에칭되어 SD1 금속 라우팅 경로들을 형성할 수 있다.
도 5에 도시된 바와 같이, SD1 금속 라우팅 경로들 중 일부는 트랜지스터(Toxide1)와 연관된 하나 이상의 소스-드레인 영역들에 그리고 트랜지스터(Toxide2)와 연관된 하나 이상의 소스-드레인 영역들에 수직 비아(들)를 사용하여 결합될 수 있다. SD1 금속 라우팅 경로들 중 일부는 선택적으로 하단 전도성 층(104)에 결합될 수 있다(도 5의 점선 구조체들 참조).
층(112)과 같은 평탄화(PLN) 층이 SD1 금속 라우팅 층 위에 형성될 수 있다. 평탄화 층(112)은 중합체와 같은 유기 유전체 재료들로부터 형성될 수 있다. 유기 발광 다이오드(26)의 애노드 단자를 형성하는 애노드 전도체(114)를 포함하는 애노드 층이 평탄화 층(112) 상에 형성될 수 있다. 애노드 전도체(114)는 평탄화 층(112)을 통해 형성된 수직 비아(들)(120)를 사용하여 SD1 금속 라우팅 경로들 중 적어도 일부에 결합될 수 있다. 추가적인 구조체들이 애노드 층 위에 형성될 수 있다. 예를 들어, 픽셀 정의 층, 스페이서 구조체, 유기 발광 다이오드 방출 재료, 캐소드 층, 및 다른 픽셀 구조체들이 또한 디스플레이 픽셀(22)의 스택업에 포함될 수 있다. 그러나, 이들 추가적인 구조체들은 명확성 및 간결성을 위해 생략된다.
게이트 절연 층들(GI1, GI2)이 패턴화되어 위에 놓인 게이트 전도체들(OG)과 자가 정렬되는 도 5의 예는 단지 예시적인 것이다. 도 6은 게이트 절연 층들(GI1, GI2)이 패턴화되지 않고 최종 제품에서 블랭킷 층들로서 유지되는 다른 적합한 실시예를 예시한다. 도 6에 도시된 바와 같이, 제1 게이트 절연 층(GI1)은 디스플레이(14)의 폭을 가로질러 연장되고 제1 반도체형 산화물 층(OX1) 및 층(106)을 커버하는 블랭킷 층이다. 제2 게이트 절연 층(GI2)은 또한 디스플레이(14)의 폭을 가로질러 연장되고 제1 게이트 절연 층(GI1) 및 제2 반도체형 산화물 층(OX2)을 커버하는 블랭킷 층이다.
디스플레이 픽셀(22)(예컨대, 도 3 참조)은 저장 커패시터(Cst)와 같은 적어도 하나의 커패시터를 포함할 수 있다. 도 7a 내지 도 7e는 커패시터(Cst)와 같은 픽셀(22) 내의 커패시터를 형성하는 데 사용될 수 있는 상이한 전도성 층들을 도시하는 측단면도들이다. 도 7a는 커패시터(Cst)가 전도성 층(104)을 사용하여 형성되는 하단 플레이트(Cbot 참조)를 갖고 게이트 층(OG)을 사용하여 형성되는 상단 플레이트(Ctop 참조)를 갖는 제1 예를 도시한다. 커패시터(Cst)가 층들(104, OG)로부터 형성되는 도 7a의 예는 단지 예시적인 것이다. 도 7b는 커패시터(Cst)가 전도성 층(104)을 사용하여 형성되는 하단 플레이트(Cbot 참조)를 갖고 제1 산화물 층(OX1)을 사용하여 형성되는 상단 플레이트(Ctop 참조)를 갖는 다른 예를 예시한다. 다른 예로서, 커패시터(Cst)는 전도성 층(104)을 사용하여 형성되는 하단 플레이트 및 제2 산화물 층(OX2)을 사용하여 형성되는 상단 플레이트를 가질 수 있다.
도 7c는 커패시터(Cst)가 게이트 층(OG)을 사용하여 형성되는 하단 플레이트(Cbot 참조)를 갖고 제2 게이트 층(G2)을 사용하여 형성되는 상단 플레이트(Ctop 참조)를 갖는 다른 예를 예시한다. 게이트 층(G2)은 제1 게이트 층(OG) 및 제1 ILD 층(108) 위에 그러나 제2 ILD 층(110) 아래에 형성될 수 있다. 층(108)은 층들(OG, G2) 사이에 개재될 수 있다. 게이트 층(G2)은 몰리브덴, 알루미늄, 니켈, 크롬, 구리, 티타늄, 은, 금, 이들 재료들의 조합, 다른 금속들, 또는 다른 적합한 전도성 재료를 사용하여 형성될 수 있다.
도 7d는 커패시터(Cst)가 제2 게이트 층(G2)(즉, OG 층과는 별개인 금속 전도체)을 사용하여 형성되는 하단 플레이트(Cbot 참조)를 갖고 SD1 금속 라우팅 층을 사용하여 형성되는 상단 플레이트(Ctop 참조)를 갖는 다른 예를 예시한다. 도 7e는 커패시터(Cst)가 제1 게이트 층(OG)을 사용하여 형성되는 하단 플레이트(Cbot 참조)를 갖고 SD1 금속 라우팅 층을 사용하여 형성되는 상단 플레이트(Ctop 참조)를 갖는 또 다른 예를 예시한다. 도 7a 내지 도 7e의 예들은 단지 예시적인 것이다. 대체적으로, 커패시터(Cst)의 상단 및 하단 플레이트들은 전체 디스플레이 스택업 내의 임의의 2개의 상이한 전도성 층들을 사용하여 형성될 수 있다. 커패시터(Cst)를 형성하는 데 사용되는 특정 층들은, 픽셀(22)의 성능 및 동작을 최적화하기 위해 원하는 디바이스 특성을 제공하도록 선택될 수 있다.
반도체형 산화물 트랜지스터(Toxide2)가 산화물 층(OX2)만을 포함하는 도 5의 예는 단지 예시적인 것이다. 도 8은 반도체형 산화물 트랜지스터(Toxide2)가 적어도 2개의 상이한 반도체형 산화물 층들(OX1, OX2)의 조합을 포함하는 다른 적합한 실시예를 도시한다. 도 8에 도시된 바와 같이, 트랜지스터(Toxide1)는 산화물 층(OX1), 게이트 절연 층(GI), 및 게이트 전도체(OG)를 사용하여 형성되는 반면, 트랜지스터(Toxide2)는 산화물 층들(OX1, OX2), 게이트 절연 층(GI), 및 게이트 전도체(OG)를 사용하여 형성된다. 산화물 층(OX2)은 산화물 층(OX1)의 상단 상에 직접 형성되고 그와 직접 접촉할 수 있다. 산화물 층들(OX1, OX2)은 도 5와 관련하여 전술된 바와 동일한 또는 상이한 재료들을 사용하여 형성될 수 있다. 이러한 방식으로 구성되면, 트랜지스터(Toxide2)는 2개의 상이한 산화물 층들로부터 형성되는 채널 영역에 결합된 소스-드레인 단자들을 갖고, 따라서 트랜지스터(Toxide 1)(이는, 산화물 층(OX1)만을 포함함)와는 상이한 디바이스 특성들을 나타낼 수 있다.
도 8의 예는 하나의 게이트 절연 층(GI)만을 포함한다. 원하는 경우, 2개 이상의 게이트 절연 층들이 형성될 수 있다(예컨대, 도 5 참조). 도 8은 또한, 제2 게이트 층(G2) 및 제1 게이트 층(OG)을 사용하여 형성되는 저장 커패시터(Cst)(도 7c의 커패시터 구성과 유사함)를 도시하며, 이는 단지 예시적인 것이다. 원하는 경우, 도 8의 저장 커패시터(Cst)는 대신에 도 7a, 도 7b, 도 7d, 및 도 7e에 도시된 바와 같은 다른 커패시터 구성들을 사용하여 형성될 수 있다.
반도체형 산화물 트랜지스터(Toxide2)의 소스-드레인 단자들이 제2 산화물 층(OX2)에 직접 결합되는(예컨대, 소스-드레인 접촉부들은 산화물 층(OX2)과의 물리적 접촉부를 만들기 위해 맨 아래까지 에칭됨) 도 8의 예는 단지 예시적인 것이다. 도 8에서, 산화물 층(OX2)은 산화물 층(OX1)보다 더 넓고, 층(OX1)을 완전히 커버한다. 도 9는, 반도체형 산화물 트랜지스터(Toxide2)의 소스-드레인 단자들이 제1 산화물 층(OX1)에 직접 결합되는(예컨대, 소스-드레인 접촉부들은 산화물 층(OX1)과의 물리적 접촉부를 만들기 위해 맨 아래까지 에칭됨) 다른 적합한 실시예를 도시한다. 도 9에 도시된 바와 같이, 제1 산화물 층(OX1)은 제2 산화물 층(OX2)보다 더 넓다. 제2 산화물 층(OX2)은 산화물 층(OX1)과 부분적으로만 중첩하고 이를 부분적으로만 커버한다.
도 9의 예는 하나의 게이트 절연 층(GI)만을 포함한다. 원하는 경우, 2개 이상의 게이트 절연 층들이 형성될 수 있다(예컨대, 도 5 참조). 도 9는 또한, 제2 게이트 층(G2) 및 제1 게이트 층(OG)을 사용하여 형성되는 저장 커패시터(Cst)(도 7c의 커패시터 구성과 유사함)를 도시하며, 이는 단지 예시적인 것이다. 원하는 경우, 도 9의 저장 커패시터(Cst)는 대신에 도 7a, 도 7b, 도 7d, 및 도 7e에 도시된 바와 같은 다른 커패시터 구성들을 사용하여 형성될 수 있다.
2개의 상이한 반도체형 산화물 층들(OX1, OX2)을 포함하는 도 5 내지 도 9의 실시예들은 단지 예시적인 것이며, 본 실시예들의 범주를 제한하도록 의도되지 않는다. 도 10은, 디스플레이(14)에 적어도 3개의 상이한 반도체형 산화물 층들(OX1, OX2, OX3)이 제공될 수 있는 또 다른 적합한 실시예를 예시한다. 도 10에 도시된 바와 같이, 디스플레이(14)는 제1 산화물 층(OX1) 및 게이트 절연 층들(GI1, GI2, GI3)을 이용하여 산화물 층(OX1)으로부터 분리된 제1 게이트 전도체(OG)를 포함하는 제1 반도체형 산화물 트랜지스터(Toxide1)를 포함할 수 있다. 디스플레이(14)는 제2 산화물 층(OX2) 및 게이트 절연 층들(GI2, GI3)만을 이용하여 산화물 층(OX2)으로부터 분리된 제2 게이트 전도체(OG)를 포함하는 제2 반도체형 산화물 트랜지스터(Toxide2)를 추가로 포함할 수 있다. 제2 산화물 층(OX2)이 제1 게이트 절연 층(GI1)의 상단에 형성될 수 있다. 디스플레이(14)는 제3 산화물 층(OX3) 및 게이트 절연 층(GI3)만을 이용하여 산화물 층(OX3)으로부터 분리된 제3 게이트 전도체(OG)를 포함하는 제3 반도체형 산화물 트랜지스터(Toxide3)를 추가로 포함할 수 있다. 제3 산화물 층(OX3)이 제2 게이트 절연 층(GI2)의 상단에 형성될 수 있다. 다시 말해서, 제2 반도체형 산화물 층(OX2)은 제1 반도체형 산화물 층(OX1) 위에(위쪽에) 형성되고, 제3 반도체형 산화물 층(OX3)은 제2 반도체형 산화물 층(OX2) 위에(위쪽에) 형성된다.
반도체형 산화물 층들(OX1, OX2, OX3)은 동일한 또는 상이한 반도체형 산화물 재료로부터 형성될 수 있다. 트랜지스터들(Toxide1, Toxide2, Toxide3)은 각각 디스플레이(14) 내의 상이한 트랜지스터들을 표현할 수 있고, 상이한 디바이스 특성들을 나타낼 수 있다. 트랜지스터들(Toxide1, Toxide2, Toxide3)은 양호한 NBTS, 양호한 PBTS, 및/또는 높은 이동성을 위해 별개로 최적화될 수 있다. 대체적으로, 디스플레이(14)는 상이한 시간들에서 형성되는 3개 초과의 반도체형 산화물 층들을 사용하여(예컨대, 잠재적으로 상이한 재료의 4개의 상이한 반도체형 산화물 층들을 사용하여, 잠재적으로 상이한 재료의 5개의 상이한 반도체형 산화물 층들을 사용하여, 잠재적으로 가변하는 조성의 6개의 상이한 반도체형 산화물 층들을 사용하는 등으로) 형성되는 반도체형 트랜지스터들을 포함할 수 있다.
도 10은 또한, 제2 게이트 층(G2) 및 제1 게이트 층(OG)을 사용하여 형성되는 저장 커패시터(Cst)(도 7c의 커패시터 구성과 유사함)를 도시하며, 이는 단지 예시적인 것이다. 원하는 경우, 도 10의 저장 커패시터(Cst)는 대신에 도 7a, 도 7b, 도 7d, 및 도 7e에 도시된 바와 같은 다른 커패시터 구성들을 사용하여 형성될 수 있다.
상단 게이트 전도체(OG)를 갖는 반도체형 산화물 트랜지스터들을 포함하는 도 5 내지 도 10의 실시예들은 단지 예시적인 것이며, 본 실시예들의 범주를 제한하도록 의도되지 않는다. 도 11은, 디스플레이(14)가 하단 게이트 전도체들(BG)(때때로 백-채널 에칭된 게이트 전도체들로 지칭됨)을 포함하는 또 다른 적합한 실시예를 예시한다. 도 11에 도시된 바와 같이, 디스플레이(14)는 기판(200)과 같은 기판 층을 포함하는 디스플레이 스택업을 가질 수 있다. 기판(200)은 선택적으로 하나 이상의 버퍼 층들(202)로 커버될 수 있다. 버퍼 층(들)(202)은 실리콘 산화물, 실리콘 질화물, 또는 다른 패시베이션 또는 유전체 재료의 층들과 같은 무기 버퍼 층들을 포함할 수 있다.
하단 게이트 층(BG)과 같은 전도성 게이트 층이 버퍼 층(202) 상에 형성될 수 있다. 하단 게이트 층(BG)은 몰리브덴, 알루미늄, 니켈, 크롬, 구리, 티타늄, 은, 금, 이들 재료들의 조합, 다른 금속들, 또는 다른 적합한 전도성 재료를 사용하여 형성될 수 있다. 제1 게이트 절연 층(GI1)이 층(BG) 및 버퍼 층(202) 위에 형성될 수 있다. 제1 산화물 층(OX1)이 제1 게이트 절연 층(GI1) 상에 형성될 수 있다. 제2 게이트 절연 층(GI2)이 제1 게이트 절연 층(GI1) 상에 형성될 수 있다. 제2 게이트 절연 층(GI2)이, 산화물 층(OX1)의 형성 이전에 또는 산화물 층(OX1)의 형성 이후에 형성될 수 있다.
제2 산화물 층(OX2)이 제2 게이트 절연 층(GI2) 상에 형성될 수 있다. 게이트 절연 층들(GI1, GI2)은 동일한 또는 상이한 재료들로부터 형성될 수 있고, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 탄탈륨 산화물, 세륨 산화물, 탄소 도핑된 산화물, 알루미늄 산화물, 하프늄 산화물, 티타늄 산화물, 바나듐 산화물, 스핀-온 유기 중합 유전체들, 스핀-온 실리콘계 중합 유전체, 이들 재료들의 조합, 및 다른 적합한 로우-k 또는 하이-k 고체 절연 재료로부터 형성될 수 있다.
도 5의 예에서, 반도체형 산화물 트랜지스터(Toxide1)는 제1 반도체형 산화물 층(OX1)을 사용하여 형성된 채널 및 소스-드레인 활성 영역들을 포함하고 아래에 놓인 층(BG)을 사용하여 형성된 게이트 전도체를 포함하는 반면, 반도체형 산화물 트랜지스터(Toxide2)는 제2 반도체형 산화물 층(OX2)을 사용하여 형성된 채널 및 소스-드레인 활성 영역들을 포함하고 아래에 놓인 층(BG)을 사용하여 형성된 게이트 전도체를 포함한다. 반도체형 산화물 트랜지스터(Toxid1)는 그의 게이트 전도체(BG)로부터 산화물 층(OX1)을 분리하는 게이트 절연 층들(GI1, GI2)을 갖는다. 반도체형 산화물 트랜지스터(Toxide2)는 그의 게이트 전도체(BG)로부터 산화물 층(OX2)을 분리하는 게이트 절연 층(GI1)만을 갖는다. 따라서, Toxide1의 전체 게이트 절연체는 도 11의 Toxid2의 게이트 절연체보다 더 두껍다. 게이트 절연 층의 전체 두께 및 조성에서의 이러한 차이는 트랜지스터 Toxid1과 Toxide2 사이에 상이한 디바이스 특성들을 제공하는 데 사용될 수 있다.
도 11의 트랜지스터들(Toxide1, Toxide2)은 각각 디스플레이(14) 내의 상이한 트랜지스터들을 표현할 수 있고, 상이한 디바이스 특성들을 나타낼 수 있다. 트랜지스터들(Toxide1, Toxide2)은 (예컨대, 도 5와 관련하여 기술된 재료들 및 침착 기법들을 사용하여) 양호한 NBTS, 양호한 PBTS, 및/또는 높은 이동도를 위해 별개로 최적화될 수 있다.
여전히 도 11을 참조하면, 제1 소스-드레인 금속 라우팅 층(SD1)이 제2 산화물 층(OX2) 이후에 형성될 수 있다. SD1 금속 라우팅 층은 알루미늄, 니켈, 크롬, 구리, 몰리브덴, 티타늄, 은, 금, 이들 재료들의 조합(예컨대, Ti/Al/Ti의 다층 스택업), 다른 금속들, 또는 다른 적합한 금속 라우팅 전도체들로부터 형성될 수 있다. SD1 금속 라우팅 층은 패턴화되고/되거나 에칭되어 SD1 금속 라우팅 경로들을 형성할 수 있다. 도 11의 예에서, SD1 금속 라우팅 경로들 중 일부는 산화물 층(OX2)에 결합되어 트랜지스터(Toxide1)의 소스-드레인 단자들을 형성할 수 있고, SD1 금속 라우팅 경로들 중 일부는 산화물 층(OX1)에 결합되어 트랜지스터(Toxide2)의 소스-드레인 단자들을 형성할 수 있다.
하나 이상의 패시베이션(PAS) 층들(210)이 SD1 금속 라우팅 층 위에 형성될 수 있다. 패시베이션 층(210)은 실리콘 산화물, 실리콘 질화물, 또는 다른 패시베이션 또는 유전체 재료로부터 형성될 수 있다. 제2 소스-드레인 금속 라우팅 층(SD2)이 패시베이션 층(210) 상에 형성될 수 있다. SD2 금속 라우팅 층은 알루미늄, 니켈, 크롬, 구리, 몰리브덴, 티타늄, 은, 금, 이들 재료들의 조합(예컨대, Ti/Al/Ti의 다층 스택업), 다른 금속들, 또는 다른 적합한 금속 라우팅 전도체들로부터 형성될 수 있다. SD2 금속 라우팅 층은 패턴화되고/되거나 에칭되어 SD2 금속 라우팅 경로들을 형성할 수 있다. 도 11의 예에서, SD2 금속 라우팅 경로들 중 일부는 아래에 놓인 SD1 금속 층 또는 아래에 놓인 하단 게이트 전도체(BG)에 결합될 수 있다.
층(212)과 같은 평탄화(PLN) 층이 SD2 금속 라우팅 층 위에 형성될 수 있다. 평탄화 층(212)은 중합체와 같은 유기 유전체 재료들로부터 형성될 수 있다. 유기 발광 다이오드(26)의 애노드 단자를 형성하는 애노드 전도체(214)를 포함하는 애노드 층이 평탄화 층(212) 상에 형성될 수 있다. 애노드 전도체(214)는 평탄화 층(212)을 통해 형성된 수직 비아(들)(220)를 사용하여 SD2 금속 라우팅 경로들 중 적어도 일부에 결합될 수 있다. 추가적인 구조체들이 애노드 층 위에 형성될 수 있다. 예를 들어, 픽셀 정의 층, 스페이서 구조체, 유기 발광 다이오드 방출 재료, 캐소드 층, 및 다른 픽셀 구조체들이 또한 디스플레이 픽셀(22)의 스택업에 포함될 수 있다. 그러나, 이들 추가적인 구조체들은 명확성 및 간결성을 위해 생략된다.
도 11은 또한, SD2 금속 라우팅 층으로부터 형성되는 상단 플레이트를 갖고 SD1 금속 라우팅 층으로부터 형성되는 하단 플레이트를 갖는 저장 커패시터(Cst)를 도시하며, 이는 단지 예시적인 것이다. 원하는 경우, 도 11의 저장 커패시터(Cst)는 대신에 도 7a 내지 도 7e에 도시된 바와 같은 다른 커패시터 구성들을 사용하여 형성될 수 있다.
일 실시예에 따르면, 픽셀들의 어레이를 갖는 디스플레이가 제공되며, 상기 디스플레이는, 기판 층, 기판 층 위에 형성되는 제1 반도체형 산화물 층, 기판 층 위에 형성되는 제2 반도체형 산화물 층, 및 게이트 전도체 층을 포함하고, 어레이 내의 픽셀들 중 적어도 하나는, 제1 반도체형 산화물 층의 일부분으로부터 형성되는 활성 영역을 갖고 게이트 전도체 층의 제1 부분으로부터 형성되는 게이트 단자를 갖는 제1 반도체형 산화물 트랜지스터, 및 제2 반도체형 산화물 층의 일부분으로부터 형성되는 활성 영역을 갖고 게이트 전도체의 제2 부분으로부터 형성되는 게이트 단자를 갖는 제2 반도체형 산화물 트랜지스터를 포함한다.
다른 실시예에 따르면, 제1 반도체형 산화물 층은 제1 반도체 재료를 포함하고, 제2 반도체형 산화물 층은 제1 반도체 재료와는 상이한 제2 반도체 재료를 포함한다.
다른 실시예에 따르면, 제1 반도체형 산화물 층은 반도체 재료를 포함하고, 제2 반도체형 산화물 층은 그 반도체 재료를 포함한다.
다른 실시예에 따르면, 디스플레이는 제1 게이트 절연 층, 및 제1 게이트 절연 층 위에 형성되는 제2 게이트 절연 층을 포함하고, 제1 게이트 절연 층의 제1 부분이 제1 반도체형 산화물 트랜지스터의 활성 영역과 게이트 단자 사이에 개재되고, 제2 게이트 절연 층의 제1 부분이 제1 반도체형 산화물 트랜지스터의 활성 영역과 게이트 단자 사이에 개재되고, 제1 게이트 절연 층의 제2 부분이 제2 반도체형 산화물 트랜지스터의 활성 영역 아래에 형성되고, 제2 게이트 절연 층의 제2 부분이 제2 반도체형 산화물 트랜지스터의 활성 영역과 게이트 단자 사이에 개재된다.
다른 실시예에 따르면, 디스플레이는 기판 층과 제1 반도체형 산화물 층 사이의 전도성 층을 포함하고, 전도성 층의 제1 부분은 제1 반도체형 산화물 트랜지스터의 활성 영역 아래에 형성되고, 전도성 층의 제2 부분은 제2 반도체형 산화물 트랜지스터의 활성 영역 아래에 형성된다.
다른 실시예에 따르면, 디스플레이는, 게이트 전도체 층의 제3 부분으로부터 형성되는 제1 단자를 갖고 전도성 층의 제3 부분으로부터 형성되는 제2 단자를 갖는 커패시터를 포함한다.
다른 실시예에 따르면, 디스플레이는, 제1 반도체형 산화물 층의 추가적인 부분으로부터 형성되는 제1 단자를 갖고 전도성 층의 제3 부분으로부터 형성되는 제2 단자를 갖는 커패시터를 포함한다.
다른 실시예에 따르면, 디스플레이는, 게이트 전도체 층 위의 금속 전도체로부터 형성되는 제1 단자를 갖고 게이트 전도체 층의 제3 부분으로부터 형성되는 제2 단자를 갖는 커패시터를 포함한다.
다른 실시예에 따르면, 디스플레이는, 소스-드레인 금속 전도체로부터 형성되는 제1 단자를 갖고 게이트 전도체 층으로부터 분리된 금속 전도체로부터 형성되는 제2 단자를 갖는 커패시터를 포함한다.
다른 실시예에 따르면, 디스플레이는, 소스-드레인 금속 전도체로부터 형성되는 제1 단자를 갖고 게이트 전도체 층의 제3 부분으로부터 형성되는 제2 단자를 갖는 커패시터를 포함한다.
다른 실시예에 따르면, 제2 반도체형 산화물 트랜지스터의 활성 영역은 제1 반도체형 산화물 층의 추가적인 부분을 포함한다.
다른 실시예에 따르면, 디스플레이는 기판 층 위에 형성되는 제3 반도체형 산화물 층, 및 제3 반도체형 산화물 층의 일부분으로부터 형성되는 활성 영역을 갖고 게이트 전도체 층의 제3 부분으로부터 형성되는 게이트 단자를 갖는 제3 반도체형 산화물 트랜지스터를 포함한다.
다른 실시예에 따르면, 게이트 전도체 층은 제1 및 제2 반도체형 산화물 층들 아래에 있다.
다른 실시예에 따르면, 제1 반도체형 산화물 트랜지스터는 NBTS 안정성에 대해 최적화되고, 제2 반도체형 산화물 트랜지스터는 PBTS 안정성에 대해 최적화된다.
일 실시예에 따르면, 디스플레이를 형성하는 방법이 제공되고, 상기 방법은, 기판 층을 획득하는 단계, 기판 층 위에 제1 반도체형 산화물 층을 형성하는 단계, 제1 반도체형 산화물 층을 형성한 후에, 기판 층 위에 제2 반도체형 산화물 층을 형성하는 단계, 및 제2 반도체형 산화물 층 위에 게이트 전도체 층을 형성하는 단계를 포함하고, 디스플레이는, 제1 반도체형 산화물 층의 일부분으로부터 형성되는 활성 영역을 갖고 게이트 전도체 층의 제1 부분으로부터 형성되는 게이트 단자를 갖는 제1 반도체형 산화물 트랜지스터, 및 제2 반도체형 산화물 층의 일부분으로부터 형성되는 활성 영역을 갖고 게이트 전도체의 제2 부분으로부터 형성되는 게이트 단자를 갖는 제2 반도체형 산화물 트랜지스터를 포함한다.
다른 실시예에 따르면, 제1 반도체형 산화물 층을 형성하는 단계는 제1 반도체 재료를 형성하는 단계를 포함하고, 제1 반도체형 산화물 층을 형성하는 단계는 제1 반도체 재료와는 상이한 또는 그와 동일한 제2 반도체 재료를 형성하는 단계를 포함한다.
다른 실시예에 따르면, 제1 반도체형 산화물 층을 형성하는 단계는 제1 침착 조건 하에서 반도체 재료를 침착하는 단계를 포함하고, 제1 반도체형 산화물 층을 형성하는 단계는 제1 침착 조건과는 상이한 제2 침착 조건 하에서 반도체 재료를 침착하는 단계를 포함한다.
다른 실시예에 따르면, 방법은 제1 반도체형 산화물 층 위에 그리고 제2 반도체형 산화물 층 아래에 게이트 절연 층을 형성하는 단계를 포함한다.
다른 실시예에 따르면, 제2 반도체형 산화물 층을 형성하는 단계는 제1 반도체형 산화물 층 상에 바로 제2 반도체형 산화물 층을 형성하는 단계를 포함한다.
다른 실시예에 따르면, 방법은 제2 반도체형 산화물 층을 형성한 후에, 기판 층 위에 제3 반도체형 산화물 층을 형성하는 단계를 포함한다.
다른 실시예에 따르면, 방법은 제1 반도체형 산화물 트랜지스터의 활성 영역 아래에 제1 전도체를 형성하는 단계 및 제2 반도체형 산화물 트랜지스터의 활성 영역 아래에 제2 전도체를 형성하는 단계를 포함한다.
일 실시예에 따르면, 장치가 제공되며, 상기 장치는, 기판 상에 형성되는 제1 반도체형 산화물 트랜지스터 - 제1 반도체형 산화물 트랜지스터는 제1 디바이스 특성을 제공하기 위해 제1 산화물 반도체로부터 형성되는 제1 활성 영역을 가짐 -, 및 기판 상에 형성되는 제2 반도체형 산화물 트랜지스터 - 제2 반도체형 산화물 트랜지스터는 제1 디바이스 특성과는 상이한 제2 디바이스 특성을 제공하기 위해 제1 산화물 반도체와는 상이한 제2 산화물 반도체로부터 형성되는 제2 활성 영역을 가짐 - 를 포함한다.
다른 실시예에 따르면, 장치는 기판 상에 형성되는 제3 반도체형 산화물 트랜지스터를 포함하고, 제3 반도체형 산화물 트랜지스터는 제1 및 제2 디바이스 특성들과는 상이한 제3 디바이스 특성을 제공하기 위해 제1 및 제2 산화물 반도체들과는 상이한 제3 산화물 반도체로부터 형성되는 제3 활성 영역을 갖는다.
다른 실시예에 따르면, 장치는 제1 활성 영역 위에 형성되고 제2 활성 영역 아래에 형성되는 게이트 절연 층을 포함한다.
다른 실시예에 따르면, 제2 활성 영역은 또한 제1 산화물 반도체를 포함한다.
다른 실시예에 따르면, 제1 반도체형 산화물 트랜지스터는 제1 게이트 전도체, 및 제1 게이트 전도체와 제1 활성 영역 사이의 제1 수의 게이트 절연 층들을 포함하고, 제2 반도체형 산화물 트랜지스터는 제2 게이트 전도체, 및 제2 게이트 전도체와 제2 활성 영역 사이의, 제1 수의 게이트 절연 층들과는 상이한 제2 수의 게이트 절연 층들을 포함한다.
다른 실시예에 따르면, 제1 반도체형 산화물 트랜지스터는 디스플레이 픽셀 내의 제1 스위치를 포함하고, 제2 반도체형 산화물 트랜지스터는 디스플레이 픽셀 내의 제2 스위치를 포함한다.
다른 실시예에 따르면, 제1 반도체형 산화물 트랜지스터는 디스플레이 픽셀 내의 스위치를 포함하고, 제2 반도체형 산화물 트랜지스터는 적어도 하나의 제어 신호를 디스플레이 픽셀에 제공하도록 구성된 게이트 드라이버 회로부 내의 스위치를 포함한다.
전술한 것은 단지 예시적인 것이며, 설명된 실시예들에 대해 다양한 수정들이 이루어질 수 있다. 전술한 실시예들은 개별적으로 또는 임의의 조합으로 구현될 수 있다.

Claims (28)

  1. 픽셀들의 어레이를 갖는 디스플레이로서,
    기판 층;
    상기 기판 층 위에 형성되는 제1 반도체형 산화물 층;
    상기 기판 층 위에 형성되는 제2 반도체형 산화물 층; 및
    게이트 전도체 층을 포함하고, 상기 어레이 내의 픽셀들 중 적어도 하나는,
    상기 제1 반도체형 산화물 층의 일부분으로부터 형성되는 활성 영역을 갖고 상기 게이트 전도체 층의 제1 부분으로부터 형성되는 게이트 단자를 갖는 제1 반도체형 산화물 트랜지스터; 및
    상기 제2 반도체형 산화물 층의 일부분으로부터 형성되는 활성 영역을 갖고 상기 게이트 전도체의 제2 부분으로부터 형성되는 게이트 단자를 갖는 제2 반도체형 산화물 트랜지스터를 포함하는, 디스플레이.
  2. 제1항에 있어서,
    상기 제1 반도체형 산화물 층은 제1 반도체 재료를 포함하고;
    상기 제2 반도체형 산화물 층은 상기 제1 반도체 재료와는 상이한 제2 반도체 재료를 포함하는, 디스플레이.
  3. 제1항에 있어서,
    상기 제1 반도체형 산화물 층은 반도체 재료를 포함하고;
    상기 제2 반도체형 산화물 층은 상기 반도체 재료를 포함하는, 디스플레이.
  4. 제1항에 있어서,
    제1 게이트 절연 층; 및
    상기 제1 게이트 절연 층 위에 형성되는 제2 게이트 절연 층을 추가로 포함하고,
    상기 제1 게이트 절연 층의 제1 부분이 상기 제1 반도체형 산화물 트랜지스터의 활성 영역과 게이트 단자 사이에 개재되고;
    상기 제2 게이트 절연 층의 제1 부분이 상기 제1 반도체형 산화물 트랜지스터의 활성 영역과 게이트 단자 사이에 개재되고;
    상기 제1 게이트 절연 층의 제2 부분이 상기 제2 반도체형 산화물 트랜지스터의 활성 영역 아래에 형성되고;
    상기 제2 게이트 절연 층의 제2 부분이 상기 제2 반도체형 산화물 트랜지스터의 활성 영역과 게이트 단자 사이에 개재되는, 디스플레이.
  5. 제1항에 있어서,
    상기 기판 층과 상기 제1 반도체형 산화물 층 사이의 전도성 층을 추가로 포함하고,
    상기 전도성 층의 제1 부분이 상기 제1 반도체형 산화물 트랜지스터의 활성 영역 아래에 형성되고;
    상기 전도성 층의 제2 부분이 상기 제2 반도체형 산화물 트랜지스터의 활성 영역 아래에 형성되는, 디스플레이.
  6. 제5항에 있어서,
    상기 게이트 전도체 층의 제3 부분으로부터 형성되는 제1 단자를 갖고 상기 전도성 층의 제3 부분으로부터 형성되는 제2 단자를 갖는 커패시터를 추가로 포함하는, 디스플레이.
  7. 제5항에 있어서,
    상기 제1 반도체형 산화물 층의 추가적인 부분으로부터 형성되는 제1 단자를 갖고 상기 전도성 층의 제3 부분으로부터 형성되는 제2 단자를 갖는 커패시터를 추가로 포함하는, 디스플레이.
  8. 제1항에 있어서,
    상기 게이트 전도체 층 위의 금속 전도체로부터 형성되는 제1 단자를 갖고 상기 게이트 전도체 층의 제3 부분으로부터 형성되는 제2 단자를 갖는 커패시터를 추가로 포함하는, 디스플레이.
  9. 제1항에 있어서,
    소스-드레인 금속 전도체로부터 형성되는 제1 단자를 갖고 상기 게이트 전도체 층으로부터 분리된 금속 전도체로부터 형성되는 제2 단자를 갖는 커패시터를 추가로 포함하는, 디스플레이.
  10. 제1항에 있어서,
    소스-드레인 금속 전도체로부터 형성되는 제1 단자를 갖고 상기 게이트 전도체 층의 제3 부분으로부터 형성되는 제2 단자를 갖는 커패시터를 추가로 포함하는, 디스플레이.
  11. 제1항에 있어서, 상기 제2 반도체형 산화물 트랜지스터의 활성 영역은 상기 제1 반도체형 산화물 층의 추가적인 부분을 포함하는, 디스플레이.
  12. 제1항에 있어서,
    상기 기판 층 위에 형성되는 제3 반도체형 산화물 층; 및
    상기 제3 반도체형 산화물 층의 일부분으로부터 형성되는 활성 영역을 갖고 상기 게이트 전도체 층의 제3 부분으로부터 형성되는 게이트 단자를 갖는 제3 반도체형 산화물 트랜지스터를 추가로 포함하는, 디스플레이.
  13. 제1항에 있어서, 상기 게이트 전도체 층은 상기 제1 반도체형 산화물 층 및 제2 반도체형 산화물 층 아래에 있는, 디스플레이.
  14. 제1항에 있어서,
    상기 제1 반도체형 산화물 트랜지스터는 NBTS(negative-bias-temperature-stress) 안정성에 대해 최적화되고;
    상기 제2 반도체형 산화물 트랜지스터는 PBTS(positive-bias-temperature-stress) 안정성에 대해 최적화되는, 디스플레이.
  15. 디스플레이를 형성하는 방법으로서,
    기판 층을 획득하는 단계;
    상기 기판 층 위에 제1 반도체형 산화물 층을 형성하는 단계;
    상기 제1 반도체형 산화물 층을 형성한 후에, 상기 기판 층 위에 제2 반도체형 산화물 층을 형성하는 단계; 및
    상기 제2 반도체형 산화물 층 위에 게이트 전도체 층을 형성하는 단계를 포함하고, 상기 디스플레이는,
    상기 제1 반도체형 산화물 층의 일부분으로부터 형성되는 활성 영역을 갖고 상기 게이트 전도체 층의 제1 부분으로부터 형성되는 게이트 단자를 갖는 제1 반도체형 산화물 트랜지스터; 및
    상기 제2 반도체형 산화물 층의 일부분으로부터 형성되는 활성 영역을 갖고 상기 게이트 전도체의 제2 부분으로부터 형성되는 게이트 단자를 갖는 제2 반도체형 산화물 트랜지스터를 포함하는, 방법.
  16. 제15항에 있어서,
    상기 제1 반도체형 산화물 층을 형성하는 단계는 제1 반도체 재료를 형성하는 단계를 포함하고;
    상기 제1 반도체형 산화물 층을 형성하는 단계는 상기 제1 반도체 재료와는 상이한 또는 그와 동일한 제2 반도체 재료를 형성하는 단계를 포함하는, 방법.
  17. 제15항에 있어서,
    상기 제1 반도체형 산화물 층을 형성하는 단계는 제1 침착 조건 하에서 반도체 재료를 침착시하는 단계를 포함하고;
    상기 제1 반도체형 산화물 층을 형성하는 단계는, 상기 제1 침착 조건과는 상이한 제2 침착 조건 하에서 반도체 재료를 침착하는 단계를 포함하는, 방법.
  18. 제15항에 있어서,
    상기 제1 반도체형 산화물 층 위에 그리고 상기 제2 반도체형 산화물 층 아래에 게이트 절연 층을 형성하는 단계를 추가로 포함하는, 방법.
  19. 제15항에 있어서, 상기 제2 반도체형 산화물 층을 형성하는 단계는 상기 제1 반도체형 산화물 층 상에 바로 상기 제2 반도체형 산화물 층을 형성하는 단계를 포함하는, 방법.
  20. 제15항에 있어서,
    상기 제2 반도체형 산화물 층을 형성한 후에, 상기 기판 층 위에 제3 반도체형 산화물 층을 형성하는 단계를 추가로 포함하는, 방법.
  21. 제15항에 있어서,
    상기 제1 반도체형 산화물 트랜지스터의 활성 영역 아래에 제1 전도체를 형성하는 단계; 및
    상기 제2 반도체형 산화물 트랜지스터의 활성 영역 아래에 제2 전도체를 형성하는 단계를 추가로 포함하는, 방법.
  22. 장치로서,
    기판 상에 형성되는 제1 반도체형 산화물 트랜지스터 - 상기 제1 반도체형 산화물 트랜지스터는 제1 디바이스 특성을 제공하기 위해 제1 산화물 반도체로부터 형성되는 제1 활성 영역을 가짐 -; 및
    상기 기판 상에 형성되는 제2 반도체형 산화물 트랜지스터 - 상기 제2 반도체형 산화물 트랜지스터는 상기 제1 디바이스 특성과는 상이한 제2 디바이스 특성을 제공하기 위해 상기 제1 산화물 반도체와는 상이한 제2 산화물 반도체로부터 형성되는 제2 활성 영역을 가짐 - 를 포함하는, 장치.
  23. 제22항에 있어서,
    상기 기판 상에 형성되는 제3 반도체형 산화물 트랜지스터를 추가로 포함하고, 상기 제3 반도체형 산화물 트랜지스터는 상기 제1 및 제2 디바이스 특성들과는 상이한 제3 디바이스 특성을 제공하기 위해 상기 제1 및 제2 산화물 반도체들과는 상이한 제3 산화물 반도체로부터 형성되는 제3 활성 영역을 갖는, 장치.
  24. 제22항에 있어서,
    상기 제1 활성 영역 위에 형성되고 상기 제2 활성 영역 아래에 형성되는 게이트 절연 층을 추가로 포함하는, 장치.
  25. 제22항에 있어서, 상기 제2 활성 영역은 또한 상기 제1 산화물 반도체를 포함하는, 장치.
  26. 제22항에 있어서,
    상기 제1 반도체형 산화물 트랜지스터는 제1 게이트 전도체, 및 상기 제1 게이트 전도체와 상기 제1 활성 영역 사이의 제1 수의 게이트 절연 층들을 포함하고;
    상기 제2 반도체형 산화물 트랜지스터는 제2 게이트 전도체, 및 상기 제2 게이트 전도체와 상기 제2 활성 영역 사이의, 상기 제1 수의 게이트 절연 층들과는 상이한 제2 수의 게이트 절연 층들을 포함하는, 장치.
  27. 제22항에 있어서,
    상기 제1 반도체형 산화물 트랜지스터는 디스플레이 픽셀 내의 제1 스위치를 포함하고;
    상기 제2 반도체형 산화물 트랜지스터는 상기 디스플레이 픽셀 내의 제2 스위치를 포함하는, 장치.
  28. 제22항에 있어서,
    상기 제1 반도체형 산화물 트랜지스터는 디스플레이 픽셀 내의 스위치를 포함하고;
    상기 제2 반도체형 산화물 트랜지스터는 상기 디스플레이 픽셀에 적어도 하나의 제어 신호를 제공하도록 구성되는 게이트 드라이버 회로부 내의 스위치를 포함하는, 장치.
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