JP2023553036A - 半導体酸化物トランジスタを備えたディスプレイ回路要素 - Google Patents

半導体酸化物トランジスタを備えたディスプレイ回路要素 Download PDF

Info

Publication number
JP2023553036A
JP2023553036A JP2023534299A JP2023534299A JP2023553036A JP 2023553036 A JP2023553036 A JP 2023553036A JP 2023534299 A JP2023534299 A JP 2023534299A JP 2023534299 A JP2023534299 A JP 2023534299A JP 2023553036 A JP2023553036 A JP 2023553036A
Authority
JP
Japan
Prior art keywords
layer
semiconductor oxide
semiconductor
transistor
gate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2023534299A
Other languages
English (en)
Inventor
ジュン イェン ファン
晋也 小野
チン－ウェイ リン
暁 松平
チェン ミン フ
チー パン チャン
チン－サン チュアン
ギフン チュ
ジウン－ジェ チャン
ポ－チュン イェ
シー チャン チャン
ユ－ウェン リウ
ジノ リー
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Apple Inc
Original Assignee
Apple Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US17/504,230 external-priority patent/US12096657B2/en
Application filed by Apple Inc filed Critical Apple Inc
Publication of JP2023553036A publication Critical patent/JP2023553036A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
    • H10K59/1213—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being TFTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1237—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a different composition, shape, layout or thickness of the gate insulator in different devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1255—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs integrated with passive devices, e.g. auxiliary capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66969—Multistep manufacturing processes of devices having semiconductor bodies not comprising group 14 or group 13/15 materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/1201—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
    • H10K59/1216—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being capacitors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/131—Interconnections, e.g. wiring lines or terminals
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K71/00—Manufacture or treatment specially adapted for the organic devices covered by this subclass
    • H10K71/60—Forming conductive regions or layers, e.g. electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K77/00—Constructional details of devices covered by this subclass and not covered by groups H10K10/80, H10K30/80, H10K50/80 or H10K59/80
    • H10K77/10—Substrates, e.g. flexible substrates

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Chemical & Material Sciences (AREA)
  • Electroluminescent Light Sources (AREA)
  • Thin Film Transistor (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)
  • Control Of El Displays (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

ディスプレイは、画素のアレイを含み得る。アレイ内の各画素は、関連付けられた半導体酸化物トランジスタに結合された有機発光ダイオードを含む。半導体酸化物トランジスタは、異なるデバイス特性を示し得る。半導体酸化物トランジスタのいくつかは、第１の処理ステップを使用して第１の半導体酸化物材料から形成される第１の酸化物層を使用して形成されてもよく、一方、他の半導体酸化物トランジスタは、第１の処理ステップとは異なる第２の処理ステップを使用して第２の半導体酸化物材料から形成される第２の酸化物層を使用して形成される。ディスプレイは、異なる処理ステップ中に形成された３つ以上の異なる半導体酸化物層を含んでもよい。

Description

本発明は概して、ディスプレイを備えた電子デバイスに関し、より具体的には、有機発光ダイオード（Organic Light-Emitting Diode、ＯＬＥＤ）ディスプレイなどのディスプレイ用のディスプレイドライバ回路要素に関する。
（関連出願の相互参照）
本出願は、２０２１年１０月１８日に出願された米国特許出願第１７／５０４，２３０号、及び２０２０年１２月７日に出願された米国仮特許出願第６３／１２２，３１９号に対する優先権を主張するものであり、それらの全体が参照により本明細書に組み込まれる。
電子デバイスは、多くの場合、ディスプレイを含む。例えば、セルラー電話機及びポータブルコンピュータは、一般に、ユーザに情報を提示するためのディスプレイを含む。ＯＬＥＤディスプレイは、発光ダイオードに基づく表示画素のアレイを有する。このタイプのディスプレイでは、各表示画素は、発光ダイオードと、発光ダイオードを発光させるためのデータ信号の印加を制御する、関連付けられた薄膜トランジスタと、を含む。ディスプレイ画素を設計することは困難であり得る。
電子デバイスは、表示画素のアレイを有するディスプレイを含んでもよい。表示画素は、有機発光ダイオード表示画素であってもよい。各ディスプレイ画素は、少なくとも、発光する有機発光ダイオード（ＯＬＥＤ）と、異なるデバイス特性を提供するように最適化された関連付けられた半導体酸化物トランジスタと、を含み得る。
いくつかの実施形態によれば、基板層と、基板層の上に形成された第１の半導体酸化物層と、基板層の上に形成された第２の半導体酸化物層と、ゲート導体層と、を含むディスプレイが提供される。アレイ内の画素のうちの少なくとも１つは、第１の半導体酸化物層の一部分から形成される活性領域を有し、かつゲート導体層の第１の部分から形成されるゲート端子を有する、第１の半導体酸化物トランジスタと、第２の半導体酸化物層の一部分から形成される活性領域を有し、かつゲート導体の第２の部分から形成されるゲート端子を有する、第２の半導体酸化物トランジスタとを含むことができる。第１の半導体酸化物層は第１の半導体材料であってもよく、第２の半導体酸化物層は第１の半導体材料とは異なる第２の半導体材料であってもよい。
ディスプレイは、第１のゲート絶縁層と、第１のゲート絶縁層の上に形成された第２のゲート絶縁層とを更に含むことができ、第１のゲート絶縁層の第１の部分は第１の半導体酸化物トランジスタの活性領域とゲート端子との間に介在し、第２のゲート絶縁層の第１の部分は第１の半導体酸化物トランジスタの活性領域とゲート端子との間に介在し、第１のゲート絶縁層の第２の部分は第２の半導体酸化物トランジスタの活性領域の下に形成され、第２のゲート絶縁層の第２の部分は第２の半導体酸化物トランジスタの活性領域とゲート端子との間に介在する。ディスプレイは、基板層と第１の半導体酸化物層との間に導電層を更に含むことができ、導電層の第１の部分は第１の半導体酸化物トランジスタの活性領域の下方に形成され、導電層の第２の部分は第２の半導体酸化物トランジスタの活性領域の下方に形成される。
いくつかの実施形態によれば、基板層を得ることと、基板層の上に第１の半導体酸化物層を形成することと、第１の半導体酸化物層を形成した後に基板層の上に第２の半導体酸化物層を形成することと、第２の半導体酸化物層の上にゲート導体層を形成することとを含む、ディスプレイを形成する方法が提供される。ディスプレイは、第１の半導体酸化物層の一部分から形成される活性領域を有し、かつゲート導体層の第１の部分から形成されるゲート端子を有する、第１の半導体酸化物トランジスタと、第２の半導体酸化物層の一部分から形成される活性領域を有し、かつゲート導体の第２の部分から形成されるゲート端子を有する、第２の半導体酸化物トランジスタと、を含むことができる。第１の半導体酸化物層は、任意選択的に第１の堆積条件下で第１の半導体材料から形成することができ、第２の半導体酸化物層は、任意選択的に第１の堆積条件とは異なる第２の堆積条件下で（第１の半導体材料とは異なり得る）第２の半導体材料から形成することができる。
いくつかの実施形態によれば、基板上に形成された第１の半導体酸化物トランジスタであって、第１のデバイス特性を提供するために、第１の酸化物半導体から形成された第１の活性領域を有する、第１の半導体酸化物トランジスタと、基板上に形成された第２の半導体酸化物トランジスタであって、第１のデバイス特性とは異なる第２のデバイス特性を提供するために、第１の酸化物半導体とは異なる第２の酸化物半導体から形成された第２の活性領域を有する第２の半導体酸化物トランジスタと、を含む装置が提供される。装置は、基板上に形成された第３の半導体酸化物トランジスタであって、第１及び第２のデバイス特性とは異なる第３のデバイス特性を提供するために、第１及び第２の酸化物半導体とは異なる第３の酸化物半導体から形成された第３の活性領域を有する、第３の半導体酸化物トランジスタを、更に含むことができる。第２の活性領域はまた、第１の酸化物半導体を含むことができる。第１の半導体酸化物トランジスタは、第１のゲート導体と、第１のゲート導体と第１の活性領域との間における第１の数のゲート絶縁層と、を含むことができる。第２の半導体酸化物トランジスタは、第２のゲート導体と、第２のゲート導体と第２の活性領域との間における第１の数のゲート絶縁層とは異なる第２の数のゲート絶縁層と、を含むことができる。
いくつかの実施形態に係るディスプレイを有する例示的な電子デバイスの図である。 いくつかの実施形態に係る有機発光ダイオード表示画素のアレイを有する例示的なディスプレイの図である。 いくつかの実施形態に係る例示的な有機発光ダイオード表示画素の回路図である。 いくつかの実施形態に係る、図３の表示画素を動作させることに関係する例示的な波形を示すタイミング図である。 いくつかの実施形態に係る、少なくとも２つの異なる半導体酸化物層を有する例示的なディスプレイの側断面図である。 いくつかの実施形態に係る、異なる半導体酸化物層及びブランケットゲート絶縁層を有する例示的なディスプレイの側断面図である。 いくつかの実施形態に係る、ディスプレイ画素内にコンデンサを形成するために使用され得る異なる導電層を示す側断面図である。 いくつかの実施形態に係る、ディスプレイ画素内にコンデンサを形成するために使用され得る異なる導電層を示す側断面図である。 いくつかの実施形態に係る、ディスプレイ画素内にコンデンサを形成するために使用され得る異なる導電層を示す側断面図である。 いくつかの実施形態に係る、ディスプレイ画素内にコンデンサを形成するために使用され得る異なる導電層を示す側断面図である。 いくつかの実施形態に係る、ディスプレイ画素内にコンデンサを形成するために使用され得る異なる導電層を示す側断面図である。 いくつかの実施形態に係る、直接接触する２つの異なる半導体酸化物層を有する例示的なディスプレイの側断面図である。 いくつかの実施形態に係る、直接接触する２つの異なる半導体酸化物層を有する例示的なディスプレイの側断面図である。 いくつかの実施形態に係る、少なくとも３つの異なる半導体酸化物層を有する例示的なディスプレイの側断面図である。 いくつかの実施形態に係る底部ゲート導体を有する例示的なディスプレイの側断面図である。
ディスプレイを備え得るタイプの例示的な電子デバイスを、図１に示す。図１に示すように、電子デバイス１０は制御回路要素１６を有し得る。制御回路要素１６は、デバイス１０の動作をサポートするための記憶及び処理回路要素を含み得る。記憶及び処理回路要素は、ハードディスクドライブ記憶装置、不揮発性メモリ（例えば、フラッシュメモリ、又は、ソリッドステートドライブを形成するように構成される他の電気的プログラム可能な読み取り専用メモリ）、揮発性メモリ（例えば、静的又は動的ランダムアクセスメモリ）などの記憶装置を含み得る。制御回路要素１６内の処理回路要素は、デバイス１０の動作を制御するために使用することができる。処理回路要素は、１つ以上の、マイクロプロセッサ、アプリケーションプロセッサ、マイクロコントローラ、デジタル信号プロセッサ、ベースバンドプロセッサ、電力管理ユニット、オーディオチップ、特定用途向け集積回路などに基づいてもよい。
入出力デバイス１２などのデバイス１０内の入出力回路要素を使用して、データをデバイス１０へ供給することを可能にし得、また、データをデバイス１０から外部デバイスへ供給することを可能にすることができる。入出力デバイス１２は、ボタン、ジョイスティック、スクロールホイール、タッチパッド、キーパッド、キーボード、マイクロフォン、スピーカ、音源、振動器、カメラ、センサ、発光ダイオード、及び他の状態インジケータ、データポートなどを含むことができる。ユーザは、入出力デバイス１２を介してコマンドを供給することによってデバイス１０の動作を制御することができ、入出力デバイス１２の出力リソースを使用して、デバイス１０から状態情報及び他の出力を受信することができる。
入出力デバイス１２は、ディスプレイ１４などの１つ以上のディスプレイを含み得る。ディスプレイ１４は、ユーザからのタッチ入力を収集するためのタッチセンサを含むタッチスクリーンディスプレイであってもよく、又はディスプレイ１４はタッチ感応性でなくてもよい。ディスプレイ１４のためのタッチセンサは、静電容量式タッチセンサ電極のアレイ、音響タッチセンサ構造体、抵抗性タッチ構成要素、力ベースのタッチセンサ構造体、光ベースのタッチセンサ、又は他の好適なタッチセンサ装置に基づいてもよい。
制御回路要素１６は、オペレーティングシステムコード及びアプリケーションなどのソフトウェアをデバイス１０上で実行するために使用され得る。デバイス１０の動作中、制御回路要素１６上で実行されているソフトウェアは、ディスプレイ１４内の画素のアレイを使用して、ディスプレイ１４上に画像を表示することができる。デバイス１０は、タブレットコンピュータ、ラップトップコンピュータ、デスクトップコンピュータ、ディスプレイ、セルラー電話機、メディアプレーヤ、腕時計デバイス若しくは他のウェアラブル電子機器、又は他の適切な電子デバイスであってもよい。
ディスプレイ１４は、有機発光ダイオードディスプレイであってもよく、又は他のタイプのディスプレイ技術に基づくディスプレイであってもよい。ディスプレイ１４が有機発光ダイオード（ＯＬＥＤ）ディスプレイである構成が、一実施例として本明細書で説明される場合がある。しかしながら、これは、例示的なものにすぎない。必要に応じて、デバイス１０に任意の好適なタイプのディスプレイを使用することができる。
ディスプレイ１４は矩形の形状を有してもよく（すなわち、ディスプレイ１４は、矩形のフットプリントと、その矩形のフットプリントの周囲に延びる矩形の周縁部を有し得る）、又は他の好適な形状を有してもよい。ディスプレイ１４は平らであってもよく、又は湾曲した外形を有してもよい。
ディスプレイ１４の一部分の上面図を、図２に示す。図２に示すように、ディスプレイ１４は、基板３６上に形成される画素２２のアレイを有し得る。基板３６は、ガラス、金属、プラスチック、セラミック、陶磁器、又は他の基板材料から形成することができる。画素２２は、（データ信号ライン、列ラインなどとも呼ばれる）データラインＤなどの信号経路を介してデータ信号を受信することができ、（ゲートライン、走査ライン、発光ライン、行ラインなどとも呼ばれる）水平制御ラインＧなどの制御信号経路を介して１つ以上の制御信号を受信することができる。ディスプレイ１４内には、任意の好適な数（例えば、数十以上、数百以上、又は数千以上）の、画素２２の行及び列が存在し得る。
各画素２２は、薄膜トランジスタ２８及び薄膜コンデンサ）などの薄膜トランジスタ回路要素から形成された画素制御回路の制御下で光２４を放出する発光ダイオード２６を有し得る。薄膜トランジスタ２８は、ポリシリコン薄膜トランジスタ、インジウム亜鉛ガリウム酸化物トランジスタなどの半導体酸化物薄膜トランジスタ、又は他の半導体から形成された薄膜トランジスタであり得る。画素２２は、カラー画像を表示する能力をディスプレイ１４に提供するために、異なる色（例えば、赤色、緑色、及び青色）の発光ダイオードを含むことができる。
ディスプレイドライバ回路要素３０を使用して、画素２２の動作を制御することができる。ディスプレイドライバ回路要素３０は、集積回路、薄膜トランジスタ回路、又は他の好適な電子回路から形成することができる。図２のディスプレイドライバ回路要素３０は、経路３２を介して、図１の制御回路要素１６などのシステム制御回路要素と通信するための通信回路要素を含み得る。経路３２は、フレキシブルプリント回路上のトレース、又は他のケーブルから形成することができる。動作中、制御回路要素（例えば、図１の制御回路１６）は、ディスプレイ１４上に表示される画像についての情報を、回路要素３０に供給することができる。
ディスプレイ画素２２上に画像を表示するために、ディスプレイドライバ回路要素３０は、ゲートドライバ回路要素３４などの補助ディスプレイドライバ回路要素に、経路３８を介してクロック信号及び他の制御信号を発行すると同時に、データラインＤ（例えば、上から下へ画素２２を通るデータライン）に画像データを供給することができる。必要に応じて、ディスプレイドライバ回路要素３０はまた、クロック信号及び他の制御信号をディスプレイ１４の反対側の周縁部上のゲートドライバ回路要素３４（例えば、ゲートドライバ回路要素は、ディスプレイ画素アレイの２つ以上の側に形成されてもよい）に供給することができる。
（水平ライン制御回路要素又は行ドライバ回路要素とも呼ばれる）ゲートドライバ回路要素３４は、集積回路の一部として実装することができ、及び／又は、薄膜トランジスタ回路要素を使用して実装することができる。ディスプレイ１４内の水平／行制御ラインＧは、ゲートライン信号（走査ライン信号）、発光イネーブル制御信号、及び／又は、各行の画素を制御するための他の水平制御信号を搬送することができる。画素２２の行毎に任意の好適な数の水平制御信号（例えば、１つ以上の行制御ライン、２つ以上の行制御ライン、３つ以上の行制御ライン、４つ以上の行制御ライン、５つ以上の行制御ラインなど）が存在してもよい。
図３は、ディスプレイ１４内の例示的な有機発光ダイオード表示画素２２の回路図である。図３に示すように、表示画素２２は、有機発光ダイオード２６などの発光素子と、蓄積コンデンサＣｓｔなどのコンデンサと、駆動トランジスタＴｄｒｉｖｅ、ゲート・ドレイン間トランジスタＴｇｄ、データローディングトランジスタＴｄａｔａ、初期化トランジスタＴｉｎｉ、並びに発光トランジスタＴｅｍ１及びＴｅｍ２などの薄膜トランジスタとを含むことができる。いくつかの実施形態によれば、Ｔｄｒｉｖｅ、Ｔｇｄ、Ｔｄａｔａ、Ｔｉｎｉ、Ｔｅｍ１、及びＴｅｍ２などの画素２２内のすべてのトランジスタは半導体酸化物トランジスタである。半導体酸化物トランジスタは、半導体酸化物材料（例えば、インジウムガリウム亜鉛酸化物すなわちＩＧＺＯ、インジウムスズ亜鉛酸化物すなわちＩＴＺＯ、インジウムガリウムスズ亜鉛酸化物すなわちＩＧＴＺＯ、インジウムスズ酸化物すなわちＩＴＯ、又は他の半導体酸化物材料）から形成されたチャネル領域を有する薄膜トランジスタとして定義され、一般にｎ型（ｎチャネル）トランジスタと見なされる。
半導体酸化物トランジスタは、シリコントランジスタ（すなわち、ＬＴＰＳすなわち低温ポリシリコン（Low-Temperature Polysilicon）とも呼ばれる低温プロセスを使用して堆積されたポリシリコンチャネル領域を有するトランジスタ）とは著しく異なる。半導体酸化物トランジスタは、シリコントランジスタよりも低い漏洩を示すため、少なくともいくつかのこのトランジスタを画素２２内に実装することは、（例えば、電流が駆動トランジスタＴｄｒｉｖｅのゲート端子から漏れ出すのを防ぐことによって）フリッカを低減するのに役立つ。
必要に応じて、画素２２内のトランジスタの少なくともいくつかは、画素２２が半導体酸化物トランジスタとシリコントランジスタ（例えば、ｎ型薄膜トランジスタ又はｐ型ＬＴＰＳトランジスタ）との組み合わせを含むハイブリッド構成を有するように、シリコントランジスタとして実装されてもよい。更に他の好適な実施形態では、画素２２は、ダイオード２６のアノード（Ａ）端子をリセットするように構成された１つ又は複数のアノードリセットトランジスタを含むことができる。別の例として、表示画素２２は、画素２２内で内部ノードに初期化電圧又は基準電圧を印加するための１つ又は複数の初期化トランジスタを更に含むことができる。別の例として、表示画素２２は、画素２２の性能又は動作を改善するために１つ又は複数のバイアス電圧を印加するための追加のスイッチングトランジスタ（例えば、１つ又は複数の追加の半導体酸化物トランジスタ又はシリコントランジスタ）を更に含むことができる。
駆動トランジスタＴｄｒｉｖｅは、ドレイン（Ｄ）端子、ゲート（Ｇ）端子、及びソース（Ｓ）端子を有する。トランジスタの電流伝導端子を説明するために使用される「ソース」端子及び「ドレイン」端子という用語は、交換可能である場合があり、本明細書では「ソース－ドレイン」端子と呼ばれることがある。駆動トランジスタＴｄｒｉｖｅ、発光制御トランジスタＴｅｍ１、Ｔｅｍ２及び発光ダイオード２６は、正電源ライン３００と接地電源ライン３０２との間に直列に接続されてもよい。発光トランジスタＴｅｍ１は、第１の発光制御信号ＥＭ１を受信するように構成されたゲート端子を有し、発光トランジスタＴｅｍ２は、第２の発光制御信号ＥＭ２を受信するように構成されたゲート端子を有する。トランジスタＴｅｍ１とＴｅｍ２が２つの異なる発光信号を受信するこの例は、例示的なものにすぎない。別の例として、トランジスタＴｅｍ１とＴｅｍ２は、同じ発光制御信号を受信することができる。
正電源端子３００には正電源電圧ＶＤＤを供給することができ、一方で接地電源端子３０２には接地電源電圧ＶＳＳを供給することができる。正電源電圧ＶＤＤは、３Ｖ、４Ｖ、５Ｖ、６Ｖ、７Ｖ、２～８Ｖ、６Ｖ超、８Ｖ超、１０Ｖ超、１２Ｖ超、６～１２Ｖ、１２～２０Ｖ、又は任意の適切な正電源電圧レベルであってもよい。接地電源電圧ＶＳＳは、０Ｖ、－１Ｖ、－２Ｖ、－３Ｖ、－４Ｖ、－５Ｖ、－６Ｖ、－７Ｖ、２Ｖ未満、１Ｖ未満、０Ｖ未満、又は任意の好適な接地若しくは負電源電圧レベルであってもよい。発光動作の間、信号ＥＭは、トランジスタＴｅｍ１及びＴｅｍ２をオンにするためにアサートされ（例えば、ハイに駆動され）、このことで電流が駆動トランジスタＴｄｒｉｖｅからダイオード２６に流れることを可能にする。駆動トランジスタＴｄｒｉｖｅがオンされる度合いにより、端子３００からダイオード２６を通って端子３０２に流れる電流量を制御し、それによって、表示画素２２から放出される光の量を制御する。
図３の例では、蓄積コンデンサＣｓｔは、駆動トランジスタＴｄｒｉｖｅのゲート端子とダイオード２６のアノード（Ａ）端子との間に結合され得る。トランジスタＴｇｄは、トランジスタＴｄｒｉｖｅのゲート端子に接続された第１のソース－ドレイン端子と、駆動トランジスタＴｄｒｉｖｅのドレイン端子に接続された第２のソース－ドレイン端子と、第１の走査制御信号ＳＣ１を受信するように構成されたゲート端子とを有し得る。トランジスタＴｉｎｉは、ダイオード２６のアノード端子に接続された第１のソース－ドレイン端子と、初期化電圧ラインを介して初期化（基準）電圧Ｖｉｎｉを受けるように構成された第２のソース－ドレイン端子と、走査信号ＳＣ１を受信するように構成されたゲート端子とを有し得る。
データローディングトランジスタＴｄａｔａは、トランジスタＴｄｒｉｖｅのソース端子に接続された第１のソース－ドレイン端子と、データラインに接続された第２のソース－ドレイン端子と、第２のスキャン制御信号ＳＣ２を受信するように構成されたゲート端子とを有し得る。走査制御信号ＳＣ１及びＳＣ２は、行制御ライン（図２のラインＧを参照）を介して供給することができる。表示画素２２は、１つのコンデンサＣｓｔのみを含むように示されているが、表示画素２２は、任意の適切な数のコンデンサを含んでもよい。別の例として、画素２２は、合計２つのコンデンサのみを含むことができる。別の例として、画素２２は、合計３つのコンデンサのみを含むことができる。更に別の例として、画素２２は、３つより多くのコンデンサ構成要素を含むことができる。
実際には、表示画素２２は、プロセス、電圧、及び温度（Process, Voltage, And Temperature、ＰＶＴ）の変動の影響を受けることがある。このような変動に起因して、異なる表示画素間のトランジスタ閾値電圧は変動することがある。トランジスタＴｄｒｉｖｅの閾値電圧の変動の結果、表示画素が生成する光の量が、所望の画像に合致しない可能性がある。閾値電圧変動を軽減するために、図３に示すタイプの表示画素２２は、画素内閾値電圧（Threshold Voltage、Ｖｔｈ）補償をサポートするように動作可能であってもよい。画素内Ｖｔｈキャンセリングスキームとも呼ばれる画素内閾値電圧補償動作は通常、少なくとも初期化フェーズと、閾値電圧サンプリングフェーズと、データプログラミングフェーズと、発光フェーズとを含むことができる。閾値電圧サンプリングフェーズの間、トランジスタＴｄｒｉｖｅの閾値電圧は、蓄積コンデンサＣｓｔを使用してサンプリングすることができる。続いて、発光フェーズの間、トランジスタＴｅｍ１及びＴｅｍ２を通って発光ダイオード２６に流れる発光電流は、サンプリングされたＶｔｈと相殺する項を有する。その結果、発光電流は、駆動トランジスタのＶｔｈに依存することなく、したがって、駆動トランジスタにおけるＶｔｈ変動の影響を受けない。
図４は、図３に示すタイプの表示画素２２を動作させることに関係する例示的な波形を示すタイミング図である。図４に示すように、発光信号ＥＭ２は、時刻ｔ１でディアサートされる（ローに駆動される）。時刻ｔ１の前に、発光信号ＥＭ１とＥＭ２は両方ともアサートされる（ハイに駆動される）ので、画素２２は、ダイオード２６が光を放出する発光フェーズで動作する。発光信号ＥＭ２がディアサートされると、画素２２は光の放出を停止する。
時刻ｔ２で、走査制御信号ＳＣ１がアサートされて（ハイに駆動されて）、トランジスタＴｇｄ及びＴｉｎｉをアクティブ化する。この間、トランジスタＴｉｎｉは、ダイオード２６のアノード端子を初期化電圧Ｖｉｎｉにバイアスする。発光トランジスタＴｅｍ１が依然としてオンであるので、駆動トランジスタＴｄｒｉｖｅのドレイン端子及びゲート端子は、正電源電圧ＶＤＤにプルアップされ、これにより、続いて、トランジスタＴｄｒｉｖｅのソース端子をＶＤＤ（例えば、ＶＤＤより下の１つの閾値電圧レベル）に向かってプルアップする。時刻ｔ３で、発光制御信号ＥＭ１がディアサートされて（ローに駆動されて）、トランジスタＴｅｍ１をオフにする。時刻ｔ２～ｔ３の期間は、初期化フェーズ又は初期化期間とも呼ばれる。
時刻ｔ４からｔ５まで、走査制御信号ＳＣ２はパルス状にハイにされて、トランジスタＴｄａｔａをオンにする（アクティブ化する）。トランジスタＴｄａｔａをアクティブ化すると、（例えば、データ信号をトランジスタＴｄｒｉｖｅのソース端子に駆動することによって）データ信号Ｄ（ｎ）が画素２２にロードされる。この間、信号ＳＣ１が依然としてハイであるため、トランジスタＴｄｒｉｖｅのゲート端子とドレイン端子における電圧は、Ｄ（ｎ）の値に応じてシフトアップ又はシフトダウンし、よって、電圧が放電する場所がないため、ゲート端子とソース端子にわたるＶｔｈ差はそのまま保持される。したがって、時刻ｔ４からｔ５までの期間は、閾値電圧サンプリング及びデータプログラミングフェーズ又はＶｔｈサンプリング及びデータプログラミング期間と呼ばれることがある。時刻ｔ６で、発光制御信号ＥＭ１とＥＭ２の両方がアサートされて（ハイに駆動されて）、発光期間が再開される。
ディスプレイ１４内の異なるトランジスタは、最適なディスプレイ性能及び動作のために異なるデバイス特性を必要とする場合がある。一例として、トランジスタＴｇｄ、Ｔｄａｔａ、及びＴｉｎｉは、主にオフ状態にあるトランジスタであり、より良好な負バイアス温度ストレス（Negative-Bias-Temperature-Stress、ＮＢＴＳ）安定性を必要とし得る。別の例として、トランジスタＴｄｒｉｖｅ、Ｔｅｍ１、及びＴｅｍ２は、主にオン状態にあるトランジスタであり、より良好な正バイアス温度ストレス（Positive-Bias-Temperature-Stress、ＰＢＴＳ）安定性を必要とし得る。別の例として、ゲートドライバ回路内のトランジスタ（例えば、図２のゲートドライバ回路要素３４内のトランジスタ）は、より良好なＰＢＴＳ及びより高い移動度から利益を享受することができる。
これらの異なる要件を満たすために、ディスプレイ１４は、異なるデバイス特性を有する半導体酸化物トランジスタを使用して形成することができる。例えば、良好なＮＢＴＳを達成するために、ディスプレイ１４内に半導体酸化物トランジスタの第１のサブセットを形成することができ、良好なＰＢＴＳを達成するために、ディスプレイ１４内に半導体酸化物トランジスタの第２のサブセットを形成することができ、高い移動度を達成するために、ディスプレイ１４内に半導体酸化物トランジスタの第３のサブセットを形成することができる。第３のサブセットは、第１及び第２のサブセットと交差してもしなくてもよい（例えば、半導体酸化物トランジスタは、高い移動度と良好なＮＢＴＳ又は良好なＰＢＴＳを同時に示すことができる）。異なるデバイス特性を有する半導体酸化物トランジスタを提供するために、異なる処理ステップで半導体酸化物材料の複数の層を形成することができる。
図５は、少なくとも２つの異なる半導体酸化物層（例えば、異なる材料を使用して、又は任意選択的に同じ材料を使用して、異なる処理ステップで形成された半導体酸化物層）を有するディスプレイ１４の側断面図である。「半導体酸化物層」は、ＩＧＺＯ、ＩＧＴＺＯ、ＩＴＯ、ＩＴＺＯなどの半導体、又は他の半導体材料から形成された酸化物層として定義される。図５に示すように、ディスプレイ１４は、基板１００などの基板層を含むディスプレイスタックアップを有し得る。基板１００は、任意選択的に、１つ又は複数のバッファ層１０２で覆われてもよい。バッファ層（単数又は複数）１０２は、酸化シリコン、窒化シリコン、又は他のパッシベーション材料若しくは誘電体材料の層などの無機バッファ層を含むことができる。
バッファ層１０２上に、金属層１０４などの導電層を形成することができる。導電層１０４は、最初に層１０２上に堆積されるとき、ブランケット層であってもよい。導電層１０４は、Ｔｏｘｉｄｅ１及びＴｏｘｉｄｅ２などのそれぞれの半導体酸化物トランジスタのためのそれぞれの金属シールド又は底部ゲート導体を形成するようにパターニングすることができる。金属層１０４は、モリブデン、アルミニウム、ニッケル、クロム、銅、チタン、銀、金、これらの材料の組み合わせ、他の金属、又は他の適切な導電性材料を使用して形成されてもよい。金属層１０４は、底部シールド層（例えば、潜在的に干渉する電磁場及び／又は光を遮断するように構成されたシールド層）として機能することができる。金属層１０４はまた、１つ以上の半導体酸化物トランジスタ（例えば、半導体酸化物トランジスタＴｏｘｉｄｅ１及びＴｏｘｉｄｅ２）用の底部ゲート導体として機能し得る。金属層１０４の上及びバッファ層１０２上に、バッファ絶縁層１０６などのバッファ絶縁層を形成することができる。バッファ絶縁層１０６（第２のバッファ層とも呼ばれる）は、酸化シリコン、窒化シリコン、又は他のパッシベーション材料若しくは絶縁材料から形成することができる。
絶縁層１０６上に、第１の酸化物層ＯＸ１を形成することができる。酸化物層ＯＸ１は、半導体材料から形成される。第１の酸化物層ＯＸ１の上に、第１のゲート絶縁層ＧＩ１を形成することができる。第１のゲート絶縁層ＧＩ１上に、第２の酸化物層ＯＸ２を形成することができる。酸化物層ＯＸ２もまた、半導体材料から形成される。第２の酸化物層ＯＸ２は、第１の酸化物層ＯＸ１の上に形成され得る。酸化物層ＯＸ１及びＯＸ２は、最初に堆積されるときはブランケット層であってもよい。酸化物層ＯＸ１は、形成された第１の半導体酸化物トランジスタのそれぞれの部分にパターニングすることができる（例えば、酸化物層ＯＸ１の一部分は、トランジスタＴｏｘｉｄｅ１の活性領域を形成するようにパターニングされる）。酸化物層ＯＸ２は、形成された第２の半導体酸化物トランジスタのそれぞれの部分にパターニングすることができる（例えば、酸化物層ＯＸ２の一部分は、トランジスタＴｏｘｉｄｅ２の活性領域を形成するようにパターニングされる）。
第２の酸化物層ＯＸ２の上に、（ＧＩ１とは別に形成される）第２のゲート絶縁層ＧＩ２を形成することができる。ゲート絶縁層ＧＩ１及びＧＩ２は、酸化シリコン、窒化シリコン、酸窒化シリコン、酸化タンタル、酸化セリウム、炭素ドープ酸化物、酸化アルミニウム、酸化ハフニウム、酸化チタン、酸化バナジウム、スピン有機ポリマー誘電体、スピンシリコン系ポリマー誘電体、これらの材料の組み合わせ、及び他の適切な低ｋ又は高ｋ固体絶縁材料から形成されてもよい。ゲート絶縁層ＧＩ１及びＧＩ２は、最初に堆積されるとき、ブランケット層であってもよい。層ＧＩ１の第１の部分は、層ＯＸ１とＴｏｘｉｄｅ１のゲート端子との間にパターニングすることができ、層ＧＩ１の第２の部分は、Ｔｏｘｉｄｅ２の層ＯＸ２の下にパターニングすることができる。層ＧＩ２の第１の部分は、層ＯＸ１とＴｏｘｉｄｅ１のゲート端子との間にパターニングすることができ、層ＧＩ２の第２の部分は、層ＯＸ２とＴｏｘｉｄｅ２のゲート端子との間にパターニングすることができる。第２のゲート絶縁層ＧＩ２上に、ゲート層ＯＧなどの頂部ゲート導電層を形成することができる。頂部ゲート導体（単数又は複数）ＯＧは、モリブデン、チタン、アルミニウム、ニッケル、クロム、銅、銀、金、これらの材料の組み合わせ、他の金属、又は他の適切なゲート導体材料から形成することができる。
図５の例では、半導体酸化物トランジスタＴｏｘｉｄｅ１は、第１の半導体酸化物層ＯＸ１を使用して形成されたチャネル及びソース－ドレイン活性領域を含み、一方、半導体酸化物トランジスタＴｏｘｉｄｅ２は、第２の半導体酸化物層ＯＸ２を使用して形成されたチャネル及びソース－ドレイン活性領域を含む。半導体酸化物トランジスタＴｏｘｉｄｅ１は、酸化物層ＯＸ１をそのゲート導体ＯＧから分離するゲート絶縁層ＧＩ１及びＧＩ２を有する。半導体酸化物トランジスタＴｏｘｉｄｅ２は、酸化物層ＯＸ２をそのゲート導体ＯＧから分離するゲート絶縁層ＧＩ２のみを有する。したがって、Ｔｏｘｉｄｅ１の全体的なゲート絶縁体は、Ｔｏｘｉｄｅ２のゲート絶縁体よりも厚い。ゲート絶縁層の全体的な厚さ及び組成のこの差を利用して、トランジスタＴｏｘｉｄｅ１とＴｏｘｉｄｅ２との間において異なるデバイス特性を提供することができる。ゲート絶縁層ＧＩ１は、ゲート絶縁層ＧＩ２と同じ又は異なる材料を使用して形成されてもよい。導体１０４が底部ゲート導体としても機能するシナリオでは、トランジスタＴｏｘｉｄｅ１の底部ゲート絶縁体の厚さは、層１０６の厚さによって決定され、トランジスタＴｏｘｉｄｅ２の底部ゲート絶縁体の厚さは、層１０６とＧＩ１との組み合わせ厚さによって決定される。半導体酸化物活性領域の上方及び下方のゲート絶縁体の厚さの差を利用して、異なるデバイス特性を達成することができる。
一般に、トランジスタＴｏｘｉｄｅ１は、ディスプレイ１４内の任意の半導体酸化物トランジスタを表すことができる。一例として、トランジスタＴｏｘｉｄｅ１は、画素２２内のトランジスタＴｇｄ、Ｔｄａｔａ、及びＴｉｎｉを表すことができる。別の例として、トランジスタＴｏｘｉｄｅ１は、画素２２内のトランジスタＴｄｒｉｖｅ、Ｔｅｍ１、及びＴｅｍ２を表すことができる。別の例として、トランジスタＴｏｘｉｄｅ１は、ゲートドライバ回路要素３４内のトランジスタを表すことができる。同様に、トランジスタＴｏｘｉｄｅ２は、ディスプレイ１４内の任意の半導体酸化物トランジスタを表すことができる。一例として、トランジスタＴｏｘｉｄｅ２は、画素２２内のトランジスタＴｄｒｉｖｅ、Ｔｅｍ１、及びＴｅｍ２を表すことができる。別の例として、トランジスタＴｏｘｉｄｅ２は、画素２２内のトランジスタＴｇｄ、Ｔｄａｔａ、及びＴｉｎｉを表すことができる。別の例として、トランジスタＴｏｘｉｄｅ２は、ゲートドライバ回路要素３４内のトランジスタを表すことができる。別の例として、（発光信号及びクロック信号のためのスイッチ、画素又はゲートドライバ回路内のスイッチなどを表し得る）トランジスタＴｏｘｉｄｅ１は、ＩＧＺＯを使用することによって改善された信頼性を提供するように設計することができ、一方、（バッファリング及び駆動のためのスイッチ、画素又はゲートドライバ回路内のスイッチなどを表し得る）トランジスタＴｏｘｉｄｅ２は、ＩＧＺＴＯを使用することによって改善された移動度を提供するように設計することができる。言い換えれば、少なくとも２つの異なる半導体酸化物トランジスタの使用は、アクティブディスプレイエリアのみに限定されず、ゲートドライバ回路及び他の周辺ディスプレイ制御回路に拡張することもできる。ディスプレイ１４の異なるエリアにわたって異なるタイプの半導体酸化物トランジスタを使用することは、高性能を可能にする一方で、パネル縁部を小さくすることもできる。
半導体酸化物層ＯＸ１とＯＸ２とは、同じ又は異なる半導体酸化物材料から形成されてもよい。必要に応じて、酸化物層ＯＸ１は、良好なＰＢＴＳを達成するために、ＩＧＴＺＯと、ＩＧＺＯ（１１１）と、ＩＧＴＺＯとの多層スタックアップを使用して形成されてもよい。表記「１１１」は、インジウムと、ガリウムと亜鉛との組成比がそれぞれ１：１：１であることを意味する。異なる組成比を調整して、異なるデバイス特性を提供することができる。別の例として、良好なＰＢＴＳを達成するために、酸化物層ＯＸ１は、比較的低い酸化物／アルゴン堆積ガス比（例えば、２０～４０％の酸化物／アルゴン堆積ガス比）を使用して堆積されたＩＧＺＯ（１１１）を使用して形成することができる。別の例として、良好なＰＢＴＳを達成するために、トランジスタＴｏｘｉｄｅ１のゲート絶縁層ＧＩ１及び／又はＧＩ２は、比較的低い亜酸化窒素／シリコンハフニウムガス比（例えば、２０～４０％のＮ2Ｏ／ＳｉＨ4堆積ガス比）を使用して堆積されてもよい。
他の好適な実施形態では、トランジスタＴｏｘｉｄｅ１は、良好なＮＢＴＳを達成するように形成され得る。良好なＮＢＴＳを達成するために、酸化物層ＯＸ１は、ＩＧＴＺＯと、ＩＧＺＯ（１３６）と、ＩＧＴＺＯとの多層スタックアップを使用して良好なＮＢＴＳを達成するように形成されてもよい。表記「１３６」は、インジウム、ガリウム、亜鉛の組成比がそれぞれ１：３：６であることを意味する。異なる組成比を調整して、異なるデバイス特性を提供することができる。別の例として、良好なＮＢＴＳを達成するために、酸化物層ＯＸ１は、比較的高い酸化物／アルゴン堆積ガス比（例えば、８０～９０％の酸化物／アルゴン堆積ガス比）を使用して堆積されたＩＧＺＯ（１１１）を使用して形成することができる。別の例として、良好なＮＢＴＳを達成するために、トランジスタＴｏｘｉｄｅ１は、そのゲート絶縁層ＧＩ１及び／又はＧＩ２が比較的高い亜酸化窒素／シリコンハフニウムガス比（例えば、８０～９０％のＮ2Ｏ／ＳｉＨ4堆積ガス比）を使用して堆積されてもよい。
他の好適な実施形態では、トランジスタＴｏｘｉｄｅ１は、高い移動度を達成するように形成され得る。高い移動度を達成するために、酸化物層ＯＸ１は、ＩＧＴＺＯ、ＩＴＯ、ＩＴＺＯ、これらの材料の組み合わせ、及び／又は他の高移動度化合物（単数又は複数）などの高移動度材料を使用して形成されてもよい。別の例として、高い移動度を達成するために、酸化物層ＯＸ１は、比較的低い酸化物／アルゴン堆積ガス比（例えば、２０～４０％の酸化物／アルゴン堆積ガス比）を使用して堆積されたＩＧＺＯ（１１１）を使用して形成することができる。
必要に応じて、（酸化物層ＯＸ２を含む）トランジスタＴｏｘｉｄｅ２は、異なるデバイス特性を提供するために、トランジスタＴｏｘｉｄｅ１とは異なる材料を使用して、及び／又は異なる堆積技術を使用して形成することができる。一例として、酸化物層ＯＸ２は、良好なＰＢＴＳを達成するために、ＩＧＴＺＯと、ＩＧＺＯ（１１１）と、ＩＧＴＺＯとの多層スタックアップを使用して形成されてもよい。別の例として、良好なＰＢＴＳを達成するために、酸化物層ＯＸ２は、比較的低い酸化物／アルゴン堆積ガス比（例えば、２０～４０％の酸化物／アルゴン堆積ガス比）を使用して堆積されたＩＧＺＯ（１１１）を使用して形成することができる。別の例として、良好なＰＢＴＳを達成するために、トランジスタＴｏｘｉｄｅ２は、そのゲート絶縁層ＧＩ２が比較的低い亜酸化窒素／シリコンハフニウムガス比（例えば、２０～４０％のＮ2Ｏ／ＳｉＨ4堆積ガス比）を使用して堆積されてもよい。
他の適切な実施形態では、トランジスタＴｏｘｉｄｅ２は、良好なＮＢＴＳを達成するように形成され得る。良好なＮＢＴＳを達成するために、酸化物層ＯＸ２は、ＩＧＴＺＯと、ＩＧＺＯ（１３６）と、ＩＧＴＺＯとの多層スタックアップを使用して良好なＮＢＴＳを達成するように形成されてもよい。別の例として、良好なＮＢＴＳを達成するために、酸化物層ＯＸ２は、比較的高い酸化物／アルゴン堆積ガス比（例えば、８０～９０％の酸化物／アルゴン堆積ガス比）を使用して堆積されたＩＧＺＯ（１１１）を使用して形成することができる。別の例として、良好なＮＢＴＳを達成するために、トランジスタＴｏｘｉｄｅ２は、そのゲート絶縁層ＧＩ２が比較的高い亜酸化窒素／シリコンハフニウムガス比（例えば、８０～９０％のＮ2Ｏ／ＳｉＨ4堆積ガス比）を使用して堆積されてもよい。
他の適切な実施形態では、トランジスタＴｏｘｉｄｅ２は、高い移動度を達成するように形成され得る。高い移動度を達成するために、酸化物層ＯＸ２は、ＩＧＴＺＯ、ＩＴＯ、ＩＴＺＯ、これらの材料の組み合わせ、及び／又は他の高移動度化合物（単数又は複数）などの高移動度材料を使用して形成されてもよい。別の例として、高い移動度を達成するために、酸化物層ＯＸ２は、比較的低い酸化物／アルゴン堆積ガス比（例えば、２０～４０％の酸化物／アルゴン堆積ガス比）を使用して堆積されたＩＧＺＯ（１１１）を使用して形成することができる。
更に図５を参照すると、ＯＧ導体の上に、第１の層間誘電体（First Interlayer Dielectric、ＩＬＤ１）層１０８を形成することができる。ＩＬＤ１層１０８上に、第２の層間誘電体（Second Interlayer Dielectric、ＩＬＤ２）層１１０を形成することができる。ＩＬＤ層１０８及び１１０は、酸化シリコン、窒化シリコン、酸窒化シリコン、酸化タンタル、酸化セリウム、炭素ドープ酸化物、酸化アルミニウム、酸化ハフニウム、酸化チタン、酸化バナジウム、スピン有機ポリマー誘電体、スピンシリコン系ポリマー誘電体、これらの材料の組み合わせ、及び他の適切な低ｋ又は高ｋ固体絶縁材料から形成されてもよい。層１０８と層１１０とは、同じ又は異なる材料から形成されてもよい。
層１１０上に、第１のソース－ドレイン金属ルーティング層ＳＤ１を形成することができる。ＳＤ１金属ルーティング層は、アルミニウム、ニッケル、クロム、銅、モリブデン、チタン、銀、金、これらの材料の組み合わせ（例えば、Ｔｉ／Ａｌ／Ｔｉの多層スタックアップ）、他の金属、又は他の適切な金属ルーティング導体から形成されてもよい。ＳＤ１金属ルーティング層は、ＳＤ１金属ルーティング経路を形成するようにパターニング及び／又はエッチングすることができる。
図５に示すように、ＳＤ１金属ルーティング経路のうちのいくつかは、垂直ビア（単数又は複数）を使用して、トランジスタＴｏｘｉｄｅ１に関連付けられた１つ又は複数のソース－ドレイン領域、及びトランジスタＴｏｘｉｄｅ２に関連付けられた１つ又は複数のソース－ドレイン領域に結合され得る。ＳＤ１金属ルーティング経路のうちのいくつかは、任意選択的に、底部導電層１０４に結合され得る（図５の点線構造を参照）。
ＳＤ１金属ルーティング層の上に、層１１２などの平坦化（Planarization、ＰＬＮ）層を形成することができる。平坦化層１１２は、ポリマーなどの有機誘電体材料から形成されてもよい。平坦化層１１２上に、有機発光ダイオード２６のアノード端子を形成するアノード導体１１４を含むアノード層を形成することができる。アノード導体１１４は、平坦化層１１２を通って形成された垂直ビア（単数又は複数）１２０を使用して、ＳＤ１金属ルーティング経路のうちの少なくともいくつかに結合され得る。アノード層の上に、追加の構造を形成することができる。例えば、画素画定層、スペーサ構造、有機発光ダイオード発光性材料、カソード層、及び他の画素構造もまた、表示画素２２のスタックアップに含まれ得る。しかしながら、これらの追加の構造は、簡潔明瞭にするために省略されている。
ゲート絶縁層ＧＩ１及びＧＩ２がパターニングされ、上にあるゲート導体ＯＧと自己整列される図５の例は、例示的なものにすぎない。図６は、ゲート絶縁層ＧＩ１及びＧＩ２がパターニングされず、最終製品においてブランケット層として残る別の好適な実施形態を示す。図６に示すように、第１のゲート絶縁層ＧＩ１は、ディスプレイ１４の幅にわたって延び、第１の半導体酸化物層ＯＸ１及び層１０６を覆うブランケット層である。第２のゲート絶縁層ＧＩ２もまた、ディスプレイ１４の幅にわたって延び、第１のゲート絶縁層ＧＩ１及び第２の半導体酸化物層ＯＸ２を覆うブランケット層である。
表示画素２２（例えば、図３を参照）は、蓄積コンデンサＣｓｔなどの少なくとも１つのコンデンサを含むことができる。図７Ａ～図７Ｅは、画素２２内にコンデンサＣｓｔなどのコンデンサを形成するために使用することができる異なる導電層を示す側断面図である。図７Ａは、コンデンサＣｓｔが、導電層１０４を使用して形成された底部プレート（Ｃｂｏｔを参照）を有し、ゲート層ＯＧを使用して形成された頂部プレート（Ｃｔｏｐを参照）を有する第１の例を示す。コンデンサＣｓｔが層１０４及び層ＯＧから形成される図７Ａの例は、例示的なものにすぎない。図７Ｂは、コンデンサＣｓｔが、導電層１０４を使用して形成された底部プレート（Ｃｂｏｔを参照）を有し、第１の酸化物層ＯＸ１を使用して形成された頂部プレート（Ｃｔｏｐを参照）を有する別の例を示す。別の例として、コンデンサＣｓｔは、導電層１０４を使用して形成された底部プレートと、第２の酸化物層ＯＸ２を使用して形成された頂部プレートとを有し得る。
図７Ｃは、コンデンサＣｓｔが、ゲート層ＯＧを使用して形成された底部プレート（Ｃｂｏｔを参照）を有し、第２のゲート層Ｇ２を使用して形成された頂部プレート（Ｃｔｏｐを参照）を有する別の例を示す。ゲート層Ｇ２は、第１のゲート層ＯＧ及び第１のＩＬＤ層１０８の上であるが、第２のＩＬＤ層１１０の下に形成され得る。層１０８は、層ＯＧと層Ｇ２との間に介在してもよい。ゲート層Ｇ２は、モリブデン、アルミニウム、ニッケル、クロム、銅、チタン、銀、金、これらの材料の組み合わせ、他の金属、又は他の適切な導電性材料を使用して形成されてもよい。
図７Ｄは、コンデンサＣｓｔが、第２のゲート層Ｇ２（すなわち、ＯＧ層とは別個の金属導体）を使用して形成された底部プレート（Ｃｂｏｔを参照）を有し、ＳＤ１金属ルーティング層を使用して形成された頂部プレート（Ｃｔｏｐを参照）を有する、別の例を示す。図７Ｅは、コンデンサＣｓｔが、第１のゲート層ＯＧを使用して形成された底部プレート（Ｃｂｏｔを参照）を有し、ＳＤ１金属ルーティング層を使用して形成された頂部プレート（Ｃｔｏｐを参照）を有する、更に別の例を示す。図７Ａ～図７Ｅの例は、例示的なものにすぎない。一般に、コンデンサＣｓｔの頂部プレート及び底部プレートは、全体的なディスプレイスタックアップ内において任意の２つの異なる導電層を使用して形成することができる。コンデンサＣｓｔを形成するために使用される特定の層は、画素２２の性能及び動作を最適化するために所望のデバイス特性を提供するように選択され得る。
半導体酸化物トランジスタＴｏｘｉｄｅ２が酸化物層ＯＸ２のみを含む図５の例は、例示的なものにすぎない。図８は、半導体酸化物トランジスタＴｏｘｉｄｅ２が少なくとも２つの異なる半導体酸化物層ＯＸ１とＯＸ２との組み合わせを含む別の好適な実施形態を示す。図８に示すように、トランジスタＴｏｘｉｄｅ１は、酸化物層ＯＸ１と、ゲート絶縁層ＧＩとゲート導電体ＯＧとを使用して形成され、一方、トランジスタＴｏｘｉｄｅ２は、酸化物層ＯＸ１及びＯＸ２と、ゲート絶縁層ＧＩと、ゲート導体ＯＧとを使用して形成される。酸化物層ＯＸ２は、酸化物層ＯＸ１の頂部に直接形成されて、酸化物層ＯＸ１と直接接触してもよい。酸化物層ＯＸ１とＯＸ２とは、図５に関連して上述したのと同じ又は異なる材料を使用して形成されてもよい。このように構成されると、トランジスタＴｏｘｉｄｅ２は、２つの異なる酸化物層から形成されたチャネル領域に結合されたソース－ドレイン端子を有し、したがって、（酸化物層ＯＸ１のみを含む）トランジスタＴｏｘｉｄｅ１とは異なるデバイス特性を示し得る。
図８の例は、１つのゲート絶縁層ＧＩのみを含む。必要に応じて、２つ以上のゲート絶縁層を形成することができる（例えば、図５を参照）。図８はまた、（図７Ｃのコンデンサ構成と同様に）第２のゲート層Ｇ２と第１のゲート層ＯＧとを使用して形成された蓄積コンデンサＣｓｔも示しているが、これは例示的なものにすぎない。必要に応じて、図８の蓄積コンデンサＣｓｔは、代わりに、図７Ａ、図７Ｂ、図７Ｄ、及び図７Ｅに示すような他のコンデンサ構成を使用して形成されてもよい。
半導体酸化物トランジスタＴｏｘｉｄｅ２のソース－ドレイン端子が第２の酸化物層ＯＸ２に直接結合される（例えば、ソース－ドレイン接点が酸化物層ＯＸ２と物理的に接触するように完全にエッチングされる）図８の例は、例示的なものにすぎない。図８では、酸化物層ＯＸ２は酸化物層ＯＸ１より広く、層ＯＸ１を完全に覆っている。図９は、半導体酸化物トランジスタＴｏｘｉｄｅ２のソース－ドレイン端子が第１の酸化物層ＯＸ１に直接結合される（例えば、ソース－ドレイン接点が酸化物層ＯＸ１と物理的に接触するように完全にエッチングされる）別の好適な実施形態を示す。図９に示すように、第１の酸化物層ＯＸ１は、第２の酸化物層ＯＸ２よりも幅がある。第２の酸化物層ＯＸ２は、酸化物層ＯＸ１と部分的にのみ重なり、酸化物層ＯＸ１を部分的にのみ覆う。
図９の例は、１つのゲート絶縁層ＧＩのみを含む。必要に応じて、２つ以上のゲート絶縁層が形成されてもよい（例えば、図５を参照）。図９はまた、（図７Ｃのコンデンサ構成と同様に）第２のゲート層Ｇ２と第１のゲート層ＯＧとを使用して形成された蓄積コンデンサＣｓｔをも示しているが、これは例示的なものにすぎない。必要に応じて、図９の蓄積コンデンサＣｓｔは、代わりに、図７Ａ、図７Ｂ、図７Ｄ、及び図７Ｅに示すような他のコンデンサ構成を使用して形成されてもよい。
２つの異なる半導体酸化物層ＯＸ１とＯＸ２とを含む図５～図９の実施形態は例示的なものにすぎず、本実施形態の範囲を限定することを意図するものではない。図１０は、ディスプレイ１４に少なくとも３つの異なる半導体酸化物層ＯＸ１と、ＯＸ２と、ＯＸ３とを設けることができる更に別の好適な実施形態を示す。図１０に示すように、ディスプレイ１４は、第１の酸化物層ＯＸ１と、ゲート絶縁層ＧＩ１、ＧＩ２、及びＧＩ３によって酸化物層ＯＸ１から分離された第１のゲート導体ＯＧとを含む第１の半導体酸化物トランジスタＴｏｘｉｄｅ１を含むことができる。ディスプレイ１４は、第２の酸化物層ＯＸ２と、ゲート絶縁層ＧＩ２及びＧＩ３のみで酸化物層ＯＸ２から分離された第２のゲート導体ＯＧとを含む第２の半導体酸化物トランジスタＴｏｘｉｄｅ２を更に含むことができる。第２の酸化物層ＯＸ２は、第１のゲート絶縁層ＧＩ１の頂部に形成されてもよい。ディスプレイ１４は、第３の酸化物層ＯＸ３と、ゲート絶縁層ＧＩ３のみで酸化物層ＯＸ３から分離された第３のゲート導体ＯＧとを含む第３の半導体酸化物トランジスタＴｏｘｉｄｅ３を更に含むことができる。第３の酸化物層ＯＸ３は、第２のゲート絶縁層ＧＩ２の頂部に形成されてもよい。言い換えれば、第２の半導体酸化物層ＯＸ２は、第１の半導体酸化物層ＯＸ１の上（上方）に形成され、第３の半導体酸化物層ＯＸ３は、第２の半導体酸化物層ＯＸ２の上（上方）に形成される。
半導体酸化物層ＯＸ１、ＯＸ２、及びＯＸ３は、同じ又は異なる半導体酸化物材料から形成されてもよい。トランジスタＴｏｘｉｄｅ１、Ｔｏｘｉｄｅ２、及びＴｏｘｉｄｅ３の各々は、ディスプレイ１４内の異なるトランジスタを表すことができ、異なるデバイス特性を示すことができる。トランジスタＴｏｘｉｄｅ１、Ｔｏｘｉｄｅ２、及びＴｏｘｉｄｅ３は、良好なＮＢＴＳ、良好なＰＢＴＳ、及び／又は高い移動度のために別々に最適化することができる。一般に、ディスプレイ１４は、異なる時点で形成される３つより多くの半導体酸化物層を使用して（例えば、潜在的に異なる材料の４つの異なる半導体酸化物層を使用して、潜在的に異なる材質の５つの異なる半導体酸化物層を使用して、潜在的に異なる組成の６つの異なる半導体酸化物層を使用して、など）形成される半導体トランジスタを含んでもよい。
図１０はまた、（図７Ｃのコンデンサ構成と同様に）第２のゲート層Ｇ２と第１のゲート層ＯＧとを使用して形成された蓄積コンデンサＣｓｔをも示しているが、これは例示的なものにすぎない。必要に応じて、図１０の蓄積コンデンサＣｓｔは、代わりに、図７Ａ、図７Ｂ、図７Ｄ、及び図７Ｅに示すような他のコンデンサ構成を使用して形成されてもよい。
頂部ゲート導体ＯＧを有する半導体酸化物トランジスタを含む図５～図１０の実施形態は例示的なものにすぎず、本実施形態の範囲を限定することを意図するものではない。図１１は、ディスプレイ１４が底部ゲート導体ＢＧ（バックチャネルをエッチングされたゲート導体とも呼ばれる）を含む、更に別の好適な実施形態を示す。図１１に示すように、ディスプレイ１４は、基板２００などの基板層を含むディスプレイスタックアップを有し得る。基板２００は、任意選択的に、１つ又は複数のバッファ層２０２で覆われてもよい。バッファ層（単数又は複数）２０２は、酸化シリコン、窒化シリコン、又は他のパッシベーション材料若しくは誘電体材料の層などの無機バッファ層を含むことができる。
バッファ層２０２上に、底部ゲート層ＢＧなどの導電性ゲート層を形成することができる。底部ゲート層ＢＧは、モリブデン、アルミニウム、ニッケル、クロム、銅、チタン、銀、金、これらの材料の組み合わせ、他の金属、又は他の適切な導電性材料を使用して形成されてもよい。層ＢＧ及びバッファ層２０２の上に、第１のゲート絶縁層ＧＩ１を形成することができる。第１のゲート絶縁層ＧＩ１上に、第１の酸化物層ＯＸ１を形成することができる。第１のゲート絶縁層ＧＩ１上に、第２のゲート絶縁層ＧＩ２を形成することができる。第２のゲート絶縁層ＧＩ２は、酸化層ＯＸ１の形成前に形成されてもよいし、酸化層ＯＸ１の形成後に形成されてもよい。
第２のゲート絶縁層ＧＩ２上に、第２の酸化物層ＯＸ２を形成することができる。ゲート絶縁層ＧＩ１及びＧＩ２は同じ又は異なる材料から形成されてもよく、酸化シリコン、窒化シリコン、酸窒化シリコン、酸化タンタル、酸化セリウム、炭素ドープ酸化物、酸化アルミニウム、酸化ハフニウム、酸化チタン、酸化バナジウム、スピン有機ポリマー誘電体、スピンシリコン系ポリマー誘電体、これらの材料の組み合わせ、及び他の適切な低ｋ又は高ｋ固体絶縁材料から形成されてもよい。
図５の例では、半導体酸化物トランジスタＴｏｘｉｄｅ１は、第１の半導体酸化物層ＯＸ１を使用して形成されたチャネル及びソース－ドレイン活性領域を含み、また、下地層ＢＧを使用して形成されたゲート導体を含み、一方、半導体酸化物トランジスタＴｏｘｉｄｅ２は、第２の半導体酸化物層ＯＸ２を使用して形成されたチャネル及びソース－ドレイン活性領域を含み、また、下地層ＢＧを使用して形成されたゲート導体を含む。半導体酸化物トランジスタＴｏｘｉｄｅ１は、酸化物層ＯＸ１をそのゲート導体ＢＧから分離するゲート絶縁層ＧＩ１及びＧＩ２を有する。半導体酸化物トランジスタＴｏｘｉｄｅ２は、酸化物層ＯＸ２をそのゲート導体ＢＧから分離するゲート絶縁層ＧＩ１のみを有する。したがって、図１１では、Ｔｏｘｉｄｅ１の全体的なゲート絶縁体は、Ｔｏｘｉｄｅ２のゲート絶縁体よりも厚い。ゲート絶縁層の全体的な厚さ及び組成の差を利用して、トランジスタＴｏｘｉｄｅ１とＴｏｘｉｄｅ２との間において異なるデバイス特性を提供することができる。
図１１のトランジスタＴｏｘｉｄｅ１及びＴｏｘｉｄｅ２はそれぞれ、ディスプレイ１４内の異なるトランジスタを表すことができ、異なるデバイス特性を示すことができる。トランジスタＴｏｘｉｄｅ１及びＴｏｘｉｄｅ２は、良好なＮＢＴＳ、良好なＰＢＴＳ、及び／又は高い移動度のために、（例えば、図５に関連して説明した材料及び堆積技法を使用して）別々に最適化することができる。
更に図１１を参照すると、第２の酸化物層ＯＸ２の後に、第１のソース－ドレイン金属ルーティング層ＳＤ１を形成することができる。ＳＤ１金属ルーティング層は、アルミニウム、ニッケル、クロム、銅、モリブデン、チタン、銀、金、これらの材料の組み合わせ（例えば、Ｔｉ／Ａｌ／Ｔｉの多層スタックアップ）、他の金属、又は他の適切な金属ルーティング導体から形成されてもよい。ＳＤ１金属ルーティング層は、ＳＤ１金属ルーティング経路を形成するようにパターニング及び／又はエッチングすることができる。図１１の例では、ＳＤ１金属ルーティング経路のうちのいくつかは、トランジスタＴｏｘｉｄｅ１のソース－ドレイン端子を形成するように酸化物層ＯＸ２に結合され得て、ＳＤ１金属ルーティング経路のうちのいくつかは、トランジスタＴｏｘｉｄｅ２のソース－ドレイン端子を形成するように酸化物層ＯＸ１に結合され得る。
ＳＤ１金属ルーティング層の上に、１つ又は複数のパッシベーション（Passivation、ＰＡＳ）層２１０を形成することができる。パッシベーション層２１０は、酸化シリコン、窒化シリコン、又は他のパッシベーション材料若しくは誘電体材料から形成されてもよい。パッシベーション層２１０上に、第２のソース－ドレイン金属ルーティング層ＳＤ２を形成することができる。ＳＤ２金属ルーティング層は、アルミニウム、ニッケル、クロム、銅、モリブデン、チタン、銀、金、これらの材料の組み合わせ（例えば、Ｔｉ／Ａｌ／Ｔｉの多層スタックアップ）、他の金属、又は他の適切な金属ルーティング導体から形成されてもよい。ＳＤ２金属ルーティング層は、ＳＤ２金属ルーティング経路を形成するようにパターニング及び／又はエッチングすることができる。図１１の例では、ＳＤ２金属ルーティング経路のうちのいくつかは、下にあるＳＤ１金属層又は下にある底部ゲート導体ＢＧに結合され得る。
ＳＤ２金属ルーティング層の上に、層２１２などの平坦化（ＰＬＮ）層を形成することができる。平坦化層２１２は、ポリマーどの有機誘電体材料から形成されてもよい。平坦化層２１２上に、有機発光ダイオード２６のアノード端子を形成するアノード導体２１４を含むアノード層を形成することができる。アノード導体２１４は、平坦化層２１２を通って形成された垂直ビア（単数又は複数）２２０を使用して、ＳＤ２金属ルーティング経路のうちの少なくともいくつかに結合され得る。アノード層の上に、追加の構造を形成することができる。例えば、画素画定層、スペーサ構造、有機発光ダイオード発光性材料、カソード層、及び他の画素構造もまた、表示画素２２のスタックアップに含まれ得る。しかしながら、これらの追加の構造は、簡潔明瞭にするために省略されている。
図１１はまた、ＳＤ２金属ルーティング層から形成された頂部プレートを有し、ＳＤ１金属ルーティング層から形成された底部プレートを有する蓄積コンデンサＣｓｔをも示しているが、これは例示的なものにすぎない。必要に応じて、図１１の蓄積コンデンサＣｓｔは、代わりに、図７Ａ～図７Ｅに示すような他のコンデンサ構成を使用して形成されてもよい。
一実施形態によれば、基板層と、基板層の上に形成された第１の半導体酸化物層と、基板層の上に形成された第２の半導体酸化物層と、ゲート導体層とを含む画素のアレイを有するディスプレイが提供され、アレイ内の画素の少なくとも１つは、第１の半導体酸化物層の一部分から形成された活性領域を有し、かつゲート導体層の第１の部分から形成されたゲート端子を有する、第１の半導体酸化物トランジスタと、第２の半導体酸化物層の一部分から形成された活性領域を有し、かつゲート導体の第２の部分から形成されたゲート端子を有す、第２の半導体酸化物トランジスタとを含む。
別の実施形態によれば、第１の半導体酸化物層は第１の半導体材料を含み、第２の半導体酸化物層は第１の半導体材料とは異なる第２の半導体材料を含む。
別の実施形態によれば、第１の半導体酸化物層は半導体材料を含み、第２の半導体酸化物層半導体材料。
別の実施形態によれば、ディスプレイは、第１のゲート絶縁層と、第１のゲート絶縁層の上に形成された第２のゲート絶縁層とを含み、第１のゲート絶縁層の第１の部分は、第１の半導体酸化物トランジスタの活性領域とゲート端子との間に介在し、第２のゲート絶縁層の第１の部分は、第１の半導体酸化物トランジスタの活性領域とゲート端子との間に介在し、第１のゲート絶縁層の第２の部分は、第２の半導体酸化物トランジスタの活性領域の下に形成され、第２のゲート絶縁層の第２の部分は、第２の半導体酸化物トランジスタの活性領域とゲート端子との間に介在する。
別の実施形態によれば、ディスプレイは、基板層と第１の半導体酸化物層との間に導電層を含み、導電層の第１の部分は第１の半導体酸化物トランジスタの活性領域の下方に形成され、導電層の第２の部分は第２の半導体酸化物トランジスタの活性領域の下方に形成される。
別の実施形態によれば、ディスプレイは、ゲート導体層の第３の部分から形成された第１の端子を有し、かつ導電層の第３の部分から形成された第２の端子を有するコンデンサを含む。
別の実施形態によれば、ディスプレイは、第１の半導体酸化物層の追加部分から形成された第１の端子を有し、かつ導電層の第３の部分から形成された第２の端子を有するコンデンサを含む。
別の実施形態によれば、ディスプレイは、ゲート導体層の上方に金属導体から形成された第１の端子を有し、かつゲート導体層の第３の部分から形成された第２の端子を有するコンデンサを含む。
別の実施形態によれば、ディスプレイは、ソース－ドレイン金属導体から形成された第１の端子を有し、かつゲート導体層とは別個の金属導体から形成された第２の端子を有するコンデンサを含む。
別の実施形態によれば、ディスプレイは、ソース－ドレイン金属導体から形成された第１の端子を有し、かつゲート導体層の第３の部分から形成された第２の端子を有するコンデンサを含む。
別の実施形態によれば、第２の半導体酸化物トランジスタの活性領域は、第１の半導体酸化物層の追加部分を含む。
別の実施形態によれば、ディスプレイは、基板層の上に形成された第３の半導体酸化物層と、第３の半導体酸化物層の一部分から形成された活性領域を有し、かつゲート導体層の第３の部分から形成されたゲート端子を有する、第３の半導体酸化物トランジスタと、を含む。
別の実施形態によれば、ゲート導体層は、第１及び第２の半導体酸化物層の下方にある。
別の実施形態によれば、第１の半導体酸化物トランジスタは、負バイアス温度ストレス（ＮＢＴＳ）安定性のために最適化され、第２の半導体酸化物トランジスタは、正バイアス温度ストレス（ＰＢＴＳ）安定性のために最適化されている。
一実施形態によれば、基板層を得ることと、基板層の上に第１の半導体酸化物層を形成することと、第１の半導体酸化物層を形成した後に、基板層の上に第２の半導体酸化物層を形成することと、第２の半導体酸化物層の上にゲート導体層を形成することと、を含む、ディスプレイを形成する方法が提供され、ディスプレイは、第１の半導体酸化物層の一部分から形成された活性領域を有し、かつゲート導体層の第１の部分から形成されたゲート端子を有する、第１の半導体酸化物トランジスタと、第２の半導体酸化物層の一部分から形成された活性領域を有し、かつゲート導体の第２の部分から形成されたゲート端子を有する、第２の半導体酸化物トランジスタと、を含む。
別の実施形態によれば、第１の半導体酸化物層を形成することは、第１の半導体材料を形成することを含み、第１の半導体酸化物層を形成することは、第１の半導体材料とは異なる又は同一の第２の半導体材料を形成することを含む。
別の実施形態によれば、第１の半導体酸化物層を形成することは、第１の堆積条件下で半導体材料を堆積させることを含み、第１の半導体酸化物層を形成することは、第１の堆積条件とは異なる第２の堆積条件下で半導体材料を堆積させることを含む。
別の実施形態によれば、方法は、第１の半導体酸化物層の上方及び第２の半導体酸化物層の下方にゲート絶縁層を形成することを含む。
別の実施形態によれば、第２の半導体酸化物層を形成することは、第１の半導体酸化物層上に第２の半導体酸化物層を直接形成することを含む。
別の実施形態によれば、方法は、第２の半導体酸化物層を形成した後に、基板層の上に第３の半導体酸化物層を形成することを含む。
別の実施形態によれば、方法は、第１の半導体酸化物トランジスタの活性領域の下に第１の導体を形成することと、第２の半導体酸化物トランジスタの活性領域の下に第２の導体を形成することとを含む。
一実施形態によれば、基板上に形成された第１の半導体酸化物トランジスタであって、第１のデバイス特性を提供するために、第１の酸化物半導体から形成された第１の活性領域を有する、第１の半導体酸化物トランジスタと、基板上に形成された第２の半導体酸化物トランジスタであって、第１のデバイス特性とは異なる第２のデバイス特性を提供するために、第１の酸化物半導体とは異なる第２の酸化物半導体から形成された第２の活性領域を有する、第２の半導体酸化物トランジスタと、を含む装置が提供される。
別の実施形態によれば、装置は、基板上に形成された第３の半導体酸化物トランジスタであって、第１及び第２のデバイス特性とは異なる第３のデバイス特性を提供するために、第１及び第２の酸化物半導体とは異なる第３の酸化物半導体から形成された第３の活性領域を有する、第３の半導体酸化物トランジスタを含む。
別の実施形態によれば、装置は、第１の活性領域の上方に形成され、かつ第２の活性領域の下方に形成された、ゲート絶縁層を含む。
別の実施形態によれば、第２の活性領域は、第１の酸化物半導体をも含む。
別の実施形態によれば、第１の半導体酸化物トランジスタは、第１のゲート導体と、第１のゲート導体と第１の活性領域との間における第１の数のゲート絶縁層とを含み、第２の半導体酸化物トランジスタは、第２のゲート導体と、第２のゲート導体と第２の活性領域との間における、第１の数のゲート絶縁層とは異なる第２の数のゲート絶縁層とを含む。
別の実施形態によれば、第１の半導体酸化物トランジスタは、表示画素内に第１のスイッチを含み、第２の半導体酸化物トランジスタは、表示画素内に第２のスイッチを含む。
別の実施形態によれば、第１の半導体酸化物トランジスタは、表示画素内にスイッチを含み、第２の半導体酸化物トランジスタは、少なくとも１つの制御信号を表示画素に提供するように構成されたゲートドライバ回路要素内にスイッチを含む。
上記は、例示的なものにすぎず、記載の実施形態に対し様々な変更を行うことができる。上記の実施形態は、個々に又は任意の組み合わせで実装されてもよい。

Claims (28)

  1. 画素のアレイを有するディスプレイであって、
    基板層と、
    前記基板層の上に形成された第１の半導体酸化物層と、
    前記基板層の上に形成された第２の半導体酸化物層と、
    ゲート導体層と、を備え、前記アレイ内の前記画素のうちの少なくとも１つが、
    前記第１の半導体酸化物層の一部分から形成された活性領域を有し、かつ前記ゲート導体層の第１の部分から形成されたゲート端子を有する、第１の半導体酸化物トランジスタと、
    前記第２の半導体酸化物層の一部分から形成された活性領域を有し、かつ前記ゲート導体の第２の部分から形成されたゲート端子を有する、第２の半導体酸化物トランジスタと、を備える、ディスプレイ。
  2. 前記第１の半導体酸化物層が第１の半導体材料を含み、
    前記第２の半導体酸化物層が前記第１の半導体材料とは異なる第２の半導体材料を含む、
    請求項１に記載のディスプレイ。
  3. 前記第１の半導体酸化物層が半導体材料を含み、
    前記第２の半導体酸化物層が前記半導体材料を含む、
    請求項１に記載のディスプレイ。
  4. 第１のゲート絶縁層と、
    前記第１のゲート絶縁層の上に形成された第２のゲート絶縁層と、を更に備え、
    前記第１のゲート絶縁層の第１の部分が、前記第１の半導体酸化物トランジスタの前記活性領域と前記ゲート端子との間に介在し、
    前記第２のゲート絶縁層の第１の部分が、前記第１の半導体酸化物トランジスタの前記活性領域と前記ゲート端子との間に介在し、
    前記第１のゲート絶縁層の第２の部分が、前記第２の半導体酸化物トランジスタの前記活性領域の下に形成され、
    前記第２のゲート絶縁層の第２の部分が、前記第２の半導体酸化物トランジスタの前記活性領域と前記ゲート端子との間に介在する、
    請求項１に記載のディスプレイ。
  5. 前記基板層と前記第１の半導体酸化物層との間に導電層を更に備え、
    前記第１の半導体酸化物トランジスタの前記活性領域の下方に、前記導電層の第１の部分が形成され、
    前記第２の半導体酸化物トランジスタの前記活性領域の下方に、前記導電層の第２の部分が形成される、
    請求項１に記載のディスプレイ。
  6. 前記ゲート導体層の第３の部分から形成された第１の端子を有し、かつ前記導電層の第３の部分から形成された第２の端子を有するコンデンサ、
    を更に備える、請求項５に記載のディスプレイ。
  7. 前記第１の半導体酸化物層の追加部分から形成された第１の端子を有し、かつ前記導電層の第３の部分から形成された第２の端子を有するコンデンサ、
    を更に備える、請求項５に記載のディスプレイ。
  8. 前記ゲート導体層の上方に金属導体から形成された第１の端子を有し、かつ前記ゲート導体層の第３の部分から形成された第２の端子を有するコンデンサ、
    を更に備える、請求項１に記載のディスプレイ。
  9. ソース－ドレイン金属導体から形成された第１の端子を有し、かつ前記ゲート導体層とは別個の金属導体から形成された第２の端子を有するコンデンサ、
    を更に備える、請求項１に記載のディスプレイ。
  10. ソース－ドレイン金属導体から形成された第１の端子を有し、かつ前記ゲート導体層の第３の部分から形成された第２の端子を有するコンデンサ、
    を更に備える、請求項１に記載のディスプレイ。
  11. 前記第２の半導体酸化物トランジスタの前記活性領域が、前記第１の半導体酸化物層の追加部分を含む、請求項１に記載のディスプレイ。
  12. 前記基板層の上に形成された第３の半導体酸化物層と、
    前記第３の半導体酸化物層の一部分から形成された活性領域を有し、かつ前記ゲート導体層の第３の部分から形成されたゲート端子を有する第３の半導体酸化物トランジスタと、
    を更に備える、請求項１に記載のディスプレイ。
  13. 前記ゲート導体層が、前記第１及び第２の半導体酸化物層の下方にある、請求項１に記載のディスプレイ。
  14. 前記第１の半導体酸化物トランジスタが、負バイアス温度ストレス（ＮＢＴＳ）安定性のために最適化されており、
    前記第２の半導体酸化物トランジスタが、正バイアス温度ストレス（ＰＢＴＳ）安定性のために最適化されている、
    請求項１に記載のディスプレイ。
  15. ディスプレイを形成する方法であって、
    基板層を得ることと、
    前記基板層の上に第１の半導体酸化物層を形成することと、
    前記第１の半導体酸化物層を形成した後に、前記基板層の上に第２の半導体酸化物層を形成することと、
    前記第２の半導体酸化物層の上にゲート導体層を形成することと、を含み、前記ディスプレイが、
    前記第１の半導体酸化物層の一部分から形成された活性領域を有し、かつ前記ゲート導体層の第１の部分から形成されたゲート端子を有する、第１の半導体酸化物トランジスタと、
    前記第２の半導体酸化物層の一部分から形成された活性領域を有し、かつ前記ゲート導体の第２の部分から形成されたゲート端子を有する、第２の半導体酸化物トランジスタと、を備える、
    方法。
  16. 前記第１の半導体酸化物層を形成することが、第１の半導体材料を形成することを含み、
    前記第１の半導体酸化物層を形成することが、前記第１の半導体材料とは異なる又は同一の第２の半導体材料を形成することを含む、
    請求項１５に記載の方法。
  17. 前記第１の半導体酸化物層を形成することが、第１の堆積条件下で半導体材料を堆積させることを含み、
    前記第１の半導体酸化物層を形成することが、前記第１の堆積条件とは異なる第２の堆積条件下で半導体材料を堆積させることを含む、
    請求項１５に記載の方法。
  18. 前記第１の半導体酸化物層の上方及び前記第２の半導体酸化物層の下方にゲート絶縁層を形成することを更に含む、
    請求項１５に記載の方法。
  19. 前記第２の半導体酸化物層を形成することが、前記第１の半導体酸化物層上に前記第２の半導体酸化物層を直接形成することを含む、請求項１５に記載の方法。
  20. 前記第２の半導体酸化物層を形成した後に、前記基板層の上に第３の半導体酸化物層を形成すること、
    を更に含む、請求項１５に記載の方法。
  21. 前記第１の半導体酸化物トランジスタの前記活性領域の下に第１の導体を形成することと、
    前記第２の半導体酸化物トランジスタの前記活性領域の下に第２の導体を形成することと、
    を更に含む、請求項１５に記載の方法。
  22. 基板上に形成された第１の半導体酸化物トランジスタであって、第１のデバイス特性を提供するために、第１の酸化物半導体から形成された第１の活性領域を有する、第１の半導体酸化物トランジスタと、
    前記基板上に形成された第２の半導体酸化物トランジスタであって、前記第１のデバイス特性とは異なる第２のデバイス特性を提供するために、前記第１の酸化物半導体とは異なる第２の酸化物半導体から形成された第２の活性領域を有する、第２の半導体酸化物トランジスタと、
    を備える、装置。
  23. 前記基板上に形成された第３の半導体酸化物トランジスタであって、前記第１及び第２のデバイス特性とは異なる第３のデバイス特性を提供するために、前記第１及び第２の酸化物半導体とは異なる第３の酸化物半導体から形成された第３の活性領域を有する、第３の半導体酸化物トランジスタ、
    を更に備える、請求項２２に記載の装置。
  24. 前記第１の活性領域の上方に形成され、かつ前記第２の活性領域の下方に形成された、ゲート絶縁層、
    を更に備える、請求項２２に記載の装置。
  25. 前記第２の活性領域が前記第１の酸化物半導体をも含む、請求項２２に記載の装置。
  26. 前記第１の半導体酸化物トランジスタが、第１のゲート導体と、前記第１のゲート導体と前記第１の活性領域との間における第１の数のゲート絶縁層と、を備え、
    前記第２の半導体酸化物トランジスタが、第２のゲート導体と、前記第２のゲート導体と前記第２の活性領域との間における、前記第１の数のゲート絶縁層とは異なる第２の数のゲート絶縁層と、を備える、
    請求項２２に記載の装置。
  27. 前記第１の半導体酸化物トランジスタが、表示画素内に第１のスイッチを備え、
    前記第２の半導体酸化物トランジスタが、前記表示画素内に第２のスイッチを備える、
    請求項２２に記載の装置。
  28. 前記第１の半導体酸化物トランジスタが、表示画素内にスイッチを備え、
    前記第２の半導体酸化物トランジスタが、前記表示画素に少なくとも１つの制御信号を提供するように構成されたゲートドライバ回路要素内にスイッチを備える、
    請求項２２に記載の装置。
JP2023534299A 2020-12-07 2021-11-10 半導体酸化物トランジスタを備えたディスプレイ回路要素 Pending JP2023553036A (ja)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
US202063122319P 2020-12-07 2020-12-07
US63/122,319 2020-12-07
US17/504,230 US12096657B2 (en) 2020-12-07 2021-10-18 Display circuitry with semiconducting oxide transistors
US17/504,230 2021-10-18
PCT/US2021/058808 WO2022125249A1 (en) 2020-12-07 2021-11-10 Display circuitry with semiconducting oxide transistors

Publications (1)

Publication Number Publication Date
JP2023553036A true JP2023553036A (ja) 2023-12-20

Family

ID=78829697

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2023534299A Pending JP2023553036A (ja) 2020-12-07 2021-11-10 半導体酸化物トランジスタを備えたディスプレイ回路要素

Country Status (4)

Country Link
EP (1) EP4256612A1 (ja)
JP (1) JP2023553036A (ja)
KR (1) KR20230097186A (ja)
WO (1) WO2022125249A1 (ja)

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102157689B1 (ko) * 2014-06-27 2020-09-21 엘지디스플레이 주식회사 평판 표시장치용 박막 트랜지스터 어레이 기판
KR102550604B1 (ko) * 2016-08-03 2023-07-05 삼성디스플레이 주식회사 반도체장치 및 그 제조방법
KR102469187B1 (ko) * 2018-09-04 2022-11-21 삼성디스플레이 주식회사 표시 장치 및 그 제조 방법
CN110010626B (zh) * 2019-04-11 2022-04-29 京东方科技集团股份有限公司 显示基板及其制作方法、显示装置

Also Published As

Publication number Publication date
EP4256612A1 (en) 2023-10-11
WO2022125249A1 (en) 2022-06-16
KR20230097186A (ko) 2023-06-30

Similar Documents

Publication Publication Date Title
US11587954B2 (en) Displays with silicon and semiconducting oxide thin-film transistors
US20150053935A1 (en) Organic Light-Emitting Diode Displays With Semiconducting-Oxide and Silicon Thin-Film Transistors
US20230080809A1 (en) Displays with Reduced Temperature Luminance Sensitivity
US20230081342A1 (en) Electronic Devices with Displays for Mitigating Cathode Noise
US12096657B2 (en) Display circuitry with semiconducting oxide transistors
US10522087B2 (en) Display having gate driver bootstrapping circuitry with enhanced-efficiency
KR20240048006A (ko) 캐소드 노이즈 완화용 디스플레이를 구비한 전자 디바이스
JP2023553036A (ja) 半導体酸化物トランジスタを備えたディスプレイ回路要素
US11580905B2 (en) Display with hybrid oxide gate driver circuitry having multiple low power supplies
US11922887B1 (en) Displays with reduced data line crosstalk
CN116569343A (zh) 具有半导体氧化物晶体管的显示器电路
CN117940986A (zh) 具有用于减轻阴极噪声的显示器的电子设备
CN116615969A (zh) 具有减小的温度亮度敏感性的显示器

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20230606

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20230606

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20240122

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20240419

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20240701

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20241001

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20241015