JP2024508016A - 低減された温度輝度感度を有するディスプレイ - Google Patents
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Abstract
ディスプレイは、画素のアレイを含み得る。アレイ内の各画素は、駆動トランジスタ、エミッショントランジスタ、データローディングトランジスタ、ゲート電圧設定トランジスタ、初期化トランジスタ、アノードリセットトランジスタ、蓄積コンデンサ、及び任意選択の電流ブーストコンデンサを含み得る。データリフレッシュは、初期化フェーズ、閾値電圧サンプリングフェーズ、及びデータプログラミングフェーズを含む。閾値電圧サンプリングフェーズは、閾値電圧サンプリングフェーズ中の電流サンプリングレベルを減少させるためにデータプログラミングフェーズよりも実質的に長くすることができ、これは、温度変動に対するディスプレイ輝度感度を低減するのに有用である。
Description
これは、概して、ディスプレイを有する電子デバイスに関し、より詳細には、有機発光ダイオード(OLED)ディスプレイなどのディスプレイに関する。
(関連出願の相互参照)
本出願は、2021年5月11日に出願された米国特許出願第17/317,128号、及び2021年3月4日に出願された米国仮特許出願第63/156,612号に対する優先権を主張するものであり、それらの全体が参照により本明細書に組み込まれる。
本出願は、2021年5月11日に出願された米国特許出願第17/317,128号、及び2021年3月4日に出願された米国仮特許出願第63/156,612号に対する優先権を主張するものであり、それらの全体が参照により本明細書に組み込まれる。
電子デバイスは、多くの場合、ディスプレイを含む。例えば、携帯電話及びポータブルコンピュータは、通常、ユーザに画像コンテンツを提示するためのディスプレイを備える。OLEDディスプレイは、発光ダイオードに基づく表示画素のアレイを有する。このタイプのディスプレイにおいて、各表示画素は、発光ダイオード、及び発光ダイオードを発光させるデータ信号の印加を制御するための関連する薄膜トランジスタを含む。電子デバイス用の満足のいくOLEDディスプレイを設計することは困難であり得る。
電子デバイスが、表示画素のアレイを有するディスプレイを含んでもよい。表示画素は、有機発光ダイオード表示画素であってもよい。各表示画素は、少なくとも、発光する有機発光ダイオード(OLED)と、画素の動作を制御し、ディスプレイの温度輝度感度の低減を支援するための関連する薄膜トランジスタを含むことができる。
いくつかの実施形態によれば、ゲートドライバ回路と、ゲートドライバ回路に結合された画素のアレイを含むディスプレイが提供される。アレイ内の少なくとも1つの画素は、アノード端子を有する発光ダイオードと、発光ダイオードと直列に結合された駆動トランジスタであって、ゲート端子、第1のソース-ドレイン端子、及び第2のソース-ドレイン端子を含む駆動トランジスタと、駆動トランジスタの駆動トランジスタのゲート端子に結合された第1のソース-ドレイン端子、データ線に結合された第2のソース-ドレイン端子、及びゲートドライバ回路から第1の走査信号を受信するように構成されたゲート端子を有する、データローディングトランジスタと、駆動トランジスタのゲート端子に結合された第1のソース-ドレイン端子、基準電圧を受け取るように構成された第2のソース-ドレイン端子、及びゲートドライバ回路から第2の走査信号を受信するように構成されたゲート端子を有するゲート電圧設定トランジスタと、を備える。ゲートドライバ回路は、閾値電圧サンプリングフェーズ中に第2の走査信号をアサートし、データプログラミングフェーズ中に第1の走査信号をアサートするように構成することができる。データプログラミングフェーズは、第1の持続時間を有することができ、閾値電圧サンプリングフェーズは、第1の持続時間よりも長い第2の持続時間を有することができる。第2の持続時間は、第1の持続時間よりも少なくとも5~20倍長くすることができる。
少なくとも1つの画素は、発光ダイオードのアノード端子に結合された第1のソース-ドレイン端子、アノードリセット電圧を受け取るように構成された第2のソース-ドレイン端子、及びゲートドライバ回路から第3の走査信号を受信するように構成されたゲート端子を有するアノードリセットトランジスタを更に含むことができる。少なくとも1つの画素は、駆動トランジスタの第2のソース-ドレイン端子に結合された第1のソース-ドレイン端子、初期化電圧を受け取るように構成された第2のソース-ドレイン端子、及び第3の走査信号を受信するように構成されたゲート端子を有する初期化トランジスタを更に含むことができる。ゲートドライバ回路は、初期化フェーズ中に第2の走査信号及び第3の走査信号をアサートするように構成され得る。少なくとも1つの画素は、正の電源線と駆動トランジスタの第1のソース-ドレイン端子との間に結合された第1のエミッショントランジスタと、駆動トランジスタの第2のソース-ドレイン端子とアノード端子との間に結合された第2のエミッショントランジスタとを更に含むことができる。第1及び第2のエミッショントランジスタは、ゲートドライバ回路からエミッション信号を受信するように構成されたゲート端子を有することができ、ゲートドライバ回路は、閾値電圧サンプリングフェーズ中にエミッション信号をアサートするように構成されている。少なくとも1つの画素内のトランジスタの全ては、半導体酸化物トランジスタであり得る。
いくつかの実施形態によれば、ディスプレイを動作させる方法が提供される。ディスプレイは、ゲートドライバ回路と、画素のアレイとを含むことができ、画素の各々は、少なくとも発光ダイオード、駆動トランジスタ、データローディングトランジスタ、ゲート電圧設定トランジスタ、及び蓄積コンデンサを含む。本方法は、閾値電圧サンプリングフェーズ中に、ゲートドライバ回路を用いて、第2の走査信号をアサートし、ゲート電圧設定トランジスタをアクティブ化することによって、駆動トランジスタの閾値電圧を蓄積コンデンサ上にサンプリングすることと、データプログラミングフェーズ中に、ゲートドライバ回路を用いて、第1の走査信号をアサートし、データローディングトランジスタをアクティブ化することによって、データを蓄積コンデンサ上にロードすることと、を含むことができる。データプログラミングフェーズは、データリフレッシュ動作中の閾値電圧サンプリングフェーズの後に発生し得る。閾値電圧サンプリングフェーズは、データプログラミングフェーズの持続時間よりも少なくとも10~20倍長い持続時間を有することができる。
本方法は、初期化フェーズ中にアノードリセットトランジスタをアクティブ化するために、ゲートドライバ回路を用いて、第3の走査信号をアサートすることによって、発光ダイオードのアノードをリセットすることを更に含むことができる。本方法は、ゲートドライバ回路を用いて、初期化フェーズ中に初期化トランジスタをアクティブ化するために第3の走査信号をアサートすることによって、駆動トランジスタにバイアス電圧を印加することを更に含むことができる。各画素は、1つ又は2つのエミッショントランジスタを含むことができる。エミッショントランジスタのうちの少なくとも1つは、初期化フェーズ中に非アクティブ化され、閾値電圧サンプリングフェーズ中にアクティブ化され得る。
いくつかの実施形態によれば、アノード端子を有する発光ダイオードと、発光ダイオードと直列に結合された駆動トランジスタであって、第1のソース-ドレイン端子、第2のソース-ドレイン端子、及びゲート端子を有する駆動トランジスタと、駆動トランジスタのゲート端子に結合された第1のソース-ドレイン端子、データ線に結合された第2のソース-ドレイン端子、及び第1の走査信号を受信するように構成されたゲート端子を有するデータローディングトランジスタと、駆動トランジスタのゲート端子に結合された第1のソース-ドレイン端子、基準電圧を受け取るように構成された第2のソース-ドレイン端子、及び第2の走査信号を受信するように構成されたゲート端子を有するゲート電圧設定トランジスタと、発光ダイオード及び駆動トランジスタと直列に結合されたエミッショントランジスタであって、エミッション信号を受信するように構成されたゲート端子を有するエミッショントランジスタと、アノード端子に結合された第1のソース-ドレイン端子、リセット電圧を受け取るように構成された第2のソース-ドレイン端子、及び第3の走査信号を受信するように構成されたゲート端子を有するアノードリセットトランジスタと、を備える、表示画素が提供される。
表示画素は、(1)ゲート電圧設定トランジスタ及びアノードリセットトランジスタがアクティブ化される初期化フェーズ、(2)ゲート電圧設定トランジスタ及びエミッショントランジスタがアクティブ化される閾値電圧サンプリングフェーズ、及び(3)データローディングトランジスタがアクティブ化されるデータプログラミングフェーズにおいて動作可能であり得る。閾値電圧サンプリングフェーズは、輝度が温度の関数として変化する量を緩和するように(すなわち、ディスプレイの温度輝度感度を緩和するように)選択された持続時間を有することができる。
ディスプレイを備え得るタイプの例示的な電子デバイスを、図1に示す。図1に示すように、電子デバイス10は、制御回路16を有することができる。制御回路16は、デバイス10の動作をサポートするための記憶及び処理回路を含み得る。記憶及び処理回路は、ハードディスクドライブ記憶装置、不揮発性メモリ(例えば、フラッシュメモリ、又は、ソリッドステートドライブを形成するように構成されている他の電気的にプログラム可能な読み出し専用メモリ)、揮発性メモリ(例えば、静的又は動的ランダムアクセスメモリ)などの記憶装置を含み得る。制御回路16内の処理回路は、デバイス10の動作を制御するために使用することができる。処理回路は、1つ以上のマイクロプロセッサ、アプリケーションプロセッサ、マイクロコントローラ、デジタル信号プロセッサ、ベースバンドプロセッサ、電力管理ユニット、オーディオチップ、特定用途向け集積回路などに基づいてもよい。
入出力デバイス12などのデバイス10内の入出力回路系を使用して、データをデバイス10へ供給することを可能にしてもよく、データをデバイス10から外部デバイスへ提供することを可能にしてもよい。入出力デバイス12は、ボタン、ジョイスティック、スクロールホイール、タッチパッド、キーパッド、キーボード、マイクロフォン、スピーカ、音源、振動器、カメラ、センサ、発光ダイオード、及び他の状態インジケータ、データポートなどを含むことができる。ユーザは、入出力デバイス12を介してコマンドを供給することによってデバイス10の動作を制御することができ、入出力デバイス12の出力リソースを使用して、デバイス10から状態情報及び他の出力を受信することができる。
入出力デバイス12は、ディスプレイ14などの1つ以上のディスプレイを含み得る。ディスプレイ14は、ユーザからのタッチ入力を収集するためのタッチセンサを含むタッチスクリーンディスプレイであってもよく、又はディスプレイ14はタッチ感応性でなくてもよい。ディスプレイ14のためのタッチセンサは、静電容量式タッチセンサ電極のアレイ、音響タッチセンサ構造体、抵抗性タッチ構成要素、力ベースのタッチセンサ構造体、光ベースのタッチセンサ、又は他の好適なタッチセンサ装置に基づいてもよい。
制御回路系16は、オペレーティングシステムコード及びアプリケーションなどのソフトウェアをデバイス10上で実行するために使用されてもよい。デバイス10の動作中、制御回路16上で実行されているソフトウェアは、ディスプレイ14内の画素のアレイを使用して、ディスプレイ14上に画像を表示することができる。デバイス10は、タブレットコンピュータ、ラップトップコンピュータ、デスクトップコンピュータ、ディスプレイ、携帯電話、メディアプレーヤ、腕時計デバイス若しくは他のウェアラブル電子機器、又は他の好適な電子デバイスであってもよい。
ディスプレイ14は、有機発光ダイオードディスプレイであってもよく、又は他のタイプのディスプレイ技術に基づくディスプレイであってもよい。ディスプレイ14が有機発光ダイオード(OLED)ディスプレイである構成が、一例として本明細書で説明される場合がある。しかしながら、これは、単に例示に過ぎない。所望であれば、デバイス10において任意の好適なタイプのディスプレイが使用されてもよい。
ディスプレイ14は矩形の形状を有してもよく(すなわち、ディスプレイ14は、矩形のフットプリントと、その矩形のフットプリントの周囲に延びている矩形の周縁部を有し得る)、又は他の好適な形状を有してもよい。ディスプレイ14は平らであってもよく、又は湾曲した外形を有してもよい。
ディスプレイ14の一部分の上面図を、図2に示す。図2に示すように、ディスプレイ14は、基板36上に形成された画素22のアレイを有してもよい。基板36は、ガラス、金属、プラスチック、セラミック、磁器、又は他の基板材料から形成されてもよい。画素22は、(データ信号線、列線などと呼ばれることもある)データ線Dなどの信号経路を介してデータ信号を受信することができ、(ゲート線、走査線、発光制御線、行線などと呼ばれることもある)水平制御線Gなどの制御信号経路を介して、1つ以上の制御信号を受信することができる。ディスプレイ14内には、任意の好適な数(例えば、数十以上、数百以上、又は数千以上)の、画素22の行及び列が存在し得る。
各画素22は、薄膜トランジスタ28及び薄膜コンデンサなどの薄膜トランジスタ回路から形成された画素制御回路の制御下で光24を発する発光ダイオード26を有してもよい。薄膜トランジスタ28は、ポリシリコン薄膜トランジスタ、インジウム亜鉛ガリウム酸化物トランジスタなどの半導体酸化物薄膜トランジスタ、又は他の半導体から形成された薄膜トランジスタであってもよい。画素22は、カラー画像を表示する能力をディスプレイ14に提供するために異なる色(例えば、赤色、緑色、及び青色)の発光ダイオードを含んでもよい。
ディスプレイドライバ回路系30を使用して、画素22の動作を制御してもよい。ディスプレイドライバ回路30は、集積回路、薄膜トランジスタ回路、又は他の好適な電子回路から形成することができる。図2のディスプレイドライバ回路30は、経路32を介して、図1の制御回路16などのシステム制御回路と通信するための通信回路を含み得る。経路32は、フレキシブルプリント回路上のトレース、又は他のケーブルから形成することができる。動作中、制御回路(例えば、図1の制御回路16)は、ディスプレイ14上に表示される画像についての情報を、回路30に供給することができる。
表示画素22上に画像を表示するために、ディスプレイドライバ回路30は、クロック信号及び他の制御信号を、経路38を介してゲートドライバ回路34などの補助ディスプレイドライバ回路に発行しながら、画像データをデータ線D(例えば、画素22の列を流れ下るデータ線)に供給することができる。所望であれば、ディスプレイドライバ回路30はまた、クロック信号及び他の制御信号をディスプレイ14の反対側のエッジ上のゲートドライバ回路34に供給することができる(例えば、ゲートドライバ回路は、表示画素アレイの2つ以上の側部上に形成されてもよい)。
(水平線制御回路又は行ドライバ回路と呼ばれることもある)ゲートドライバ回路34は、集積回路の一部として実装することができ、及び/又は薄膜トランジスタ回路を使用して実装され得る。ディスプレイ14内の水平/行制御線Gは、ゲート線信号(走査線制御信号)、発光有効化制御信号、及び/又は各行の画素を制御するための他の水平制御信号を搬送することができる。画素22の行ごとに任意の好適な数の水平制御信号(例えば、1つ以上の行制御線、2つ以上の行制御線、3つ以上の行制御線、4つ以上の行制御線、5つ以上の行制御線など)が存在してもよい。
図3は、表示画素22の一部分を示す図である。図3に示すように、画素22は、少なくとも、トランジスタTdriveなどの駆動トランジスタと、コンデンサCstなどの蓄積コンデンサと、発光ダイオード26とを含むことができる。画素22はまた、データローディングトランジスタ、エミッション制御トランジスタ、アノードリセットトランジスタ、初期化トランジスタなどの他のトランジスタを含んでもよい。駆動トランジスタTdriveは、駆動電流をダイオード26に提供するように構成されており、ゲート(G)端子、ドレイン(D)端子、及びソース(S)端子を有する。トランジスタの電流導電端子を説明するために使用される「ソース」及び「ドレイン」端子という用語は、時には相互交換可能であり、本明細書では「ソース-ドレイン」端子と呼ばれ得る。蓄積コンデンサCstは、トランジスタTdriveのゲート端子に結合されてもよく、画素22のデータ信号値を蓄積するように構成されてもよい。
実際には、表示画素22は、プロセス、電圧、及び温度(PVT)の変化の影響を受ける場合がある。そのような変化に起因して、異なる表示画素22間でトランジスタの閾値電圧が変化する可能性がある。駆動トランジスタの閾値電圧における変化により、異なる表示画素22に所望の画像にマッチしない光量を生成させる可能性がある。閾値電圧変化を緩和するための取り組みでは、図3に示すタイプの表示画素22は、画素内閾値電圧(Vt)補償をサポートするように動作可能であってもよい。画素内Vtキャンセリングス動作とも呼ばれる画素内閾値電圧補償動作は通常、少なくとも初期化フェーズと、Vtサンプリングフェーズと、データプログラミングフェーズと、エミッションフェーズと、を(この順で)含むことができる。Vtサンプリングフェーズ中、トランジスタTdriveの閾値電圧は、蓄積コンデンサCstを使用してサンプリングされ得る。その後、エミッションフェーズの間、トランジスタTdriveから発光ダイオード26内に流れるエミッション電流は、サンプリングされたVtレベルと相殺される期間を有する。結果として、エミッション電流は、駆動トランジスタの閾値電圧Vtに依存せず、したがって、駆動トランジスタにおける任意のVt変化の影響を受けないことになる。Vtサンプリングフェーズ中、サンプリング電流は、電流Isampleによって示されるようにトランジスタTdriveを通って流れることができる。
サンプリング電流レベルIsampleは、温度に対するディスプレイの感度に影響を及ぼし得る。例えば、ディスプレイの輝度は、温度の関数として変化し得る。そのような変動は、本明細書では温度輝度感度として定義される。実験は、サンプリング電流レベルが高いほど、特に低階調レベルにおいて温度輝度感度が高くなり、サンプリング電流レベルが低いほど、低階調レベルにおいて温度輝度感度が低くなることを示している。温度輝度感度は、所定の温度変化に対する表示輝度のパーセンテージ変化として定義することができる。一般に、温度に対するディスプレイの感度を最小化するために、温度輝度感度を可能な限り0に近く保持することが望ましい。
実施形態によれば、サンプリング電流Isampleは、Vtサンプリングフェーズの持続時間を長くすることによって低減することができる。図4は、ディスプレイにおける温度輝度感度が閾値電圧サンプリング持続時間Tsampleの関数としてどのように変化するかを示す特性曲線50をプロットしている。図4に示すように、曲線50は、閾値電圧サンプリング時間Tsampleが増加するにつれて、0%/℃に近づく。換言すれば、Tsample持続時間を増加させることにより、温度に対するディスプレイの感度を低減するのに役立ち得る。しかしながら、従来の表示画素アーキテクチャでは、Vtサンプリング持続時間は、データプログラミング期間の持続時間によって制限される(すなわち、データプログラミング期間は通常、ディスプレイの性能要件によって設定される1行時間に制限される)。
実施形態によれば、図5Aは、閾値電圧サンプリングフェーズをデータプログラミングフェーズから分離し、閾値電圧サンプリングフェーズの持続時間を延長して温度輝度感度を低減することによって、温度輝度感度を低減するように動作可能な例示的な表示画素22の回路図である。図5Aに示すように、表示画素22は、有機発光ダイオード26などの発光素子と、蓄積コンデンサCstなどのコンデンサと、駆動トランジスタTdrive、ゲート電圧設定トランジスタTgate、データローディングトランジスタTdata、初期化トランジスタTini、アノードリセットトランジスタTar並びにエミッション制御トランジスタTem1及びTem2などの薄膜トランジスタと、を含むことができる。エミッショントランジスタTem1及びTem2は、エミッショントランジスタと呼ばれることがある。画素22内のトランジスタの少なくとも一部又は全部は、半導体酸化物トランジスタである。半導体酸化物トランジスタは、半導体酸化物材料(例えば、インジウムガリウム亜鉛酸化物すなわちIGZO、インジウムスズ亜鉛酸化物すなわちITZO、インジウムガリウムスズ亜鉛酸化物すなわちIGTZO、インジウムスズ酸化物すなわちITO、又は他の半導体酸化物材料)から形成されたチャネル領域を有する薄膜トランジスタとして定義され、一般に、n型(nチャネル)トランジスタと見なされる。
半導体酸化物トランジスタは、シリコントランジスタ(すなわち、LTPS又は低温ポリシリコンと呼ばれることもある低温プロセスを使用して堆積されたポリシリコンチャネル領域を有するトランジスタ)とは著しく異なる。半導体酸化物トランジスタは、シリコントランジスタよりも漏れが低いため、トランジスタの少なくとも一部を画素22内に実装することにより、(例えば、電流がゲート端子又は駆動トランジスタTdriveから漏れ出すのを防止することによって)点滅(flicker)を低減するのに役立ち得る。
所望であれば、画素22内のトランジスタの少なくとも一部は、画素22が半導体酸化物トランジスタとシリコントランジスタ(例えば、n型LTPSトランジスタ又はp型LTPSトランジスタ)との組み合わせを含むハイブリッド構成を有するように、シリコントランジスタとして実装されてもよい。さらに他の適切な実施形態では、画素22は、画素22内の1つ以上の内部ノードに初期化電圧又は基準電圧を印加するための追加の初期化トランジスタを含むことができる。別の例として、表示画素22は、画素22の性能又は動作を改善する1つ以上のバイアス電圧を印加するための追加のスイッチングトランジスタ(例えば、1つ以上の追加の半導体酸化物トランジスタ又はシリコントランジスタ)を更に含むことができる。画素22が半導体酸化物トランジスタのみを含み、シリコントランジスタを含まない例示的な構成が、本明細書において一例として説明される場合がある。
駆動トランジスタTdriveは、ゲート端子G、(第1のソース-ドレイン端子と呼ばれることもある)ドレイン端子D、及び(第2のソース-ドレイン端子と呼ばれることもある)ソース端子Sを有する。トランジスタTdrive、エミッション制御トランジスタTem1及びTem2、並びに発光ダイオード26は、正の電源線500と接地電源線502との間に直列に接続される。発光ダイオード26は、関連するダイオードキャパシタンスColedを有することができる。エミッショントランジスタTem1及びTem2はそれぞれ、共用のエミッション制御信号EMを受信するように構成されたゲート端子を有する。トランジスタTem1及びTem2が共通のエミッション信号を受信する本例は、単なる例示に過ぎない。他の実施形態において、トランジスタTem1及びTem2は、異なるエミッション制御信号を受信することができる。
正の電源電圧VDDELは、正の電源端子500に供給され得、接地電源電圧VSSELは、接地電源端子502に供給され得る。正電源電圧VDDは、3V、4V、5V、6V、7V、2~8V、6V超、8V超、10V超、12V超、6~12V、12~20V、又は任意の好適な正電源電圧レベルであってもよい。接地電源電圧VSSELは、0V、-1V、-2V、-3V、-4V、-5V、-6V、-7V、2V未満、1V未満、0V未満、又は任意の好適な接地若しくは負電源電圧レベルであってもよい。エミッションフェーズ中、信号EM1及びEM2がアサートされてトランジスタTem1及びTem2をオンにし、これにより、電流が駆動トランジスタTdriveからダイオード26まで流れることを可能にする。駆動トランジスタTdriveがオンにされる程度により、端子500からダイオード26を通って端子502まで流れる電流量を制御し、それによって表示画素22からの発光量を制御する。
図5Aの例では、蓄積コンデンサCstは、駆動トランジスタTdriveのゲート端子とダイオード26のアノード(A)端子との間に結合されてもよい。データローディングトランジスタTdataは、トランジスタTdriveのゲート端子に結合された第1のソース-ドレイン端子と、データ線(例えば、データ信号Vdataを搬送する列線)に結合された第2のソース-ドレイン端子と、第1の走査制御信号SCAN1を受信するように構成されたゲート端子と、を有することができる。トランジスタTgateは、トランジスタTdriveのゲート端子に結合された第1のソース-ドレイン端子と、基準電圧線(例えば、基準電圧Vrefを搬送する列線)を介して基準電圧Vrefに結合された第2のソース-ドレイン端子と、第1の走査制御信号SCAN1を受信するように構成されたゲート端子と、を有し得る。したがって、Tdriveへのゲート端子に基準電圧Vrefを渡すように動作可能なトランジスタTgateは、ゲート電圧設定トランジスタと呼ばれることがある。電圧Vrefは、VDDELに等しいか、VDDEL未満であるか、又はVSSELとVDDELとの間の何らかの他の電圧レベルである固定電圧レベルであり得る。
トランジスタTiniは、Tdriveのソース端子に結合された第1のソース-ドレイン端子と、初期化電圧線(例えば、初期化電圧Viniを搬送する列線)を介して初期化電圧Viniを受け取るように構成された第2のソース-ドレイン端子と、第3の走査制御信号SC3を受信するように構成されたゲート端子と、を有し得る。トランジスタTarは、ダイオード26のアノード端子(アノード電極と呼ばれることもある)に結合された第1のソース-ドレイン端子と、アノードリセット電圧線(例えば、アノードリセット電圧Varを搬送する列線)を介してアノードリセット電圧を受け取るように構成された第2のソース-ドレイン端子と、第3の走査制御信号SC3を受信するように構成されたゲート端子と、を有することができる。ダイオード26は、VSSEL接地電源線502(共通電源線と呼ばれることもある)に結合されたカソード端子(カソード電極と呼ばれることもある)を有する。
電圧Var及びViniは、集合的にリセット電圧と呼ばれることがある。したがって、トランジスタTar及びViniは、集合的にリセットトランジスタ又は初期化トランジスタと呼ばれることがある。電圧Var及び電圧Viniは、VDDEL未満であるか、VSSELに等しいか、又はVSSELとVDDELとの間の何らかの他の中間電圧レベルである固定電圧レベルであり得る。所望であれば、電圧Var及び電圧Viniは、画素22の動作中に動的に変化する調整可能な電圧であってもよい。特定の実施形態では、電圧Varは電圧Viniに等しくてもよい。他の実施形態では、電圧Varは電圧Viniと異なってもよい。走査制御信号SCAN1、SCAN2、及びSCAN3(走査信号と呼ばれることがある)は、行制御線(図2の線Gを参照)を介して提供されてもよい。
図5Bは、図5Aに示すタイプの表示画素22の動作を示すタイミング図である。時刻t1の前に、走査信号SCAN2は、トランジスタTgateをアクティブ化する(オンにする)ためにアサートされる(例えば、ハイに駆動される)ことができ、エミッション信号EMは、トランジスタTem1及びTem2をオフにするためにデアサートされる(例えば、ローに駆動される)ことができる。トランジスタTgateをアクティブ化すると、トランジスタTdriveのゲート端子が基準電圧レベルVrefに駆動される。時刻t1において、走査信号SCAN3が一時的にハイにパルス化されて、トランジスタTini及びトランジスタTarをオンにする。トランジスタTiniをアクティブ化すると、トランジスタTdriveのソースノードが電圧Viniに駆動され、トランジスタTarをアクティブ化すると、OLEDアノード端子が電圧Varに駆動される。したがって、信号SCAN3がアサートされている間、トランジスタTdriveのゲート-ソース電圧Vgsは、(Vref-Vini)にバイアスされる。トランジスタTdriveのVgsが既知の電圧差に初期化され、アノード端子が電圧Varにリセットされるこの期間は、初期化フェーズと呼ばれることがある。信号SCAN3は、初期化フェーズの終わりにデアサートされて、トランジスタTini及びTarをオフにする。
特定の状況では、駆動トランジスタ閾値電圧Vtは、ディスプレイ14が黒色画像から白色画像に遷移しているとき、又はある階調レベル(gray level)から別の階調レベルに遷移しているときなどに変化する可能性がある。このVtのシフト(本明細書では、薄膜トランジスタ「ヒステリシス」と呼ばれることもある)は輝度を低減させる場合があるため、「第1のフレーム減光」として知られている。例えば、黒色フレームに関する、駆動トランジスタのVgsの関数としての飽和電流Idsの波形は、白色フレームに関する、駆動トランジスタのVgsの関数としての目標Idsの波形からわずかにオフセットすることがある。このオフセットを緩和するのを助けるために、適切なバイアス電圧が、非エミッションフェーズ中に駆動トランジスタの端子に直接印加され得る。図5Aの例では、初期化フェーズ中のトランジスタTdriveのソース端子への電圧Viniの印加は、ヒステリシスを緩和し、第1のフレーム応答を改善するのを助けることができ、「オンバイアスストレス」動作と呼ばれることがある。
時刻t2において、エミッション信号EMがアサートされ(例えば、ハイに駆動され)、トランジスタTem1及びTem2をオンにする。トランジスタTem1をオンにすると、トランジスタTdriveのドレイン端子がVDDELまで駆動され、その結果、トランジスタTdriveのソース端子が、トランジスタTdriveのゲートにおけるVrefレベルよりも1Vt低いレベルまで充電される。換言すれば、トランジスタTdriveのソース端子は、(Vref-Vt)まで充電される。トランジスタTem2もこの時間中にターンオンされるので、OLEDアノード端子は同様に(Vref-Vt)まで充電される。したがって、この時間中に蓄積コンデンサ間のサンプリングされた電圧は(Vref[Vref-Vt])に等しくなり、これはVtに等しい。時刻t3において、エミッション信号EMはデアサートされる(例えば、ローに駆動される)。Vtが蓄積コンデンサCstにわたってサンプリングされるt2からt3までのこの期間は、Vtサンプリングフェーズと呼ばれる。
時刻t4には、走査信号SCAN1はハイにパルス化されて、トランジスタTdataをオンにする。トランジスタTdataをアクティブ化させると、トランジスタTdriveのゲート端子が、画素22の新しいデータ信号値に対応するデータ電圧Vdataに駆動される。トランジスタTem2及びTarは両方ともこの時点でオフにされるので、アノード端子はハイインピーダンスノードであり、したがってコンデンサCstは放電することができない(例えば、駆動トランジスタゲート端子が新しいVdataレベルに駆動される場合であっても、コンデンサCst間の電圧はVtに等しいままである)。トランジスタTdataがデータ電圧Vdataをロードするためにアクティブ化されるこの期間は、データプログラミングフェーズと呼ばれる。所望される場合、エミッション信号EMは、任意選択で、データプログラミングフェーズを通してアサートされ、Vdataに比例する電流を、t3からt5までの期間中にエミッショントランジスタTem1及びTem2を通して流すことができる(代替波形590参照)。
時刻t5において、エミッション信号EMがアサートされて、ダイオード26が電圧Vdataに比例する光量を発することができるエミッションフェーズを開始する。エミッションフェーズの間、結果として生じるトランジスタTdriveのVgsは、[Vdata-(Vref-Vt)]に等しくなる。最終的なエミッション電流はVgs-Vtに比例するため、(Vgs-Vt)が(Vdata-Vref+Vt-Vt)と等しくなり、Vtが相殺されるので、エミッション電流はVtに依存しない。このように駆動トランジスタ閾値電圧が内部サンプリングされ相殺されるタイプの動作方式は、画素内閾値電圧補償と呼ばれることがある。初期化フェーズ、Vtサンプリングフェーズ、及びデータプログラミングフェーズを含むt1からt5までの期間は、データリフレッシュ期間と呼ばれることがある。
温度変動に対するディスプレイの感度を最小限に抑えるために、Vtサンプリングフェーズの持続時間を延長することができ、それによりサンプリング電流レベルを低減する。Vtサンプリングフェーズをデータプログラミングフェーズから切り離すことにより、Vtサンプリングフェーズ持続時間をデータプログラミングフェーズ持続時間から独立して長くすることが可能になり、データプログラミングフェーズ持続時間は、通常、ディスプレイの性能要件によって設定される1行時間に制限される。いくつかの実施形態では、Vtサンプリングフェーズ持続時間(すなわち、t2からt3までの時間期間)は、データプログラミングフェーズ持続時間(すなわち、SCAN1のパルス幅)よりも10~20倍長くすることができる。一般に、Vtサンプリングフェーズ持続時間は、データプログラミングフェーズ持続時間よりも少なくとも2倍、5倍、2~5倍、10倍、5~10倍、10~20倍、又は20倍超長くすることができる。Vtサンプリングフェーズの持続時間は、ディスプレイ温度輝度感度を抑制する必要な程度に応じて動的に調整することもできる。一般に、Vtサンプリングフェーズ持続時間が長くなれば、温度輝度感度が減少するであろう。
いくつかの実施形態では、画素22を含むディスプレイ14は、低リフレッシュレート動作をサポートするように任意選択で構成され得る。比較的低いリフレッシュレート(例えば、1Hz、2Hz、1~10Hz、30Hz未満、60Hz未満、又はその他の低レートのリフレッシュレート)でディスプレイ14を動作させることは、静的又はほぼ静的であるコンテンツを出力するアプリケーション、及び/又は最小限の電力消費を必要とするアプリケーションにとって好適であり得る。
図6は、低リフレッシュレートの表示駆動方式の図である。図6に示すように、ディスプレイ14は、短いデータリフレッシュ期間と延長された垂直帰線消去期間(vertical blanking period)との間で交互動作し得る。例として、各データリフレッシュ期間を、60Hzのデータリフレッシュ動作に従って約16.67ミリ秒(ms)とする一方、各垂直帰線消去期間を約1秒として、ディスプレイ14の全体のリフレッシュレートを1Hzまで低下させることができる。そのように構成すると、帰線消去持続j時間を調整して、ディスプレイ14の全体のリフレッシュレートを調整することができる。例えば、帰線消去持続時間を0.5秒に調整した場合、全体のリフレッシュレートは約2Hzに増加することになる。低リフレッシュレート駆動方式では、垂直帰線消去時間は、(例えば)データリフレッシュ時間よりも少なくとも2倍、少なくとも10倍、少なくとも30倍、又は少なくとも60倍長くてもよい。
図5Aに示すように、発光ダイオード26は、関連するキャパシタンスColedを有し得る。低い階調レベルを出力するために画素22を使用するとき、エミッション電流は比較的小さいので、キャパシタンスColedの充電はかなり長い時間を要する可能性がある。このような低階調レベルの点滅は典型的には、高リフレッシュレートでは知覚できない。しかし、低リフレッシュレートでは、各リフレッシュ期間中の低周波輝度変化に起因して、低階調レベルの点滅が観察され得る。低フレッシュレートの点滅を改善し、輝度変動を低減するのを助けるために、垂直帰線消去期間中に1回以上のアノードリセットを実行することが望ましい場合がある。
図5Cは、垂直帰線消去期間中の図5Aの画素22を制御するための関連信号波形の挙動を示すタイミング図である。時刻taの前に、エミッション信号EMは、エミッションを一時的に停止するためにデアサート(例えば、ローに駆動)されてもよい。時刻taの後、信号SCAN3をパルス化して、トランジスタTar及びTiniを一時的にアクティブ化させることができる。トランジスタTarをアクティブ化すると、OLEDアノード端子がアノードリセット電圧レベルVarに駆動される。時刻tbにおいて、エミッション信号EMは、エミッションを再開するためにアサートされ得る。時刻taからtbまでの持続時間は、時刻t1からt5までのアクティブリフレッシュ期間に等しくなければならない。そのようなアノードリセットは、システムがデータ値を更新できる場合に応じて、垂直帰線消去期間中に8ms毎、4ms毎、2ms毎、又は他の適切な間隔で実行することができる。垂直帰線消去期間中に複数のアノードリセットを実行することは、ディスプレイ14が低リフレッシュレートで動作しているときに低階調レベルの点滅及び輝度変動を緩和するのに役立つことができる。
画素22が1つのコンデンサCstを含む図5Aの例は、単なる例示にすぎない。図5Aの画素22の駆動電流(例えば、エミッション中に駆動トランジスタTdriveを流れる電流)は、[Coled/(Cst+Coled)]に比例する。OLEDキャパシタンスColedがCstに対して小さい場合、駆動電流は減衰することになる。
図7は、追加のコンデンサCboostを含む画素22の別の適切な実施形態を示す。図7に示すように、コンデンサCboostは、OLEDアノード端子に結合された第1の端子と、DC電圧レベルVdcに結合された第2の端子とを有する。電圧Vdcは、VDDEL、VSSEL、Vref、Var、Vini、又は画素22内の他の利用可能な/既存の電圧に短絡することができる。図7の画素22の残りの部分の構造及び機能は、図5Aのものと同一であり、明瞭化のために繰り返す必要はない。図5Bのデータリフレッシュ動作及び図5Cの垂直帰線消去(vertical blanking)アノードリセット動作は、図7の画素22にも適用することができる。このように構成されていると、図7の画素22の駆動電流は、[(Coled+Cboost)/(Cst+Coled+Cboost)]に比例することになる。コンデンサCboostを適切なサイズにすることによって、Coledによって引き起こされる駆動電流の減衰は、特定のデータ電圧範囲で減少させることができる。したがって、コンデンサCboostは、駆動電流レベルをブーストするように機能し、したがって、電流ブーストコンデンサと呼ばれることがある。
エミッショントランジスタTem1及びTem2が共通のエミッション信号EMによって制御される図7の実施形態は、単なる例示にすぎない。図8Aは、別個のエミッション制御信号によって制御されるエミッショントランジスタを有する画素22の別の実施形態を示す。図8Aに示すように、エミッショントランジスタTem1は、第1のエミッション制御信号EM1を受信するように構成されたゲートを有するが、エミッショントランジスタTem2は、第2のエミッション制御信号EM2を受信するように構成されたゲートを有する。別個のエミッション制御信号EM2を有することにより、トランジスタTem2をVtサンプリングフェーズの間にオフにすることができ、これにより、駆動トランジスタソース端子がアノード端子から電気的に絶縁される。駆動トランジスタソース端子をアノード端子から絶縁する又は切り離すことにより、VSSEL共通電極上に結合されることがある潜在的なノイズ源に対する画素22の耐性が改善される。例えば、ディスプレイ14の上に時々重ねられるタッチセンサアレイは、VSSEL線上にノイズを注入する可能性がある。Vtサンプリング及びデータプログラミングフェーズ中にトランジスタTem2をオフにすることによって、そのようなタイプのノイズ注入を拒絶することができる。
コンデンサCstは、トランジスタTdriveのゲート端子に結合された第1の端子、及びトランジスタTdriveのソース端子に結合された第2の端子を有する。コンデンサCboostは、トランジスタTdriveのソース端子に結合された第1の端子、及び電圧Vdcに結合された第2の端子を有する。電圧Vdcは、VDDEL、VSSEL、Vref、Var、Vini、又は画素22内の他の利用可能な/既存の電圧に短絡することができる。図8Aの画素22の残りの部分の構造及び機能は、図5Aのものと同一であり、明瞭化のために繰り返す必要はない。このように構成されていると、図8Aの画素22の駆動電流は、[(Cboost)/(Cst+Cboost)]に比例する。コンデンサCboostを適切なサイズにすることによって、駆動電流を、データプログラミングフェーズ中に特定のデータ電圧範囲の相対的な符号を保つことができる。したがって、コンデンサCboostは、駆動電流レベルをブーストするように機能し、したがって、電流ブーストコンデンサと呼ばれることがある。
図8Bは、図8Aに示すタイプの表示画素22の動作を示すタイミング図である。時刻t1の前に、走査信号SCAN2は、トランジスタTgateをアクティブ化する(オンにする)ためにアサートされる(例えば、ハイに駆動される)ことができ、エミッション信号EM1及びEM2は、トランジスタTem1及びTem2をオフにするためにデアサートされる(例えば、ローに駆動される)ことができる。トランジスタTgateをアクティブ化すると、トランジスタTdriveのゲート端子が基準電圧レベルVrefに駆動される。時刻t1において、走査信号SCAN3が一時的にハイにパルス化されて、トランジスタTini及びトランジスタTarをオンにする。トランジスタTiniをアクティブ化すると、トランジスタTdriveのソースノードが電圧Viniに駆動され、トランジスタTarをアクティブ化すると、OLEDアノード端子が電圧Varに駆動される。初期化フェーズの間、トランジスタTdriveのゲート-ソース電圧Vgsは、(Vref-Vini)にバイアスされる。
時刻t2において、エミッション信号EM1のみがアサートされて(例えば、ハイに駆動されて)トランジスタTem1をオンにし、トランジスタTem2はオフのままである。トランジスタTem1をオンにすると、トランジスタTdriveのドレイン端子がVDDELまで駆動され、その結果、トランジスタTdriveのソース端子が、トランジスタTdriveのゲートにおけるVrefレベルよりも1Vt低いレベルまで充電される。換言すれば、トランジスタTdriveのソース端子は、時刻t2からt3までのVtサンプリングフェーズの間に(Vref-Vt)まで充電される。トランジスタTem2はこの時間中にオフにされるので、VSSEL及びOLEDアノード端子に注入される任意の潜在的なノイズは、駆動トランジスタソース端子から遮断される。
時刻t4には、走査信号SCAN1はハイにパルス化されて、トランジスタTdataをオンにする。トランジスタTdataをアクティブ化させると、トランジスタTdriveのゲート端子が、画素22の新しいデータ信号値に対応するデータ電圧Vdataに駆動される。トランジスタTem2及びTarは両方ともこの時点でオフにされるので、アノード端子はハイインピーダンスノードであり、したがってコンデンサCstは放電することができない(例えば、駆動トランジスタゲート端子が新しいVdataレベルに駆動される場合であっても、コンデンサCst間の電圧はVtに等しいままである)。トランジスタTdataがデータ電圧Vdataをロードするためにアクティブ化されるこの期間は、データプログラミングフェーズと呼ばれる。所望であれば、エミッション信号EM1は、任意選択で、データプログラミングフェーズを通してアサートされて、Vdataに比例する電流が、t3からt5までの期間中に少なくともエミッショントランジスタTem1を流れることを可能にすることができる(代替波形890を参照)。
時刻t5において、エミッション信号EMがアサートされて、ダイオード26が電圧Vdataに比例する光量を発することができるエミッションフェーズを開始する。エミッションフェーズの間、結果として生じるトランジスタTdriveのVgsは、[Vdata-(Vref-Vt)]に等しくなる。最終的なエミッション電流はVgs-Vtに比例するため、(Vgs-Vt)が(Vdata-Vref
+Vt-Vt)と等しくなるので、エミッション電流はVtに依存せず、Vtが相殺されて画素内閾値電圧相殺動作を完了する。図5Bに関連して上述したように、Vtサンプリングフェーズの持続時間は、ディスプレイ14の温度輝度感度を最小化するために、データプログラミングフェーズの持続時間に対して独立して増加させることができる(例えば、Vtサンプリングフェーズの持続時間は、データプログラミングフェーズの持続時間よりも少なくとも2倍、5倍、2~5倍、10倍、5~10倍、10~20倍、又は20倍超長くすることができる)。
+Vt-Vt)と等しくなるので、エミッション電流はVtに依存せず、Vtが相殺されて画素内閾値電圧相殺動作を完了する。図5Bに関連して上述したように、Vtサンプリングフェーズの持続時間は、ディスプレイ14の温度輝度感度を最小化するために、データプログラミングフェーズの持続時間に対して独立して増加させることができる(例えば、Vtサンプリングフェーズの持続時間は、データプログラミングフェーズの持続時間よりも少なくとも2倍、5倍、2~5倍、10倍、5~10倍、10~20倍、又は20倍超長くすることができる)。
図8Aの画素22は、低リフレッシュレートディスプレイに使用することができる。図8Cは、低リフレッシュレート動作の延長された垂直帰線消去期間中の図8Aの画素22を制御する関連信号波形の挙動を示すタイミング図である。時刻taの前に、エミッション信号EM1及びEM2は、エミッションを一時的に停止するためにデアサート(例えば、ローに駆動)されてもよい。時刻taの後、信号SCAN3をパルス化して、トランジスタTar及びTiniを一時的にアクティブ化させることができる。トランジスタTarをアクティブ化すると、OLEDアノード端子がアノードリセット電圧レベルVarに駆動される。時刻tbにおいて、エミッション信号EM1及びEM2は、エミッションを再開するためにアサートされ得る。時刻taからtbまでの持続時間は、時刻t1からt5までのアクティブリフレッシュ期間に等しくなければならない(図8B参照)。そのようなアノードリセットは、システムがデータ値を更新できる場合に応じて、垂直帰線消去期間中に8ms毎、4ms毎、2ms毎、又は他の適切な間隔で実行することができる。垂直帰線消去期間中に複数のアノードリセットを実行することは、ディスプレイ14が低リフレッシュレートで動作しているときに低階調レベルの点滅及び輝度変動を緩和するのに役立つことができる。
エミッショントランジスタTem1が正の電源線とトランジスタTdriveとの間に挿入されている図8Aの画素22の実施形態は、単なる例示にすぎない。このような構成では、トランジスタTdrive間の寄生ゲート-ドレイン容量により、前の行に関連付けられたデータ信号を、データプログラミングフェーズ中に典型的には浮遊しているトランジスタTdriveのドレイン端子に意図せずに結合させる場合がある。この電位データが駆動トランジスタドレイン端子に結合するために、SCAN1データローディングパルスは1行時間未満に制限されなければならない。SCAN1パルス時間に対するこのような厳しい制約は、ゲートドライバ回路34(図2)の設計の複雑さを増大させる可能性がある。
そのような設計の制約を軽減するのを助けるために、トランジスタTem1及びTdriveの順序を交換することができる(例えば、図9参照)。図9に示すように、トランジスタTdriveとTem2との間にエミッショントランジスタTem1を介在させてもよい。特に、トランジスタTdriveは、VDDELに短絡されたドレイン端子と、エミッショントランジスタTem1に結合されたソース端子とを有することができる。トランジスタTdriveのドレイン端子をVDDELに接続することによって、駆動トランジスタのドレイン端子は、もはやフローティングではなくなり、したがって、そのノードに記憶された前の行データの潜在的なメモリは存在し得ない。その結果、データプログラミングフェーズ中のSCAN1のパルス幅は、1行時間よりも長くなり得る。より広いSCAN1パルスを可能にすることにより、ゲートドライバ設計の簡略化が助長され得る。
コンデンサCstは、トランジスタTdriveのゲート端子に結合された第1の端子、及びトランジスタTem1のソース端子に結合された第2の端子を有する。コンデンサCboostは、トランジスタTem1のソース端子に結合された第1の端子、及び電圧Vdcに結合された第2の端子を有する。電圧Vdcは、VDDEL、VSSEL、Vref、Var、Vini、又は画素22内の他の利用可能な/既存の電圧に短絡することができる。トランジスタTdrive及びTem1の位置が交換されているので、トランジスタTem2及びTiniはトランジスタTem1のソース端子に直接結合されている。
図9の画素22の残りの部分の構造及び機能は、図8Aのものと同様であり、明瞭化のために繰り返す必要はない。図8Bのデータリフレッシュ動作及び図8Cの垂直帰線消去アノードリセット動作は、図9の画素22にも適用することができる。このように構成されており、動作されると、図9の画素22の駆動電流は、[(Cboost)/(Cst+Cboost)]に比例することになる。コンデンサCboostを適切なサイズにすることによって、駆動電流を、データプログラミングフェーズ中に特定のデータ電圧範囲の相対的な符号を保つことができる。したがって、コンデンサCboostは、駆動電流レベルをブーストするように機能し、したがって、電流ブーストコンデンサと呼ばれることがある。
図9の実施形態では、トランジスタTem1が初期化フェーズ中にオフにされるので、トランジスタTiniは、初期化フェーズ中に電圧ViniをトランジスタTdriveに印加することができない。換言すれば、オンバイアスストレス動作は、図9の画素22に適用することができない。図10は、初期化トランジスタTiniがトランジスタTdriveのソース端子に結合されている画素22の別の実施形態を示す。トランジスタTiniをトランジスタTdriveのソース端子に直接接続することにより、トランジスタTiniは、初期化フェーズ中にオンバイアスストレス動作を実行して、ヒステリシス及び第1のフレーム減光(dimming)を緩和することができる。図10の画素22の残りの部分の構造及び機能は、図9のものと同一であり、明瞭化のために繰り返す必要はない。図8Bのデータリフレッシュ動作は、図10の画素22にも適用することができる。しかし、初期化フェーズの間、信号EM1は、トランジスタTem1をオンにするためにアサートされたままであり得る(例えば、ハイに保たれ得る)。同様に、図8Cの垂直帰線消去アノードリセット制御方式は、図10の画素22にも適用することができる。
画素22が、アノード端子に結合されたアノードリセットトランジスタTarと、トランジスタTdriveに結合された別個の初期化トランジスタTiniとの両方を含む図8Aの実施形態は、単なる例示にすぎない。図11Aは、別個の初期化トランジスタTiniを含まない画素22の別の適切な実施形態を示す。換言すれば、図11Aの画素22の構造及び機能は、図11Aの画素22が1つ少ないトランジスタを含む(すなわち、図11Aの画素22はトランジスタTiniを含まない)ことを除いて、図8Aのものと同一である。
図11Bは、図11Aに示すタイプの表示画素22の動作を示すタイミング図である。時刻t1の前に、走査信号SCAN2は、トランジスタTgateをアクティブ化する(オンにする)ためにアサートされる(例えば、ハイに駆動される)ことができ、エミッション信号EM1は、トランジスタTem1をオフにするためにデアサートされる(例えば、ローに駆動される)ことができる。トランジスタTgateをアクティブ化すると、トランジスタTdriveのゲート端子が基準電圧レベルVrefに駆動される。時刻t1において、走査信号SCAN3はハイにパルス化され、トランジスタTarをオンにする。トランジスタTarをアクティブ化することにより、OLEDアノード端子を電圧Varに駆動する。初期化フェーズ中、信号EM2はハイのままであるので、トランジスタTdriveのソース端子もトランジスタTem2を介してVarにリセットされる。したがって、初期化フェーズの間、トランジスタTdriveのゲート-ソース電圧Vgsは、(VrefVar)にバイアスされる。電圧Varはまた、初期化フェーズ中にトランジスタTdriveのソース端子に直接印加されるので、電圧Varはまた、オンバイアスストレスを印加してVtヒステリシスを緩和し、第1のフレーム応答を改善するように機能することができる。
時刻t2において、エミッション信号EM1のみがアサートされて(例えば、ハイに駆動されて)トランジスタTem1をオンにし、トランジスタTem2はオフである。トランジスタTem1をオンにすると、トランジスタTdriveのドレイン端子がVDDELまで駆動され、その結果、トランジスタTdriveのソース端子が、トランジスタTdriveのゲートにおけるVrefレベルよりも1Vt低いレベルまで充電される。換言すれば、トランジスタTdriveのソース端子は、時刻t2からt3までのVtサンプリングフェーズの間に(Vref-Vt)まで充電される。トランジスタTem2はこの時間中にオフにされるので、VSSEL及びOLEDアノード端子に注入される任意の潜在的なノイズは、駆動トランジスタソース端子から遮断される。
時刻t4において、走査信号SCAN1がハイにパルス化されて、データプログラミングフェーズ中にトランジスタTdataをオンにする。トランジスタTdataをアクティブ化させると、トランジスタTdriveのゲート端子が、画素22の新しいデータ信号値に対応するデータ電圧Vdataに駆動される。トランジスタTem2及びTarは両方ともこの時点でオフにされるので、アノード端子はハイインピーダンスノードであり、したがってコンデンサCstは放電することができない(例えば、駆動トランジスタゲート端子が新しいVdataレベルに駆動される場合であっても、コンデンサCst間の電圧はVtに等しいままである)。所望であれば、エミッション信号EM1は、任意選択で、データプログラミングフェーズを通してアサートされて、Vdataに比例する電流が、t3からt5までの期間中に少なくともエミッショントランジスタTem1を流れることができる(代替波形1190を参照)。
時刻t5において、エミッション信号EMがアサートされて、ダイオード26が電圧Vdataに比例する光量を発することができるエミッションフェーズを開始する。エミッションフェーズの間、結果として生じるトランジスタTdriveのVgsは、[Vdata-(Vref-Vt)]に等しくなる。最終的なエミッション電流はVgs-Vtに比例するため、(Vgs-Vt)が(Vdata-Vref+Vt-Vt)と等しくなるので、エミッション電流はVtに依存せず、Vtが相殺されて画素内閾値電圧相殺動作を完了する。図5Bに関連して上述したように、Vtサンプリングフェーズの持続時間は、ディスプレイ14の温度輝度感度を最小化するために、データプログラミングフェーズの持続時間に対して独立して増加させることができる(例えば、Vtサンプリングフェーズの持続時間は、データプログラミングフェーズの持続時間よりも少なくとも2倍、5倍、2~5倍、10倍、5~10倍、10~20倍、又は20倍超長くすることができる)。
図11Aの画素22は、低リフレッシュレートディスプレイに使用することができる。図11Cは、低リフレッシュレート動作の延長された垂直帰線消去期間中の図11Aの画素22を制御する関連信号波形の挙動を示すタイミング図である。時刻taの前に、エミッション信号EM1及びEM2は、エミッションを一時的に停止するためにデアサート(例えば、ローに駆動)されてもよい。時刻taの後、信号SCAN3をパルス化して、トランジスタTarを一時的にアクティブ化させることができる。トランジスタTarをアクティブ化すると、OLEDアノード端子がアノードリセット電圧レベルVarに駆動される。時刻tbにおいて、エミッション信号EM1及びEM2は、エミッションを再開するためにアサートされ得る。時刻taからtbまでの持続時間は、時刻t1からt5までのアクティブリフレッシュ期間に等しくなければならない(図11B参照)。そのようなアノードリセットは、システムがデータ値を更新できる場合に応じて、垂直帰線消去期間中に8ms毎、4ms毎、2ms毎、又は他の適切な間隔で実行することができる。垂直帰線消去期間中に複数のアノードリセットを実行することは、ディスプレイ14が低リフレッシュレートで動作しているときに低階調レベルの点滅及び輝度変動を緩和するのに役立つことができる。
画素22が2つのエミッショントランジスタを含む図8Aの実施形態は、単なる例示にすぎない。図12Aは、1つのエミッショントランジスタを含む画素22の別の適切な実施形態を示す。換言すれば、図12Aの画素22の構造及び機能は、図12Aの画素22が1つ少ないエミッショントランジスタを含む(すなわち、図12Aの画素22は、トランジスタTdriveとダイオード26との間に結合された単一のエミッショントランジスタTernを含むが、他のいかなるエミッション制御トランジスタも含まない)ことを除いて、図8Aのものと同一である。単一のエミッショントランジスタTemは、エミッション信号EMを受信するように構成されたゲートを有する。
図12Bは、図12Aに示されるタイプの表示画素22の動作を示すタイミング図である。時刻t1の前に、走査信号SCAN2は、トランジスタTgateをアクティブ化する(オンにする)ためにアサートされる(例えば、ハイに駆動される)ことができ、エミッション信号EMは、トランジスタTemをオフにするためにデアサートされる(例えば、ローに駆動される)ことができる。トランジスタTgateをアクティブ化すると、トランジスタTdriveのゲート端子が基準電圧レベルVrefに駆動される。時刻t1において、走査信号SCAN3が一時的にハイにパルス化されて、トランジスタTar及びTiniをオンにする。トランジスタTiniをアクティブ化することにより、トランジスタTdriveのソース端子をViniに駆動し、トランジスタTarをアクティブ化することにより、OLEDアノード端子を電圧Varに駆動する。従って、初期化フェーズの間、トランジスタTdriveのゲート-ソース電圧Vgsは、(Vref-Vini)にバイアスされる。
この時間中、トランジスタTdrive及びTiniを介してVDDELからViniへの短絡電流経路が存在し得る。仮にViniが行方向のルーティング線上で伝達される場合、所与の行に沿った全ての単一のアクセスされた画素からのそのような電流は、大幅なIR降下を生成することになるであろう。IR降下を管理可能なレベルに保つのを助けるために、初期化電圧Viniは、列方向ルーティング線を介して画素22にルーティングされてもよく、それにより、任意の所与の行がアクセスされているときに、各初期化列線のみは、1つの短絡電流経路しかを見ないことになる。
時刻t2からt3まで、SCAN2のみがアサートされたままである。トランジスタTdriveのドレイン端子はここではVDDELに直接接続されているので、時刻t2においてSCAN3をオフにすることにより、トランジスタTdriveのソース端子は、トランジスタTdriveのゲートにおけるVrefレベルよりも1Vt低いレベルまで充電することができる。換言すれば、トランジスタTdriveのソース端子は、時刻t2からt3までのVtサンプリングフェーズの間に(Vref-Vt)まで充電される。
時刻t4において、走査信号SCAN1がハイにパルス化されて、データプログラミングフェーズ中にトランジスタTdataをオンにする。トランジスタTdataをアクティブ化させると、トランジスタTdriveのゲート端子が、画素22の新しいデータ信号値に対応するデータ電圧Vdataに駆動される。トランジスタTem及びTiniは両方ともこの時点でオフにされるので、コンデンサCstは放電することができない(例えば、駆動トランジスタゲート端子が新しいVdataレベルに駆動されても、コンデンサCst間の電圧はVtに等しいままである)。所望される場合、エミッション信号EMは、任意選択で、データプログラミングフェーズを通してアサートされ、Vdataに比例する電流を、t3からt5までの期間中にエミッショントランジスタTemを通して流すことができる(代替波形1490参照)。
時刻t5において、エミッション信号EMがアサートされて、ダイオード26が電圧Vdataに比例する光量を発することができるエミッションフェーズを開始する。エミッションフェーズの間、結果として生じるトランジスタTdriveのVgsは、[Vdata-(Vref-Vt)]に等しくなる。最終的なエミッション電流はVgs-Vtに比例するため、(Vgs-Vt)が(Vdata-Vref+Vt-Vt)と等しくなるので、エミッション電流はVtに依存せず、Vtが相殺されて画素内閾値電圧相殺動作を完了する。図5Bに関連して上述したように、Vtサンプリングフェーズの持続時間は、ディスプレイ14の温度輝度感度を最小化するために、データプログラミングフェーズの持続時間に対して独立して増加させることができる(例えば、Vtサンプリングフェーズの持続時間は、データプログラミングフェーズの持続時間よりも少なくとも2倍、5倍、2~5倍、10倍、5~10倍、10~20倍、又は20倍超長くすることができる)。
図12Aの画素22は、低リフレッシュレートディスプレイに使用することができる。図12Cは、低リフレッシュレート動作の延長された垂直帰線消去期間中の図12Aの画素22を制御する関連信号波形の挙動を示すタイミング図である。時刻taの前に、エミッション信号EMは、エミッションを一時的に停止するためにデアサート(例えば、ローに駆動)されてもよい。時刻taの後、信号SCAN3をパルス化して、トランジスタTar及びTiniを一時的にアクティブ化させることができる。トランジスタTarをアクティブ化すると、OLEDアノード端子がアノードリセット電圧レベルVarに駆動される。時刻tbにおいて、エミッション信号EMは、エミッションを再開するためにアサートされ得る。時刻taからtbまでの持続時間は、時刻t1からt5までのアクティブリフレッシュ期間に等しくなければならない(図12B参照)。そのようなアノードリセットは、システムがデータ値を更新できる場合に応じて、垂直帰線消去期間中に8ms毎、4ms毎、2ms毎、又は他の適切な間隔で実行することができる。垂直帰線消去期間中に複数のアノードリセットを実行することは、ディスプレイ14が低リフレッシュレートで動作しているときに低階調レベルの点滅及び輝度変動を緩和するのに役立つことができる。
画素22が、アノード端子に結合されたアノードリセットトランジスタTarと、トランジスタTdriveに結合された別個の初期化トランジスタTiniとの両方を含む図12Aの実施形態は、単なる例示にすぎない。図13Aは、別個の初期化トランジスタTiniを含まない画素22の別の適切な実施形態を示す。換言すれば、図13Aの画素22の構造及び機能は、図13Aの画素22が1つ少ないトランジスタを含む(すなわち、図13Aの画素22はトランジスタTiniを含まない)ことを除いて、図12Aのものと同一である。したがって、図13Aの画素22は、5つの半導体酸化物トランジスタと2つのコンデンサCst及びCboostのみを含む。
図13Bは、図13Aに示すタイプの表示画素22の動作を示すタイミング図である。時刻t1の前に、走査信号SCAN2は、トランジスタTgateをアクティブ化する(オンにする)ためにアサートされ得る(例えば、ハイに駆動され得る)。トランジスタTgateをアクティブ化すると、トランジスタTdriveのゲート端子が基準電圧レベルVrefに駆動される。時刻t1において、走査信号SCAN3はハイにパルス化され、トランジスタTarをオンにする。トランジスタTarをアクティブ化すると、トランジスタTdriveのソース端子がVarに駆動される。初期化フェーズの間、信号EMはハイに保たれるので、電圧Varは、トランジスタTernを介してトランジスタTdriveのソース端子に印加され得る。したがって、初期化フェーズの間、トランジスタTdriveのゲート-ソース間電圧Vgsは、(Vref-Var)にバイアスされる。電圧Varはまた、初期化フェーズ中にトランジスタTdriveのソース端子に直接印加されるので、電圧Varはまた、オンバイアスストレスを印加してVtヒステリシスを緩和し、第1のフレーム応答を改善するように機能することができる。
この時間の間、トランジスタTdrive、Tern、及びTarを通るVDDELからVarへの短絡電流経路が存在し得る。仮にVarが行方向ルーティング線上で伝達される場合、所与の行に沿った全ての単一のアクセスされた画素からのそのような電流は、大幅なIR降下を生成することになるであろう。IR降下を管理可能なレベルに保つのを助けるために、アノードリセット電圧Varは、列方向ルーティング線を介して画素22にルーティングされてもよく、それにより、任意の所与の行がアクセスされているときに、各アノードリセット列線のみは、1つの短絡電流経路しかを見ないことになる。
時刻t2からt3まで、SCAN2のみがアサートされたままである。トランジスタTdriveのドレイン端子はここではVDDELに直接接続されているので、時刻t2においてSCAN3をオフにすることにより、トランジスタTdriveのソース端子は、トランジスタTdriveのゲートにおけるVrefレベルよりも1Vt低いレベルまで充電することができる。換言すれば、トランジスタTdriveのソース端子は、時刻t2からt3までのVtサンプリングフェーズの間に(Vref-Vt)まで充電される。
時刻t4において、走査信号SCAN1がハイにパルス化されて、データプログラミングフェーズ中にトランジスタTdataをオンにする。トランジスタTdataをアクティブ化させると、トランジスタTdriveのゲート端子が、画素22の新しいデータ信号値に対応するデータ電圧Vdataに駆動される。トランジスタTernがこの時点でオフにされるので、コンデンサCstは放電することができない(例えば、駆動トランジスタゲート端子が新しいVdataレベルに駆動されても、コンデンサCst間の電圧はVtに等しいままである)。
時刻t5において、エミッション信号EMがアサートされて、ダイオード26が電圧Vdataに比例する光量を発することができるエミッションフェーズを開始する。エミッションフェーズの間、結果として生じるトランジスタTdriveのVgsは、[Vdata-(Vref-Vt)]に等しくなる。最終的なエミッション電流はVgs-Vtに比例するため、(Vgs-Vt)が(Vdata-Vref+Vt-Vt)と等しくなるので、エミッション電流はVtに依存せず、Vtが相殺されて画素内閾値電圧相殺動作を完了する。図5Bに関連して上述したように、Vtサンプリングフェーズの持続時間は、ディスプレイ14の温度輝度感度を最小化するために、データプログラミングフェーズの持続時間に対して独立して増加させることができる(例えば、Vtサンプリングフェーズの持続時間は、データプログラミングフェーズの持続時間よりも少なくとも2倍、5倍、2~5倍、10倍、5~10倍、10~20倍、又は20倍超長くすることができる)。
図13Aの画素22は、低リフレッシュレートディスプレイにも使用することができる。図12Cの垂直帰線消去アノードリセット制御方式は、図13Aの画素22にも適用することができる。
画素22が、VDDEL電源線に短絡されたドレイン端子を有するトランジスタTdriveを含む図13Aの実施形態は、単なる例示にすぎない。図14Aは、ドレイン端子がエミッショントランジスタTernを介してVDDEL線に結合され、ソース端子がアノード端子に結合されたトランジスタTdriveを有する画素22の別の適切な実施形態を示す。換言すれば、図14Aの画素22の構造及び機能は、トランジスタTdrive及びTernの位置が交換されていることを除いて、図13Aのものと同一である。図14Aの画素22は、5つの半導体酸化物トランジスタ及び2つのコンデンサCst及びCboostのみを含む。特に、コンデンサCstは、トランジスタTdriveのゲート端子に結合された第1の端子、及びアノード端子に結合された第2の端子を有することができる。コンデンサCboostは、アノード端子に結合された第1の端子と、電圧Vdcを受け取るように構成された第2の端子とを有する。画素22は、コンデンサCboostを含む必要はない(すなわち、コンデンサCboostは任意である)。
図14Bは、図13Aに示すタイプの表示画素22の動作を示すタイミング図である。時刻t1の前に、走査信号SCAN2は、トランジスタTgateをアクティブ化する(オンにする)ためにアサートされ得る(例えば、ハイに駆動され得る)。トランジスタTgateをアクティブ化すると、トランジスタTdriveのゲート端子が基準電圧レベルVrefに駆動される。時刻t1において、走査信号SCAN3はハイにパルス化され、トランジスタTarをオンにする。トランジスタTarをアクティブ化すると、トランジスタTdriveのソース端子がVarに駆動される。信号EMは、初期化フェーズの間、一時的にオフにされ得る。トランジスタTarをアクティブ化することによって、電圧VarをトランジスタTdriveのソース端子に印加することができる。したがって、初期化フェーズの間、トランジスタTdriveのゲート-ソース電圧Vgsは、(VrefVar)にバイアスされる。電圧Varはまた、初期化フェーズ中にトランジスタTdriveのソース端子に直接印加されるので、電圧Varはまた、オンバイアスストレスを印加してVtヒステリシスを緩和し、第1のフレーム応答を改善するように機能することができる。初期化フェーズ中にトランジスタTernをオフにすることにより、VDDELとVarとの間の短絡電流経路が防止される。
時刻t2~t3において、信号SCAN2及びEMがアサートされる。信号EMをアサートすると、トランジスタTdriveのドレイン端子がVDDELに接続される。トランジスタTdriveのドレイン端子はここではVDDELに直接接続されているので、時刻t2においてSCAN3をオフにすることにより、トランジスタTdriveのソース端子は、トランジスタTdriveのゲートにおけるVrefレベルよりも1Vt低いレベルまで充電することができる。換言すれば、トランジスタTdriveのソース端子は、時刻t2からt3までのVtサンプリングフェーズの間に(Vref-Vt)まで充電される。
時刻t4において、走査信号SCAN1がハイにパルス化されて、データプログラミングフェーズ中にトランジスタTdataをオンにする。トランジスタTdataをアクティブ化させると、トランジスタTdriveのゲート端子が、画素22の新しいデータ信号値に対応するデータ電圧Vdataに駆動される。トランジスタTar及びTernがこの時点でオフにされるので、コンデンサCstは放電することができない(例えば、駆動トランジスタゲート端子が新しいVdataレベルに駆動される場合であっても、コンデンサCst間の電圧はVtに等しいままである)。
時刻t5において、エミッション信号EMがアサートされて、ダイオード26が電圧Vdataに比例する光量を発することができるエミッションフェーズを開始する。エミッションフェーズの間、結果として生じるトランジスタTdriveのVgsは、[Vdata-(Vref-Vt)]に等しくなる。最終的なエミッション電流はVgs-Vtに比例するため、(Vgs-Vt)が(Vdata-Vref+Vt-Vt)と等しくなるので、エミッション電流はVtに依存せず、Vtが相殺されて画素内閾値電圧相殺動作を完了する。図5Bに関連して上述したように、Vtサンプリングフェーズの持続時間は、ディスプレイ14の温度輝度感度を最小化するために、データプログラミングフェーズの持続時間に対して独立して増加させることができる(例えば、Vtサンプリングフェーズの持続時間は、データプログラミングフェーズの持続時間よりも少なくとも2倍、5倍、2~5倍、10倍、5~10倍、10~20倍、又は20倍超長くすることができる)。
図14Aの画素22は、低リフレッシュレートディスプレイにも使用することができる。図12Cの垂直帰線消去アノードリセット制御方式は、図14Aの画素22にも適用することができる。
実施形態によれば、ゲートドライバ回路と、ゲートドライバ回路に結合された複数の画素と、を備えるディスプレイであって、複数の画素のうちの少なくとも1つの画素が、アノード端子を有する発光ダイオードと、発光ダイオードと直列に結合された駆動トランジスタであって、ゲート端子、第1のソース-ドレイン端子、及び第2のソース-ドレイン端子を含む駆動トランジスタと、駆動トランジスタのゲート端子に結合された第1のソース-ドレイン端子、データ線に結合された第2のソース-ドレイン端子、及びゲートドライバ回路から第1の走査信号を受信するように構成されたゲート端子を有する、データローディングトランジスタと、駆動トランジスタのゲート端子に結合された第1のソース-ドレイン端子、基準電圧を受け取るように構成された第2のソース-ドレイン端子、及びゲートドライバ回路から第2の走査信号を受信するように構成されたゲート端子を有するゲート電圧設定トランジスタと、を備え、ゲートドライバ回路は、閾値電圧サンプリングフェーズ中に、第2の走査信号をアサートし、データプログラミングフェーズ中に第1の走査信号をアサートするように構成されており、データプログラミングフェーズは第1の持続時間を有し、閾値電圧サンプリングフェーズは第1の持続時間よりも長い第2の持続時間を有する、ディスプレイが提供される。
別の実施形態によれば、ゲートドライバ回路は、リフレッシュ動作中にデータプログラミングフェーズの前に閾値電圧サンプリングフェーズを実行するように構成されている。
別の実施形態によれば、第2の持続時間は、第1の持続時間よりも少なくとも10倍大きい。
別の実施形態によれば、複数の画素内の少なくとも1つの画素は、発光ダイオードのアノード端子に結合された第1のソース-ドレイン端子、アノードリセット電圧を受け取るように構成された第2のソース-ドレイン端子、及びゲートドライバ回路から第3の走査信号を受信するように構成されたゲート端子を有する、アノードリセットトランジスタを更に備える。
別の実施形態によれば、複数の画素内の少なくとも1つの画素は、
駆動トランジスタの第2のソース-ドレイン端子に結合された第1のソース-ドレイン端子、初期化電圧を受け取るように構成された第2のソース-ドレイン端子、及び第3の走査信号を受信するように構成されたゲート端子を有する初期化トランジスタを更に備え、ゲートドライバ回路は、初期化フェーズ中に第2の走査信号及び第3の走査信号をアサートするように構成されている。
駆動トランジスタの第2のソース-ドレイン端子に結合された第1のソース-ドレイン端子、初期化電圧を受け取るように構成された第2のソース-ドレイン端子、及び第3の走査信号を受信するように構成されたゲート端子を有する初期化トランジスタを更に備え、ゲートドライバ回路は、初期化フェーズ中に第2の走査信号及び第3の走査信号をアサートするように構成されている。
別の実施形態によれば、複数の画素内の少なくとも1つの画素は、
正の電源線と駆動トランジスタの第1のソース-ドレイン端子との間に結合された第1のエミッショントランジスタと、駆動トランジスタの第2のソース-ドレイン端子とアノード端子との間に結合された第2のエミッショントランジスタと、を更に備え、第1及び第2のエミッショントランジスタは、ゲートドライバ回路からエミッション信号を受信するように構成されたゲート端子を有し、ゲートドライバ回路は、閾値電圧サンプリングフェーズ中にエミッション信号をアサートするように構成されている。
正の電源線と駆動トランジスタの第1のソース-ドレイン端子との間に結合された第1のエミッショントランジスタと、駆動トランジスタの第2のソース-ドレイン端子とアノード端子との間に結合された第2のエミッショントランジスタと、を更に備え、第1及び第2のエミッショントランジスタは、ゲートドライバ回路からエミッション信号を受信するように構成されたゲート端子を有し、ゲートドライバ回路は、閾値電圧サンプリングフェーズ中にエミッション信号をアサートするように構成されている。
別の実施形態によれば、駆動トランジスタ、データローディングトランジスタ、ゲート電圧設定トランジスタ、アノードリセットトランジスタ、初期化トランジスタ、第1のエミッショントランジスタ、及び全て第2のエミッショントランジスタは、半導体酸化物トランジスタを備える。
別の実施形態によれば、複数の画素内の少なくとも1つの画素は、駆動トランジスタのゲート端子に結合された第1の端子を有し、アノード端子に結合された第2の端子を有する蓄積コンデンサを更に備える。
別の実施形態によれば、複数の画素内の少なくとも1つの画素は、アノード端子に結合された第1の端子を有し、静電圧を受け取るように構成された第2の端子を有する追加のコンデンサを更に備える。
別の実施形態によれば、複数の画素内の少なくとも1つの画素は、正の電源線と駆動トランジスタの第1のソース-ドレイン端子との間に結合された第1のエミッショントランジスタであって、ゲートドライバ回路から第1のエミッション信号を受信するように構成されたゲート端子を有する第1のエミッショントランジスタと、駆動トランジスタの第2のソース-ドレイン端子とアノード端子との間に結合された第2のエミッショントランジスタであって、ゲートドライバ回路から第2のエミッション信号を受信するように構成されたゲート端子を有する第2のエミッショントランジスタと、を備え、ゲートドライバ回路は閾値電圧サンプリングフェーズ中に、第1のエミッション信号をアサートし、第2のエミッション信号をデアサートする。
別の実施形態によれば、複数の画素内の少なくとも1つの画素は、駆動トランジスタのゲート端子に結合された第1の端子を有し、駆動トランジスタの第2のソース-ドレイン端子に結合された第2の端子を有する、蓄積コンデンサと、駆動トランジスタの第2のソース-ドレイン端子に結合された第1の端子を有し、静電圧を受け取るように構成された第2の端子を有する、追加のコンデンサと、を更に含む。
別の実施形態によれば、駆動トランジスタの第1のソース-ドレイン端子は、正の電源線に短絡されており、複数の画素のうちの少なくとも1つの画素は、駆動トランジスタの第2のソース-ドレイン端子に結合された第1のソース-ドレイン端子、第2のソース-ドレイン端子、及びゲートドライバ回路から第1のエミッション信号を受信するように構成されたゲート端子を有する、第1のエミッショントランジスタと、第1のエミッショントランジスタの第2のソース-ドレイン端子に結合された第1のソース-ドレイン端子、アノード端子に結合された第2のソース-ドレイン端子、及びゲートドライバ回路から第2のエミッション信号を受信するように構成されたゲート端子を有する、第2のエミッショントランジスタと、第1のエミッショントランジスタの第2のソース-ドレイン端子に結合された第1のソース-ドレイン端子、初期化電圧を受け取るように構成された第2のソース-ドレイン端子、及び第3の走査信号を受信するように構成されたゲート端子を有する初期化トランジスタと、駆動トランジスタのゲート端子に結合された第1の端子を有し、第1のエミッショントランジスタの第2のソース-ドレイン端子に結合された第2の端子を有する、蓄積コンデンサと、第1のエミッショントランジスタの第2のソース-ドレイン端子に結合された第1の端子を有し、静電圧を受け取るように構成された第2の端子を有する、追加のコンデンサと、
を更に含む。
を更に含む。
別の実施形態によれば、複数の画素内の少なくとも1つの画素は、
駆動トランジスタのゲート端子に結合された第1の端子を有し、駆動トランジスタの第2のソース-ドレイン端子に結合された第2の端子を有する、蓄積コンデンサと、駆動トランジスタの第2のソース-ドレイン端子に結合された第1の端子を有し、静電圧を受け取るように構成された第2の端子を有する、追加のコンデンサと、を更に含む。
駆動トランジスタのゲート端子に結合された第1の端子を有し、駆動トランジスタの第2のソース-ドレイン端子に結合された第2の端子を有する、蓄積コンデンサと、駆動トランジスタの第2のソース-ドレイン端子に結合された第1の端子を有し、静電圧を受け取るように構成された第2の端子を有する、追加のコンデンサと、を更に含む。
実施形態によれば、ゲートドライバ回路と、各々が少なくとも発光ダイオード、駆動トランジスタ、データローディングトランジスタ、ゲート電圧設定トランジスタ、及び蓄積コンデンサを含む複数の画素とを有するディスプレイを動作させる方法であって、
閾値電圧サンプリングフェーズ中に、ゲートドライバ回路を用いて、ゲート電圧設定トランジスタをアクティブ化するために第2の走査信号をアサートすることによって、駆動トランジスタの閾値電圧を蓄積コンデンサ上にサンプリングすることと、データプログラミングフェーズ中に、ゲートドライバ回路を用いて、データローディングトランジスタをアクティブ化するために第1の走査信号をアサートすることによって、蓄積コンデンサ上にデータをロードすることと、
を含み、データプログラミングフェーズは、データリフレッシュ動作中に閾値電圧サンプリングフェーズの後に起こり、データプログラミングフェーズは第1の持続時間を有し、閾値電圧サンプリングフェーズは、第1の持続時間よりも長い第2の持続時間を有する、方法が提供される。
閾値電圧サンプリングフェーズ中に、ゲートドライバ回路を用いて、ゲート電圧設定トランジスタをアクティブ化するために第2の走査信号をアサートすることによって、駆動トランジスタの閾値電圧を蓄積コンデンサ上にサンプリングすることと、データプログラミングフェーズ中に、ゲートドライバ回路を用いて、データローディングトランジスタをアクティブ化するために第1の走査信号をアサートすることによって、蓄積コンデンサ上にデータをロードすることと、
を含み、データプログラミングフェーズは、データリフレッシュ動作中に閾値電圧サンプリングフェーズの後に起こり、データプログラミングフェーズは第1の持続時間を有し、閾値電圧サンプリングフェーズは、第1の持続時間よりも長い第2の持続時間を有する、方法が提供される。
別の実施形態によれば、第2の持続時間は、第1の持続時間よりも少なくとも10倍大きい。
別の実施形態によれば、複数の画素内の各画素は、アノードリセットトランジスタを更に含み、方法は、初期化フェーズ中に、ゲートドライバ回路を用いて、アノードリセットトランジスタをアクティブ化するために第3の走査信号をアサートすることによって、発光ダイオードのアノードをリセットすることを更に含む。
別の実施形態によれば、複数の画素内の各画素は、初期化トランジスタを更に含み、方法は、初期化フェーズ中に、ゲートドライバ回路を用いて、初期化トランジスタをアクティブ化するために第3の走査信号をアサートすることによって、駆動トランジスタにバイアス電圧を印加することを更に含む。
別の実施形態によれば、複数の画素内の各画素は、少なくとも1つのエミッショントランジスタを更に含み、方法は、初期化フェーズ中に、ゲートドライバ回路を用いて、少なくとも1つのエミッショントランジスタを非アクティブ化するためにエミッション制御信号をデアサートすることと、閾値電圧サンプリングフェーズ中に、ゲートドライバ回路を用いて、少なくとも1つのエミッショントランジスタをアクティブ化するためにエミッション制御信号をアサートすることと、を更に含む。
別の実施形態によれば、データプログラミングフェーズ中に、ゲートドライバ回路を使用して、エミッション制御信号をデアサートされたままにすることを更に含む。
別の実施形態によれば、方法は、データプログラミングフェーズ中に、ゲートドライバ回路を使用して、エミッション制御信号をアサートされたままにすることを更に含む。
別の実施形態によれば、複数の画素内の各画素は、第1及び第2のエミッショントランジスタを更に含み、方法は、初期化フェーズ中に、ゲートドライバ回路を用いて、第1のエミッショントランジスタを非アクティブ化するために第1のエミッション制御信号をデアサートすることと、初期化フェーズ中に、ゲートドライバ回路を用いて、第2のエミッショントランジスタを非アクティブ化するために第2のエミッション制御信号をデアサートすることと、閾値電圧サンプリングフェーズ中に、第2のエミッション制御信号がデアサートされている間に、ゲートドライバ回路を用いて、第1のエミッション制御信号をアサートして、第1のエミッショントランジスタをアクティブ化することと、を更に含む。
実施形態によれば、輝度を有する表示画素であって、アノード端子を有する発光ダイオードと、発光ダイオードと直列に結合された駆動トランジスタであって、第1のソース-ドレイン端子、第2のソース-ドレイン端子、及びゲート端子を有する駆動トランジスタと、駆動トランジスタのゲート端子に結合された第1のソース-ドレイン端子、データ線に結合された第2のソース-ドレイン端子、及び第1の走査信号を受信するように構成されたゲート端子を有するデータローディングトランジスタと、駆動トランジスタのゲート端子に結合された第1のソース-ドレイン端子、基準電圧を受け取るように構成された第2のソース-ドレイン端子、及び第2の走査信号を受信するように構成されたゲート端子を有するゲート電圧設定トランジスタと、発光ダイオード及び駆動トランジスタと直列に結合されたエミッショントランジスタであって、エミッション信号を受信するように構成されたゲート端子を有するエミッショントランジスタと、アノード端子に結合された第1のソース-ドレイン端子、リセット電圧を受け取るように構成された第2のソース-ドレイン端子、及び第3の走査信号を受信するように構成されたゲート端子を有するアノードリセットトランジスタと、を備え、表示画素は、ゲート電圧設定トランジスタ及びアノードリセットトランジスタがアクティブ化される初期化フェーズと、ゲート電圧設定トランジスタ及びエミッショントランジスタがアクティブ化される閾値電圧サンプリングフェーズと、データローディングトランジスタがアクティブ化されるデータプログラミングフェーズと、において動作可能であり、閾値電圧サンプリングフェーズは、輝度が温度の関数として変化する量を緩和するように選択された持続時間を有する表示画素が提供される。
上記は、単に例示にすぎず、様々な修正を記載の実施形態に行ってもよい。上記の実施形態は、個々に又は任意の組み合わせで実装されてもよい。
Claims (22)
- ゲートドライバ回路と、
前記ゲートドライバ回路に結合された複数の画素と、を備えるディスプレイであって、前記複数の画素のうちの少なくとも1つの画素が、
アノード端子を有する発光ダイオードと、
前記発光ダイオードと直列に結合された駆動トランジスタであって、ゲート端子、第1のソース-ドレイン端子、及び第2のソース-ドレイン端子を含む駆動トランジスタと、
前記駆動トランジスタの前記ゲート端子に結合された第1のソース-ドレイン端子、データ線に結合された第2のソース-ドレイン端子、及び前記ゲートドライバ回路から第1の走査信号を受信するように構成されたゲート端子を有する、データローディングトランジスタと、
前記駆動トランジスタの前記ゲート端子に結合された第1のソース-ドレイン端子、基準電圧を受け取るように構成された第2のソース-ドレイン端子、及び前記ゲートドライバ回路から第2の走査信号を受信するように構成されたゲート端子を有するゲート電圧設定トランジスタと、を含み、前記ゲートドライバ回路は、
閾値電圧サンプリングフェーズ中に、前記第2の走査信号をアサートし、
データプログラミングフェーズ中に前記第1の走査信号をアサートするように構成されており、前記データプログラミングフェーズは第1の持続時間を有し、前記閾値電圧サンプリングフェーズは前記第1の持続時間よりも長い第2の持続時間を有する、ディスプレイ。 - 前記ゲートドライバ回路は、リフレッシュ動作中に前記データプログラミングフェーズの前に前記閾値電圧サンプリングフェーズを実行するように構成されている、請求項1に記載のディスプレイ。
- 前記第2の持続時間は、前記第1の持続時間の少なくとも10倍長い、請求項1に記載のディスプレイ。
- 前記複数の画素内の前記少なくとも1つの画素は、
前記発光ダイオードの前記アノード端子に結合された第1のソース-ドレイン端子、アノードリセット電圧を受け取るように構成された第2のソース-ドレイン端子、及び前記ゲートドライバ回路から第3の走査信号を受信するように構成されたゲート端子を有する、アノードリセットトランジスタを更に含む、請求項1に記載のディスプレイ。 - 前記複数の画素内の前記少なくとも1つの画素は、
前記駆動トランジスタの前記第2のソース-ドレイン端子に結合された第1のソース-ドレイン端子、初期化電圧を受け取るように構成された第2のソース-ドレイン端子、及び前記第3の走査信号を受信するように構成されたゲート端子を有する初期化トランジスタを更に含み、前記ゲートドライバ回路は、初期化フェーズ中に前記第2の走査信号及び前記第3の走査信号をアサートするように構成されている、請求項4に記載のディスプレイ。 - 前記複数の画素内の前記少なくとも1つの画素は、
正の電源線と前記駆動トランジスタの前記第1のソース-ドレイン端子との間に結合された第1のエミッショントランジスタと、
前記駆動トランジスタの前記第2のソース-ドレイン端子と前記アノード端子との間に結合された第2のエミッショントランジスタと、を更に含み、前記第1及び第2のエミッショントランジスタは、前記ゲートドライバ回路からエミッション信号を受信するように構成されたゲート端子を有し、前記ゲートドライバ回路は、前記閾値電圧サンプリングフェーズ中に前記エミッション信号をアサートするように構成されている、請求項5に記載のディスプレイ。 - 前記駆動トランジスタ、前記データローディングトランジスタ、前記ゲート電圧設定トランジスタ、前記アノードリセットトランジスタ、前記初期化トランジスタ、前記第1のエミッショントランジスタ、及び前記第2のエミッショントランジスタは全て、半導体酸化物トランジスタを含む、請求項6に記載のディスプレイ。
- 前記複数の画素内の前記少なくとも1つの画素は、
前記駆動トランジスタの前記ゲート端子に結合された第1の端子を有し、前記アノード端子に結合された第2の端子を有する蓄積コンデンサを更に含む、請求項6に記載のディスプレイ。 - 前記複数の画素内の前記少なくとも1つの画素は、
前記アノード端子に結合された第1の端子を有し、静電圧を受け取るように構成された第2の端子を有する追加のコンデンサを更に含む、請求項8に記載のディスプレイ。 - 前記複数の画素内の前記少なくとも1つの画素は、
正の電源線と前記駆動トランジスタの前記第1のソース-ドレイン端子との間に結合された第1のエミッショントランジスタであって、前記ゲートドライバ回路から第1のエミッション信号を受信するように構成されたゲート端子を有する第1のエミッショントランジスタと、
前記駆動トランジスタの前記第2のソース-ドレイン端子と前記アノード端子との間に結合された第2のエミッショントランジスタであって、前記ゲートドライバ回路から第2のエミッション信号を受信するように構成されたゲート端子を有する第2のエミッショントランジスタと、
を更に含み、前記ゲートドライバ回路は前記閾値電圧サンプリングフェーズ中に、前記第1のエミッション信号をアサートし、前記第2のエミッション信号をデアサートするように構成された、請求項5に記載のディスプレイ。 - 前記複数の画素内の前記少なくとも1つの画素は、前記駆動トランジスタの前記ゲート端子に結合された第1の端子を有し、前記駆動トランジスタの前記第2ソース-ドレイン端子に結合された第2の端子を有する蓄積コンデンサと、
前記駆動トランジスタの前記第2のソース-ドレイン端子に結合された第1の端子を有し、静電圧を受け取るように構成された第2の端子を有する、追加のコンデンサと、
を更に含む、請求項10に記載のディスプレイ。 - 前記駆動トランジスタの前記第1のソース-ドレイン端子は、正の電源線に短絡されており、前記複数の画素のうちの前記少なくとも1つの画素は、
前記駆動トランジスタの前記第2のソース-ドレイン端子に結合された第1のソース-ドレイン端子、第2のソース-ドレイン端子、及び前記ゲートドライバ回路から第1のエミッション信号を受信するように構成されたゲート端子を有する、第1のエミッショントランジスタと、
前記第1のエミッショントランジスタの前記第2のソース-ドレイン端子に結合された第1のソース-ドレイン端子、前記アノード端子に結合された第2のソース-ドレイン端子、及び前記ゲートドライバ回路から第2のエミッション信号を受信するように構成されたゲート端子を有する、第2のエミッショントランジスタと、
前記第1のエミッショントランジスタの前記第2のソース-ドレイン端子に結合された第1のソース-ドレイン端子、初期化電圧を受け取るように構成された第2のソース-ドレイン端子、及び前記第3の走査信号を受信するように構成されたゲート端子を有する初期化トランジスタと、
前記駆動トランジスタの前記ゲート端子に結合された第1の端子を有し、前記第1のエミッショントランジスタの前記第2のソース-ドレイン端子に結合された第2の端子を有する蓄積コンデンサと、
前記第1のエミッショントランジスタの前記第2のソース-ドレイン端子に結合された第1の端子を有し、静電圧を受け取るように構成された第2の端子を有する、追加のコンデンサと、
を更に含む、請求項4に記載のディスプレイ。 - 前記複数の画素内の前記少なくとも1つの画素は、
前記駆動トランジスタの前記ゲート端子に結合された第1の端子を有し、前記駆動トランジスタの前記第2のソース-ドレイン端子に結合された第2の端子を有する、蓄積コンデンサと、
前記駆動トランジスタの前記第2のソース-ドレイン端子に結合された第1の端子を有し、静電圧を受け取るように構成された第2の端子を有する、追加のコンデンサと、
を更に含む、請求項1に記載のディスプレイ。 - ゲートドライバ回路と、各々が少なくとも発光ダイオード、駆動トランジスタ、データローディングトランジスタ、ゲート電圧設定トランジスタ、及び蓄積コンデンサを含む複数の画素とを有するディスプレイを動作させる方法であって、
閾値電圧サンプリングフェーズ中に、前記ゲートドライバ回路を用いて、前記ゲート電圧設定トランジスタをアクティブ化するために第2の走査信号をアサートすることによって、前記駆動トランジスタの閾値電圧を前記蓄積コンデンサ上にサンプリングすることと、
データプログラミングフェーズ中に、前記ゲートドライバ回路を用いて、前記データローディングトランジスタをアクティブ化するために第1の走査信号をアサートすることによって、前記蓄積コンデンサ上にデータをロードすることと、
を含み、
前記データプログラミングフェーズは、データリフレッシュ動作中に前記閾値電圧サンプリングフェーズの後に起こり、
前記データプログラミングフェーズは第1の持続時間を有し、
前記閾値電圧サンプリングフェーズは、前記第1の持続時間よりも長い第2の持続時間を有する、方法。 - 前記第2の持続時間は、前記第1の持続時間の少なくとも10倍大きい、請求項14に記載の方法。
- 前記複数の画素内の各画素は、アノードリセットトランジスタを更に含み、前記方法は、
初期化フェーズ中に、前記ゲートドライバ回路を用いて、前記アノードリセットトランジスタをアクティブ化するために第3の走査信号をアサートすることによって、前記発光ダイオードのアノードをリセットすることを更に含む、請求項14に記載の方法。 - 前記複数の画素内の各画素は、初期化トランジスタを更に含み、前記方法は、
前記初期化フェーズ中に、前記ゲートドライバ回路を用いて、前記初期化トランジスタをアクティブ化するために前記第3の走査信号をアサートすることによって、前記駆動トランジスタにバイアス電圧を印加することを更に含む、請求項16に記載の方法。 - 前記複数の画素内の各画素は、少なくとも1つのエミッショントランジスタを更に含み、前記方法は、
前記初期化フェーズ中に、前記ゲートドライバ回路を用いて、前記少なくとも1つのエミッショントランジスタを非アクティブ化するためにエミッション制御信号をデアサートすることと、
前記閾値電圧サンプリングフェーズ中に、前記ゲートドライバ回路を用いて、前記少なくとも1つのエミッショントランジスタをアクティブ化するために前記エミッション制御信号をアサートすることと、を更に含む、請求項17に記載の方法。 - 前記データプログラミングフェーズ中に、前記ゲートドライバ回路を使用して、前記エミッション制御信号をデアサートされたままにすること、
を更に含む、請求項18に記載の方法。 - 前記データプログラミングフェーズ中に、前記ゲートドライバ回路を使用して、前記エミッション制御信号をアサートされたままにすること、
を更に含む、請求項18に記載の方法。 - 前記複数の画素内の各画素は、第1及び第2のエミッショントランジスタを更に含み、前記方法は、
前記初期化フェーズ中に、前記ゲートドライバ回路を用いて、前記第1のエミッショントランジスタを非アクティブ化するために第1のエミッション制御信号をデアサートすることと、
前記初期化フェーズ中に、前記ゲートドライバ回路を用いて、前記第2のエミッショントランジスタを非アクティブ化するために第2のエミッション制御信号をデアサートすることと、
前記閾値電圧サンプリングフェーズ中に、前記第2のエミッション制御信号がデアサートされている間に、前記ゲートドライバ回路を用いて、前記第1のエミッション制御信号をアサートして、第1のエミッショントランジスタをアクティブ化することと、を更に含む、請求項17に記載の方法。 - 輝度を有する表示画素であって、
アノード端子を有する発光ダイオードと、
前記発光ダイオードと直列に結合された駆動トランジスタであって、第1のソース-ドレイン端子、第2のソース-ドレイン端子、及びゲート端子を有する駆動トランジスタと、
前記駆動トランジスタの前記ゲート端子に結合された第1のソース-ドレイン端子、データ線に結合された第2のソース-ドレイン端子、及び第1の走査信号を受信するように構成されたゲート端子を有するデータローディングトランジスタと、
前記駆動トランジスタの前記ゲート端子に結合された第1のソース-ドレイン端子、基準電圧を受け取るように構成された第2のソース-ドレイン端子、及び第2の走査信号を受信するように構成されたゲート端子を有するゲート電圧設定トランジスタと、
前記発光ダイオード及び前記駆動トランジスタと直列に結合されたエミッショントランジスタであって、エミッション信号を受信するように構成されたゲート端子を有するエミッショントランジスタと、
前記アノード端子に結合された第1のソース-ドレイン端子、リセット電圧を受け取るように構成された第2のソース-ドレイン端子、及び第3の走査信号を受信するように構成されたゲート端子を有するアノードリセットトランジスタと、を備え、前記表示画素は、
前記ゲート電圧設定トランジスタ及び前記アノードリセットトランジスタがアクティブ化される初期化フェーズと、
前記ゲート電圧設定トランジスタ及び前記エミッショントランジスタがアクティブ化される閾値電圧サンプリングフェーズと、
前記データローディングトランジスタがアクティブ化されるデータプログラミングフェーズと、において動作可能であり、
前記閾値電圧サンプリングフェーズは、前記輝度が温度の関数として変化する量を緩和するように選択された持続時間を有する、表示画素。
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