JP2014524598A - ゲートドライバ集積回路、シフトレジスタ及びディスプレイスクリーン - Google Patents
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Abstract
Description
ゲート電極が上記ゲートドライバ集積回路の入力端に接続され、ドレイン電極が電源電圧VDDに接続され、ソース電極がプルアップノードとしての第1のノードに接続される第1の薄膜トランジスタTFTと、
ゲート電極が上記ゲートドライバ集積回路のリセット端に接続され、ソース電極が共通接続電圧VSSに接続され、ドレイン電極が上記第1のノードに接続される第2のTFTと、
ゲート電極が上記第1のノードに接続され、ドレイン電極が第1のクロック信号の入力端に接続され、ソース電極が出力端に接続される第3のTFTと、
ゲート電極が第2のクロック信号の入力端に接続され、ドレイン電極が出力端に接続され、ソース電極が低電圧信号端に接続される第4のTFTと、
上記第1のノードと出力端との間に接続される電気容量と、
第1のクロック信号の入力端、第2のクロック信号の入力端、及び第1のノードと出力端との間に接続され、かつ低レベル信号端に接続され、上記ゲートドライバ集積回路が作動しない時期内に、上記第1のノードと出力端を低レベルに維持するプルダウンモジュールと、を備える。
上記シフトレジスタの信号出力端が上記アレイ基板のゲートラインに接続される。
ゲート電極が上記ゲートドライバ集積回路の入力端INPUTに接続され、ドレイン電極が電源電圧VDDに接続され、ソース電極がプルアップノードとしての第1のノードPUに接続される第1の薄膜トランジスタTFT M1と、
ゲート電極が上記ゲートドライバ集積回路のリセット端RESETに接続され、ソース電極が共通接続電圧VSSに接続され、ドレイン電極が上記第1のノードPUに接続される第2のTFT M2と、
ゲート電極が上記第1のノードPUに接続され、ドレイン電極が第1のクロック信号の入力端Xに接続され、ソース電極が出力端OUTPUTに接続される第3のTFT M3と、
ゲート電極が第2のクロック信号の入力端Yに接続され、ドレイン電極が出力端OUTPUTに接続され、ソース電極が低電圧信号端VGLに接続される第4のTFT M4と、
上記第1のノードPUと出力端OUTPUTとの間に接続される電気容量C1と、
第1のクロック信号の入力端X、第2のクロック信号の入力端Y、及び第1のノードPUと出力端OUTPUTとの間に接続され、且つ低レベル信号端VGLに接続され、上記ゲートドライバ集積回路が作動しない時期内に上記第1のノードPU及び出力端OUTPUTを低レベルに維持するプルダウンモジュール11と、を備える。
ドレイン電極が第2のクロック信号の入力端に接続され、ソース電極がプルダウンノードとしての第2のノードに接続される第5のTFTと、
ドレイン電極が上記第2のノードに接続され、ゲート電極が上記第1のノードに接続され、ソース電極が低電圧信号端に接続される第6のTFTと、
ゲート電極及びドレイン電極が第2のクロック信号の入力端にともに接続され、ソース電極が上記第5のTFTのゲート電極に接続される第7のTFTと、
ドレイン電極が上記第7のTFTのソース電極に接続され、ゲート電極が上記第1のノードに接続され、ソース電極が低電圧信号端に接続される第8のTFTと、
ドレイン電極が上記第1のノードに接続され、ゲート電極が上記第2のノードに接続され、ソース電極が低電圧信号端に接続される第9のTFTと、
ドレイン電極が上記出力端に接続され、ゲート電極が上記第2のノードに接続され、ソース電極が低電圧信号端に接続される第10のTFTと、を備える。
順方向走査をスタートする場合、VDDがコンスタントな高レベルを提供し、VSSがコンスタントな低レベルを提供し、ゲートドライバ集積回路の入力端に高レベルのパルス信号を入力し、第1のTFTのドレイン電極で第1のノードに充電し、第1のクロック信号の入力端が第1のクロック信号線に提供される高レベルのクロック信号を受信し、上記第3のTFTは高レベルを出力するように上記出力端を制御し、上記第6のTFTは導通され、上記第2のノードの電圧を低電圧信号端の電圧までプルダウンし、上記第2のTFTのゲート電極が接続する上記リセット端は高レベルであって、上記第1のノードを放電し、第2のクロック信号の入力端が第2のクロック信号線に提供される高レベルのクロック信号を受信し、上記第4のTFTで上記出力端を放電し、上記第5のTFTで上記第2のノードに充電し、上記第1のノードを放電するように第9のTFTを制御し、出力端を放電するように上記第10のTFTを制御する。
順方向走査をスタートする場合、VDDがコンスタントな高レベルを提供し、VSSがコンスタントな低レベルを提供し、ゲートドライバ集積回路の入力端に高レベルのパルス信号を入力し、上記第1のTFTのドレイン電極で上記第1のノードに充電し、第1のクロック信号の入力端が第2のクロック信号線に提供される高レベルのクロック信号を受信し、上記第3のTFTによって高レベルを出力するように上記出力端を制御し、上記第6のTFTを導通し、上記第2のノードの電圧を低電圧信号端の電圧までプルダウンし、上記第2のTFTゲート電極に接続される上記リセット端が高レベルであって、上記第1のノードを放電し、第2のクロック信号の入力端が第1のクロック信号線に提供される高レベルのクロック信号を受信し、上記第4のTFTで上記出力端を放電し、上記第5のTFTで上記第2のノードに充電し、上記第1のノードを放電するように第9のTFTを制御し、出力端を放電するように上記第10のTFTを制御する。
逆方向走査をスタートするとき、VDDがコンスタントな低レベルを提供し、VSSがコンスタントな高レベルを提供し、ゲートドライバ集積回路のリセット端に高レベルのパルス信号を入力し、上記第2のTFTのソース電極で上記第1のノードに充電し、第1のクロック信号の入力端が第1のクロック信号線に提供される高レベルのクロック信号を受信し、上記第3のTFTによって高レベルを出力するように上記出力端を制御し、上記第6のTFTを導通し、上記第2のノードの電圧を低電圧信号端の電圧までプルダウンし、上記第1のTFTのゲート電極に接続される上記入力端が高レベルであって、上記第1のノードを放電し、第2のクロック信号の入力端が第2のクロック信号線に提供される高レベルのクロック信号を受信し、上記第4のTFTで上記出力端を放電し、上記第5のTFTで上記第2のノードに充電し、上記第1のノードを放電するように第9のTFTを制御し、出力端を放電するように上記第10のTFTを制御する。
逆方向走査をスタートするとき、VDDがコンスタントな低レベルを提供し、VSSがコンスタントな高レベルを提供し、ゲートドライバ集積回路のリセット端に高レベルのパルス信号を入力し、上記第2のTFTのソース電極で上記第1のノードに充電し、第1のクロック信号の入力端が第2のクロック信号線に提供される高レベルのクロック信号を受信し、上記第3のTFTによって高レベルを出力するように上記出力端を制御し、上記第6のTFTを導通し、上記第2のノードの電圧を低電圧信号端の電圧までプルダウンし、上記第1のTFTゲート電極に接続される上記入力端が高レベルであり、上記第1のノードを放電し、第2のクロック信号の入力端が第1のクロック信号線に提供される高レベルのクロック信号を受信し、上記第4のTFTによって上記出力端を放電し、上記第5のTFTによって上記第2のノードに充電し、上記第1のノードを放電するように第9のTFTを制御し、出力端を放電するように上記第10のTFTを制御する。
Claims (11)
- ゲートドライバ集積回路であって、
ゲート電極が前記ゲートドライバ集積回路の入力端に接続され、ドレイン電極が電源電圧VDDに接続され、ソース電極がプルアップノードとしての第1のノードに接続される第1の薄膜トランジスタTFTと、
ゲート電極が前記ゲートドライバ集積回路のリセット端に接続され、ソース電極が共通接続電圧VSSに接続され、ドレイン電極が前記第1のノードに接続される第2のTFTと、
ゲート電極が前記第1のノードに接続され、ドレイン電極が第1のクロック信号の入力端に接続され、ソース電極が出力端に接続される第3のTFTと、
ゲート電極が第2のクロック信号の入力端に接続され、ドレイン電極が出力端に接続され、ソース電極が低電圧信号端に接続される第4のTFTと、
前記第1のノードと出力端との間に接続される電気容量と、
第1のクロック信号の入力端、第2のクロック信号の入力端、及び第1のノードと出力端との間に接続され、かつ低レベル信号端に接続され、前記ゲートドライバ集積回路が作動しない時期内に、前記第1のノードと出力端を低レベルに維持するプルダウンモジュールと、を備えることを特徴とするゲートドライバ集積回路。 - 前記プルダウンモジュールは、
ドレイン電極が第2のクロック信号の入力端に接続され、ソース電極がプルダウンノードとしての第2のノードに接続される第5のTFTと、
ドレイン電極が前記第2のノードに接続され、ゲート電極が前記第1のノードに接続され、ソース電極が低電圧信号端に接続される第6のTFTと、
ゲート電極及びドレイン電極が第2のクロック信号の入力端にともに接続され、ソース電極が前記第5のTFTのゲート電極に接続される第7のTFTと、
ドレイン電極が前記第7のTFTのソース電極に接続され、ゲート電極が前記第1のノードに接続され、ソース電極が低電圧信号端に接続される第8のTFTと、
ドレイン電極が前記第1のノードに接続され、ゲート電極が前記第2のノードに接続され、ソース電極が低電圧信号端に接続される第9のTFTと、
ドレイン電極が前記出力端に接続され、ゲート電極が前記第2のノードに接続され、ソース電極が低電圧信号端に接続される第10のTFTと、を備えることを特徴とする請求項1に記載のゲートドライバ集積回路。 - 前記ゲートドライバ集積回路が奇数行目のゲートライン信号を制御する場合、第1のクロック信号の入力端が第1のクロック信号線に接続され、第2のクロック信号の入力端が第2のクロック信号線に接続され、
前記ゲートドライバ集積回路が偶数行目のゲートライン信号を制御する場合、第2のクロック信号の入力端が第1のクロック信号線に接続され、第1のクロック信号の入力端が第2のクロック信号線に接続されることを特徴とする請求項1に記載のゲートドライバ集積回路。 - シフトレジスタであって、
複数のゲートドライバ集積回路を備え、各ゲートドライバ集積回路は、対応する行のゲートライン信号を制御するものであり、第N行のゲートライン信号を制御するゲートドライバ集積回路は、入力端が第N−1行のゲートライン信号を制御するゲートドライバ集積回路の出力端に接続され、出力端が第N+1行のゲートライン信号を制御するゲートドライバ集積回路の入力端に接続され、リセット端が第N+1行のゲートライン信号を制御するゲートドライバ集積回路の出力端に接続され、Nが2以上であり、
各ゲートドライバ集積回路は、
ゲート電極が前記ゲートドライバ集積回路の入力端に接続され、ドレイン電極が電源電圧VDDに接続され、ソース電極がプルアップノードとしての第1のノードに接続される第1の薄膜トランジスタTFTと、
ゲート電極が前記ゲートドライバ集積回路のリセット端に接続され、ソース電極が共通接続電圧VSSに接続され、ドレイン電極が前記第1のノードに接続される第2のTFTと、
ゲート電極が前記第1のノードに接続され、ドレイン電極が第1のクロック信号の入力端に接続され、ソース電極が出力端に接続される第3のTFTと、
ゲート電極が第2のクロック信号の入力端に接続され、ドレイン電極が出力端に接続され、ソース電極が低電圧信号端に接続される第4のTFTと、
前記第1のノードと出力端との間に接続される電気容量と、
第1のクロック信号の入力端、第2のクロック信号の入力端、及び第1のノードと出力端との間に接続され、かつ低レベル信号端に接続され、前記ゲートドライバ集積回路が作動しない時期内に、前記第1のノードと出力端を低レベルに維持するプルダウンモジュールと、を備えることを特徴とするシフトレジスタ。 - 前記プルダウンモジュールは、
ドレイン電極が第2のクロック信号の入力端に接続され、ソース電極がプルダウンノードとしての第2のノードに接続される第5のTFTと、
ドレイン電極が前記第2のノードに接続され、ゲート電極が前記第1のノードに接続され、ソース電極が低電圧信号端に接続される第6のTFTと、
ゲート電極及びドレイン電極が第2のクロック信号の入力端にともに接続され、ソース電極が前記第5のTFTのゲート電極に接続される第7のTFTと、
ドレイン電極が前記第7のTFTのソース電極に接続され、ゲート電極が前記第1のノードに接続され、ソース電極が低電圧信号端に接続される第8のTFTと、
ドレイン電極が前記第1のノードに接続され、ゲート電極が前記第2のノードに接続され、ソース電極が低電圧信号端に接続される第9のTFTと、
ドレイン電極が前記出力端に接続され、ゲート電極が前記第2のノードに接続され、ソース電極が低電圧信号端に接続される第10のTFTと、を備えることを特徴とする請求項4に記載のシフトレジスタ。 - 奇数行目のゲートライン信号を制御するゲートドライバ集積回路は、第1のクロック信号の入力端が第1のクロック信号線に接続され、第2のクロック信号の入力端が第2のクロック信号線に接続され、
偶数行目のゲートライン信号を制御するゲートドライバ集積回路は、第2のクロック信号の入力端が第1のクロック信号線に接続され、第1のクロック信号の入力端が第2のクロック信号線に接続されることを特徴とする請求項5に記載のシフトレジスタ。 - 順方向走査をスタートする場合、前記VDDがコンスタントな高レベルを提供し、前記VSSがコンスタントな低レベルを提供し、奇数行目のゲートライン信号を制御するゲートドライバ集積回路では、
前記ゲートドライバ集積回路の入力端に高レベルのパルス信号を入力し、前記第1のTFTのドレイン電極で前記第1のノードに充電し、
第1のクロック信号の入力端が第1のクロック信号線に提供される高レベルのクロック信号を受信し、前記第3のTFTが高レベルを出力するように前記出力端を制御し、前記第6のTFTを導通し、前記第2のノードの電圧を低電圧信号端の電圧までプルダウンし、
前記第2のTFTのゲート電極に接続される前記リセット端が高レベルであって、前記第1のノードを放電し、
第2のクロック信号の入力端が第2のクロック信号線に提供される高レベルのクロック信号を受信し、前記第4のTFTで前記出力端を放電し、前記第5のTFTで前記第2のノードに充電し、前記第1のノードに放電するように第9のTFTを制御し、出力端を放電するように前記第10のTFTを制御することを特徴とする請求項6に記載のシフトレジスタ。 - 順方向走査をスタートする場合、前記VDDがコンスタントな高レベルを提供し、前記VSSがコンスタントな低レベルを提供し、偶数行目のゲートライン信号を制御するゲートドライバ集積回路では、
ゲートドライバ集積回路の入力端に高レベルのパルス信号を入力し、前記第1のTFTのドレイン電極で前記第1のノードに充電し、
第1のクロック信号の入力端が第2のクロック信号線に提供される高レベルのクロック信号を受信し、前記第3のTFTによって高レベルを出力するように前記出力端を制御し、前記第6のTFTを導通し、前記第2のノードの電圧を低電圧信号端の電圧までプルダウンし、
前記第2のTFTゲート電極に接続される前記リセット端が高レベルであって、前記第1のノードを放電し、第2のクロック信号の入力端が第1のクロック信号線に提供される高レベルのクロック信号を受信し、前記第4のTFTで前記出力端を放電し、前記第5のTFTで前記第2のノードに充電し、前記第1のノードに放電するように第9のTFTを制御し、出力端を放電するように前記第10のTFTを制御することを特徴とする請求項6に記載のシフトレジスタことを特徴とする請求項6に記載のシフトレジスタ。 - 逆方向走査をスタートするとき、前記VDDがコンスタントな低レベルを提供し、前記VSSがコンスタントな高レベルを提供し、奇数行目のゲートライン信号を制御するゲートドライバ集積回路では、
ゲートドライバ集積回路のリセット端に高レベルのパルス信号を入力し、前記第2のTFTのソース電極で前記第1のノードに充電し、
第1のクロック信号の入力端が第1のクロック信号線に提供される高レベルのクロック信号を受信し、前記第3のTFTによって高レベルを出力するように前記出力端を制御し、前記第6のTFTを導通し、前記第2のノードの電圧を低電圧信号端の電圧までプルダウンし、
前記第1のTFTのゲート電極に接続される前記入力端が高レベルであって、前記第1のノードを放電し、
第2のクロック信号の入力端が第2のクロック信号線に提供される高レベルのクロック信号を受信し、前記第4のTFTで前記出力端を放電し、前記第5のTFTで前記第2のノードに充電し、前記第1のノードを放電するように第9のTFTを制御し、出力端を放電するように前記第10のTFTを制御ことを特徴とする請求項6に記載のシフトレジスタ。 - 逆方向走査をスタートするとき、前記VDDがコンスタントな低レベルを提供し、前記VSSがコンスタントな高レベルを提供し、偶数行目のゲートライン信号を制御するゲートドライバ集積回路では、
ゲートドライバ集積回路のリセット端に高レベルのパルス信号を入力し、前記第2のTFTのソース電極で前記第1のノードに充電し、
第1のクロック信号の入力端が第2のクロック信号線に提供される高レベルのクロック信号を受信し、前記第3のTFTによって高レベルを出力するように前記出力端を制御し、前記第6のTFTを導通し、前記第2のノードの電圧を低電圧信号端の電圧までプルダウンし、
前記第1のTFTゲート電極に接続される前記入力端が高レベルであり、前記第1のノードを放電し、第2のクロック信号の入力端が第1のクロック信号線に提供される高レベルのクロック信号を受信し、前記第4のTFTによって前記出力端を放電し、前記第5のTFTによって前記第2のノードに充電し、前記第1のノードを放電するように第9のTFTを制御し、出力端を放電するように前記第10のTFTを制御することを特徴とする請求項6に記載のシフトレジスタ。 - ディスプレイスクリーンであって、請求項4〜10のいずれか1項に記載のシフトレジスタ及びアレイ基板を備え、
前記シフトレジスタの信号出力端が前記アレイ基板のゲートラインに接続されることを特徴とするディスプレイスクリーン。
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