JP2009086620A - 液晶表示装置およびその駆動方法 - Google Patents

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Abstract

【課題】順方向と逆方向との間でのスキャン方向の切り換え機能にかかわらず、電力消費量を十分に低く抑えることのできる液晶表示装置を提供する。
【解決手段】液晶キャパシタはゲート信号のアクティブ期間にデータ電圧を受けて充電される。ストレージキャパシタは液晶キャパシタに一端が連結されている。駆動部はブースト電圧出力期間にブースト電圧をストレージキャパシタの他端に対して印加する。ブースト電圧出力期間は上記のゲート信号のアクティブ期間を含む。ブースト電圧は所定の周期で２つの異なるレベルに交互に維持される。ブースト電圧の第１立ち上がり端または第１立ち下がり端がブースト電圧出力期間の開始時点からゲート信号のアクティブ期間の開始時点までの間に位置し、ブースト電圧の第２立ち上がり端または第２立ち下がり端がそのアクティブ期間の終了時点からブースト電圧出力期間の終了時点までの間に位置する。
【選択図】図４Ａ

Description

本発明は液晶表示装置に関し、特にその駆動方法に関する。
液晶表示装置は、表示パネルに埋め込まれた液晶の電気光学効果を利用し、表示パネルに照射された光を変調することによって表示パネルに映像を再現する。表示パネルには一般に複数の画素がマトリクス状に配置されている。各画素は液晶キャパシタとスイッチング素子との対を含む。液晶キャパシタは、液晶とそれを挟んで対峙する二枚の電極とから成り、表示パネルの背面からの光を透過させ、又は前面からの光を反射する。二枚の電極間の電圧、すなわち液晶キャパシタの両端電圧を調節することで、その液晶キャパシタの光透過率又は光反射率を調節できる。画素マトリクスではゲートラインが各行間に延び、データラインが各列間に延びている。各画素のスイッチング素子は、いずれかのゲートラインから伝達されるゲート信号に応じてオンオフし、同じ画素の液晶キャパシタをいずれかのデータラインに接続し、又はそのデータラインから分離する。各液晶キャパシタの両端電圧は、同じ画素のスイッチング素子によって接続されたデータラインから受けるデータ電圧によって調節される。
映像の各フレームでは、各画素のスイッチング素子が画素行ごとに順番にターンオンされる。その順序、すなわち、ゲート信号によるゲートラインのスキャン方向は通常、画面の上から下へ向かう方向、すなわち、順方向に固定されている。しかし、その場合、例えば液晶プロジェクタにおいて投射対象の映像の左右や上下を反転させたり、携帯電話等において筐体の姿勢に応じて表示画面の上下を反転させたりするには、その都度、フレームメモリに映像データを再配置しなければならない。この映像データの再配置は制御系統への負担が大きい。そこで、近年、ゲートラインのスキャン方向を順方向とその逆方向、すなわち、画面の下から上に向かう方向との両方に切り換え可能にする技術が開発されている。その技術によれば、表示パネルの上下をひっくり返してもスキャン方向を反転させるだけで、映像をひっくり返さずに正しく表示できる。
韓国特許第１０−０７４５４０６号明細書
上記のような、ゲートラインを双方向にスキャン可能にする技術は主に、携帯電話等の携帯用電子機器に搭載される液晶表示装置に利用される。従って、その技術に必要な構成による電力消費はできるだけ抑えられることが望ましい。更に、例えばテレビ画像の表示等、近年の携帯電話等に要求される高画質の表示機能が、双方向スキャン機能によって損なわれてはならない。
本発明の目的は、順方向と逆方向との間でのスキャン方向の切り換え機能にかかわらず、電力消費量を十分に低く抑えることのできる液晶表示装置を提供することにある。
本発明による液晶表示装置は、液晶キャパシタ、ストレージキャパシタ、および駆動部を含む。液晶キャパシタは、ゲート信号がゲートオン電圧に維持されるアクティブ期間にデータ電圧を受けて充電される。ストレージキャパシタは液晶キャパシタに一端が連結されている。駆動部はブースト電圧出力期間にブースト電圧をストレージキャパシタの他端に対して印加する。ここで、ブースト電圧出力期間は好ましくは上記のゲート信号のアクティブ期間を含む。ブースト電圧は、所定の周期で２つの異なるレベルに交互に維持される。好ましくは、ブースト電圧の第１立ち上がり端または第１立ち下がり端がブースト電圧出力期間の開始時点から上記のゲート信号のアクティブ期間の開始時点までの間に位置し、ブースト電圧の第２立ち上がり端または第２立ち下がり端がそのアクティブ期間の終了時点からブースト電圧出力期間の終了時点までの間に位置するように、駆動部はブースト電圧出力期間を設定する。
本発明による液晶表示装置は好ましくは、第１から第ｎまでのｎ本のゲートラインとゲート駆動部とを含む。その場合、液晶キャパシタが各ゲートラインに連結され、各液晶キャパシタに一つずつストレージキャパシタが連結されている。ゲート駆動部は第１〜第ｎゲートラインの各々に対する第１〜第ｎゲート信号を順番にアクティブにする。ゲート駆動部は好ましくは順方向スキャンモードと逆方向スキャンモードとを切換可能である。順方向スキャンモードでは第１ゲート信号から第ｎゲート信号の順にアクティブ期間が設定され、逆方向スキャンモードでは第ｎゲート信号から第１ゲート信号の順にアクティブ期間が設定される。ゲート駆動部は更に、ゲート信号のアクティブ期間ごとに、それを含むブースト電圧出力期間を設定する。第ｉゲート信号（ｉは１以上ｎ以下の整数）のアクティブ期間を含む第ｉブースト電圧出力期間では、ゲート駆動部がブースト電圧を、第ｉゲート信号のアクティブ期間に充電される液晶キャパシタに連結されたストレージキャパシタの他端に対して印加する。第ｉゲート信号のアクティブ期間に充電された液晶キャパシタの両端電圧が第ｉゲート信号のアクティブ期間の後にブースト電圧の立ち上がりによって上昇し、またはブースト電圧の立ち下がりによって降下するように、ゲート駆動部が第ｉブースト電圧出力期間を設定する。
本発明による液晶表示装置の駆動方法は好ましくは以下の段階を順に含む。まず、ブースト電圧を、液晶キャパシタに一端が連結されたストレージキャパシタの他端に対して印加し始める。それにより、その印加を継続する期間であるブースト電圧出力期間を開始させる。次に、ブースト電圧出力期間中、ブースト電圧の第１立ち上がり端または第１立ち下がり端の後にゲート信号をアクティブにしてゲートオン電圧に維持する。それにより、液晶キャパシタに対してデータ電圧を印加する。続いて、ブースト電圧の第２立ち上がり端または第２立ち下がり端の前にゲート信号のアクティブ期間を終了させる。更に、ブースト電圧の第２立ち上がり端または第２立ち下がり端の後にストレージキャパシタの他端に対するブースト電圧の印加を停止し、ブースト電圧出力期間を終了させる。
本発明による液晶表示装置では、ゲート信号のアクティブ期間の後におけるブースト電圧の立ち上がりまたは立ち下がりに応じ、そのアクティブ期間に充電された液晶キャパシタの両端電圧が上昇し、または降下する。それにより、アクティブ期間に液晶キャパシタに対して印加されるべきデータ電圧を抑えることができる。こうして、順方向スキャンモードと逆方向スキャンモードとのいずれでも電力消費量を十分に削減できる。
図１〜図７を参照しながら、本発明の第１実施形態による液晶表示装置およびその駆動方法を説明する。
図１はその液晶表示装置のブロック図であり、図２は図１に示されている各画素PXの模式図である。図１に示されているように、その液晶表示装置10は、液晶パネル300、タイミングコントローラ500、データ駆動部700、クロック生成部600、およびゲート駆動部400を含む。
図２に示されているように、液晶パネル300は好ましくは、向かい合わせで貼り合わされている第１基板100と第２基板200、及びそれらの基板の間に挟まれている液晶層150を含む。好ましくは、各基板100、200は矩形状であり、第１基板100の方が第２基板200よりやや広い。液晶パネル300は好ましくは、映像が表示される表示部DAと、その周りを囲む非表示部PAとに区分されている。表示部DAは、二枚の基板100、200が液晶層150を隔てて向かい合っている部分に含まれている。非表示部PAは、第２基板200の外側にはみ出している第１基板100の部分を含む。
表示部DAでは好ましくは、ｎ本のゲートラインG1〜Gn、ｎ本のストレージラインS1〜Sn、ｍ本のデータラインD1〜Dm、及びｎ×ｍの画素PXのマトリクスが形成されている。各ゲートラインG1〜Gnは好ましくは第１基板100の表面に形成され、各画素行の間を行方向に延び、各画素PXにゲート信号を伝達する。各ストレージラインS1〜Snは好ましくは第１基板100の表面で各ゲートラインG1〜Gnに併設され、行方向に延び、各画素PXにブースト電圧Vboostを伝達する。各データラインD1〜Dmは好ましくは第１基板100の表面に形成され、各画素列の間を列方向に延び、各画素PXにデータ電圧を伝達する。
図２に示されているように、各画素PXは、第１基板100の表面には、スイッチング素子Qp、画素電極PE、及びストレージキャパシタCstを含み、第２基板200の表面にはカラーフィルタCFと共通電極CEとを含む。例えばｉ行（ｉ＝１、２、…、ｎ）ｊ列（ｊ＝１、２、…、ｍ）の画素PXでは、スイッチング素子Qpの制御端子が第ｉゲートラインGiに連結され、入力端子が第ｊデータラインDjに連結され、出力端子が同じ画素の画素電極PEに連結されている。スイッチング素子Qpは好ましくは非晶質シリコン薄膜トランジスタである。スイッチング素子Qpは、制御端子に対してゲートラインGiからゲートオン電圧Vonが印加されるとターンオンして画素電極PEをデータラインDjに接続し、ゲートオフ電圧Voffが印加されるとターンオフして画素電極PEをデータラインDjから分離する。画素電極PEはスイッチング素子QpによってデータラインDjに接続されている間、そのデータラインDjからデータ電圧を受ける。画素電極PEは液晶層150を隔てて共通電極CEと対向し、液晶キャパシタClcを構成している。ストレージキャパシタCstの一端は同じ画素の画素電極PEに連結され、他端は第ｉストレージラインSiに連結されている。ストレージキャパシタCstは好ましくは、同じ画素の画素電極PEが絶縁層を隔てて第ｉストレージラインSiと対向することによって構成されている。第２基板200では、共通電極CEがその全面を覆い、カラーフィルタCFが画素電極PEに対向する領域ごとに形成されている。共通電極CEは外部の電源回路から共通電圧Vcomを受ける。
表示部DA内を走る各ラインG1〜Gn、S1〜Sn、D1〜Dmの端は非表示部PAまで延び、非表示部PAで駆動部に接続されている。非表示部PAには好ましくは、タイミングコントローラ500、データ駆動部700、クロック生成部600、およびゲート駆動部400が実装されている。各部は好ましくはＩＣチップに組み込まれ、第１基板100にＣＯＧ（Chip On Grass）方式又はＴＣＰ（Tape Carrier Package）方式で実装されている。各部のチップは別々であっても、それらのいくつかが単一のチップに統合されていても良い。更に、各チップは第１基板100とは別のプリント回路基板に実装されていても良い。その他に、各部が各画素PXのスイッチング素子Qpと同様、第１基板100に集積化されていても良い。特にゲート駆動部400は好ましくは第１基板100に集積化される。その場合、ゲート駆動部400に含まれるスイッチング素子は好ましくは、非晶質シリコン薄膜トランジスタによって構成される。
タイミングコントローラ500は好ましくは外部のグラフィックコントローラ（図１には示されていない）から入力映像信号R、G、B、および入力制御信号を受信し、それに基づき、映像データDAT、データ制御信号CONT1、およびゲート制御信号を生成する。入力制御信号は好ましくは、垂直同期信号Vsync、水平同期信号Hsync、メインクロック信号Mclk、及びデータイネーブル信号DEを含む。タイミングコントローラ500は入力制御信号に従い、データ制御信号CONT1およびゲート制御信号を生成する。
データ制御信号CONT1はデータ駆動部700に各動作のタイミングを指示するための信号であり、好ましくは、水平走査期間ごとに動作開始のタイミングを示す水平同期開始信号、および、各データラインへのデータ電圧の出力タイミングを示すロード信号を含む。
ゲート制御信号は好ましくは、クロック生成制御信号CONT2、スキャン開始信号STV、およびスキャン方向制御信号DIR／DIRBを含む。タイミングコントローラ500はクロック生成制御信号CONT2をクロック生成部600に提供し、スキャン開始信号STVおよびスキャン方向制御信号DIR／DIRBをゲート駆動部400に提供する。クロック生成制御信号CONT2は好ましくは、ゲート駆動部400から各ゲートラインG1〜Gnに対してゲートオン電圧Vonを印加すべきタイミングを示すゲートクロック信号、および、ゲートオン電圧Vonのパルス幅を示す出力イネーブル信号を含む。スキャン開始信号STVは、ゲート駆動部400に各フレームでの動作を開始するタイミングを示す。スキャン方向制御信号DIR／DIRBは、ゲート駆動部400から各ゲートラインG1〜Gnに対してゲートオン電圧Vonを印加する順序、好ましくはゲートラインのスキャン方向を示す。更に好ましくは、スキャン方向制御信号は互いに逆位相の信号対DIR／DIRBから成り、それらのレベルの組み合わせによってスキャン方向が順方向であるか、逆方向であるかを示す。好ましくは、第１スキャン方向制御信号DIRがハイレベルであり、かつ第２スキャン方向制御信号DIRBがローレベルであれば、順方向スキャン、すなわち第１ゲートラインG1から順にゲートオン電圧Vonを印加する動作モードがゲート駆動部400に指示される。逆に、第１スキャン方向制御信号DIRがローレベルであり、かつ第２スキャン方向制御信号DIRBがハイレベルであれば、逆方向スキャン、すなわち第ｎゲートラインGnから順にゲートオン電圧を印加する動作モードがゲート駆動部400に指示される。
データ駆動部700は、タイミングコントローラ500から映像データDATとデータ制御信号CONT1とを受け、映像データDATの示す各画素PXの目標の階調値に対応するデータ電圧を選択し、そのデータ電圧を、その画素PXが接続されたデータラインD1〜Dmに対し、データ制御信号CONT1の示すタイミングで印加する。
クロック生成部600は好ましくは外部の電源回路（図１には示されていない）からゲートオン電圧Vonとゲートオフ電圧Voffとを受け、それらを利用し、互いに逆位相のクロック信号CKVとクロックバー信号CKVBとの対を、クロック生成制御信号CONT2に従って生成する。クロック生成部600は特に、ゲートクロック信号に同期して各信号CKV／CKVBのレベルをゲートオン電圧Vonとゲートオフ電圧Voffとの間で切り換え、出力イネーブル信号に従って各信号CKV／CKVBのパルス幅を設定する。クロック生成部600は好ましくは図７に示されているように、クロック信号CKVとクロックバー信号CKVBとの各レベルを１水平周期1Hごとに切り換える。クロック信号CKVとクロックバー信号CKVBとはゲート駆動部400に出力される。
ゲート駆動部400は、タイミングコントローラ500からはスキャン開始信号STVとスキャン方向制御信号DIR／DIRBとを受け、クロック生成部600からはクロック信号CKVとクロックバー信号CKVBとを受け、外部の電源回路からはゲートオフ電圧Voffとブースト電圧Vboostとを受ける。ゲート駆動部400はスキャン開始信号STVに同期して入力映像信号R、G、Bのフレームごとに起動し、各ゲートラインG1〜Gnに対してはゲート信号を順番に印加し、各ストレージラインS1〜Snに対してはブースト電圧Vboostを順番に印加する。ゲートラインG1〜Gnに対してゲート信号を印加する順序、およびストレージラインS1〜Snに対してブースト電圧Vboostを印加する順序は、スキャン方向制御信号DIR／DIRBのレベルの組み合わせで決まる。ゲート駆動部400は各ゲートラインに対するゲート信号を、好ましくは、クロック信号CKVまたはクロックバー信号CKVBのいずれかの１パルス、およびゲートオフ電圧Voffから構成する。具体的には図４Ａ、図４Ｂに示されているように、ゲート駆動部400は各フレームのほとんどの期間で各ゲートラインの電圧をゲートオフ電圧Voffに維持し、水平走査期間ごとにいずれか１本のゲートラインに対し、レベルがゲートオン電圧Vonに維持されたクロック信号CKVまたはクロックバー信号CKVBを印加する。こうして、各ゲート信号は各フレームのいずれかの水平走査期間でのみゲートオン電圧Vonに維持され、その他の期間ではゲートオフ電圧Voffに維持される。一方、ブースト電圧Vboostのレベルは好ましくは外部の電源回路により、所定のハイレベルとローレベルとの間で周期的に、好ましくは１水平周期1Hごとに切り換わる。ゲート駆動部400は好ましくは図４Ａ、図４Ｂに示されているように、各フレームでストレージラインS1〜Snに対して順番にブースト電圧Vboostを所定時間ずつ印加し、各ストレージラインS1〜Snの電圧をブースト電圧Vboostの二つのレベルの間で切り換える。
以下、図３、図４Ａ、および図４Ｂを参照しながら、ゲート駆動部400の動作についてより具体的に説明する。図３に、第（ｉ−１）ゲートラインG(i−1)〜第（ｉ＋１）ゲートラインG(i＋1)、第（ｉ−１）ストレージラインS(i−1)〜第（ｉ＋１）ストレージラインS(i＋1)、および、それぞれに連結された３つの画素PXを模式的に示す（ｉ＝２、３、…、ｎ−１）。図３に示されているように、ゲート駆動部400は好ましくはストレージラインSiごとにブーストスイッチング素子Qbを１つずつ含む。ゲート駆動部400はブースト制御信号CONT3(i)によって各ブーストスイッチング素子Qbを個別にオンオフさせる。各ブーストスイッチング素子Qbはブースト制御信号CONT3(i)に応じてブースト電圧Vboostを所定の期間に各ストレージラインSiに対して印加する。
第１スキャン方向制御信号DIRがハイレベルであり、かつ第２スキャン方向制御信号DIRBがローレベルであるとき、ゲート駆動部400は順方向スキャンを行う。図４Ａに順方向スキャンモードでの各信号／電圧の波形を示す。
各フレームにおいてゲート駆動部400は、第（ｉ−１）水平走査期間Pon(i−1)では第（ｉ−１）ゲートラインG(i−1)に対するゲート信号Gout(i−1)をゲートオン電圧Vonに維持し、第ｉ水平走査期間Pon(i)では第ｉゲートラインGiに対するゲート信号Gout(i)をゲートオン電圧Vonに維持し、第（ｉ＋１）水平走査期間Pon(i＋1)では第（ｉ＋１）ゲートラインG(i＋1)に対するゲート信号Gout(i＋1)をゲートオン電圧Vonに維持する（ｉ＝２、３、…、ｎ−１）。このように、順方向スキャンではゲート駆動部400は第１ゲートラインG1から順にゲート信号を１水平周期1Hずつゲートオン電圧Vonに維持する。こうして、各水平走査期間Pon(i−1)、…、Pon(i＋1)では各画素行のスイッチング素子Qpがターンオンするので、液晶キャパシタClcがデータ電圧を受けて充電される。
ゲート駆動部400は更に、第ｉストレージラインSi（ｉ＝１、２、…、ｎ）に接続されたブーストスイッチング素子Qbに対する第ｉブースト制御信号CONT3(i)を所定の期間（以下、ブースト電圧出力期間という。）Pbにアクティブにする。それにより、ブーストスイッチング素子Qbはターンオンし、ブースト電圧Vboostを第ｉストレージラインSiに対して印加する。ゲート駆動部400は第ｉストレージラインSiに対するブースト電圧出力期間Pbを、好ましくは図４Ａに示されているように、第（ｉ−１）水平走査期間Pon(i−1)の開始時点から第（ｉ＋１）水平走査期間Pon(i＋1)の終了時点までに設定する。それにより、そのブースト電圧出力期間Pbでは第ｉストレージラインSiの電圧Sout(i)が図４Ａに示されているように、ブースト電圧Vboostに一致して変動する。ここで、ブースト電圧出力期間Pbの長さはブースト電圧Vboostのパルス幅1Hの３倍である。好ましくは、図４Ａに示されているようにブースト電圧出力期間Pbの前に第ｉストレージラインSiの電圧Sout(i)がハイレベルに維持されているときは、ブースト電圧Vboostの１つの立ち下がり端E1から次の立ち下がり端E2までがブースト電圧出力期間Pbの中に収まるように、ブースト電圧Vboostの位相が調節される。それにより、第ｉ水平走査期間Pon(i)はブースト電圧Vboostの最初の立ち下がり端E1の後に始まり、次の立ち下がり端E2の前に終了する。逆に、ブースト電圧出力期間Pbの前に第ｉストレージラインSiの電圧Sout(i)がローレベルに維持されているときは、ブースト電圧Vboostの１つの立ち上がり端から次の立ち上がり端までがブースト電圧出力期間Pbの中に収まるように、ブースト電圧Vboostの位相が調節される。それにより、第ｉ水平走査期間Pon(i)はブースト電圧Vboostの最初の立ち上がり端の後に始まり、次の立ち上がり端の前に終了する。
ブースト電圧出力期間Pbに第ｉストレージラインSiの電圧Sout(i)を上記のように変化させることにより、第ｉ行の各画素PXではストレージキャパシタCstを通して画素電極PEの電圧V＿Clcが図４Ａに示されているような時間変化を示す。ここで、図４Ａに示されているように例ではデータ電圧が共通電圧Vcomに対して負のレベル−Vdatを示す。その場合、ブースト電圧出力期間Pbの前では第ｉストレージラインSiの電圧Sout(i)がハイレベルに維持されている。尚、データ電圧が共通電圧Vcomに対して正である場合、ブースト電圧出力期間Pbの前では第ｉストレージラインSiの電圧Sout(i)がローレベルに維持されているので、以降の説明で「立ち下がり」を「立ち上がり」に読み替えれば良い。
第ｉ水平走査期間Pon(i)の開始時、ゲート駆動部400は第ｉゲートラインGiに対するゲート信号Gout(i)のレベルをゲートオン電圧Vonに切り換え、第ｉ行の各画素PXのスイッチング素子Qpをターンオンさせる。それにより、各データラインDjからデータ電圧−Vdatが画素電極PEに対して印加されるので、画素電極PEの電圧V＿Clcが共通電圧Vcomからデータ電圧の絶対値Vdatだけ降下する。
第ｉ水平走査期間Pon(i)の終了時、ゲート駆動部400はゲート信号Gout(i)のレベルをゲートオフ電圧Voffに切り換え、第ｉ行の各画素PXのスイッチング素子Qpをターンオフさせる。それにより、各画素PXでは画素電極PEがデータラインDjから分離され、フローティング状態に維持される。続いて、ブースト電圧Vboostの立ち下がり端E2に応じて第ｉストレージラインSiの電圧Sout(i)が立ち下がるとき、ストレージキャパシタCstを通して画素電極PEの電圧が更に降下する。例えばストレージキャパシタCstのキャパシタンスと液晶キャパシタClcのキャパシタンスとが同一である場合、図４Ａに示されているように、ブースト電圧Vboostの立ち下がり端E2では画素電極PEの電圧V＿ClcがVboost／2だけ更に降下する。ここで、画素電極PEの電圧が降下した後の液晶キャパシタClcの両端電圧が映像データDATの示す階調値に対応する目標電圧と一致すれば、その画素PXはその階調値の輝度で光る。従って、その画素PXに対するデータ電圧の絶対値Vdatを目標電圧より、ブースト電圧Vboostの立ち下がり端E2での画素電極PEの電圧V＿Clcの降下量、好ましくはVboost／2だけ低く設定できる。その結果、データ電圧の印加に伴う電力消費量を十分に低く抑えることができる。
第１スキャン方向制御信号DIRがローレベルであり、かつ第２スキャン方向制御信号DIRBがハイレベルであるとき、ゲート駆動部400は逆方向スキャンを行う。この場合も以下に述べるように、順方向スキャンの場合と同様な電力消費量の抑制を実現可能である。
図４Ｂに逆方向スキャンモードでの各信号／電圧の波形を示す。図４Ｂは図４Ａに対して時間軸を逆向きに示している。従って、各フレームでゲート駆動部400は、第（ｎ−ｉ）水平走査期間Pon(n−i)に第（ｉ＋１）ゲートラインG(i＋1)に対するゲート信号Gout(i＋1)をゲートオン電圧Vonに維持し、第（ｎ−ｉ＋１）水平走査期間Pon(n−i＋1)に第ｉゲートラインGout(i)に対するゲート信号Gout(i)をゲートオン電圧Vonに維持し、第（ｎ−ｉ＋２）水平走査期間Pon(n−i＋2)に第（ｉ−１）ゲートラインG(i−1)に対するゲート信号Gout(i−1)をゲートオン電圧Vonに維持する（ｉ＝２、３、…、ｎ−１）。
ゲート駆動部400は更に、第ｉブースト制御信号CONT3(i)（ｉ＝１、２、３、…、ｎ）をブースト電圧出力期間Pbにアクティブにする。順方向スキャンの場合と同様、ゲート駆動部400はブースト電圧出力期間Pbを第（ｎ−ｉ）水平走査期間Pon(n−i)の開始時点から第（ｎ−ｉ＋２）水平走査期間Pon(n−i＋2)の終了時点までに設定する。好ましくは、図４Ｂに示されているようにブースト電圧出力期間Pbの前に第ｉストレージラインSiの電圧Sout(i)がローレベルに維持されているときは、ブースト電圧Vboostの１つの立ち上がり端E1から次の立ち上がり端E2までがブースト電圧出力期間Pbの中に収まるようにブースト電圧Vboostの位相が調節される。それにより、第（ｎ−ｉ＋１）水平走査期間Pon(n−i＋1)はブースト電圧Vboostの最初の立ち上がり端E1の後に始まり、次の立ち上がり端E2の前に終了する。逆に、ブースト電圧出力期間Pbの前に第ｉストレージラインSiの電圧Sout(i)がハイレベルに維持されているときは、ブースト電圧Vboostの１つの立ち下がり端から次の立ち下がり端までがブースト電圧出力期間Pbの中に収まるようにブースト電圧Vboostの位相が調節される。それにより、第（ｎ−ｉ＋１）水平走査期間Pon(n−i＋1)はブースト電圧Vboostの最初の立ち下がり端の後に始まり、次の立ち下がり端の前に終了する。
ブースト電圧出力期間Pbに第ｉストレージラインSiの電圧Sout(i)を上記のように変化させることにより、第ｉ行の各画素PXではストレージキャパシタCstを通して画素電極PEの電圧V＿Clcが図４Ｂに示されているような時間変化を示す。ここで、図４Ｂに示されている例では図４Ａとは異なり、データ電圧が共通電圧Vcomに対して正のレベル＋Vdatを示す。その場合、ブースト電圧出力期間Pbの前では第ｉストレージラインSiの電圧Sout(i)がローレベルに維持されている。尚、データ電圧が共通電圧Vcomに対して負である場合、ブースト電圧出力期間Pbの前では第ｉストレージラインSiの電圧Sout(i)がハイレベルに維持されているので、以降の説明で「立ち上がり」を「立ち下がり」に読み替えれば良い。
第（ｎ−ｉ＋１）水平走査期間Pon(n−i＋1)の開始時、ゲート駆動部400が第ｉゲートラインGiに対するゲート信号Gout(i)のレベルをゲートオン電圧Vonに切り換える。それにより、各データラインDjからデータ電圧＋Vdatが画素電極PEに対して印加されるので、画素電極PEの電圧V＿Clcが共通電圧Vcomからデータ電圧の絶対値Vdatだけ上昇する。
第（ｎ−ｉ＋１）水平走査期間Pon(n−i＋1)の終了時、ゲート駆動部400はゲート信号Gout(i)のレベルをゲートオフ電圧Voffに切り換え、第ｉ行の各画素PXのスイッチング素子Qpをターンオフさせる。それにより、各画素PXでは画素電極PEがデータラインDjから分離され、フローティング状態に維持される。続いて、ブースト電圧Vboostの立ち上がり端E2に応じて第ｉストレージラインSiの電圧Sout(i)が立ち上がるので、ストレージキャパシタCstを通して画素電極PEの電圧が更に上昇する。例えばストレージキャパシタCstのキャパシタンスと液晶キャパシタClcのキャパシタンスとが同一である場合、図４Ｂに示されているように、ブースト電圧Vboostの立ち上がり端E2では画素電極PEの電圧V＿ClcがVboost／2だけ更に上昇する。ここで、画素電極PEの電圧が上昇した後の液晶キャパシタClcの両端電圧が映像データDATの示す階調値に対応する目標電圧と一致すれば、その画素PXはその階調値の輝度で光る。従って、その画素PXに対するデータ電圧の絶対値Vdatを目標電圧より、ブースト電圧Vboostの立ち上がり端E2での画素電極PEの電圧V＿Clcの上昇量、好ましくはVboost／2だけ低く設定できる。その結果、データ電圧の印加に伴う電力消費量を十分に低く抑えることができる。
ゲート駆動部400の好ましい内部構成を図５に示す。図５に示されているように、ゲート駆動部400は好ましくはゲートラインと同数、すなわちｎ個のステージST1〜STnのカスケード接続を含む。各ステージST1〜STnはゲートラインG1〜GnおよびストレージラインS(i)に一本ずつ連結されている。
各ステージST1〜STnは好ましくは、第１スキャン方向端子D1、第２スキャン方向端子D2、第１クロック端子CK1、第２クロック端子CK2、第１セット端子S1、第２セット端子S2、第１リセット端子R1、第２リセット端子R2、電源電圧端子G、ブースト電圧端子B、ゲート出力端子OUT1、およびストレージ出力端子OUT2を有する。
最初の２つのステージST1、ST2、最後の２つのステージST(n−1)、STnを除く第ｉステージSTi（ｉ＝２、３、…、ｎ−２）の第１セット端子S1には第（ｉ−１）ステージST(i−1)からゲート信号Gout(i−1)が入力され、第２セット端子S2には第（ｉ−２）ステージST(i−2)からゲート信号Gout(i−2)が入力され、第１リセット端子R1には第（ｉ＋１）ステージST(i＋1)からゲート信号Gout(i＋1)が入力され、第２リセット端子R2には第（ｉ＋２）ステージST(i＋2)からゲート信号Gout(i＋2)が入力される。電源電圧端子Gにはゲートオフ電圧Voffが入力され、ブースト電圧端子Bにはブースト電圧Vboostが入力され、第１スキャン方向端子D1には第１スキャン方向制御信号DIRが入力され、第２スキャン方向端子D2には第２スキャン方向制御信号DIRBが入力される。奇数番目のステージST1、ST3、…では、第１クロック端子CK1にクロック信号CKVが入力され、第２クロック端子CK2にクロックバー信号CKVBが入力され、偶数番目のステージST2、ST4、…ではその逆である。一方、第ｉステージSTi（ｉ＝１、２、…、ｎ）のゲート出力端子OUT1からは第ｉゲートラインGiに対してゲート信号Gout(i)が出力され、ストレージ出力端子OUT2からは第ｉストレージラインSiに対してストレージ信号Sout(i)が出力される。
第１ステージST1では他のステージとは異なり、順方向スキャンモードにおいては第１セット端子S1にスキャン開始信号STVが入力され、逆方向スキャンモードにおいては第１セット端子S1が開放される。第１ステージST1と第２ステージST2とでは他のステージとは異なり、好ましくは、第２セット端子S2が常に開放されている。第ｎステージSTnでは他のステージとは異なり、逆方向スキャンモードにおいては第１リセット端子R1にスキャン開始信号STVが入力され、順方向スキャンモードにおいては第１リセット端子R1が開放される。第（ｎ−１）ステージST(n−1)と第ｎステージSTnとでは他のステージとは異なり、好ましくは、第２リセット端子R2が常に開放されている。
図６に第ｉステージSTiの等価回路を示す。図６に示されているように、第ｉステージSTiはゲート信号提供部410とブースト電圧提供部460とを含む。ゲート信号提供部410は第ｉゲートラインGiに第ｉゲート信号Gout(i)を出力する。ブースト電圧提供部460は第ｉストレージラインSiにブースト電圧出力期間Pb中、ブースト電圧をストレージ信号Sout(i)として出力する。
ゲート信号提供部410は好ましくは、プルアップ制御部420、プルアップ部430、プルダウン部440、および保持部450を含む。プルアップ制御部420は第２トランジスタT2と第３トランジスタT3との直列接続を含む。第２トランジスタT2のゲートは第１セット端子S1に連結され、ドレインは第１スキャン方向端子D1に連結されている。第３トランジスタT3のゲートは第１リセット端子R1に連結され、ソースは第２スキャン方向端子D2に連結されている。第２トランジスタT2のソースと第３トランジスタT3のドレインとは第１ノードN1で互いに連結されている。プルアップ部430は第１トランジスタT1と第１キャパシタC1とを含む。第１キャパシタC1は第１トランジスタT1のゲートとドレインとの間に連結されている。第１トランジスタT1のゲートは第１ノードN1に連結され、ドレインは第１クロック端子CK1に連結され、ソースはゲート出力端子OUT1に連結されている。プルダウン部440は第６トランジスタT6を含む。第６トランジスタT6のドレインは第１トランジスタT1のソースに連結され、ソースは電源電圧端子Gに連結され、ゲートは第２クロック端子CK2に連結されている。保持部450は、第４トランジスタT4、第５トランジスタT5、および第７トランジスタT7を含む。第４トランジスタT4のゲート、第５トランジスタT5のゲート、および第７トランジスタT7のドレインは第２ノードN2で互いに連結され、各トランジスタT4、T5、T7のソースはいずれも電源電圧端子Gに連結されている。第４トランジスタT4のドレインと第７トランジスタT7のゲートとは第１ノードN1に連結され、第５トランジスタT5のドレインは第１トランジスタT1のソースに連結されている。第２ノードN2と第１クロック端子CK1との間には第２キャパシタC2が連結されている。
各トランジスタT1〜T7は好ましくは非晶質シリコン薄膜トランジスタであり、第１基板100の非表示部PAに集積化されている。
第ｉステージSTiのゲート信号提供部410は第ｉゲート信号Gout(i)を以下のように生成する。図７に、第（ｉ−２）ステージST(i−2)〜第（ｉ＋２）ステージST(i＋2)の各ゲート信号提供部410によって生成されるゲート信号Gout(i−2)〜Gout(i＋2)の波形図を示す（ｉ＝３、４、…、ｎ−２）。順方向スキャンモードでは図７の左から右に時間が経過し、逆方向スキャンモードではその逆である。図７には更に、クロック信号CKVとクロックバー信号CKVBとの各波形も示している。図７では、整数ｉが奇数である場合を想定している。
順方向スキャンモードでは第（ｉ−１）水平走査期間Pon(i−1)に、逆方向スキャンモードでは第（ｎ−ｉ）水平走査期間Pon(n−i)に、第１クロック端子CK1の電圧がゲートオフ電圧Voffに維持され、第２クロック端子CK2の電圧がゲートオン電圧Vonに維持されるように、クロック信号CKVとクロックバー信号CKVBとの各位相が設定されている。従って、いずれのスキャンモードでも、第ｉゲート信号Gout(i)をゲートオン電圧Vonに維持すべき水平走査期間の直前の水平走査期間では第６トランジスタT6がターンオンし、ゲート出力端子OUT1が電源電圧端子Gに連結される。それにより、ゲート出力端子OUT1の電圧、すなわち第ｉゲート信号Gout(i)のレベルはゲートオフ電圧Voffに維持される。
順方向スキャンモードでは第（ｉ−１）水平走査期間Pon(i−1)に第（ｉ−１）ゲート信号Gout(i−1)のレベルがゲートオン電圧Vonに維持されるので第２トランジスタT2がターンオンし、ハイレベルの第１スキャン方向制御信号DIRが第１ノードN1に伝達される。逆方向スキャンモードでは第（ｎ−ｉ）水平走査期間Pon(n−i)に第（ｉ＋１）ゲート信号Gout(i＋1)がゲートオン電圧Vonに維持されるので第３トランジスタT3がターンオンし、ハイレベルの第２スキャン方向制御信号DIRBが第１ノードN1に伝達される。従って、いずれのスキャンモードでも、第ｉゲート信号Gout(i)をゲートオン電圧Vonに維持すべき水平走査期間の直前の水平走査期間では第１ノードN1の電圧がゲートオン電圧Vonに維持される。従って、第１トランジスタT1がターンオンし、第１クロック端子CK1がゲート出力端子OUT1に連結される。第１クロック端子CK1の電圧は上記のとおり、ゲートオフ電圧Voffに維持されているので、ゲート出力端子OUT1の電圧、すなわち第ｉゲート信号Gout(i)のレベルはゲートオフ電圧Voffにそのまま維持される。一方、第１キャパシタC1が第１ノードN1とゲート出力端子OUT1との間の電圧差によって充電される。更に、第７トランジスタT7がターンオンするので第２ノードN2の電圧がゲートオフ電圧Voffに維持される。従って、第２ノードN2と第１クロック端子CK1とが実質的に同じ電圧に維持されるので、第４トランジスタT4と第５トランジスタT5とがオフ状態に維持され、第２キャパシタC2が放電する。
順方向スキャンモードでは第ｉ水平走査期間Pon(i)に第（ｉ−１）ゲート信号Gout(i−1)のレベルがゲートオフ電圧Voffに戻るので第２トランジスタT2がターンオフする。逆方向スキャンモードでは第（ｎ−ｉ＋１）水平走査期間Pon(n−i＋1)に第（ｉ＋１）ゲート信号Gout(i＋1)のレベルがゲートオフ電圧Voffに戻るので第３トランジスタT3がターンオフする。こうして、いずれのスキャンモードでも、第ｉゲート信号Gout(i)をゲートオン電圧Vonに維持すべき水平走査期間では第１ノードN1がフローティング状態に維持され、その電圧が第１キャパシタC1によってゲートオン電圧Vonに維持される。従って、第１トランジスタT1がオン状態に維持されるので、第１クロック端子CK1がゲート出力端子OUT1に接続される。クロック信号CKVとクロックバー信号CKVBとの各位相が上記のように設定されているので、その水平走査期間では、第１クロック端子CK1はゲートオン電圧Vonに維持され、第２クロック端子CK2はゲートオフ電圧Voffに維持されている。それ故、第６トランジスタT6がターンオフし、第ｉゲート信号Gout(i)のレベルが第１クロック端子CK1の電圧、すなわちゲートオン電圧Vonまで上昇する。更に、第７トランジスタT7がオン状態に維持されているので、第２ノードN2と第１クロック端子CK1との間の電圧差によって第２キャパシタC2が充電される。
順方向スキャンモードでは第（ｉ＋１）水平走査期間Pon(i＋1)に、逆方向スキャンモードでは第（ｎ−ｉ＋２）水平走査期間Pon(n−i＋2)に、第１クロック端子CK1はゲートオフ電圧Voffに維持され、第２クロック端子CK2はゲートオン電圧Vonに維持される。従って、第１クロック端子CK1の電圧の低下に伴って第ｉゲート信号Gout(i)のレベルが降下する。更に、第６トランジスタT6がターンオンするので、第ｉゲート信号Gout(i)のレベルがゲートオフ電圧Voffに維持される。一方、順方向スキャンモードでは第（ｉ＋１）ゲート信号Gout(i＋1)のレベルがゲートオン電圧Vonに上昇するので第３トランジスタT3がターンオンし、ローレベルの第２スキャン方向制御信号DIRBが第１ノードN1に伝達される。逆方向スキャンモードでは第（ｉ−１）ゲート信号Gout(i−1)のレベルがゲートオン電圧Vonに上昇するので第２トランジスタT2がターンオンし、ローレベルの第１スキャン方向制御信号DIRが第１ノードN1に伝達される。こうして、いずれのスキャンモードでも、第ｉゲート信号Gout(i)をゲートオン電圧Vonに維持すべき水平走査期間の直後の水平走査期間では第１ノードN1の電圧がゲートオフ電圧Voffに維持され、第１トランジスタT1がターンオフし、第１キャパシタC1が放電する。更に、第７トランジスタT7がターンオフするので、第２ノードN2がフローティング状態に維持される。
その後、次のフレームまで、第２ノードN2の電圧は、第２キャパシタC2を通して伝達される第１クロック端子CK1の電圧の変動に従って変動する。第１クロック端子CK1と第２クロック端子CK2との間では電圧の変動が逆位相であるので、第４トランジスタT4と第５トランジスタT5とは第６トランジスタT6と交互にターンオンする。その結果、第４トランジスタT4を通して第１ノードN1はゲートオフ電圧Voffに維持されるので、第１トランジスタT1はオフ状態に安定に維持され、第１キャパシタC1は完全に放電する。また、ゲート出力端子OUT1は第５トランジスタT5又は第６トランジスタT6によって常に電源電圧端子Gに接続されているので、第ｉゲート信号Gout(i)のレベルがゲートオフ電圧Voffに安定に維持される。
図６に示されているように、ブースト電圧提供部460は好ましくは、第１スイッチング素子470、第２スイッチング素子480、スイッチング部490、ブーストスイッチング素子Qbを含む。第１スイッチング素子470は好ましくは、ダイオード接続の第８トランジスタT8を含む。第２スイッチング素子480は好ましくは、ダイオード接続の第９トランジスタT9を含む。第８トランジスタT8のドレインとゲートとは第１セット端子S1に連結され、第９トランジスタT9のドレインとゲートとは第１リセット端子R1に連結されている。各トランジスタT8、T9のソースは第３ノードN3で互いに連結されている。スイッチング部490は好ましくは２個のトランジスタT10、T11の並列接続を含む。各トランジスタT10、T11のドレインは第３ノードN3に連結され、ソースは電源電圧端子Gに連結されている。第１０トランジスタT10のゲートは第２セット端子S2に連結され、第１１トランジスタT11のゲートは第２リセット端子R2に連結されている。ブーストスイッチング素子Qbのドレインはブースト電圧端子Bに連結され、ソースはストレージ出力端子OUT2に連結され、ゲートは第３ノードN3に連結されている。各トランジスタT8〜T11は好ましくは非晶質シリコン薄膜トランジスタであり、第１基板100の非表示部PAに集積化されている
第ｉステージSTiのブースト電圧提供部460は、図４Ａ、図４Ｂに示されている第ｉストレージ信号Sout(i)を以下のように生成する。
順方向スキャンモードでは第（ｉ−２）水平走査期間Pon(i−2)に第（ｉ−２）ゲート信号Gout(i−2)のレベルがゲートオン電圧Vonに維持されるので第１０トランジスタT10がターンオンし、第３ノードN3の電圧がゲートオフ電圧Voffに維持される。逆方向スキャンモードでは第（ｎ−ｉ−１）水平走査期間Pon(n−i−1)に第（ｉ＋２）ゲート信号Gout(i＋2)のレベルがゲートオン電圧Vonに維持されるので第１１トランジスタT11がターンオンし、第３ノードN3の電圧がゲートオフ電圧Voffに維持される。こうして、いずれのスキャンモードでも、第ｉゲート信号Gout(i)をゲートオン電圧Vonに維持すべき水平走査期間の２つ前の水平走査期間、すなわちブースト電圧出力期間Pbの開始前では、第３ノードN3の電圧、すなわち第ｉブースト制御信号CONT3(i)のレベルがゲートオフ電圧Voffに維持される。従って、ブーストスイッチング素子Qbはオフ状態に維持されるので、ストレージ出力端子OUT2がフローティング状態に維持され、その電圧、すなわち第ｉストレージ信号Sout(i)のレベルが一定に維持される。
順方向スキャンモードでは第（ｉ−１）水平走査期間Pon(i−1)に第（ｉ−２）ゲート信号Gout(i−2)のレベルがゲートオフ電圧Voffに戻るので第１０トランジスタT10がターンオフする。逆方向スキャンモードでは第（ｎ−ｉ）水平走査期間Pon(n−i)に第（ｉ＋２）ゲート信号Gout(i＋2)のレベルがゲートオフ電圧Voffに戻るので第１１トランジスタT11がターンオフする。一方、順方向スキャンモードでは第（ｉ−１）ゲート信号Gout(i−1)のレベルがゲートオン電圧Vonに維持されるので第８トランジスタT8がターンオンし、第（ｉ−１）ゲート信号Gout(i−1)が第３ノードN3に伝達される。逆方向スキャンモードでは第（ｉ＋１）ゲート信号Gout(i＋1)のレベルがゲートオン電圧Vonに維持されるので第９トランジスタT9がターンオンし、第（ｉ＋１）ゲート信号Gout(i＋1)が第３ノードN3に伝達される。こうして、いずれのスキャンモードでも、第ｉゲート信号Gout(i)をゲートオン電圧Vonに維持すべき水平走査期間の直前の水平走査期間、すなわちブースト電圧出力期間Pbの初期に第ｉブースト制御信号CONT3(i)のレベルがゲートオン電圧Vonに維持される。従って、ブーストスイッチング素子Qbがターンオンするので、ストレージ出力端子OUT2がブースト電圧端子Bに接続され、第ｉストレージ信号Sout(i)のレベルがブースト電圧Vboostに一致する。
順方向スキャンモードでは第ｉ水平走査期間Pon(i)に第（ｉ−１）ゲート信号Gout(i−1)のレベルがゲートオフ電圧Voffに戻るので第８トランジスタT8がターンオフする。逆方向スキャンモードでは第（ｎ−ｉ＋１）水平走査期間Pon(n−i＋1)に第（ｉ＋１）ゲート信号Gout(i＋1)のレベルがゲートオフ電圧Voffに戻るので第９トランジスタT9がターンオフする。こうして、いずれのスキャンモードでも、第ｉゲート信号Gout(i)をゲートオン電圧Vonに維持すべき水平走査期間、すなわちブースト電圧出力期間Pbの中間では第３ノードN3がフローティング状態に維持されるので、第ｉブースト制御信号CONT3(i)のレベルがゲートオン電圧Vonに維持される。従って、ブーストスイッチング素子Qbがオン状態に維持されるので、第ｉストレージ信号Sout(i)としてブースト電圧Vboostが出力され続ける。
順方向スキャンモードでは第（ｉ＋１）水平走査期間Pon(i＋1)に第（ｉ＋１）ゲート信号Gout(i＋1)のレベルがゲートオン電圧Vonに維持されるので第９トランジスタT9がターンオンし、第（ｉ＋１）ゲート信号Gout(i＋1)が第３ノードN3に伝達される。逆方向スキャンモードでは第（ｎ−ｉ＋２）水平走査期間Pon(n−i＋2)に第（ｉ−１）ゲート信号Gout(i−1)のレベルがゲートオン電圧Vonに維持されるので第８トランジスタT8がターンオンし、第（ｉ−１）ゲート信号Gout(i−1)が第３ノードN3に伝達される。こうして、いずれのスキャンモードでも、第ｉゲート信号Gout(i)をゲートオン電圧Vonに維持すべき水平走査期間の直後の水平走査期間、すなわちブースト電圧出力期間Pbの後期では第ｉブースト制御信号CONT3(i)のレベルがゲートオン電圧Vonに維持される。従って、ブーストスイッチング素子Qbがオン状態に維持されるので、第ｉストレージ信号Sout(i)としてブースト電圧Vboostが出力され続ける。
順方向スキャンモードでは第（ｉ＋２）水平走査期間Pon(i＋2)に第（ｉ＋１）ゲート信号Gout(i＋1)のレベルがゲートオフ電圧Voffに戻るので第９トランジスタT9がターンオフし、第（ｉ＋２）ゲート信号Gout(i＋2)のレベルがゲートオン電圧Vonに維持されるので第１１トランジスタT11がターンオンする。逆方向スキャンモードでは第（ｎ−ｉ＋３）水平走査期間Pon(n−i＋3)に第（ｉ−１）ゲート信号Gout(i−1)のレベルがゲートオフ電圧Voffに戻るので第８トランジスタT8がターンオフし、第（ｉ−２）ゲート信号Gout(i−2)のレベルがゲートオン電圧Vonに維持されるので第１０トランジスタT10がターンオンする。こうして、いずれのスキャンモードでも、第ｉゲート信号Gout(i)をゲートオン電圧Vonに維持すべき水平走査期間の２つ後の水平走査期間、すなわちブースト電圧出力期間Pbの終了後では、第３ノードN3が電源電圧端子Gに接続され、第ｉブースト制御信号CONT3(i)のレベルがゲートオン電圧Vonに維持される。従って、ブーストスイッチング素子Qbはターンオフするので、ストレージ出力端子OUT2がフローティング状態に維持され、第ｉストレージ信号Sout(i)のレベルが一定に維持される。
以上のように、第ｉステージSTiのブースト電圧提供部460は、図４Ａ、図４Ｂ、および図７に示されているように、第ｉブースト制御信号CONT3(i)のレベルをブースト電圧出力期間Pbにハイレベルに維持する。それにより、その期間Pbではブースト電圧Vboostが第ｉストレージ信号Sout(i)として出力される。尚、スイッチング部490では、２個のトランジスタT10、T11が第（ｉ−２）ゲート信号Gout(i−2)および第（ｉ＋２）ゲート信号Gout(i＋2)に従ってオンオフするのに代え、例えば、少なくとも一つのトランジスタが、第ｉゲート信号Gout(i)をゲートオン電圧Vonに維持すべき水平走査期間の前後の水平走査期間、すなわちブースト電圧出力期間Pbの開始時と終了時とで第３ノードN3を電源電圧端子Gに接続し、第ｉブースト制御信号CONT3(i)のレベルをゲートオフ電圧Voffに維持しても良い。
図８に、本発明の第２実施形態による液晶表示装置のブロック図を示す。図８では、図１に示されている構成要素と同様な構成要素に対しては同一の符号を付す。更に、それら同様な構成要素の詳細については、第１実施形態についての説明を援用する。
図８に示されている第２実施形態による液晶表示装置11は、図１に示されている第１実施形態による液晶表示装置10とは異なり、クロック生成部600a、600bとゲート駆動部400a、400bとが二つずつに分割されている。更に、ゲートラインとストレージラインとの各総数が好ましくは偶数２ｎである。
２つのゲート駆動部400a、400bは好ましくは表示部DAの両側に一つずつ実装されている。好ましくは、第１ゲート駆動部400aは奇数番目のゲートラインG1、G3、…、G(2n−1)にゲート信号を出力し、奇数番目のストレージラインS1、S3、…、S(2n−1)にストレージ信号を出力する。第２ゲート駆動部400bは偶数番目のゲートラインG2、G4、…、G2nにゲート信号を出力し、偶数番目のストレージラインS2、S4、…、S2nにストレージ信号を出力する。更に、第１ゲート駆動部400aは偶数番目のゲートラインG2、G4、…、G2nからゲート信号を入力し、第２ゲート駆動部400bは奇数番目のゲートラインG1、G3、…、G(2n−1)からゲート信号を入力する。尚、２つのゲート駆動部400a、400bの配置やそれぞれに連結されるゲートラインの組み合わせはその他にも可能である。また、２つのゲート駆動部400a、400bが一体化されていても良い。
タイミングコントローラ501は、第１ゲート駆動部400aには第１スキャン開始信号STV＿Lを提供し、第２ゲート駆動部400bには第２スキャン開始信号STV＿Rを提供する。各スキャン開始信号STV＿L、STV＿Rは、各ゲート駆動部400a、400bに各フレームでの動作を開始するタイミングを示す。タイミングコントローラ501は好ましくは、第１スキャン開始信号STV＿Lと第２スキャン開始信号STV＿Rとの間に所定の位相差、好ましくは１水平周期1Hの位相差を設ける。それにより、第２ゲート駆動部400bは第１ゲート駆動部400aより、順方向スキャンモードでは１水平周期1Hだけ遅れて起動し、逆方向スキャンモードでは１水平周期1Hだけ早く起動する。
２つのクロック生成部600a、600bはいずれも、図１に示されているクロック生成部600と実質的に同一である。タイミングコントローラ501は、第１クロック生成部600aには第１クロック生成制御信号CONT2aを提供し、第２クロック生成部600bには第２クロック生成制御信号CONT2bを提供する。各クロック生成制御信号CONT2a、CONT2bは第１実施形態によるクロック生成制御信号CONT2と実質的に同じ信号である。第１クロック生成部600aは第１クロック生成制御信号CONT2aに従って互いに逆位相の第１クロック信号CKV＿Lと第１クロックバー信号CKVB＿Lとの対を生成する。第２クロック生成部600bは第２クロック生成制御信号CONT2bに従って互いに逆位相の第２クロック信号CKV＿Rと第２クロックバー信号CKVB＿Rとの対を生成する。各信号対CKV＿L、CKVB＿L、CKV＿R、CKVB＿Rは第１ゲート駆動部400aと第２ゲート駆動部400bとの両方に提供される。図９に各信号対CKV＿L、CKVB＿L、CKV＿R、CKVB＿Rの波形図を示す。図９に示されているように、各信号対は、図７に示されている第１実施形態による信号対CKV、CKVBと実質的に同じ波形である。但し、各信号のパルス幅は好ましくは１水平周期1Hの２倍である。更に、第１クロック信号CKV＿Lと第２クロック信号CKV＿Rとの間には所定の位相差、好ましくは半周期、更に好ましくは１水平周期1Hの位相差が設定されている。特に、第１クロック信号CKV＿Lは第２クロック信号CKV＿Rより、順方向スキャンモードでは１水平周期1Hだけ遅れ、逆方向スキャンモードでは１水平周期1Hだけ進んでいる。
各ゲート駆動部400a、400bは、タイミングコントローラ501からはスキャン開始信号STV＿L、STV＿Rとスキャン方向制御信号DIR／DIRBとを受け、第１クロック生成部600aからは第１クロック信号CKV＿Lと第１クロックバー信号CKVB＿Lとを受け、第２クロック生成部600bからは第２クロック信号CKV＿Rと第２クロックバー信号CKVB＿Rとを受け、外部の電源回路からはゲートオフ電圧Voffとブースト電圧Vboostとを受ける。それらの入力信号／電圧を利用し、各ゲート駆動部400a、400bは第１実施形態によるゲート駆動部400とほぼ同様にゲート信号とストレージ信号とを生成する。図９にはゲート信号とストレージ信号との各波形も示されている。
各ゲート駆動部400a、400bから出力されるゲート信号の波形は、第１実施形態によるゲート駆動部400によるゲート信号の波形と同様である。但し、各ゲートラインGiに対するゲート信号Gout(i)のレベルがゲートオン電圧Vonに維持される期間、すなわちゲート信号Gout(i)のアクティブ期間Pon(i)は、好ましくは図９に示されているように、１水平周期1Hの２倍である。更に、２つのゲート駆動部400a、400b間での動作タイミングのずれにより、図９に示されているように、第ｉゲートラインGiに対する第ｉゲート信号Gout(i)のアクティブ期間Pon(i)は、第ｉゲートラインGiの両側に隣接するゲートラインG(i−1)、G(i＋1)のそれぞれに対するゲート信号Gout(i−1)、Gout(i＋1)のアクティブ期間Pon(i−1)、Pon(i＋1)と、好ましくは１水平周期1Hずつオーバーラップする（ｉ＝２、３、…、２ｎ−１）。それにより、各ゲート信号Gout(i)のアクティブ期間Pon(i)はプリチャージ期間Ppre(i)とメインチャージ期間Pmain(i)とに分けられる。好ましくは、各アクティブ期間Pon(i)の前半がプリチャージ期間Ppre(i)であり、後半がメインチャージ期間Pmain(i)である。例えば順方向スキャンモードでは図９に示されているように、第ｉゲート信号Gout(i)のプリチャージ期間Ppre(i)は第（ｉ−１）ゲート信号Gout(i−1)のメインチャージ期間Pmain(i−1)とオーバーラップし、第ｉゲート信号Gout(i)のメインチャージ期間Pmain(i)は第（ｉ＋１）ゲート信号Gout(i＋1)のプリチャージ期間Ppre(i＋1)とオーバーラップする。逆方向スキャンモードではその反対である。更に好ましくは、第ｉゲート信号Gout(i)のメインチャージ期間Pmain(i)は、順方向スキャンモードでは第ｉ水平走査期間に一致し、逆方向スキャンモードでは第（ｎ−ｉ）水平走査期間に一致する。
各ゲート駆動部400a、400bは好ましくは、ゲート信号を出力すべきゲートラインと同数、すなわちｎ個のステージのカスケード接続を含む。その構成は図５に示されているものと比べ、奇数番目又は偶数番目のゲートラインに連結されたステージしか含まれていないことに加え、次の点で異なる。まず、第ｉステージSTiの第２セット端子S2には、別のゲート駆動部に含まれている第（ｉ−１）ステージST(i−1)からゲート信号Gout(i−1)が入力され、第２リセット端子R2には、別のゲート駆動部に含まれている第（ｉ＋１）ステージST(i＋1)からゲート信号Gout(i＋1)が入力される。次に、第１ゲート駆動部400aでは先頭のステージST1の第１クロック端子CK1に第１クロック信号CKV＿Lが入力されるのに対し、第２ゲート駆動部400bでは先頭のステージST2の第１クロック端子CK1に第２クロックバー信号CKVB＿Rが入力される。更に、各ステージSTiには第３クロック端子と第４クロック端子とが追加されている。第１ゲート駆動部400aでは、カスケード接続の奇数番目のステージST1、ST5、…の第３クロック端子には第２クロック信号CKV＿Rが入力され、第４クロック端子には第２クロックバー信号CKVB＿Rが入力され、偶数番目のステージST3、ST7、…ではその逆である。第２ゲート駆動部400bでは、カスケード接続の奇数番目のステージST2、ST6、…の第３クロック端子には第１クロック信号CKV＿Lが入力され、第４クロック端子には第１クロックバー信号CKVB＿Lが入力され、偶数番目のステージST4、ST8、…ではその逆である。
図１０に、第１ゲート駆動部400aに含まれる第ｉステージSTiの等価回路を示す（ｉ＝１、３、５、…、２ｎ−１）。尚、第２ゲート駆動部400bに含まれる各ステージST2、ST4、…の等価回路も同様である。図１０に示されているように、第ｉステージSTiはゲート信号提供部410aとブースト電圧提供部460aとを含む。ゲート信号提供部410aの構造及び動作は図６に示されているもの410と同様であるので、その詳細は図６についての説明を援用する。
第ｉステージSTiのブースト電圧提供部460aは、第２ゲート駆動部400bから第（ｉ−１）ゲート信号Gout(i−1)と第（ｉ＋１）ゲート信号Gout(i＋1)とを入力し、それらを利用して第ｉブースト制御信号CONT3(i)をブースト電圧出力期間Pbにアクティブにする。好ましくは図９に示されているように、ブースト電圧出力期間Pbは、順方向スキャンモードでは第（ｉ−１）ゲート信号Gout(i−1)のアクティブ期間Pon(i−1)の開始時点から第（ｉ＋１）ゲート信号Gout(i＋1)のアクティブ期間Pon(i＋1)の終了時点までに設定される。逆方向スキャンモードではその逆である。ブースト電圧出力期間Pbでは第ｉストレージラインSiの電圧Sout(i)が図９に示されているように、ブースト電圧Vboostに一致して変動する。ここで、ブースト電圧出力期間Pbの長さはブースト電圧Vboostのパルス幅1Hの４倍である。好ましくは、図９に示されているようにブースト電圧出力期間Pbの前に第ｉストレージラインSiの電圧Sout(i)がハイレベルに維持されているときは、ブースト電圧Vboostの１つの立ち上がり端E1から、それに続く２番目の立ち下がり端E2までがブースト電圧出力期間Pbの中に収まるように、ブースト電圧Vboostの位相が調節される。それにより、第ｉゲート信号Gout(i)のアクティブ期間Pon(i)はブースト電圧Vboostのその立ち上がり端E1の後に始まり、その立ち下がり端E2の前に終了する。逆に、ブースト電圧出力期間Pbの前に第ｉストレージラインSiの電圧Sout(i)がローレベルに維持されているときは、ブースト電圧Vboostの１つの立ち下がり端から、それに続く２番目の立ち上がり端までがブースト電圧出力期間Pbの中に収まるようにブースト電圧Vboostの位相が調節される。それにより、第ｉゲート信号Gout(i)のアクティブ期間Pon(i)はブースト電圧Vboostのその立ち下がり端の後に始まり、その立ち上がり端の前に終了する。
図１０に示されているように、ブースト電圧提供部460aは好ましくは、第１スイッチング素子470a、第２スイッチング素子480a、およびスイッチング部490aを含む。第１スイッチング素子470aは好ましくは、ダイオード接続の第８トランジスタT8を含む。第２スイッチング素子480aは好ましくは、ダイオード接続の第９トランジスタT9を含む。第８トランジスタT8のドレインとゲートとは第２セット端子S2に連結され、第９トランジスタT9のドレインとゲートとは第２リセット端子R2に連結されている。各トランジスタT8、T9のソースは第３ノードN3で互いに連結されている。スイッチング部490aは好ましくは、第８トランジスタT8と並列に接続された第１２トランジスタT12、および第８トランジスタT8と並列に接続された第１３トランジスタT13を含む。第１２トランジスタT12のゲートは第３クロック端子CK3に連結され、第１３トランジスタT13のゲートは第４クロック端子CK4に連結されている。ブーストスイッチング素子Qbのドレインはブースト電圧端子Bに連結され、ソースはストレージ出力端子OUT2に連結され、ゲートは第３ノードN3に連結されている。各トランジスタT8、T9、T12、T13は好ましくは非晶質シリコン薄膜トランジスタであり、第１基板100の非表示部PAに集積化されている
第ｉステージSTiのブースト電圧提供部460aは、図９に示されている順方向スキャンモードにおけるブースト電圧出力期間Pbを以下のように設定する。尚、逆方向スキャンモードの場合も同様である。
第（ｉ−１）ゲート信号Gout(i−1)のアクティブ期間Pon(i−1)が始まるまでは、すなわちブースト電圧出力期間Pbの開始前では、第（ｉ−１）ゲート信号Gout(i−1)と第（ｉ＋１）ゲート信号Gout(i＋1)とのいずれのレベルもゲートオフ電圧Voffに維持されている。従って、第３クロック端子CK3と第４クロック端子CK4との各電圧が交互に上昇するのに応じて第１２トランジスタT12と第１３トランジスタT13とが交互にターンオンすることにより、第３ノードN3の電圧、すなわち第ｉブースト制御信号CONT3(i)のレベルがゲートオフ電圧Voffに維持される。従って、ブーストスイッチング素子Qbはオフ状態に維持されるので、ストレージ出力端子OUT2がフローティング状態に維持され、その電圧、すなわち第ｉストレージ信号Sout(i)のレベルが一定に維持される。
第（ｉ−１）ゲート信号Gout(i−1)のアクティブ期間Pon(i−1)では第８トランジスタT8がターンオンして第３ノードN3が第２セット端子S2に接続される。この時、第３クロック端子CK3の電圧がゲートオン電圧Vonに上昇し、第４クロック端子CK4の電圧がゲートオフ電圧Voffに降下するように、第２クロック信号CKV＿Rと第２クロックバー信号CKVB＿Rとの各位相が設定されている。従って、第１２トランジスタT12はターンオンし、第１３トランジスタT13はターンオフする。一方、第９トランジスタT9はオフ状態に維持されている。従って、第（ｉ−１）ゲート信号Gout(i−1)によって第ｉブースト制御信号CONT3(i)のレベルがゲートオン電圧Vonに維持される。
第（ｉ−１）ゲート信号Gout(i−1)のアクティブ期間Pon(i−1)の終了直後に第（ｉ＋１）ゲート信号Gout(i＋1)のアクティブ期間Pon(i＋1)が開始される。第（ｉ＋１）ゲート信号Gout(i＋1)のアクティブ期間Pon(i＋1)では第９トランジスタT9がターンオンして第３ノードN3が第２リセット端子R2に接続される。この時、第３クロック端子CK3の電圧は降下するので第１２トランジスタT12はターンオフし、第４クロック端子CK4の電圧は上昇するので第１３トランジスタT13はターンオンする。一方、第８トランジスタT8はオフ状態に維持されている。従って、第（ｉ＋１）ゲート信号Gout(i＋1)によって第ｉブースト制御信号CONT3(i)のレベルがゲートオン電圧Vonに維持される。
第（ｉ＋１）ゲート信号Gout(i＋1)のアクティブ期間Pon(i＋1)が過ぎた後は、スイッチング部490aの２つのトランジスタT12、T13が第２クロック信号CKV＿Rおよび第２クロックバー信号CKVB＿Rに応じて交互にターンオンし、ローレベルの第（ｉ−１）ゲート信号Gout(i−1)および第（ｉ＋１）ゲート信号Gout(i＋1)を交互に第３ノードN3に伝達する。こうして、次のフレームまで、第ｉブースト制御信号CONT3(i)のレベルがゲートオフ電圧Voffに維持される。
第２実施形態による液晶表示装置では第１実施形態による液晶表示装置とは異なり、各ゲート信号のアクティブ期間にプリチャージ期間が設けられている。以下、その作用効果について、順方向スキャンモード、逆方向スキャンモードの順に説明する。
図１１Ａに順方向スキャンモードでの各信号／電圧の波形図を示す。第ｉゲート信号Gout(i)のアクティブ期間Pon(i)のプリチャージ期間Ppre(i)では、第ｉ行の各画素のスイッチング素子Qpがターンオンし、各データラインDjを通して第（ｉ−１）行の各画素に対するデータ電圧が第ｉ行の各画素の液晶キャパシタClcに対しても印加される。それにより、それらの液晶キャパシタClcがプリチャージされる。図１１Ａに示されている例では、第（ｉ−１）行の各画素に対するデータ電圧の極性が共通電圧Vcomに対して負に設定されているので、第ｉ行の画素では画素電極PEの電圧V＿Clcが共通電圧Vcomからある電圧Vprepだけ降下する。同じアクティブ期間Pon(i)のメインチャージ期間Pmain(i)では第ｉ行の各画素の画素電極PEに対し、共通電圧Vcomに対する極性が負であるデータ電圧−Vdatが印加される。そのとき、画素電極PEの電圧V＿Clcは既に共通電圧Vcomより電圧Vprepだけ降下しているので、メインチャージ期間Pmain(i)の開始後、速やかに画素電極PEの電圧V＿Clcがそのデータ電圧−Vdatに達する。
第ｉゲート信号Gout(i)のアクティブ期間Pon(i)の終了時、第ｉ行の各画素ではスイッチング素子Qpがターンオフし、画素電極PEがフローティング状態に維持される。その後、ブースト電圧Vboostの立ち下がり端E2に応じて第ｉストレージラインSiの電圧Sout(i)が立ち下がるとき、ストレージキャパシタCstを通して画素電極PEの電圧が更に降下する。例えばストレージキャパシタCstのキャパシタンスと液晶キャパシタClcのキャパシタンスとが同一である場合、図１１Ａに示されているように、ブースト電圧Vboostの立ち下がり端E2では画素電極PEの電圧V＿ClcはVboost／2だけ更に降下する。そのときの液晶キャパシタClcの両端電圧が映像データDATの示す階調値に対応する目標電圧と一致すれば、その画素はその階調値の輝度で光る。従って、その画素に対するデータ電圧の絶対値Vdatを目標電圧より、好ましくはVboost／2だけ低く設定できる。その結果、データ電圧の印加に伴う電力消費量を十分に低く抑えることができる。
図１１Ｂに逆方向スキャンモードでの各信号／電圧の波形図を示す。図１１Ｂは図１１Ａに対して時間軸を逆向きに示しているので、順方向スキャンモードとは逆に、第（ｉ＋２）ゲート信号Gout(i＋2)から第（ｉ−２）ゲート信号Gout(i−2)の順にアクティブ期間Pon(i＋2)〜Pon(i−2)が設定される。
第ｉゲート信号Gout(i)のアクティブ期間Pon(i)のプリチャージ期間Ppre(i)では、第ｉ行の各画素のスイッチング素子Qpがターンオンし、各データラインDjを通して第（ｉ＋１）行の各画素に対するデータ電圧が第ｉ行の各画素の液晶キャパシタClcに対しても印加される。それにより、それらの液晶キャパシタClcがプリチャージされる。図１１Ｂに示されている例では、第（ｉ＋１）行の各画素に対するデータ電圧の極性が共通電圧Vcomに対して正に設定されているので、第ｉ行の画素では画素電極PEの電圧V＿Clcが共通電圧Vcomからある電圧Vprepだけ上昇する。同じアクティブ期間Pon(i)のメインチャージ期間Pmain(i)では第ｉ行の各画素の画素電極PEに対し、共通電圧Vcomに対する極性が正であるデータ電圧＋Vdatが印加される。そのとき、画素電極PEの電圧V＿Clcは既に共通電圧Vcomより電圧Vprepだけ上昇しているので、メインチャージ期間Pmain(i)の開始後、速やかに画素電極PEの電圧V＿Clcがそのデータ電圧＋Vdatに達する。
第ｉゲート信号Gout(i)のアクティブ期間Pon(i)の終了時、第ｉ行の各画素ではスイッチング素子Qpがターンオフし、画素電極PEがフローティング状態に維持される。その後、ブースト電圧Vboostの立ち上がり端E2に応じて第ｉストレージラインSiの電圧Sout(i)が立ち上がるとき、ストレージキャパシタCstを通して画素電極PEの電圧が更に上昇する。例えばストレージキャパシタCstと液晶キャパシタClcとが同じキャパシタンスを持つ場合、画素電極PEの電圧はVboost／2だけ更に上昇する。そのときの液晶キャパシタClcの両端電圧が映像データDATの示す階調値に対応する目標電圧と一致すれば、その画素はその階調値の輝度で光る。従って、その画素に対するデータ電圧の絶対値Vdatを目標電圧より、好ましくはVboost／2だけ低く設定できる。その結果、データ電圧の印加に伴う電力消費量を十分に低く抑えることができる。
第２実施形態ではブースト電圧提供部460aが各ゲート駆動部400a、400bの各ステージに設けられている。その他に、全てのストレージラインに対するブースト電圧提供部が２つのゲート駆動部400a、400bのいずれか一方の内部に集められていても良い。
第２実施形態によるブースト電圧提供部の具体的な回路構成は、図１０に示されているものの他にも多様に変形可能である。図１２に、図１０とは別のブースト電圧提供部の等価回路を示す。図１２では、図１０に示されている構成要素と同様な構成要素に対して同一の符号を付す。更に、それら同様な構成要素の詳細については、図１０に関する上記の説明を援用する。
図１２に示されているブースト電圧提供部461aは図１０に示されているもの460aと比べ、第８トランジスタT8が第１４トランジスタT14に置換され、第９トランジスタT9が第１５トランジスタT15に置換されている点で異なる。第１４トランジスタT14は第１２トランジスタT12に並列に接続され、そのゲートが第１セット端子S1に連結されている。第１５トランジスタT15は第１３トランジスタT13に並列に接続され、そのゲートが第１リセット端子R1に連結されている。各トランジスタT12〜T15は好ましくは非晶質シリコン薄膜トランジスタであり、第１基板100の非表示部PAに集積化されている。
第１ゲート駆動部400aに含まれる第ｉステージSTiのブースト電圧提供部461aは、図９に示されている順方向スキャンモードにおけるブースト電圧出力期間Pbを以下のように設定する。尚、逆方向スキャンモードの場合も、第２ゲート駆動部400bに含まれるブースト電圧提供部についても同様である。
第（ｉ−２）ゲート信号Gout(i−2)のアクティブ期間Pon(i−2)では第１４トランジスタT14がターンオンし、第２セット端子S2を第３ノードN3に接続する。そのアクティブ期間Pon(i−2)のプリチャージ期間Ppre(i−2)では第（ｉ−１）ゲート信号Gout(i−1)はゲートオフ電圧Voffに維持されているので、第ｉブースト制御信号CONT3(i)のレベルもゲートオフ電圧Voffに維持される。従って、ブーストスイッチング素子Qbはオフ状態に維持されるので、ストレージ出力端子OUT2がフローティング状態に維持され、第ｉストレージ信号Sout(i)のレベルが一定に維持される。
第（ｉ−１）ゲート信号Gout(i−1)のアクティブ期間Pon(i−1)では第３クロック端子CK3の電圧がゲートオン電圧Vonに上昇し、第４クロック端子CK4の電圧がゲートオフ電圧Voffに降下するように、第２クロック信号CKV＿Rと第２クロックバー信号CKVB＿Rとの各位相が設定されている。従って、第１２トランジスタT12がターンオンし、第１３トランジスタT13がターンオフする。一方、第１４トランジスタT14は第（ｉ−２）ゲート信号Gout(i−2)のアクティブ期間Pon(i−2)の終了時にターンオフする。また、第１５トランジスタT15はオフ状態に維持されている。従って、ハイレベルの第（ｉ−１）ゲート信号Gout(i−1)が第３ノードN3に伝達される。こうして、第ｉブースト制御信号CONT3(i)のレベルは第（ｉ−１）ゲート信号Gout(i−1)のアクティブ期間Pon(i−1)中、ゲートオン電圧Vonに維持される。
第（ｉ−１）ゲート信号Gout(i−1)のアクティブ期間Pon(i−1)の終了直後に第（ｉ＋１）ゲート信号Gout(i＋1)のアクティブ期間Pon(i＋1)が開始される。第（ｉ＋１）ゲート信号Gout(i＋1)のアクティブ期間Pon(i＋1)では第３クロック端子CK3の電圧が降下するので第１２トランジスタT12がターンオフし、第４クロック端子CK4の電圧が上昇するので第１３トランジスタT13がターンオンする。一方、第１４トランジスタT14はオフ状態に維持されている。また、第１５トランジスタT15はアクティブ期間Pon(i＋1)のプリチャージ期間Ppre(i＋1)ではオフ状態に維持され、メインチャージ期間Pmain(i＋1)にターンオンする。従って、ハイレベルの第（ｉ＋１）ゲート信号Gout(i＋1)が第３ノードN3に伝達され、第ｉブースト制御信号CONT3(i)のレベルは第（ｉ＋１）ゲート信号Gout(i＋1)のアクティブ期間Pon(i＋1)中、ゲートオン電圧Vonに維持される。
第（ｉ＋１）ゲート信号Gout(i＋1)のアクティブ期間Pon(i＋1)の終了により、第（ｉ＋２）ゲート信号Gout(i＋2)のアクティブ期間Pon(i＋2)はメインチャージ期間Pmain(i＋2)に移行する。メインチャージ期間Pmain(i＋2)では第１５トランジスタT15はオン状態に維持されている。一方、第３クロック端子CK3の電圧が上昇するので第１２トランジスタT12がターンオンし、第４クロック端子CK4の電圧が降下するので第１３トランジスタT13がターンオフする。また、第１４トランジスタT14はオフ状態に維持されている。従って、ローレベルの第（ｉ＋１）ゲート信号Gout(i＋1)が第３ノードN3に伝達され、第ｉブースト制御信号CONT3(i)のレベルはゲートオフ電圧Vonに降下する。
第（ｉ＋２）ゲート信号Gout(i＋2)のアクティブ期間Pon(i＋2)が過ぎた後は、２つのトランジスタT12、T13が第２クロック信号CKV＿Rおよび第２クロックバー信号CKVB＿Rに応じて交互にターンオンし、ローレベルの第（ｉ−１）ゲート信号Gout(i−1)および第（ｉ＋１）ゲート信号Gout(i＋1)を交互に第３ノードN3に伝達する。こうして、次のフレームまで、第ｉブースト制御信号CONT3(i)のレベルがゲートオフ電圧Voffに維持される。
図１４に、図１０、図１２に示されているものとは更に別のブースト電圧提供部の等価回路を示す。図１４では、図１０、図１２に示されている構成要素と同様な構成要素に対しては同一の符号を付す。更に、それら同様な構成要素の詳細については、図１０、図１２に関する説明を援用する。
図１４に示されているブースト電圧提供部462aは図１０に示されているもの460aと比べ、第８トランジスタT8と第９トランジスタT9とが除去され、代わりに第１６トランジスタT16と第１７トランジスタT17との並列接続が追加されている点、および、第３セット端子S3と第３リセット端子R3とが追加されている点で異なる。第１６トランジスタT16と第１７トランジスタT17とのドレインはいずれも第３ノードN3に連結され、ソースはいずれも電源電圧端子Gに連結されている。第１６トランジスタT16のゲートは第３セット端子S3に連結され、第１７トランジスタT17のゲートは第３リセット端子R3に連結されている。ブースト電圧提供部462aが第ｉステージSTiに実装されているとき、第３セット端子S3には第（ｉ−３）ステージST(i−3)からゲート信号Gout(i−3)が入力され、第３リセット端子R3には第（ｉ＋３）ステージST(i＋3)からゲート信号Gout(i＋3)が入力される。各トランジスタT12、T13、T16、T17は好ましくは非晶質シリコン薄膜トランジスタであり、第１基板100の非表示部PAに集積化されている。
第１ゲート駆動部400aに含まれる第ｉステージSTiのブースト電圧提供部462aは、図１３に示されている順方向スキャンモードにおけるブースト電圧出力期間Pbを以下のように設定する。尚、逆方向スキャンモードの場合も、第２ゲート駆動部400bに含まれるブースト電圧提供部についても同様である。
第（ｉ−３）ゲート信号Gout(i−3)のアクティブ期間Pon(i−3)では第１６トランジスタT16がターンオンし、電源電圧端子Gを第３ノードN3に接続する。一方、第（ｉ−１）ゲート信号Gout(i−1)と第（ｉ−１）ゲート信号Gout(i−1)とはいずれもゲートオフ電圧Voffに維持されているので、第２クロック信号CKV＿Rと第２クロックバー信号CKVB＿Rとに応じて第１２トランジスタT12と第１３トランジスタT13とのいずれがターンオンしても、第３ノードN3にはローレベルのゲート信号しか伝達されない。従って、第ｉブースト制御信号CONT3(i)のレベルはゲートオフ電圧Voffに維持される。
第（ｉ−３）ゲート信号Gout(i−3)のアクティブ期間Pon(i−3)の終了直後に第（ｉ−１）ゲート信号Gout(i−1)のアクティブ期間Pon(i−1)が開始される。従って、第（ｉ−１）ゲート信号Gout(i−1)のアクティブ期間Pon(i−1)では第１６トランジスタT16がターンオフする。一方、第１７トランジスタT17はオフ状態に維持されている。また、第３クロック端子CK3の電圧がゲートオン電圧Vonに上昇し、第４クロック端子CK4の電圧がゲートオフ電圧Voffに降下するように、第２クロック信号CKV＿Rと第２クロックバー信号CKVB＿Rとの各位相が設定されている。従って、第１２トランジスタT12はターンオンし、第１３トランジスタT13がターンオフする。その結果、ハイレベルの第（ｉ−１）ゲート信号Gout(i−1)が第３ノードN3に伝達され、第ｉブースト制御信号CONT3(i)のレベルは第（ｉ−１）ゲート信号Gout(i−1)のアクティブ期間Pon(i−1)中、ゲートオン電圧Vonに維持される。
第（ｉ−１）ゲート信号Gout(i−1)のアクティブ期間Pon(i−1)の終了直後に第（ｉ＋１）ゲート信号Gout(i＋1)のアクティブ期間Pon(i＋1)が開始される。第（ｉ＋１）ゲート信号Gout(i＋1)のアクティブ期間Pon(i＋1)では、第３クロック端子CK3の電圧が降下するので第１２トランジスタT12がターンオフし、第４クロック端子CK4の電圧が上昇するので第１３トランジスタT13がターンオンする。一方、第１６トランジスタT16と第１７トランジスタT17とはいずれもオフ状態に維持されている。従って、ハイレベルの第（ｉ＋１）ゲート信号Gout(i＋1)が第３ノードN3に伝達され、第ｉブースト制御信号CONT3(i)のレベルは第（ｉ＋１）ゲート信号Gout(i＋1)のアクティブ期間Pon(i＋1)中、ゲートオン電圧Vonに維持される。
第（ｉ＋１）ゲート信号Gout(i＋1)のアクティブ期間Pon(i＋1)の終了直後に第（ｉ＋３）ゲート信号Gout(i＋3)のアクティブ期間Pon(i＋3)が開始される。第（ｉ＋３）ゲート信号Gout(i＋3)のアクティブ期間Pon(i＋3)では第１７トランジスタT17がターンオンし、電源電圧端子Gを第３ノードN3に接続する。一方、第（ｉ−１）ゲート信号Gout(i−1)と第（ｉ−１）ゲート信号Gout(i−1)とはいずれもゲートオフ電圧Voffに維持されているので、第２クロック信号CKV＿Rと第２クロックバー信号CKVB＿Rとに応じて第１２トランジスタT12と第１３トランジスタT13とのいずれがターンオンしても、第３ノードN3にはローレベルのゲート信号しか伝達されない。従って、第ｉブースト制御信号CONT3(i)は第（ｉ＋３）ゲート信号Gout(i＋3)のアクティブ期間Pon(i＋3)中、ゲートオフ電圧Voffに維持される。
以上、本発明の好ましい実施形態を説明した。しかし、本発明が属する技術分野で通常の知識を有する者であれば、本発明の技術的思想や必須の特徴を変更することなく、上記の実施形態を他の実施形態に変更可能であろう。すなわち、上記の実施形態は例示的なものに過ぎず、限定的なものではない。
本発明は液晶表示装置に関し、上記のとおり、スキャン方向が切換可能であっても省電力化を可能にする。このように、本発明は明らかに産業上利用可能である。
本発明の第１実施形態による液晶表示装置のブロック図 図１に示されている液晶表示装置に含まれる一つの画素の模式図 図１に示されている、列方向に並ぶ三つの画素の模式図 図１に示されているゲート駆動部によって順方向スキャンモードにおいて利用される信号の波形図 図１に示されているゲート駆動部によって逆方向スキャンモードにおいて利用される信号の波形図 図１に示されているゲート駆動部の内部構成のブロック図 図５に示されている第ｉステージの等価回路図 図５に示されている第ｉステージによって利用される信号の波形図 本発明の第２実施形態による液晶表示装置のブロック図 図８に示されているゲート駆動部によって利用される信号の波形図 図８に示されている第１ゲート駆動部の第ｉステージの等価回路図 図８に示されているゲート駆動部によって順方向スキャンモードにおいて利用される信号の波形図 図８に示されているゲート駆動部によって逆方向スキャンモードにおいて利用される信号の波形図 図８に示されている第１ゲート駆動部の第ｉステージに含まれるブースト電圧提供部の別の例を示す等価回路図 図１４に示されているブースト電圧提供部を含む第ｉステージによって利用される信号の波形図 図８に示されている第１ゲート駆動部の第ｉステージに含まれるブースト電圧提供部の更に別の例を示す等価回路図
符号の説明
10 液晶表示装置
300 液晶パネル
400 ゲート駆動部
410 ゲート信号提供部
420 プルアップ制御部
430 プルアップ部
440 プルダウン部
450 保持部
460 ブースト電圧提供部
470 第１スイッチング素子
480 第２スイッチング素子
490 スイッチング部
500 タイミングコントローラ
600 クロック生成部
700 データ駆動部

Claims (19)

  1. ゲート信号がゲートオン電圧に維持されるアクティブ期間にデータ電圧を受けて充電される液晶キャパシタ、
    前記液晶キャパシタに一端が連結されたストレージキャパシタ、および、
    前記アクティブ期間を含むブースト電圧出力期間に、所定の周期で２つの異なるレベルに交互に維持されるブースト電圧を前記ストレージキャパシタの他端に対して印加する駆動部、
    を含む液晶表示装置であり、
    前記ブースト電圧の第１立ち上がり端または第１立ち下がり端が前記ブースト電圧出力期間の開始時点から前記アクティブ期間の開始時点までの間に位置し、前記ブースト電圧の第２立ち上がり端または第２立ち下がり端が前記アクティブ期間の終了時点から前記ブースト電圧出力期間の終了時点までの間に位置するように、前記駆動部が前記ブースト電圧出力期間を設定する液晶表示装置。
  2. 前記ブースト電圧の前記第２立ち上がり端または前記第２立ち下がり端に応じて前記液晶キャパシタの両端電圧が上昇し、または降下する、請求項１に記載の液晶表示装置。
  3. 前記液晶キャパシタに第１ゲート信号を伝達する第１ゲートライン、および、
    前記液晶キャパシタとは別の液晶キャパシタに第２ゲート信号を伝達する第２ゲートライン、
    をさらに含み、
    前記第１ゲート信号のアクティブ期間を前記第２ゲート信号のアクティブ期間より先に設定する第１モードと、前記第２ゲート信号のアクティブ期間を前記第１ゲート信号のアクティブ期間より先に設定する第２モードとを切換可能である、請求項１に記載の液晶表示装置。
  4. 前記第１モードおよび前記第２モードとのいずれでも、前記第１ゲート信号のアクティブ期間に充電された液晶キャパシタの両端電圧は、前記ブースト電圧の前記第２立ち上がり端または前記第２立ち下がり端に応じて上昇し、または降下する、請求項３に記載の液晶表示装置。
  5. 第１から第ｎまでのｎ本のゲートライン、
    第ｉゲートライン（ｉは１以上ｎ以下の整数を表す。）に対して印加される第ｉゲート信号がゲートオン電圧に維持されるアクティブ期間にデータ電圧を受けて充電される複数の液晶キャパシタ、
    前記複数の液晶キャパシタのそれぞれに一つずつ一端が連結された複数のストレージキャパシタ、および、
    前記第ｉゲート信号を前記第ｉゲートラインに対して印加し、前記第ｉゲート信号のアクティブ期間を含む第ｉブースト電圧出力期間に、所定の周期で２つの異なるレベルに交互に維持されるブースト電圧を、前記第ｉゲート信号のアクティブ期間に充電される液晶キャパシタに連結されたストレージキャパシタの他端に対して印加するゲート駆動部、
    を含む液晶表示装置であり、
    前記ゲート駆動部が、前記第１ゲート信号から前記第ｎゲート信号の順にアクティブ期間を設定する順方向スキャンモードと、前記第ｎゲート信号から前記第１ゲート信号の順にアクティブ期間を設定する逆方向スキャンモードとを切換可能であり、
    前記第ｉゲート信号のアクティブ期間に充電された液晶キャパシタの両端電圧が前記第ｉゲート信号のアクティブ期間の後に前記ブースト電圧の立ち上がりによって上昇し、または前記ブースト電圧の立ち下がりによって降下するように、前記ゲート駆動部が前記第ｉブースト電圧出力期間を設定する液晶表示装置。
  6. 前記ゲート駆動部は、第１から第ｎまでのｎ個のステージを含み、
    第ｉステージは、
    前記第ｉゲート信号を出力するゲート信号提供部、および、
    前記第ｉブースト電圧出力期間に前記ブースト電圧を、前記第ｉゲート信号のアクティブ期間に充電される液晶キャパシタに連結されたストレージキャパシタの他端に対して印加するブースト電圧提供部、
    を含む、請求項５に記載の液晶表示装置。
  7. 前記ブースト電圧提供部は、
    ブースト制御信号を生成して前記第ｉブースト電圧出力期間にアクティブにするブースト制御信号生成部、および、
    前記ブースト制御信号に応じてオンオフし、前記ブースト電圧を、前記第ｉゲート信号のアクティブ期間に充電される液晶キャパシタに連結されたストレージキャパシタの他端に対して印加し、またはその印加を停止するスイッチング部、
    を含む、請求項６に記載の液晶表示装置。
  8. 前記ゲート駆動部は前記第ｉブースト電圧出力期間（但し、ｉは２以上ｎ−１以下の整数を表す。）を、第（ｉ−１）ゲート信号のアクティブ期間と前記第（ｉ＋１）ゲート信号のアクティブ期間とのそれぞれにオーバーラップさせる、請求項７に記載の液晶表示装置。
  9. 前記ブースト制御信号生成部は、
    前記第（ｉ−１）ゲート信号のアクティブ期間に前記第（ｉ−１）ゲート信号を出力ノードに対して印加する第１スイッチング素子、
    前記第（ｉ＋１）ゲート信号のアクティブ期間に前記第（ｉ＋１）ゲート信号を前記出力ノードに対して印加する第２スイッチング素子、および、
    前記第（ｉ−１）ゲート信号のアクティブ期間または前記第（ｉ＋１）ゲート信号のアクティブ期間の後に前記出力ノードの電圧を降下させるスイッチング部、
    を含み、
    前記出力ノードの電圧を前記ブースト制御信号として出力する、
    請求項８に記載の液晶表示装置。
  10. 前記第１スイッチング素子および前記第２スイッチング素子はそれぞれ、ダイオード接続の非晶質シリコン薄膜トランジスタを含み、
    前記スイッチング部は非晶質シリコン薄膜トランジスタを含む、
    請求項９に記載の液晶表示装置。
  11. 前記ブースト制御信号生成部は、
    前記第（ｉ−１）ゲート信号のアクティブ期間に前記第（ｉ−１）ゲート信号を出力ノードに対して印加する第１スイッチング素子、
    前記第（ｉ＋１）ゲート信号のアクティブ期間に前記第（ｉ＋１）ゲート信号を前記出力ノードに対して印加する第２スイッチング素子、
    前記第（ｉ−２）ゲート信号のアクティブ期間の少なくとも一部に前記第（ｉ−１）ゲート信号を前記出力ノードに対して印加する第３スイッチング素子、および、
    前記第（ｉ＋２）ゲート信号のアクティブ期間の少なくとも一部に前記第（ｉ＋１）ゲート信号を前記出力ノードに対して印加する第４スイッチング素子、
    を含み、
    前記出力ノードの電圧を前記ブースト制御信号として出力する、
    請求項８に記載の液晶表示装置。
  12. 前記第１ないし第４スイッチング素子はそれぞれ、非晶質シリコン薄膜トランジスタを含む、請求項１１に記載の液晶表示装置。
  13. 前記ブースト電圧の第１立ち上がり端または第１立ち下がり端が前記第ｉブースト電圧出力期間の開始時点から前記第ｉゲート信号のアクティブ期間の開始時点までの間に位置し、前記ブースト電圧の第２立ち上がり端または第２立ち下がり端が前記第ｉゲート信号のアクティブ期間の終了時点から前記ブースト電圧出力期間の終了時点までの間に位置するように、前記ブースト電圧提供部が前記第ｉブースト電圧出力期間を設定する、請求項６に記載の液晶表示装置。
  14. 前記ブースト電圧の前記第２立ち上がり端または前記第２立ち下がり端に応じ、前記第ｉゲート信号のアクティブ期間に充電された液晶キャパシタの両端電圧が上昇し、または降下する、請求項１３に記載の液晶表示装置。
  15. 前記ゲート信号提供部は前記第ｉゲート信号を出力する非晶質シリコン薄膜トランジスタを含む、請求項６に記載の液晶表示装置。
  16. 所定の周期で２つの異なるレベルに交互に維持されるブースト電圧を、液晶キャパシタに一端が連結されたストレージキャパシタの他端に対して印加し始め、その印加を継続する期間であるブースト電圧出力期間を開始させる段階、
    前記ブースト電圧出力期間中、前記ブースト電圧の第１立ち上がり端または第１立ち下がり端の後にゲート信号をアクティブにしてゲートオン電圧に維持することにより、前記液晶キャパシタに対してデータ電圧を印加する段階、
    前記ブースト電圧の第２立ち上がり端または第２立ち下がり端の前に前記ゲート信号のアクティブ期間を終了させる段階、および、
    前記ブースト電圧の第２立ち上がり端または第２立ち下がり端の後に前記ストレージキャパシタの他端に対するブースト電圧の印加を停止し、前記ブースト電圧出力期間を終了させる段階、
    を有する液晶表示装置の駆動方法。
  17. 前記ブースト電圧の第２立ち上がり端または第２立ち下がり端に応じて前記液晶キャパシタの両端電圧を上昇させ、または降下させる、請求項１６に記載の液晶表示装置の駆動方法。
  18. 前記ブースト電圧出力期間中、ブースト制御信号をアクティブに維持してスイッチング素子をオン状態に維持し、前記スイッチング素子を通して前記ブースト電圧を前記ストレージキャパシタの他端に対して印加する、請求項１６に記載の液晶表示装置の駆動装置。
  19. 複数の液晶キャパシタのそれぞれについてブースト電圧出力期間を所定の位相差で順番に設定し、各ブースト電圧出力期間を、前後に隣接するブースト電圧出力期間に含まれるゲート信号のアクティブ期間とオーバーラップさせる、請求項１６に記載の液晶表示装置の駆動方法。
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