KR101485456B1 - 표시장치 및 화소회로의 배치 방법 - Google Patents

표시장치 및 화소회로의 배치 방법 Download PDF

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Abstract

본 발명에서는, 표시 휘도를 결정하는 전기광학소자 및 그 전기광학소자를 구동하는 구동회로를 포함한 화소회로가 매트릭스형으로 배치되어 이루어진 화소 어레이부를 가지는 표시장치에 있어서, 인접하는 2개의 화소회로를 쌍으로 하고, 상기 인접하는 2개의 화소회로의 각 구동회로는 저농도 소스-드레인 영역 또는 오프셋 게이트 구조의 오프셋 영역을 가지는 적어도 1개의 트랜지스터를 포함하고, 상기 인접하는 2개의 화소회로의 전기광학소자와 구동회로는, 상기 적어도 1개의 트랜지스터의 드레인 영역과 소스 영역을 잇는 선이 상기 화소 어레이부의 화소회로의 화소 열 방향에 평행하도록 형성한다.
Figure R1020070074949
화소, 트랜지스터, 소자, 표시, 배치

Description

표시장치 및 화소회로의 배치 방법{DISPLAY APPARATUS AND METHOD OF LAYING OUT PIXEL CIRCUITS}
본 발명은 2006년 8월 2일에 일본 특허청에 출원된 일본 특개 JP 2006-210621에 관련된 주제를 포함하고, 그 모든 내용은 여기에 참조로 인용된다.
본 발명은, 표시장치 및 화소회로의 배치 방법에 관한 것으로, 특히 패널형 표시장치 및 그 표시장치에 있어서의 화소회로의 배치 방법에 관한 것이다.
최근, 표시장치 분야에서는, 액정표시장치(LCD;liquid crystal display), EL(electro luminescence) 표시장치, 플라즈마 표시장치(PDP;Plasma Display Panel) 등의 패널형 표시장치가, 초박형, 경량, 고화질 등의 특징을 지니기 때문에, 종래의 CRT(Cathode Ray Tube) 표시장치를 대신해서 주류가 되고 있다.
패널형 표시장치 중, 전기광학소자를 포함한 화소회로에 능동소자를 배치해서 이루어지는 액티브 매트릭스형 표시장치에서는, TFT(Thin Film Transistor;박막 트랜지스터) 등으로 회로를 형성할 수 있기 때문에, 그 TFT회로에 의해 화소회로의 고기능화를 꾀할 수 있다.
TFT회로를 사용한 액티브 매트릭스형 표시장치에서는, 역치전압 Vth 등의 TFT특성의 편차가 있기 때문에, 화소회로 각각에 보정회로를 설치하고, 그 보정회로에 의해 TFT특성의 편차 보정을 행함으로써 고화질화를 꾀하는 것이 일반적이다(예를 들면, 일본국 공개특허공보 특개 2005-345722호 참조).
이렇게, 화소회로에 보정회로를 설치한 경우, 화소회로에 전원전압을 공급하는 전원선의 배선수가 증가하는 경향이 있고, 배선수의 증가로 인해 화소의 배치 면적이 제한되기 때문에, 표시장치에 화소수를 늘림으로써 달성되는 고화질화에 방해가 된다.
그에 반해, 인접하는 2개의 화소회로 사이에 전원선을 배선하는 동시에, 그 전원선에 대해 2개의 화소회로를 대칭으로 배치하고, 전원선을 2개의 화소회로에서 공유함으로써, 화소회로의 배치 면적을 축소하고, 표시장치의 고화질화를 꾀하였다(예를 들면, 일본국 공개특허공보 특개 2005-108528호 참조).
그런데, 화소회로를 구성하는 트랜지스터가 N채널형 MOS트랜지스터인 경우, 드레인 전계를 완화해서 내압을 상승시키거나, 리크를 절감하기 위해서, LDD(Lightly Doped Drain) 구조, DDD(Double Defused Drain) 구조, GDD(Graded Doped Drain) 구조 등 저농도 소스-드레인 영역을 가지는 구조, 또는, 오프셋 게이트 구조(예를 들면, 일본국 공개특허공보 특개 2000-208774호 참조)를 가지는 것이 일반적이다. 이후, LDD구조에서 대해 상세히 설명한다. 그러나, 그 외의 구조도 마찬가지로 생각할 수 있다.
LDD구조를 취함으로써, N채널형 MOS트랜지스터는, 실질적으로 소스와 드레인에 각각 저항이 접속되어 있는 것과 동등하다고 생각할 수 있다. 여기에서, 일례로서, LDD영역은 게이트형으로 레지스트를 패터닝함으로써 결정되고, 소스-드레인 영역은 소스-드레인 형성용 레지스트 마스크로 레지스트를 패터닝함으로써 결정된다(예를 들면, 일본국 공개특허공보 특개 2001-291870호 참조).
상기한 바와 같이, LDD구조를 가지는 트랜지스터를 형성할 경우, LDD영역, 소스-드레인 영역은 각각 독립적인 프로세스이기 때문에, 각각의 영역의 길이가 독립적으로 변동하는 것이 상정된다. 실제로, LDD영역의 길이가 변동하여, 규정 길이보다 길어지면 LDD의 저항치가 규정 값보다 커지고, 규정 길이보다 짧아지면, LDD의 저항치가 규정 값보다 작아진다.
도 10에 나타낸 바와 같이, 드레인(D)측의 LDD영역 길이가 길어지면(저항치가 커지면), 소스(S)측의 LDD영역 길이가 짧아지고(저항치가 작아지고), 반대로, 드레인측의 LDD영역 길이가 짧아지면(저항치가 작아지면), 소스측의 LDD영역 길이가 길어진다(저항치가 커진다).
여기에서, 화소회로의 배치 면적의 축소화를 꾀할 것을 목적으로, 도 11에 나타낸 바와 같이, 전원선(100)에 대해 2개의 화소회로(200A, 200B)를 대칭으로 배치하는 경우를 생각해본다.
2개의 화소회로(200A, 200B)를 대칭으로 배치할 경우, 전기광학소자(201A, 201B)를 구동하는 구동 트랜지스터(TFT)(202A, 202B)를, 드레인 영역(D)이 전원선(100)에 가깝게 위치하고, 소스 영역(S)이 그 반대쪽에 위치하도록, 즉 드레인 영역(D)과 소스 영역(S)을 잇는 선 P가, 2개의 화소회로(200A, 200B)의 배열 방향(화소 행의 화소 배열 방향)에 대해 평행이 되도록 하는 배치 구조를 생각해 볼 수 있다.
이러한 배치 구조를 취하는 경우에 있어서, LDD구조와 채널의 위치 관계에 편차 등이 생기면, 그 편차는 2개의 구동 트랜지스터(202A, 202B)에 대하여 같은 방향의 편차가 되기 때문에, 예를 들면, 구동 트랜지스터(202A)의 드레인측의 LDD영역의 길이가 길어지고, 소스측의 LDD영역의 길이가 짧아지면, 반대로, 구동 트랜지스터(202B)의 드레인측의 LDD영역의 길이가 짧아지고, 소스측의 LDD 영역의 길이가 길어진다.
이렇게, LDD구조와 채널의 위치 관계의 편차로 인해 LDD영역이 이동함에 따라, LDD영역의 저항치가 드레인측과 소스측에서 다르고, 그 차이가 2개의 구동 트랜지스터(202A, 202B) 사이에서 역이 됨으로써, 구동 트랜지스터(202A, 202B)의 트랜지스터 특성(TFT특성)에 편차가 생긴다. 이 LDD영역의 차이에 기인하는 트랜지스터 특성의 화소간에서의 편차는, 전술한 보정회로에서는 보정할 수 없는 특성 편차다.
여기에서는, LDD구조를 가지는 트랜지스터를 예로 들어, 그 문제점에 관하여 설명했지만, 이러한 문제점은, LDD구조를 가지는 트랜지스터에 한정되지 않고, DDD 구조를 가지는 트랜지스터나, GDD구조를 가지는 트랜지스터 등 저농도 소스-드레인 영역을 가지는 트랜지스터 전반, 오프셋 게이트 구조의 오프셋 영역을 가지는 트랜지스터에도 적용된다.
본 발명은, 저농도 소스-드레인 영역 또는 오프셋 게이트 구조의 오프셋 영역의 차이에 기인하는 트랜지스터 특성의 화소간에서의 편차를 없애고, 그 편차에 기인하는 화질열화가 없는 고화질 표시장치, 및 이러한 패널형 표시장치가 고화질 영상을 표시할 수 있게 하기 위한 화소회로의 배치 방법을 제공하는 것을 목적으로 한다.
본 발명에서는, 표시 휘도를 결정하는 전기광학소자 및 그 전기광학소자를 구동하는 구동회로를 포함한 화소회로가 매트릭스형으로 배치되어 이루어진 화소 어레이부를 가지는 표시장치에 있어서, 상기 화소 어레이부의 인접하는 2개의 화소회로를 쌍으로 하고, 이 2개의 화소회로 사이에서 대칭성을 가지고 상기 전기광학소자 및 상기 구동회로를 배치할 때, 상기 2개의 화소회로의 각 구동회로를 구성하는 저농도 소스-드레인 영역 또는 오프셋 게이트 구조의 오프셋 영역을 가지는 적어도 1개의 트랜지스터를, 드레인 영역과 소스 영역을 잇는 선이 상기 화소 어레이부의 화소 열의 화소 배열 방향에 대해 평행하도록 형성한다.
상기 구성의 표시장치에 있어서, 저농도 소스-드레인 영역 또는 오프셋 게이트 구조의 오프셋 영역을 가지는 트랜지스터로서, 예를 들면, LDD구조를 가지는 트 랜지스터를 예로 들면, 인접하는 2개의 화소회로를 쌍으로 하고, 그 2개의 화소회로 사이에서 대칭성을 가지고 회로 구성 소자를 배치할 때에, LDD구조를 가지는 트랜지스터의 드레인 영역과 소스 영역을 잇는 선이, 화소 열의 화소 배열 방향과 평행하다. LDD구조와 채널의 위치 관계의 편차로 인해 LDD영역이 이동하는 것에 의해 LDD영역의 저항치가 드레인측과 소스측에서 다르더라도, 그 차이가 2개의 화소회로의 트랜지스터 사이에서 동일하게 발생한다.
구체적으로는, 한쪽의 화소회로의 트랜지스터에서 드레인측의 LDD영역의 길이가 길어지고(저항치가 커지고), 소스측의 LDD영역의 길이가 짧아(저항치가 작아)지면, 다른 쪽의 화소회로의 트랜지스터도 마찬가지로, 드레인측의 LDD영역의 길이가 길어지고, 소스측의 LDD영역의 길이가 짧아진다. 반대로, 한쪽의 화소회로의 트랜지스터에서 드레인측의 LDD영역의 길이가 짧아지고, 소스측의 LDD영역의 길이가 길어지면, 다른 쪽의 화소회로의 트랜지스터도 마찬가지로, 드레인측의 LDD영역의 길이가 짧아지고, 소스측의 LDD영역의 길이가 길어진다. 이에 따라 LDD영역의 차이에 기인하는 트랜지스터 특성의 화소간의 편차를 없앨 수 있다.
본 발명에 의하면, 인접하는 2개의 화소회로를 쌍으로 하고, 그 2개의 화소회로 사이에서 대칭성을 가지고 회로 구성 소자를 배치할 때에, 저농도 소스-드레인 영역 또는 오프셋 게이트 구조의 오프셋 영역의 차이에 기인하는 트랜지스터 특성의 화소간의 편차를 없앨 수 있기 때문에, 그 편차에 기인하는 화질열화가 없는, 고화질 표시장치가 실현된다.
상기 특성과 다른 특성, 및 본 발명의 이점은 예를 통해 본 발명의 바람직한 실시예를 설명하는 도면에 관한 이하의 설명으로부터 명확해진다.
도 1은, 본 발명의 일 실시예에 따른 액티브 매트릭스형 표시장치의 구성예를 게시하는 블럭도다.
도 1에 나타낸 바와 같이, 본 실시예에 따른 액티브 매트릭스형 표시장치는, 표시 휘도를 결정하는 전기광학소자를 포함한 화소회로(10)가 매트릭스형(행렬형)으로 2차원 배치되어 이루어진 화소 어레이부(20)와, 그 화소 어레이부(20)의 각 화소회로(10)를 행 단위로 선택 주사하는 수직주사 회로(30)와, 그 수직주사 회로(30)에 의해 선택된 화소 행의 각 화소회로(10)에 데이터 신호(휘도 데이터) SIG를 기록하는 데이터 기록 회로(40)를 가지는 구성으로 되어 있다.
화소회로(10)의 구체적인 회로예에 관해서는 후술한다. 화소 어레이부(20)의 화소 배열은, 도면의 간략화를 위해 3행×4열로 한다. 이 화소 배열에 대하여, 화소 행마다 예를 들면, 4개의 주사선(21∼24)이 배선되고, 화소 열마다 데이터선(신호선)(25)과 예를 들면, 전원전위 V1, V2를 공급하는 2개의 전원선(26, 27)이 배선되어 있다.
화소 어레이부(20)는, 통상, 유리 기판 등의 투명 절연성 기판 위에 형성되고, 평면형 패널구조로 되어 있다. 화소 어레이부(20)의 각 화소회로(10)는, 아모 포스 실리콘 TFT(박막 트랜지스터) 또는 저온 폴리실리콘 TFT를 사용해서 형성할 수 있다. 저온 폴리실리콘 TFT를 사용할 경우에는, 수직주사 회로(30) 및 데이터 기록 회로(40)도, 화소 어레이부(20)를 형성하는 패널 위에 일체로 형성할 수 있다.
수직주사 회로(30)는, 4개의 주사선(21∼24)에 대응한 제1∼제4 수직(V) 스캐너(31∼34)로 구성되어 있다. 제1∼제4 수직 스캐너(31∼34)는, 예를 들면, 시프트 레지스터 등으로 구성되고, 각각 적당한 타이밍으로 제1∼제4 주사 펄스 VSCAN1∼VSCAN4를 출력한다. 제1∼제4 주사 펄스 VSCAN1∼VSCAN4는, 주사선(21∼24)을 통해 화소 어레이부(20)의 각 화소회로(10)에 행단위로 공급된다.
(화소회로)
도 2에, 화소회로(10)의 기본 구성을 나타낸다. 도 2에 나타낸 바와 같이, 화소회로(10)는, 표시 휘도를 결정하는 전기광학소자로서, 거기에 흐르는 전류치에 따라 발광 휘도가 변화하는 유기 EL소자(11)를 가지고, 그 유기 EL소자(11)를 구동하는 능동소자인 구동 트랜지스터(12) 및 기록 트랜지스터(13)와, 보정회로(14)를 포함한다. 구동 트랜지스터(12), 기록 트랜지스터(13) 및 보정회로(14)는, 유기 EL소자(11)를 구동하는 구동회로를 구성한다.
유기 EL소자(11)에는, 캐소드 전극이 전원전위 VSS(예를 들면, 접지전위 GND)에 접속되어 있다. 구동 트랜지스터(12)는, 예를 들면, N채널형 TFT로 이루어지고, 전원전위 VDD(예를 들면, 양전원전위)와 유기 EL소자(11)의 애노드 전극 사이에 접속된다. 구동 트랜지스터(12)는, 기록 트랜지스터(13)에 의해 기록된 데이 터 신호 SIG의 신호 전위에 따른 구동전류를 유기 EL소자(11)에 공급한다.
기록 트랜지스터(13)는, 예를 들면, N채널형 TFT로 이루어지고, 데이터선(25)과 보정회로(14) 사이에 접속된다. 도 1의 제1 수직 스캐너(31)로부터 출력되는 주사 펄스 VSCAN1이 기록 트랜지스터(13)의 게이트에 인가되면, 기록 트랜지스터(13)는 데이터 신호 SIG를 샘플링해서 샘플링된 데이터 신호 SIG를 화소회로(10)에 기록한다. 보정회로(14)는, 2개의 전원선(26, 27)을 통해 공급되는 전원전위 V1, V2를 동작 전원으로 하여, 구동 트랜지스터(12)의 역치전압 Vth와 이동도 μ의 화소마다 편차를 보정한다.
보정회로(14)에 공급되는 전원전위가 반드시 전원전위 V1, V2에 한정되는 것은 아니고, 예를 들면, 전원전위 VDD나 전원전위 VSS로 해도 된다.
도 3은, 화소회로(10)의 구체적인 배치를 나타낸다. 도 3에 나타낸 바와 같이, 본 구체적인 예에 관련된 화소회로(10)는, 유기 EL소자(11), 구동 트랜지스터(12) 및 기록 트랜지스터(13)뿐만 아니라, 3개의 스위칭 트랜지스터(15∼17) 및 커패시터(18)를 가지는 구성으로 되어 있다.
스위칭 트랜지스터(15)는, 예를 들면, P채널형 TFT로 이루어지고, 소스가 전원전위 VDD에 접속되고, 드레인이 구동 트랜지스터(12)의 드레인에 접속되고, 도 1의 제2 수직 스캐너(32)로부터 출력되는 주사 펄스 VSCAN2가 게이트에 인가된다. 스위칭 트랜지스터(16)는, 예를 들면, N채널형 TFT로 이루어지고, 드레인이 구동 트랜지스터(12)의 소스와 유기 EL소자(11)의 애노드 전극 사이의 접속 노드에 접속되고, 소스가 전원전위 Vini에 접속되고, 도 1의 제3 수직 스캐너(33)으로부터 출 력되는 주사 펄스 VSCAN3이 게이트에 인가된다.
스위칭 트랜지스터(17)는, 예를 들면, N채널형 TFT로 이루어지고, 드레인이 전원전위 Vofs에 접속되고, 소스가 기록 트랜지스터(13)의 드레인(구동 트랜지스터(12)의 게이트)에 접속되고, 도 1의 제4 수직 스캐너(34)로부터 출력되는 주사 펄스 VSCAN4가 게이트에 인가된다. 커패시터(18)는, 일단이 구동 트랜지스터(12)의 게이트와 기록 트랜지스터(13)의 드레인 사이의 접속 노드에 접속되고, 타단이 구동 트랜지스터(12)의 소스와 유기 EL소자(11)의 애노드 전극 사이의 접속 노드에 접속되어 있다.
스위칭 트랜지스터(16, 17) 및 커패시터(18)는, 도 3의 보정회로(14), 즉 구동 트랜지스터(12)의 역치전압 Vth와 이동도 μ의 화소마다 편차를 보정하는 회로를 구성하고 있다. 이 보정회로(14)에는, 2개의 전원선(26, 27)을 통해 전원전위 V1, V2가 공급된다. 전원전위 Vini로서, 전원전위 V2(또는, 전원전위 V1)가 사용되고, 전원전위 Vofs로서, 전원전위 V1(또는, 전원전위 V2)이 사용된다.
도 3에 나타내는 구체적인 예에서는, 구동 트랜지스터(12), 기록 트랜지스터(13) 및 스위칭 트랜지스터(16, 17)에 N채널형 TFT를 사용하고, 스위칭 트랜지스터(15)에 P채널형 TFT를 사용하는 것으로 했다. 여기에서의 구동 트랜지스터(12), 기록 트랜지스터(13) 및 스위칭 트랜지스터(15∼17)의 도전형의 조합은 일례에 지나지 않고, 이것들의 조합에 한정되는 것은 아니다.
전술한 접속 관계에서 각 구성 소자가 접속되어 이루어진 화소회로(10)에 있어서, 각 구성 소자는 다음과 같이 동작한다. 즉, 기록 트랜지스터(13)는, 도통상 태가 되면, 데이터선(25)을 통해 공급되는 데이터 신호 SIG의 신호 전압 Vsig(= Vofs+Vdata;Vdata>0)를 샘플링한다. 이 샘플링된 신호 전압 Vsig는, 커패시터(18)에 보유된다. 스위칭 트랜지스터(15)는, 도통상태가 되면, 전원전위 VDD로부터 구동 트랜지스터(12)에 전류를 공급한다.
스위칭 트랜지스터(15)가 도통상태인 동안, 구동 트랜지스터(12)는, 커패시터(18)에 보유된 신호 전압 Vsig에 따른 전류치를 유기 EL소자(11)에 공급함으로써, 그 유기 EL소자(11)를 구동한다(전류구동). 스위칭 트랜지스터(16, 17)가 도통상태가 되면, 유기 EL소자(11)의 전류구동에 앞서 구동 트랜지스터(12)의 역치전압 Vth를 검지하고, 역치전압 Vth의 영향을 캔슬하기 위해 그 검지한 역치전압 Vth를 커패시터(18)에 보유한다.
화소회로(10)에서는, 정상적인 동작을 보장하기 위한 조건으로서, 제3 전원전위 Vini는, 제4 전원전위 Vofs에서 구동 트랜지스터(12)의 역치전압 Vth를 감산한 전위보다 낮게 설정된다. 즉, 제3 전원전위 Vini, 역치전압 Vth, 제4 전원전위 Vofs의 레벨 관계는 Vini<Vofs-Vth이 된다. 또한, 유기 EL소자(11)의 캐소드 전위 Vcat(도 3에서는, 접지전위 GND)에 유기 EL소자(11)의 역치전압 Vthel을 가산한 레벨은, 제4 전원전위 Vofs에서 구동 트랜지스터(12)의 역치전압 Vth를 감산한 레벨보다 높게 설정된다. 즉, 캐소드 전위 Vcat, 역치전압 Vthel, 제4 전원전위 Vofs, 역치전압 Vth, 제3 전원전위 Vini의 레벨관계는 Vcat+Vthel>Vofs-Vth(>Vini)이 된다.
상기 구성의 화소회로(10)가 매트릭스형으로 2차원 배치되어 이루어진 액티 브 매트릭스형 표시장치의 회로 동작에 대해서, 도 4의 타이밍 파형도를 사용하여 설명한다. 도 4의 타이밍 파형도에서는, 시간 t1에서 시간 t9까지의 기간을 1필드 기간으로 한다. 이 1필드 기간에 화소 어레이부(20)의 각 화소 행이 1회씩 순차 주사되게 된다.
도 4에는, 어떤 i번째 행의 화소회로(10)를 구동할 때에, 제1∼제4 수직 스캐너(31∼34)로부터 제1∼제4 주사선(21∼24)을 통해 화소회로(10)에 주어지는 주사 펄스 VSCAN1∼VSCAN4의 타이밍 관계 및 구동 트랜지스터(12)의 게이트 전위 Vg 및 소스 전위 Vs의 변화를 각각 나타낸다.
기록 트랜지스터(13) 및 스위칭 트랜지스터(16, 17)가 N채널형이기 때문에, 제1 주사 펄스 VSCAN1 및 제3, 제4 주사 펄스 VSCAN3, SCAN4에 대해서는, 고레벨(전원전위 VDD; 이하, "H 레벨"이라고 기술한다)의 상태를 액티브 상태로 하고, 저레벨(전원전위 VSS(GND레벨); 이하, "L" 레벨"이라고 기술한다)의 상태를 비액티브 상태로 한다. 스위칭 트랜지스터(15)가 P채널형이기 때문에, 제2 주사 펄스 VSCAN2에 대해서는, "L" 레벨의 상태를 액티브 상태로 하고, "H" 레벨의 상태를 비액티브 상태로 한다.
(발광 기간)
우선, 일반적인 발광 기간(t7∼t8)에는, 제1 수직 스캐너(31)로부터 출력되는 제1 주사 펄스 VSCAN1, 제2 수직 스캐너(32)로부터 출력되는 제2 주사 펄스 VSCAN2 및 제3, 제4 수직 스캐너(33, 34)로부터 출력되는 제3, 제4 주사 펄스 VSCAN3, SCAN4가 모두 "L" 레벨이기 때문에, 제3, 제4 스위칭 트랜지스터(16, 17) 는 비도통(오프) 상태이고, 스위칭 트랜지스터(15)는 도통(온) 상태이다.
이때, 구동 트랜지스터(12)는 포화 영역에서 동작하도록 설계되어 있기 때문에 정전류원으로서 동작한다. 그 결과, 스위칭 트랜지스터(15)를 통해 구동 트랜지스터(12)로부터 유기 EL소자(11)에 다음 식 (1)로 주어지는 일정한 드레인-소스간 전류 Ids가 공급된다.
Ids = (1/2)·μ(W/L)Cox(Vgs-Vth)2 …(1)
여기에서, Vth는 구동 트랜지스터(12)의 역치전압, μ는 이동도, W는 채널 폭, L은 채널 길이, Cox는 단위면적당 게이트 용량, Vgs는 게이트-소스간 전압이다.
제2 주사 펄스 VSCAN2가 "L" 레벨에서 "H" 레벨로 변화되면, 스위칭 트랜지스터(15)는 비도통이 되어, 유기 EL소자(11)의 발광이 정지된다. 화소회로(10)는 비발광 기간에 들어간다.
(역치 보정 준비기간)
스위칭 트랜지스터(15)가 비도통상태인 동안, 시간 t1(t9)에, 제3, 제4 수직 스캐너(33, 34)로부터 출력되는 제3, 제4 주사 펄스 VSCAN3, VSCAN4가 모두 "L" 레벨에서 "H" 레벨로 변화되면, 스위칭 트랜지스터(16, 17)는 도통상태가 된다. 화소회로(10)는 후술하는 구동 트랜지스터(12)의 역치전압 Vth의 편차를 보정(캔슬)하기 위한 역치 보정 준비기간에 들어간다.
스위칭 트랜지스터(16, 17)는, 어느 한쪽이 다른 쪽보다 먼저 도통상태가 되 어도 된다. 스위칭 트랜지스터(16, 17)가 도통상태가 되면, 구동 트랜지스터(12)의 게이트에는 스위칭 트랜지스터(17)를 통해 전원전위 Vofs가 인가되고, 구동 트랜지스터(12)의 소스(유기 EL소자(11)의 애노드 전극)에는 스위칭 트랜지스터(16)를 통해 전원전위 Vini가 인가된다.
이때, Vini<Vcat+Vthel의 레벨 관계로 인해, 유기 EL소자(11)는 역바이어스 상태가 된다. 따라서, 유기 EL소자(11)에는 전류가 흐르지 않고, 비발광 상태가 된다. 구동 트랜지스터(12)의 게이트-소스간 전압 Vgs는 Vofs-Vini로 나타내는 값을 취한다. 이 값은 Vofs-Vini>Vth의 레벨 관계를 충족한다.
시간 t2에, 제3 수직 스캐너(33)으로부터 출력되는 제3 주사 펄스 VSCAN3이 "H" 레벨에서 "L" 레벨로 변화됨으로써, 스위칭 트랜지스터(16)는 비도통상태가 되고, 역치 보정 준비기간이 종료된다.
(역치 보정기간)
그 후, 시간 t3에, 제2 수직 스캐너(32)로부터 출력되는 제2 주사 펄스 VSCAN2가 "H" 레벨에서 "L" 레벨로 변화됨으로써, 스위칭 트랜지스터(15)는 도통상태가 된다. 스위칭 트랜지스터(15)가 도통상태가 됨으로써, 전원전위 VDD→스위칭 트랜지스터(15)→커패시터(18)→스위칭 트랜지스터(17)→전원전위 Vofs의 경로로 전류가 흐른다.
이때, 구동 트랜지스터(12)의 게이트 전위 Vg는 전원전위 Vofs로 유지되고 있어, 구동 트랜지스터(12)가 컷오프될 때까지, 즉 도통상태에서 비도통상태로 될 때까지, 상기의 경로로 전류가 계속해서 흐른다. 이때, 구동 트랜지스터(12)의 소 스 전위 Vs는, 전원전위 Vini로부터 시간이 경과함에 따라 서서히 상승한다.
일정 시간이 경과하여, 구동 트랜지스터(12)의 게이트-소스간 전압 Vgs가, 구동 트랜지스터(12)의 역치전압 Vth가 되면, 구동 트랜지스터(12)는 컷오프된다. 이 구동 트랜지스터(12)의 게이트-소스간 전위차 Vth는, 역치 보정용 전위로서 커패시터(18)에 보유된다. 이때, Vel = Vofs-Vth < Vcat+Vthel이다.
그 후에 시간 t4에, 제2 수직 스캐너(32)로부터 출력되는 제2 주사 펄스 VSCAN2가 "L" 레벨에서 "H" 레벨로 변화하고, 제4 수직 스캔(34)으로부터 출력되는 제4 주사 펄스 VSCAN4가 "H" 레벨에서 "L" 레벨로 변화됨으로써, 스위칭 트랜지스터(15, 17)는 비도통상태가 된다. 이 시간 t3에서 시간 t4까지의 기간은 구동 트랜지스터(12)의 역치전압 Vth를 검출하는 기간이다. 여기에서는, 이 검출 기간 t3-t4를 역치 보정기간이라고 부른다.
시간 t4에, 스위칭 트랜지스터(15, 17)가 비도통상태가 되면, 역치 보정기간은 종료된다. 이때, 스위칭 트랜지스터(15)가 스위칭 트랜지스터(17)보다 먼저 비도통상태가 되면, 구동 트랜지스터(12)의 게이트 전위 Vg의 변동을 억제할 수 있다.
(기록 기간)
그 후에 시간 t5에, 제1 수직 스캐너(31)로부터 출력되는 제1 주사 펄스 VSCAN1이 "L" 레벨에서 "H" 레벨로 변화됨으로써, 기록 트랜지스터(13)는 도통상태가 된다. 화소회로(10)는 입력 신호 전압 Vsig의 기록 기간에 들어간다. 이 기록 기간에는, 입력 신호 전압 Vsig가 기록 트랜지스터(13)에 의해 샘플링되어, 커패시 터(18)에 기록된다.
유기 EL소자(11)는 용량성분을 가진다. 여기에서, 유기 EL소자(11)의 용량성분의 용량치를 Coled라고 하고, 커패시터(18)의 용량치를 Cs, 구동 트랜지스터(12)의 기생 용량의 용량치를 Cp라고 하면, 구동 트랜지스터(12)의 게이트-소스간 전압 Vgs는, 다음 식 (2)와 같이 결정된다.
Vgs = {Coled/(Coled+Cs+Cp)}·(Vsig-Vofs)+Vth …(2)
일반적으로, 유기 EL소자(11)의 용량성분의 용량치 Coled는, 커패시터(18)의 용량치 Cs 및 구동 트랜지스터(12)의 기생 용량치 Cp에 비해 충분히 크다. 따라서, 구동 트랜지스터(12)의 게이트-소스간 전압 Vgs는 거의 (Vsig-Vofs)+Vth가 된다. 또한, 커패시터(18)의 용량치 Cs가 유기 EL소자(11)의 용량성분의 용량치 Coled에 비해 충분히 작기 때문에, 신호 전압 Vsig의 대부분이 커패시터(18)에 기록된다. 정확하게는, 신호 전압 Vsig과 구동 트랜지스터(12)의 소스 전위 Vs, 즉 전원전위 Vini의 차분 Vsig-Vini가 데이터 전압 Vdata로서 기록된다.
이때, 데이터 전압 Vdata(= Vsig-Vini)는, 커패시터(18)에 보유되어 있는 역치전압 Vth에 가산되는 형태로 그 커패시터(18)에 보유된다. 즉, 커패시터(18)의 보유 전압, 즉 구동 트랜지스터(12)의 게이트-소스간 전압 Vgs는, Vsig-Vini+Vth가 된다. 이후 설명의 간략화를 위해, Vini = 0V로 하면, 게이트-소스간 전압 Vgs는, Vsig+Vth가 된다. 이렇게, 커패시터(18)에 미리 역치전압 Vth를 보유해 둠으로써, 후술하는 바와 같이, 역치전압 Vth의 편차나 시간에 따른 변화를 보정할 수 있게 된다.
구체적으로, 커패시터(18)에 미리 역치전압 Vth를 유지해 둠으로써, 신호 전압 Vsig에 의한 구동 트랜지스터(12)의 구동시에, 그 구동 트랜지스터(12)의 역치전압 Vth가 커패시터(18)에 보유한 역치전압 Vth와 상쇄된다. 바꾸어 말하면, 역치전압 Vth의 보정이 이루어지기 때문에, 화소마다 역치전압 Vth에 편차나 시간에 따른 변화가 있더라도, 그것들의 영향을 받지 않고, 유기 EL소자(11)의 발광 휘도를 일정하게 유지할 수 있게 된다.
(이동도 보정기간)
제1 주사 펄스 VSCAN1이 "H" 레벨인 상태에서, 시간 t6에 제2 수직 스캐너(32)로부터 출력되는 제2 주사 펄스 VSCAN2가 "H" 레벨에서 "L" 레벨로 변화되고, 스위칭 트랜지스터(15)가 도통상태가 되면, 데이터 기록 기간이 종료된다. 화소회로(10)는 구동 트랜지스터(12)의 이동도 μ의 편차를 보정하는 이동도 보정기간에 들어간다. 이동도 보정기간은, 제1 주사 펄스 VSCAN1의 액티브 기간("H" 레벨 기간)과 제2 주사 펄스 VSCAN2의 액티브 기간("H" 레벨 기간)이 오버랩하는 기간이다.
스위칭 트랜지스터(15)가 도통상태가 되면, 전원전위 VDD로부터 구동 트랜지스터(12)에 전류가 공급되기 시작된다. 따라서, 화소회로(10)는 비발광 기간에서 발광 기간으로 들어간다. 이렇게, 기록 트랜지스터(13)가 아직 도통상태에 있는 기간, 즉 샘플링 기간의 후방 부분과 발광 기간의 선두 부분이 겹치는 기간 t6-t7에, 구동 트랜지스터(12)의 드레인-소스간 전류 Ids의 이동도 μ에 대한 의존성을 상쇄하는 이동도 보정을 행하게 된다.
이동도 보정을 행하는 발광 기간의 선두 부분 t6-t7에는, 구동 트랜지스터(12)의 게이트 전위 Vg가 신호 전압 Vsig에 고정된 상태에서, 구동 트랜지스터(12)에 드레인-소스간 전류 Ids가 흐른다. 여기에서, Vofs-Vth<Vthel이면, 유기 EL소자(11)는 역바이어스 상태가 된다. 따라서, 화소회로(10)가 발광기간 중이어도, 유기 EL소자(11)는 발광하지 않는다.
이동도 보정기간 t6-t7에는, 유기 EL소자(11)가 역바이어스 상태이기 때문에, 유기 EL소자(11)는 다이오드 특성이 아닌, 단순한 용량특성을 나타내게 된다. 따라서, 구동 트랜지스터(12)에 흐르는 드레인-소스간 전류 Ids는, 커패시터(18)의 용량치 Cs와 유기 EL소자(11)의 용량성분의 용량치 Coled를 합성한 용량 C(= Cs+Coled)로 기록된다. 이 기록에 의해, 구동 트랜지스터(12)의 소스 전위 Vs가 상승한다. 도 4의 타이밍 차트에서는, 소스 전위 Vs의 상승량을 ΔV로 나타낸다.
소스 전위 Vs의 상승량 ΔV는, 결국, 커패시터(18)에 보유된 구동 트랜지스터(12)의 게이트-소스간 전압 Vgs로부터 차감하도록, 바꾸어 말하면, 커패시터(18)의 충전 전하를 방전하도록 작용하게 되므로, 부귀환이 적용되게 된다. 즉, 소스 전위 Vs의 상승량 ΔV는 부귀환의 귀환량이 된다. 이때, 게이트-소스간 전압 Vgs는, Vsig-ΔV+Vth가 된다. 이렇게, 구동 트랜지스터(12)에 흐르는 드레인-소스간 전류 Ids를 그 구동 트랜지스터(12)의 게이트에 입력함으로써, 즉 게이트-소스간 전압 Vgs에 부귀환함으로써, 구동 트랜지스터(12)의 이동도 μ의 편차를 보정할 수 있게 된다.
(발광 기간)
그 후에, 시간 t7에, 제1 수직 스캐너(31)로부터 출력되는 제1 주사 펄스 VSCAN1이 "L" 레벨이 되어, 기록 트랜지스터(13)는 비도통상태가 된다. 이동도 보정기간은 종료되고, 화소회로(10)는 발광 기간에 들어간다. 그 결과, 구동 트랜지스터(12)의 게이트와 데이터선(25)의 접속이 끊어져, 신호 전압 Vsig의 인가가 해제된다. 구동 트랜지스터(12)의 게이트 전위 Vg가 상승하고, 소스 전위 Vs도 함께 상승한다. 게이트 전위 Vg가 상승하는 동안, 커패시터(18)에 보유된 게이트-소스간 전압 Vgs는, Vsig-ΔV+Vth의 값을 유지한다.
구동 트랜지스터(12)의 소스 전위 Vs가 상승함에 따라, 유기 EL소자(11)는 역바이어스 상태에서 해제된다. 구동 트랜지스터(12)로부터의 드레인-소스간 전류 Ids의 유입에 의해, 유기 EL소자(11)는 발광하기 시작한다.
이때 드레인-소스간 전류 Ids와 게이트-소스간 전압 Vgs의 관계는, 전술한 식 (1)의 Vgs에 Vsig-ΔV+Vth를 대입함으로써 다음 식 (3)으로 주어진다.
Ids = kμ(Vgs-Vth)2 = kμ(Vsig-ΔV)2 …(3)
상기 식 (3)에 있어서, k = (1/2)(W /L)Cox다.
식 (3)에서 알 수 있는 바와 같이, 구동 트랜지스터(12)의 역치전압 Vth의 항이 캔슬되어, 구동 트랜지스터(12)로부터 유기 EL소자(11)에 공급되는 드레인-소스간 전류 Ids는, 구동 트랜지스터(12)의 역치전압 Vth에 의존하지 않는다. 기본적으로, 드레인-소스간 전류 Ids는 입력 신호 전압 Vsig에 의해 정해진다. 환언하면, 유기 EL소자(11)는, 구동 트랜지스터(12)의 역치전압 Vth의 편차나 시간에 따른 변 화의 영향을 받는 않고, 입력 신호 전압 Vsig에 따른 휘도로 발광한다.
상기 식 (3)에서 알 수 있는 바와 같이, 입력 신호 전압 Vsig은, 드레인-소스간 전류 Ids의 구동 트랜지스터(12)의 게이트 입력으로의 부귀환에 의해 귀환량 ΔV로 보정되어 있다. 이 귀환량 ΔV는, 식 (3)의 계수부에 위치하는 이동도 μ의 효과를 상쇄되도록 작용한다. 따라서, 드레인-소스간 전류 Ids는, 실질적으로 입력 신호 전압 Vsig에만 의존하게 된다. 즉, 유기 EL소자(11)는, 구동 트랜지스터(12)의 역치전압 Vth뿐만 아니라, 구동 트랜지스터(12)의 이동도 μ의 편차나 시간에 따른 변화의 영향을 받지 않고, 입력 신호 전압 Vsig에 따른 휘도로 발광한다. 그 결과, 라인이나 휘도 편차가 없는 균일한 화질을 얻을 수 있다.
마지막으로, 시간 t8에, 제2 수직 스캐너(32)로부터 출력되는 제2 주사 펄스 VSCAN2가 "L" 레벨에서 "H" 레벨로 변화하여, 스위칭 트랜지스터(15)가 비도통상태가 된다. 전원 VDD로부터의 구동 트랜지스터(12)에의 전류공급이 차단되어, 발광 기간이 종료된다. 그 후에, 시간 t9(t1)에 다음 필드에서 다시 역치 보정, 이동도 보정 및 발광 동작의 일련의 동작이 반복되어 실행된다.
전류구동형 전기광학소자인 유기 EL소자(11)를 포함한 화소회로(10)가 매트릭스형으로 배치되어 이루어진 액티브 매트릭스형 표시장치에서는, 유기 EL소자(11)의 발광 시간이 길어지면, 그 유기 EL소자(11)의 I-V 특성이 변화되어버린다. 유기 EL소자(11)의 I-V 특성이 변화되면, 유기 EL소자(11)의 애노드 전극과 구동 트랜지스터(12)의 소스의 접속 노드의 전위도 변화된다.
본 실시예에 따른 액티브 매트릭스형 표시장치에서는, 구동 트랜지스터(12) 의 게이트-소스간 전위 Vgs가 일정값으로 유지되기 때문에, 유기 EL소자(11)에 흐르는 전류는 변화되지 않는다. 따라서, 유기 EL소자(11)의 I-V 특성이 변화하더라도, 일정한 드레인-소스간 전류 Ids가 유기 EL소자(11)에 계속해서 흐르기 때문에, 유기 EL소자(11)의 발광 휘도는 변화되지 않는다(유기 EL소자(11)의 특성 변동에 대한 보상 기능).
입력 신호 전압 Vsig가 기록되기 전에, 구동 트랜지스터(12)의 역치전압 Vth를 미리 커패시터(18)에 보유해 둠으로써, 구동 트랜지스터(12)의 역치전압 Vth를 캔슬(보정)하여, 그 역치전압 Vth의 각 화소의 편차나 시간에 따른 변화의 영향을 받지 않는 일정한 드레인-소스간 전류 Ids를 유기 EL소자(11)에 흐르게 할 수 있다. 따라서, 고화질 표시 화상을 얻을 수 있다(구동 트랜지스터(12)의 Vth 변동에 대한 보상 기능).
이동도 보정기간 t6-t7에, 드레인-소스간 전류 Ids를 구동 트랜지스터(12)의 게이트 입력에 부귀환하여, 그 귀환량 ΔV로 입력 신호 전압 Vsig를 보정한다. 구동 트랜지스터(12)의 드레인-소스간 전류 Ids의 이동도 μ에 대한 의존성을 상쇄하고, 입력 신호 전압 Vsig에만 의존하는 드레인-소스간 전류 Ids를 유기 EL소자(11)에 흐르게 할 수 있다. 따라서, 구동 트랜지스터(12)의 이동도 μ의 화소마다 편차나 시간에 따른 변화에 기인하는 라인이나 휘도 편차가 없는 균일한 화질의 표시 화상을 얻을 수 있다(구동 트랜지스터(12)의 이동도 μ에 대한 보상 기능).
[화소회로의 배치]
본 발명이 특징으로 하는 화소회로(10)의 배치에 관하여 설명한다.
(실시예 1)
실시예 1에서는, 스트라이프형으로 배열되는 화소회로(10)의 유기 EL소자(11)로부터 R(빨강), G(초록), B(파랑)의 각 빛을 발광하는 컬러 표시장치에 있어서, 각 색의 빛을 발광하는 유기 EL소자(11)는 각각 스트라이프로 배열된다.
도 1에 나타낸 바와 같이, 주사선(21∼24)은 화소회로(10)의 화소 행을 따라 배선되고, 데이터선(25)은 화소회로(10)의 화소 열을 따라 배선된다. 전원전위 VDD를 공급하는 전원선(도시 생략)과, 전원전위 V1, V2를 공급하는 전원선(26, 27) 등의 복수의 전원선이 화소회로(10)의 화소 열을 따라 배선된다.
도 1에 나타낸 바와 같이, 동일 화소 행에 있어서 좌우에 인접하는 2개의 화소회로(10)를 쌍으로, 이 2개의 화소회로(10)의 양측에 각 화소회로(10)에 대응한 2개의 데이터선(25)이 배선된다. 도 1에 있어서의 1번째 행의 1번째 열, 2번째 열의 화소회로(10)(1,1), 화소회로(10)(1,2)에는, 도 5에 나타낸 바와 같이, 화소회로(10)(1,1), 화소회로(10)(1,2) 중 한쪽에 1번째 열의 데이터선(25-1)이, 다른 쪽에 2번째 열의 데이터선(25-2)이 각각 배선된다.
화소 행의 화소 배열 방향에 있어서, 서로 인접하는 화소회로(10)(1,1), 화소회로(10)(1,2)를 쌍으로 그 양측에 데이터선(25-1, 25-2)을 배선함으로써(도 5 참조), 유기 EL소자(11), 구동 트랜지스터(12), 기록 트랜지스터(13) 및 보정회로(14)는, 필연적으로, 화소회로(10)(1,1), 화소회로(10)(1,2)의 중간선 O을 기준으로 좌우 대칭의 배치 형상이 된다.
그 결과, 3행 4열의 스트라이프 배열의 화소 어레이부(20)에 있어서의 각 화 소회로(10)의 배치 형상은, 도 6에 나타낸 바와 같이, 인접하는 2개의 화소 열을 단위(쌍)로 그 단위마다 좌우 대칭이 된다. 도 6에서는, 이해를 쉽게 하기 위해서, 화소회로(10)의 배치 형상을 "F" 문자를 사용해서 나타낸다.
화소회로(10)의 배치 형상의 「좌우 대칭」이란, 좌우의 배치 형상이 완전히 일치하는 완전 대칭뿐만 아니라, 다음과 같은 경우도 포함하는 것으로 한다.
화소회로(10)는, 구동하는 색(R, G, B)에 따라 화소 정수 등이 다른 경우도 있고, 이에 따라 트랜지스터(12∼17)나 커패시터(18)의 사이즈가 다를 수도 있다. 따라서, 트랜지스터(12∼17)나 커패시터(18)(도 3 참조)의 사이즈로 결정되는 화소회로(10)의 배치 형상이 완전히 좌우 대칭이 안 되는 경우도 있다. 또한 구동회로(10)에 전원전위 V1, V2를 공급하는 전원선(26, 27)(도 1 참조)의 각 배선이나 그 배선에 부수되는 콘택홀 등은, 전원전위 V1, V2의 공급 대상의 회로가 다른 것으로 인해, 배선 패턴이 완전히 좌우 대칭이 안 되는 경우도 있다. 이러한 경우에도, 「좌우 대칭」의 개념에 포함되는 것으로 한다.
쌍이 되는 화소회로(10)(1,1), 화소회로(10)(1,2)의 좌우 대칭의 배치 형상에 의해, 전원전위 VDD를 공급하는 전원선(28)을, 홀수 번째의 화소와 짝수 번째의 화소 열의 중간선 O상에 배선하여, 그 전원선(28)을 화소회로(10)(1,1), 화소회로(10)(1,2) 사이에서 공용할 수 있다. 이에 따라, 쌍이 되는 화소회로(10)(1,1), 화소회로(10)(1,2)의 배치의 대칭성을 유지할 수 있고, 화소회로(10)의 배치 면적을 화소 열마다 전원선(28)을 배선하는 경우보다 축소할 수 있다.
구동회로(10)를 구성하는 구동 트랜지스터(12), 기록 트랜지스터(13) 및 스 위칭 트랜지스터(15∼17) 중, 예를 들면, 입력 신호 전압 Vsig에 따른 전류를 유기 EL소자(11)에 흐르게 함으로써, 그 유기 EL소자(11)를 발광 구동하는 구동 트랜지스터(12)의 배치에 관하여 설명한다.
구동 트랜지스터(12)는, N채널형 MOS트랜지스터이기 때문에, 드레인 전계를 완화해서 내압을 상승시키거나, 리크를 절감하는 것을 목적으로, LDD구조를 가지는 것이 일반적이다. 이 LDD구조를 가지는 구동 트랜지스터(12)는 다음과 같은 배치 구조로 배치된다.
도 7에 나타낸 바와 같이, 구동 트랜지스터(12)의 배치시에는, 드레인 영역(D)과 소스 영역(S)을 잇는 선 P가 화소 어레이부(20)의 화소 열의 화소 배열 방향 Y에 대해 평행하도록 구동 트랜지스터(12)를 형성한다. 그리고, 구동 트랜지스터(12)의 드레인 영역(D)은, 인접하는 2개의 화소 열에 대하여 그 2개의 화소 열 사이(2개의 화소회로(10)(1,1), 화소회로(10)(1,2) 사이)에 화소 배열 방향 Y에 따라 공통으로 배선된 전원전위 VDD의 전원선(28)에 전기적으로 접속된다. 또한 구동 트랜지스터(12)의 소스 영역(S)은, 유기 EL소자(11)의 애노드 전극에 전기적으로 접속된다.
이렇게, 동일한 화소 행에 인접하는 2개의 화소회로(10)(1,1), 화소회로(10)(1,2)를 쌍으로 하고, 그 2개의 화소회로 사이에서 전원선(28)에 대해 대칭성을 가지고 회로 구성 소자를 배치할 때에, LDD구조를 가지는 트랜지스터, 예를 들면, 구동 트랜지스터(12)의 드레인 영역(D)과 소스 영역(S)을 잇는 선 P가, 화소 열의 화소 배열 방향 Y에 대해 평행하도록 구동 트랜지스터(12)를 배치함으로써, 다음과 같이 작용 효과를 얻을 수 있다.
LDD구조와 채널의 위치 관계의 편차 등으로 LDD영역이 이동하는 것에 의해, 도 10에 나타낸 바와 같이, LDD영역의 저항치가 드레인측과 소스측 사이에서 다르더라도, 그 차이가 2개의 화소회로(10)(1,1), 화소회로(10)(1,2)의 구동 트랜지스터(12) 사이에서 동일하게 발생한다.
구체적으로는, 한쪽의 화소회로(10)(1,1)의 구동 트랜지스터(12)에서 드레인측의 LDD영역의 길이가 길고(저항치가 크게), 소스측의 LDD영역의 길이가 짧아(저항치가 작아)지면, 다른 쪽 화소회로(10)(1,2)의 구동 트랜지스터(12)도 마찬가지로, 드레인측의 LDD영역의 길이가 길고, 소스측의 LDD영역의 길이가 짧아진다.
반대로, 한쪽의 화소회로(10)(1,1)의 구동 트랜지스터(12)에서 드레인측의 LDD영역의 길이가 짧아지고, 소스측의 LDD영역의 길이가 길어지면, 다른 쪽 화소회로(10)(1,2)의 구동 트랜지스터(12)도 마찬가지로, 드레인측의 LDD영역의 길이가 짧아지고, 소스측의 LDD영역의 길이가 길어진다. 이에 따라, LDD영역의 차이에 기인하는 구동 트랜지스터(12)의 특성의 화소간 편차를 없앨 수 있기 때문에, 그 편차에 기인하는 화질 열화가 없는, 고화질 표시장치를 실현할 수 있다.
본 실시예 1에서는, 드레인 영역(D)과 소스 영역(S)을 잇는 선 P가, 화소 열의 화소 배열 방향 Y에 대해 평행하도록 구동 트랜지스터(12)를 배치했다. 그러나, 이것은 일례에 지나지 않고, LDD구조를 가지는 N채널형 MOS트랜지스터이면, 다른 트랜지스터(13, 16, 17)(도 3 참조)에 대하여도 마찬가지로 적용할 수 있다.
구동 트랜지스터(12)는, 입력 신호 전압 Vsig에 따른 전류를 유기 EL소 자(11)에 흐르게 함으로써 그 유기 EL소자(11)를 발광 구동하는 아날로그 트랜지스터이며, 그 구동 트랜지스터(12)의 특성 편차의 발광 휘도에 대한 영향이 상당히 크고, 화질을 손상시키는 하나의 원인이 된다. 따라서, 구동 트랜지스터(12)를 상기와 같이 배치함으로써, 그 구동 트랜지스터(12)의 특성 편차에 기인하는 화질 열화를 억제할 수 있기 때문에, 고화질화에 크게 기여할 수 있는 이점이 있다.
(실시예 2)
실시예 2에서는, 컬러 표시장치에 있어서, R, G, B의 각 색의 빛을 발광하는 유기 EL소자(11)를 포함한 화소회로(10)가, 인접하는 화소 행이 1/2화소 피치만 벗어나고, R, G, B의 각 색이 삼각형으로 배열되는 델타 배열인 경우에 대해 설명한다.
화소 어레이부(20)의 각 화소회로(10)가 델타 배열인 경우에는, 도 8에 나타낸 바와 같이, 상하로 인접하는 2개의 화소 행 사이에서 화소회로의 배치 형상을 역방향으로 한다. 도 8에 있어서도, 이해를 쉽게 하기 위해서, 도 6과 마찬가지로, 화소회로(10)의 배치 형상을 "F" 문자를 사용해서 나타낸다.
상하로 인접하는 2개의 화소 행 사이에서 비스듬히 인접하는 2개의 화소회로, 구체적으로는 R의 화소회로와 B의 화소회로, G의 화소회로와 R의 화소회로, B의 화소회로와 G의 화소회로를 각각 쌍으로 한다. 예를 들면, 1번째 열, 1번째 행의 화소회로(10)(1,1)와 2번째 행의 화소회로(10)(2,1)를 예로 하면, 도 9에 나타낸 바와 같이, 이 쌍이 되는 2개의 화소회로(10)(1,1), 화소회로(10)(2,1) 사이에서 전원전위 VDD의 전원선(28)을 공용함으로써, 스트라이프 배열의 경우와 마찬가 지로, 화소회로(10)의 배치 면적을 화소 열마다 전원선(28)을 배선하는 경우보다 축소할 수 있다.
델타 배열의 경우에 있어서도, 구동 트랜지스터(12)의 배치는, 스트라이프 배열의 경우와 마찬가지로, 드레인 영역(D)과 소스 영역(S)을 잇는 선 P가 화소 열의 화소 배열 방향 Y에 대해 평행하도록 구동 트랜지스터(12)를 형성한다(도 7 참조).
이렇게, 상하로 인접하는 2개의 화소 행 사이에서 비스듬히 인접하는 2개의 화소회로(10)(1,1), 화소회로(10)(2,1)를 쌍으로 하고, 그 2개의 화소회로 사이에서 전원선(28)에 대해 대칭성을 가지고 회로 구성 소자를 배치할 때에, LDD구조를 가지는 트랜지스터, 예를 들면, 구동 트랜지스터(12)의 드레인 영역(D)과 소스 영역(S)을 잇는 선 P가, 화소 열의 화소 배열 방향 Y에 대해 평행하도록 구동 트랜지스터(12)를 배치함으로써, 실시예 1의 경우와 마찬가지로, LDD구조와 채널의 위치 관계의 편차 등에 따른 LDD영역의 차이에 기인하는 구동 트랜지스터(12)의 특성의 화소간에서의 편차를 없앨 수 있기 때문에, 그 편차에 기인하는 화질 열화가 없는, 고화질 표시장치를 실현할 수 있다.
실시예 1의 경우와 마찬가지로, 구동 트랜지스터(12)에 한정되지 않고, LDD구조를 가지는 N채널형 MOS트랜지스터이면, 다른 트랜지스터(13, 16, 17)(도 3 참조)에 대하여도 마찬가지로 적용할 수 있다.
상기 실시예에서는, LDD구조를 가지는 트랜지스터에 적용한 경우를 예로 들어 설명했지만, 본 발명이 LDD구조를 가지는 트랜지스터에의 적용에 한정되는 것은 아니고, DDD구조를 가지는 트랜지스터나 GDD구조를 가지는 트랜지스터 등, 저농도 소스-드레인 영역을 가지는 트랜지스터 전반, 또한, 오프셋 게이트 구조의 오프셋 영역을 가지는 트랜지스터에도 마찬가지로 적용할 수 있다.
상기 실시예에 나타낸 화소회로(10)는, 일례에 지나지 않고, 이것에 한정되는 것을 아니다. 즉, 본 발명은, 유기 EL소자(31)뿐만 아니라, 적어도 구동 트랜지스터(12), 기록 트랜지스터(13) 및 커패시터(18)를 가지는 구성의 화소회로가 매트릭스형으로 배치되어 이루어진 표시장치 전반에 적용할 수 있다.
상기 실시예에서는 3원색(R, G, B)의 색 배열의 컬러 표시장치에 적용한 경우를 예에 들어서 설명했다. 본 발명은 화소회로의 배치에 관한 것이기 때문에 색 배열은 문제되지 않고, 다른 원색의 색 배열이나, 보색을 사용한 색 배열(예를 들면, 옐로우, 시안, 마젠타, 녹색의 4색)의 컬러 표시장치, 또한 흑백사진 표시장치에도 마찬가지로 적용할 수 있다.
상기 실시예에서는 화소회로(10)의 전기광학소자로서, 유기 EL소자를 사용한 유기 EL표시장치에 적용한 경우를 예에 들어서 설명했지만, 본 발명은 이 적용예에 한정되지 않고, 디바이스에 흐르는 전류치에 따라 발광 휘도가 변화되는 전류구동형 전기광학소자(발광소자)를 사용한 표시장치 전반에 적용할 수 있다.
본 발명의 바람직한 실시예에 대해 구체적인 용어를 사용해서 설명했지만, 이러한 설명은 단지 설명일 뿐이다. 청구항의 요점에서 벗어나지 않는 한, 변경이나 변형이 가능하다는 것은 당업자에게 분명하다. 따라서, 변경이나 변형은 다음 청구항의 사상이나 범위에 포함된다고 이해해야 할 것이다.
도 1은 본 발명의 일 실시예에 따른 액티브 매트릭스형 표시장치의 구성예를 게시하는 블럭도다.
도 2는 화소회로의 기본 구성을 나타내는 회로도다.
도 3은 화소회로의 구체적인 예를 나타내는 회로도다.
도 4는 기록 신호 WS, 구동신호 DS 및 제1, 제2 보정용 주사 신호 AZ1, AZ2의 타이밍 관계, 및 구동 트랜지스터의 게이트 전위 Vg 및 소스 전위 Vs의 변화를 각각 나타내는 타이밍 파형도다.
도 5는 실시예 1에 관련된 스트라이프 배열에 있어서의 배치 형상의 대칭성을 나타내는 회로도다.
도 6은 스트라이프 배열에 있어서의 각 화소회로의 배치 형상을 도시한 도면이다.
도 7은 구동 트랜지스터의 드레인과 소스를 연결하는 선 P가 화소 열의 화소 배열 방향 Y와 평행하도록 배치한 경우의 배치 구조를 도시한 도면이다.
도 8은 델타 배열에 있어서의 각 화소회로의 배치 형상을 도시한 도면이다.
도 9는 실시예 2에 관련되는 델타 배열에 있어서의 배치 형상의 대칭성을 나타내는 회로도다.
도 10은 LDD영역이 채널에 대해 상대적으로 이동한 경우의 저항치의 관계를 도시한 도면이다.
도 11은 종래예에 관련된 화소회로의 구성예를 게시하는 회로도다.
도 12는 구동 트랜지스터의 드레인과 소스를 연결하는 선 P가 화소 행의 화소 배열 방향 X에 대해 평행하도록 배치한 경우의 배치 구조를 도시한 도면이다.

Claims (3)

  1. 표시 휘도를 결정하는 전기광학소자 및 해당 전기광학소자를 구동하는 구동회로를 포함한 화소회로가 매트릭스형으로 배치되는 화소 어레이부를 갖는 표시장치로서,
    상기 화소 어레이부의 인접하는 2개의 화소회로를 쌍으로 하고, 이것들 2개의 화소회로 사이에서 대칭성을 가지고 상기 전기광학소자 및 상기 구동회로를 배치할 때,
    상기 2개의 화소회로의 각 구동회로를 구성하는 저농도 소스·드레인 영역 또는 오프셋(offset) 게이트 구조의 오프셋(offset) 영역을 가지는 트랜지스터는, 드레인 영역과 소스 영역을 잇는 선이 상기 화소 어레이부의 화소열의 화소 배열 방향에 대해서 평행하도록 형성되어 있고,
    상기 트랜지스터는, 입력 신호 전압에 따른 전류를 상기 전기광학소자에 흐르게 함으로써 해당 전기광학소자를 발광 구동하는 구동 트랜지스터인 표시장치.
  2. 삭제
  3. 표시 휘도를 결정하는 전기광학소자 및 해당 전기광학소자를 구동하는 구동회로를 포함한 화소회로가 매트릭스형으로 배치되는 화소 어레이부를 가지는 표시장치에 있어서의 화소회로의 배치 방법으로서,
    상기 화소 어레이부의 인접하는 2개의 화소회로를 쌍으로 하고, 이것들 2개의 화소회로 사이에서 대칭성을 가지고 상기 전기광학소자 및 상기 구동회로를 배치할 때,
    상기 2개의 화소회로의 각 구동회로를 구성하는 저농도 소스·드레인 영역 또는 오프셋(offset) 게이트 구조의 오프셋(offset) 영역을 가지는 트랜지스터를, 드레인 영역과 소스 영역을 잇는 선이 상기 화소 어레이부의 화소열의 화소 배열 방향에 대해서 평행하도록 형성하고,
    상기 트랜지스터는, 입력 신호 전압에 따른 전류를 상기 전기광학소자에 흐르게 함으로써 해당 전기광학소자를 발광 구동하는 구동 트랜지스터인 화소회로의 배치 방법.
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