KR101425380B1 - 표시장치 및 화소 회로의 레이아웃 방법 - Google Patents

표시장치 및 화소 회로의 레이아웃 방법 Download PDF

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Abstract

본 발명은, 화소 어레이부와, 제1의 전원선과, 제2의 전원선을 포함하는 표시장치를 제공한다. 상기 표시 어레이부는, 표시 휘도를 결정하는 전기 광학 소자 및 상기 전기 광학 소자를 구동하는 구동 회로를 각각 포함한 화소 회로들을, 매트릭스 형상으로 2차원적으로 배치함으로써 형성된다. 상기 제1의 전원선은, 상기 화소 회로에 제1의 전원 전위를 공급한다. 또 상기 제1의 전원선은, 상기 화소 어레이부의 화소 열의 화소 배열 방향을 따라 배선된다. 상기 제2의 전원선은, 상기 화소 회로에 제2의 전원 전위를 공급한다. 또, 상기 제2의 전원선은, 상기 화소 어레이부의 화소 열의 화소 배열 방향을 따라 배선된다.
Figure R1020070071008
표시장치, 화소 어레이, 전원선, 표시 어레이, 화소 배열

Description

표시장치 및 화소 회로의 레이아웃 방법{DISPLAY DEVICE AND PIXEL CIRCUIT LAYOUT METHOD}
본 출원은 전체 내용이 본 명세서에 참고로 통합되어 있는 2006년 7월 31일자로 출원된 일본 특허출원번호 제2006-207664호와 관련된 주지 내용을 포함한다.
본 발명은, 표시장치 및 화소 회로의 레이아웃 방법에 관한 것으로, 특히 패널형의 표시장치 및 해당 표시장치에 있어서의 화소 회로의 레이아웃 방법에 관한 것이다.
근년, 표시장치의 분야에서는, 액정표시장치(LCD；liquid crystal display), EL(electro-luminescence) 표시장치, 플라즈마 표시장치(PDP；Plasma Display Panel) 등의 패널형의 표시장치가, 박형, 경량, 고정밀 등의 특성을 갖기 때문에, 이러한 패널형의 표시장치가 종래의 CRT(Cathode Ray Tube) 대신에 주류가 되고 있다.
패널형의 표시장치 중, 전기 광학 소자를 포함한 화소 회로에 능동 소자를 배치해서 형성된 액티브 매트릭스형의 표시장치에서는, TFT(Thin Film Transistor; 박막 트랜지스터)로 회로를 형성할 수 있기 때문에, 해당 TFT 회로에 의해 화소 회로의 기능화를 향상시킬 수 있다.
TFT 회로를 이용한 액티브 매트릭스형 표시장치에서는, 임계값 전압 Vth나 이동도μ 등의 TFT 특성의 변동이 있기 때문에, 각각의 화소 회로에 보정 회로를 설치하고 해당 보정회로에 의해 TFT 특성의 변동을 보정하는 것으로 고화질을 달성하는 것이 일반적이다. 이와 같이, 화소 회로에 보정 회로를 설치했을 경우, 화소 회로에 전원 전압을 공급하는 전원선의 배선수가 증가하기 쉽다. 배선수의 증가에 의해 화소의 레이아웃 면적이 압박받기 때문에, 표시장치의 화소 수의 증가에 따라 고정밀화의 달성이 방해된다.
그 때문에, 종래기술에서는, 서로 이웃하는 2개의 화소 회로 사이에 전원선을 배선하고, 해당 전원선을 2개의 화소 회로 사이에 공유함으로써, 화소(화소 회로)의 레이아웃 면적을 축소해, 표시장치의 고정밀화를 달성한다(예를 들면, 일본 공개특허공보 2005－108528호).
본 발명은, 한층 더 고정밀화를 위해서, 화소 회로의 레이아웃 면적을 더 축소할 수 있도록 하는 표시장치 및 해당 표시장치에 있어서의 화소 회로의 레이아웃방법을 제공하는 것이 바람직하다.
본 발명의 일 실시 예에 따른 표시장치는, 표시 휘도를 결정하는 전기 광학 소자 및 상기 전기 광학 소자를 구동하는 구동 회로를 각각 포함한 화소 회로들을, 매트릭스 형상으로 2차원적으로 배치함으로써 형성된 화소 어레이부; 및 상기 화소 회로들에 제1의 전원 전위 및 제2의 전원 전위를 공급하는 제1의 전원선 및 제2의 전원선을 포함한다. 상기 제1의 전원선 및 상기 제2의 전원선은, 상기 화소 어레이부의 화소 열의 화소 배열 방향을 따라 배선된다. 상기 화소 어레이부에서 서로 인접한 2개의 화소 회로는 쌍으로서 설정된다. 상기 화소 어레이부의 화소 열의 화소 배열 방향에 있어서의 반대방향에서 상기 2개의 화소 회로를 각각 보았을 때, 상기 2개의 화소 회로는, 전기 광학 소자 및 구동회로의 레이아웃 구성이 대칭이 되도록 형성되어 있다. 상기 반대방향에서 상기 2개의 화소 회로를 각각 보았을 때, 상기 제1의 전원선 및 상기 제2의 전원선의 배선 패턴이 대칭이 되도록 상기 제1의 전원선 및 상기 제2의 전원선이 상기 2개의 화소 회로에 배선되어 있다.
상기의 구성을 갖는 표시장치에 있어서는, 2개의 화소 회로가 각각 화소 행의 화소 배열 방향에 있어서의 반대방향에서 보았을 때에, 전기 광학 소자 및 구동 회로(회로 소자)의 레이아웃 형상이 대칭이 되도록 2개의 화소 회로를 형성한다. 제1의 전원선 및 제1의 전원선의 배선 패턴이 대칭이 되도록 제1의 전원선 및 제2의 전원선을 2개의 화소 회로에 배선한다. 이것에 의해, 2개의 화소 회로 간에 전원선을 공용하는 것이 가능하게 된다. 2개의 화소 회로 간에 전원선을 공용하는 경우, 1화소 열당 전원선의 배선 수가 줄어들기 때문에, 그만큼 화소 회로의 레이아웃 면적을 축소할 수 있다.
본 발명의 일 실시 예에 의하면, 화소 회로의 레이아웃 면적을 축소할 수 있다. 따라서, 화소의 수를 증가시킬 수 있고, 그 결과 고정밀 표시 화상을 얻을 수 있다. 또한, 레이아웃의 대칭성이 없어지는 영향에 의한 화질 열화가 발생하지 않기 때문에, 고화질의 표시장치의 실현이 가능하게 된다.
이하, 본 발명의 바람직한 실시 예에 대해 도면을 참조해 상세히 설명한다.
도 1은, 본 발명의 일 실시 예에 따른 액티브 매트릭스형 표시장치의 구성 예를 나타내는 개략도이다.
도 1에 나타낸 바와 같이, 본 실시 예에 따른 액티브 매트릭스형 표시장치는, 화소 어레이부(20)와, 수직 주사회로(30)와, 데이터 기록회로(40)를 포함한다. 화소 어레이부(20)는, 표시 휘도를 결정하는 전기 광학 소자를 포함한 화소 회로(10)를 매트릭스 형상으로 2차원적으로 배치함으로써 형성된다. 수직 주사회로(30)는 화소 어레이부(20)의 화소 회로(10)를 행 단위로 선택 주사한다. 데이터 기록회로(40)는 수직 주사회로(30)에 의해 선택된 화소 행의 화소 회로(10)에 데이터 신호(휘도 데이터) SIG를 기록한다.
화소 회로(10)의 구체적인 회로 예에 대해서는 후술한다. 화소 어레이부(20)는 도면의 간략화를 위해서 3행×4열의 화소 배열을 갖는다. 이 화소 배열의 각 행에 대해서 예를 들면 4개의 주사선(21~24)이 배선된다. 화소 배열의 화소 열마다 데이터선(신호선) 25과, 예를 들면 전원전위 V1, V2를 공급하는 2개의 전원선(26 및 27)이 배선되어 있다.
화소 어레이부(20)는, 통상, 유리 기판 등의 투명 절연성 기판 위에 형성되고, 평면형(플랫형)의 패널 구조로 되어 있다. 화소 어레이부(20)의 각 화소 회로(10)는, 아모포스 실리콘 TFT(박막 트랜지스터) 또는 저온 폴리실리콘 TFT를 이용해 형성될 수 있다. 저온 폴리실리콘 TFT를 이용하는 경우에는, 수직 주사회로(30) 및 데이터 기록회로(40)도, 화소 어레이부(20)를 형성하는 패널 위에 일체적으로 형성될 수가 있다.
수직 주사회로(30)는, 4개의 주사선(21~24)에 대응한 제1~ 제4 수직(V) 스캐너(31~34)로 구성되어 있다. 제1~제4 수직 스캐너(31~34)는, 예를 들면 시프트 레지스터 등으로 구성된다. 각각 적당한 타이밍에서 제1~제4 주사 펄스(VSCAN1~VSCAN4)를 출력한다. 제1~제4 주사 펄스(VSCAN1~VSCAN4)는, 주사선 21~24를 통해서 화소 어레이부(20)의 화소회로(10)의 행 단위로 공급된다.
(화소 회로)
도 2는, 화소 회로(10)의 기본 구성을 나타낸다. 화소 회로(10)는, 표시 휘도를 결정하는 전기 광학 소자로서 예를 들면 디바이스에 흐르는 전류값에 따라 그것의 발광 휘도를 변화시키는 유기 EL 소자(11); 해당 유기 EL 소자(11)를 구동하는 능동 소자로서의 구동 트랜지스터(12) 및 기록 트랜지스터(13); 및 예를 들면 보정 회로(14)를 가지고 있다. 구동 트랜지스터(12), 기록 트랜지스터(13), 및 보정 회로(14)는, 유기 EL 소자(11)를 구동하는 구동 회로를 구성하고 있다.
유기 EL 소자(11)는, 음극 전극이 전원 전위 VSS(예를 들면, 접지전위 GND)에 접속되어 있다. 구동 트랜지스터(12)는, 예를 들면 N채널형 TFT로 구성되어 있 다. 구동 트랜지스터(12)는 전원전위 VDD(예를 들면, 정(positive)전원 전위)와 유기 EL소자(11)의 애노드 전극과의 사이에 접속되어 있다. 구동 트랜지스터(12)는 기록 트랜지스터(13)에 의해 기록된 데이터 신호(SIG)의 신호 전위에 대응한 구동전류를 유기 EL 소자(11)에 공급한다.
기록 트랜지스터(13)는, 예를 들면 N채널형 TFT로 구성되어 있다. 기록 트랜지스터(13)는 데이터선(25)과 보정회로(14)와의 사이에 접속되어 있다. 도 1의 수직 스캐너(31)로부터 출력되는 주사 펄스 VSCAN1가 기록 트랜지스터(13)의 게이트에 인가되면, 기록 트랜지스터(13)는 데이터 신호(SIG)를 샘플링하고, 그 데이터 신호를 화소 내에 기록한다. 보정회로(14)는, 상술한 2개의 전원선(26, 27)에 의해 공급된 전원 전위 V1 및 V2를 동작 전원으로서 사용한다. 예를 들면, 보정회로(14)는 화소마다 구동 트랜지스터(12)의 임계값 전압 Vth나 이동도 μ의 변동을 보정한다.
덧붙여, 전원 전위 V1, V2로서는, 보정회로(14)에 공급되는 전원 전위에 한정될 필요는 없고, 예를 들면, 전원 전위 VDD 및 전원 전위 VSS여도 좋다.
도 3은, 화소 회로(10)의 구체적인 예를 나타내는 회로도이다. 도 3에 나타낸 바와 같이, 본 구체적인 예에 따른 화소 회로(10)는, 유기 EL 소자(11), 구동 트랜지스터(12) 및 기록 트랜지스터(13)뿐 아니라, 3개의 스위칭 트랜지스터(15~17) 및 캐패시터(18)를 갖는다.
스위칭 트랜지스터 15는, 예를 들면 P채널형 TFT로 구성된다. 스위칭 트랜지스터 15는 소스가 전원전위 VDD에 접속되고, 드레인이 구동 트랜지스터(12)의 드레 인에 접속되어 있다. 도 1의 제2 수직 스캐너(32)로부터 출력되는 주사 펄스 VSCAN2가 스위칭 트랜지스터(15)의 게이트에 인가된다. 스위칭 트랜지스터 16은, 예를 들면 N채널형 TFT로 구성된다. 스위칭 트랜지스터 16은 드레인이 구동 트랜지스터(12)의 소스와 유기 EL 소자(11)의 애노드 전극과의 접속 노드에 접속되고, 소스가 전원 전위 Vini에 접속되어 있다. 도 1의 제3 수직 스캐너(33)로부터 출력되는 주사 펄스 VSCAN3가 게이트에 인가된다.
스위칭 트랜지스터 17은, 예를 들면 N채널형 TFT로 구성된다. 스위칭 트랜지스터 17은, 드레인이 전원 전위 Vofs에 접속되어 있고, 소스가 기록 트랜지스터(13)의 드레인(구동 트랜지스터(12)의 게이트)에 접속되어 있다. 도 1의 제4 수직 스캐너(34)로부터 출력되는 주사펄스 VSCAN4가 스위칭 트랜지스터의 게이트에 인가된다. 캐패시터(18)는, 일단이 구동 트랜지스터(12)의 게이트와 기록 트랜지스터(13)의 드레인과의 접속 노드에 접속되어 있고, 타단이 구동 트랜지스터(12)의 소스와 유기 EL 소자(11)의 애노드 전극과의 접속 노드에 접속되어 있다.
이 경우, 스위칭 트랜지스터 16, 17 및 캐패시터(18)는, 도 3의 보정회로(14), 즉 화소마다 구동 트랜지스터(12)의 임계값 전압 Vth와 이동도 μ의 변동을 보정하는 회로를 구성하고 있다. 이 보정 회로(14)에는, 전원선 26 및 27에 의해 전원 전위 V1 및 V2가 공급된다. 그리고, 전원 전위 Vini로서 전원 전위 V2(또는, 전원 전위 V1)가 이용된다. 전원 전위 Vofs로서 전원 전위 V1(또는, 전원 전위 V2)가 이용된다.
도 3에 나타내는 구체적인 예에서는, 구동 트랜지스터(12), 기록 트랜지스 터(13) 및 스위칭 트랜지스터 16 및 17로서 N채널형 TFT를 이용하고, 스위칭 트랜지스터 15로서 P채널형 TFT를 이용한다. 그렇지만, 구동 트랜지스터(12), 기록 트랜지스터(13), 및 스위칭 트랜지스터 15~17의 도전형의 조합은 일례에 지나지 않고, 본 발명의 실시 예는 이러한 조합에 한정되는 것은 아니다.
상술한 접속 관계에서 각 구성 소자를 접속함으로써 구성된 화소 회로(10)에 있어서, 각 구성 소자는 다음과 같은 작용을 한다. 기록 트랜지스터(13)는, 도통 상태가 될 때, 데이터선(25)을 통해 공급되는 데이터 신호(SIG)의 신호 전압 Vsig(=Vofs＋Vdata；Vdata > 0)을 샘플링한다. 이 샘플링된 신호전압 Vsig는, 캐패시터(18)에 보관된다. 스위칭 트랜지스터 15는, 도통 상태가 될 때, 전원 전위 VDD로부터 구동 트랜지스터(12)로 전류를 공급한다.
구동 트랜지스터(12)는, 스위칭 트랜지스터 15가 도통 상태에 있을 때, 캐패시터(18)에 보관된 신호 전압 Vsig에 대응한 값을 갖는 전류를 유기 EL 소자(11)에 공급해서 해당 유기 EL 소자(11)를 구동한다(전류 구동). 스위칭 트랜지스터 16, 17은, 적당히 도통 상태가 됨으로써, 유기 EL 소자(11)의 전류 구동 전에 구동 트랜지스터(12)의 임계값 전압 Vth를 검출하고, 미리 임계값 전압 Vth의 영향을 캔슬하기 위해 해당 검출한 임계값 전압 Vth를 캐패시터(18)에 보관한다.
이 화소 회로(10)에서는, 정상적인 동작을 보증하기 위한 조건으로서, 제3 전원 전위 Vini는, 제4 전원 전위 Vofs로부터 구동 트랜지스터(12)의 임계값 전압 Vth를 공제해서 얻은 전위보다 낮게 설정되어 있다. 즉, Vini < Vofs－Vth의 레벨 관계가 되어 있다. 또, 유기 EL소자(11)의 캐소드 전위 Vcat(여기에서는, 접지 전 위 GND)에 유기 EL 소자(11)의 임계값 전압 Vthel를 더해서 얻은 레벨은, 제4 전원 전위 Vofs로부터 구동 트랜지스터(12)의 임계값 전압 Vth를 공제해서 얻은 레벨보다 높게 설정되어 있다. 즉, Vcat ＋ Vthel > Vofs － Vth(>Vini)의 레벨 관계가 되어 있다.
상기 구성을 갖는 화소 회로(10)를 매트릭스 형상으로 2차원적으로 배치해 형성된 액티브 매트릭스형 표시장치의 회로 동작에 대해, 도 4의 타이밍 파형도를 이용해 설명한다. 도 4의 타이밍 파형도에서는, 시각 t1에서 시각 t9까지의 기간을 1필드 기간으로 하고 있다. 이 1필드 기간에서는, 화소 어레이부(20)의 각 화소 행이 순차적으로 주사하는데, 이 각 화소 행은 1회씩 주사된다.
도 4는, i번째의 행의 화소 회로(10)를 구동할 때에, 제1~ 제4 수직 스캐너(31~34)로부터 제1~ 제4 주사선(21~24)을 통해서 화소 회로(10)로 공급된 주사 펄스 VSCAN1~VSCAN4의 타이밍 관계, 및 구동 트랜지스터(12)의 게이트 전위 Vg 및 소스 전위 Vs의 변화를 각각 나타낸다.
이 경우, 기록 트랜지스터(13) 및 스위칭 트랜지스터 16 및 17이 N채널형이기 때문에, 제1 주사 펄스(VSCAN1), 제3 주사 펄스(VSCAN3), 및 제4 주사펄스(SCAN4)의 고레벨(본 예에서는, 전원 전위 VDD；이하, "H"레벨이라고 기술한다) 상태를 액티브 상태로 한다. 제1 주사 펄스(VSCAN1), 제3 주사 펄스(VSCAN3), 및 제4 주사펄스(SCAN4)의 저레벨(본 예에서는, 전원 전위 VSS(GND 레벨)；이하, “L”레벨이라고 기술한다) 상태를 비액티브 상태로 한다. 또, 스위칭 트랜지스터(15)가 P채널형이기 때문에, 제2 주사 펄스(VSCAN2)의 "L" 레벨 상태를 액티브 상태로 하고, 제2 주사 펄스(VSCAN2)의“H”레벨의 상태를 비액티브 상태로 한다.
(발광 기간)
먼저, 통상의 발광 기간(t7~t8)에 있어서는, 제1 수직 스캐너(31)로부터 출력되는 제1 주사 펄스(VSCAN1), 제2 수직 스캐너(32)로부터 출력되는 제2 주사 펄스(VSCAN2) 및 제3 수직 스캐너(33)로부터 출력되는 제3 주사 펄스(VSCAN3), 및 제4 수직 스캐너(34)로부터 출력되는 제4 주사 펄스(SCAN4)가 모두“L”레벨에 있다. 따라서, 기록 트랜지스터(13) 및 스위칭 트랜지스터 16, 17은 비도통(오프) 상태에 있고, 스위칭 트랜지스터(15)는 도통(온) 상태에 있다.
이때, 구동 트랜지스터(12)는, 포화 영역에서 동작하도록 설계되어 있기 때문에, 구동 트랜지스터(12)는 정전류원으로서 동작한다. 그 결과, 스위칭 트랜지스터(15)를 통해 다음의 식(1)에 의해 주어지는 일정한 드레인·소스간 전류 Ids가 공급되고, 구동 트랜지스터(12)로부터 유기 EL 소자(11)로 공급된다.
Ids = (1/2)-μ(W/L)Cox(Vgs－Vth)2 　　 …(1)
여기서, Vth는 구동 트랜지스터(12)의 임계값 전압, μ은 캐리어 이동도, W는 채널 폭, L는 채널 길이, Cox는 단위 면적당 게이트 용량, Vgs는 게이트·소스간 전압이다.
그리고, 시각 t8에서, 제2 주사 펄스(VSCAN2)가“L”레벨에서“H”레벨로 천이함으로써, 스위칭 트랜지스터(15)가 비도통 상태로 설정되어, 구동 트랜지스터(12)로 전원 전위 VDD로부터의 전류 공급이 차단된다. 따라서, 유기 EL 소자(11) 의 발광이 정지하여, 비발광 기간이 시작된다.
(임계값 보정 준비기간)
스위칭 트랜지스터(15)가 비도통 상태일 때, 시각 t1(t9)에서, 제3 수직 스캐너(33)로부터 출력되는 제3 주사 펄스(VSCAN3), 및 제4 수직 스캐너(34)로부터 출력되는 제4 주사 펄스(SCAN4)가 모두“L”레벨에서“H”레벨로 천이한다. 이것에 의해, 스위칭 트랜지스터 16 및 17이 도통 상태가 된다. 이와 같이, 구동 트랜지스터(12)의 임계값 전압 Vth의 변동을 보정(캔슬)하기 위한 임계값 보정 준비기간이 시작된다.
스위칭 트랜지스터 16 및 17은, 어느 쪽이든 먼저 도통 상태가 되어도 된다. 스위칭 트랜지스터 16, 17이 도통 상태로 설정되면, 구동 트랜지스터(12)의 게이트에는 스위칭 트랜지스터 17을 통해서 전원 전위 Vofs가 인가되고, 구동 트랜지스터(12)의 소스(유기 EL 소자(11)의 애노드 전극)에는 스위칭 트랜지스터(16)를 통해서 전원 전위 Vini가 인가된다.
이때, 상술한 것처럼, Vini < Vcat ＋ Vthel의 레벨 관계에 있기 때문에, 유기 EL 소자(11)는 역바이어스 상태가 된다. 따라서, 유기 EL 소자(11)에는 전류가 흐르지 않아, 유기 EL 소자(11)는 비발광 상태가 된다. 또, 구동 트랜지스터(12)의 게이트·소스간 전압 Vgs가 Vofs－Vini의 값을 취한다. 이 경우, 상기 설명한 것처럼, Vofs－Vini > Vth의 레벨 관계를 만족한다.
시각 t2에서, 제3 수직 스캐너(33)로부터 출력되는 제3 주사 펄스(VSCAN3)가“H”레벨에서“L”레벨로 천이한다. 그것에 의해, 스위칭 트랜지스터 16이 비도통 상태가 되어, 임계값 보정 준비기간이 종료한다.
(임계값 보정기간)
그 후, 시각 t3에서, 제2 수직 스캐너(32)로부터 출력되는 제2 주사 펄스(VSCAN2)가“H”레벨에서“L”레벨로 천이한다. 이것에 의해, 스위칭 트랜지스터 15가 도통 상태가 된다. 스위칭 트랜지스터 15가 도통 상태가 되면, 전원 전위 VDD, 스위칭 트랜지스터 15, 캐패시터(18), 스위칭 트랜지스터 17, 전원 전위 Vofs의 순서의 경로로 전류가 흐른다.
이때, 구동 트랜지스터(12)의 게이트 전위 Vg가 전원 전위 Vofs로 유지되고, 구동 트랜지스터(12)가 컷 오프할 때까지(도통 상태에서 비도통 상태가 될 때까지) 상기의 경로로 전류가 계속해서 흐른다. 이때, 구동 트랜지스터(12)의 소스 전위 Vs는, 전원 전위 Vini로부터 시간의 경과와 함께 서서히 상승한다.
그리고, 일정 시간이 경과해, 구동 트랜지스터(12)의 게이트-소스 간의 전압 Vgs가, 구동 트랜지스터(12)의 임계값 전압 Vth가 된 경우에는, 구동 트랜지스터(12)가 컷 오프한다. 이 구동 트랜지스터(12)의 게이트-소스 간의 전위차 Vth는, 임계값 보정용의 전위로서 캐패시터(18)에 보관된다. 이때, Vel = Vofs - Vth < Vcat + Vthel이다.
그 후, 시각 t4에서, 제2 수직 스캐너(32)로부터 출력되는 제2 주사 펄스(VSCAN2)는“L”레벨에서“H”레벨로 천이하고, 제4 수직 스캐너(34)로부터 출력되는 제4 주사펄스(VSCAN4)가“H”레벨에서“L”레벨로 천이한다. 이것에 의해, 스위칭 트랜지스터 15 및 17이 비도통 상태가 된다. 이 시각 t3에서 시각 t4까지의 기간은 구동트랜지스터(12)의 임계값 전압 Vth를 검출하는 기간이다. 이 경우, 이 검출 기간 t3－t4를 임계값 보정기간이라고 부른다.
스위칭 트랜지스터 15 및 17이 비도통 상태가 되면(시각 t4), 임계값 보정기간이 종료된다. 이때, 스위칭 트랜지스터 15가 스위칭 트랜지스터(17)보다 먼저 비도통 상태가 되어, 구동 트랜지스터(12)의 게이트 전위 Vg의 변동을 억제하는 것이 가능해진다.
(기록 기간)
그 후, 시각 t5에서, 제1 수직 스캐너(31)로부터 출력되는 제1 주사 펄스(VSCAN1)는“L”레벨에서“H”레벨로 천이한다. 이것에 의해, 기록 트랜지스터(13)가 도통 상태가 되어, 입력신호전압 Vsig의 기록 기간이 시작된다. 이 기록 기간에서는, 입력신호전압 Vsig가 기록 트랜지스터(13)에 의해 샘플링되어 캐패시터(18)에 기록된다.
유기 EL 소자(11)는 용량 성분을 가지고 있다. 유기 EL 소자(11)의 용량 성분의 용량 값을 Coled로 하고, 캐패시터(18)의 용량 값을 Cs, 구동 트랜지스터(12)의 기생용량의 용량 값을 Cp로 하면, 구동 트랜지스터(12)의 게이트-소스 간의 전압 Vgs는, 다음 식(2)과 같이 결정된다.
Vgs =｛Coled/(Coled ＋ Cs ＋ Cp)}·(Vsig－Vofs)＋ Vth　 ……(2)
일반적으로, 유기 EL 소자(11)의 용량 성분의 용량 값 Coled는, 캐패시터(18)의 용량 값 Cs 및 구동 트랜지스터(12)의 기생 용량의 용량 값 Cp보다 충분히 높다. 따라서, 구동 트랜지스터(12)의 게이트-소스 간의 전압 Vgs는 거의 (Vsig －Vofs)＋Vth가 된다. 또, 캐패시터(18)의 용량값 Cs가 유기 EL 소자(11)의 용량성분의 용량 값 Coled보다 충분히 작기 때문에, 신호전압 Vsig의 대부분이 캐패시터(18)에 기록된다. 정확하게는, 신호전압 Vsig와 구동 트랜지스터(12)의 소스 전위 Vs, 즉 전원 전위 Vini와의 차분 Vsig－Vini가 데이터 전압 Vdata로서 기록된다.
이때, 데이터 전압 Vdata(=Vsig－Vini)는, 캐패시터(18)에 보유되어 있는 임계값 전압 Vth에 더해져 있는 상태로 해당 캐패시터(18)에 보유된다. 즉, 캐패시터(18)에 보유된 전압, 즉 구동 트랜지스터(12)의 게이트-소스 간의 전압 Vgs는, Vsig－Vini＋Vth가 된다. 이후 설명의 간략화를 위해서 Vini=0V로 하면, 게이트-소스 간의 전압 Vgs는, Vsig＋Vth가 된다. 이와 같이, 캐패시터(18)에 미리 임계값 전압 Vth를 보유함으로써, 후술한 바와 같이, 임계값 전압 Vth의 변동이나 경시 변화를 보정하는 것이 가능하게 된다.
즉, 캐패시터(18)에 미리 임계값 전압 Vth를 보유해 둠으로써, 신호전압 Vsig에 의한 구동 트랜지스터(12)의 구동 시에, 해당 구동 트랜지스터(12)의 임계값전압 Vth가 캐패시터(18)에 보유된 임계값 전압 Vth로 상쇄되고, 바꿔말하면, 임계값 전압 Vth가 보정된다. 이와 같이, 화소마다 임계값 전압 Vth에 변동이나 경시 변화가 있다고 해도, 임계값 전압 Vth의 변동이나 경시 변화에 의한 영향을 받는 일없이, 유기 EL 소자(11)의 발광 휘도를 일정하게 유지할 수가 있게 된다.
(이동도 보정기간)
제1 주사 펄스(VSCAN1)가“H”레벨에 있는 상태에서, 시각 t6에서, 제2 수직 스캐너(32)로부터 출력되는 제2 주사 펄스(VSCAN2)가“H”레벨에서“L”레벨로 천이하여, 스위칭 트랜지스터(15)가 도통 상태가 된다. 이것에 의해, 데이터 기록기간이 종료하고, 구동 트랜지스터(12)의 이동도 μ의 변화를 보정하는 이동도 보정기간이 시작된다. 이 이동도 보정기간에서는, 제1 주사 펄스(VSCAN1)의 액티브 기간(“H”레벨 기간)과 제2 주사 펄스(VSCAN2)의 액티브 기간(“H”레벨 기간)이 서로 오버랩한다.
스위칭 트랜지스터(15)가 도통 상태가 되면, 전원 전위 VDD에서 구동 트랜지스터(12)로 전류가 공급되기 때문에, 화소 회로(10)는 비발광 기간을 종료하고 발광 기간으로 들어간다. 이와 같이, 기록 트랜지스터(13)가 아직 도통 상태에 있는 기간에 있어서, 즉 샘플링 기간의 뒷부분과 발광 기간의 선두 부분이 서로 겹치는 기간 t6－t7에 있어서, 구동 트랜지스터(12)의 드레인·소스 간의 전류 Ids의 이동도 μ에 대한 의존성을 제거하는 이동도 보정을 하게 된다.
덧붙여, 이 이동도 보정을 하는 발광 기간의 선두 부분 t6－t7에서는, 구동 트랜지스터(12)의 게이트 전위 Vg가 신호 전압 Vsig에 고정된 상태로, 구동 트랜지스터(12)에 드레인·소스 간의 전류 Ids가 흐른다. 이 경우, Vofs－Vth < Vthel로 설정해 둠으로써, 유기 EL 소자(11)가 역바이어스 상태로 있다. 따라서, 화소 회로(10)가 발광기간에 들어가 있어도, 유기 EL 소자(11)가 발광하는 일은 없다.
이동도 보정기간 t6－t7에서는, 유기 EL 소자(11)가 역바이어스 상태에 있기 때문에, 유기 EL 소자(11)는 다이오드 특성보다는 오히려 단순한 용량 특성을 나타내게 된다. 그러므로, 구동 트랜지스터(12)에 흐르는 드레인·소스간의 전류 Ids 는, 캐패시터(18)의 용량값 Cs와 유기 EL 소자(11)의 용량 성분의 용량값 Coled를 합성해서 얻은 용량 C(= Cs＋Coled)에 기록된다. 이 기록에 의해, 구동 트랜지스터(12)의 소스 전위 Vs가 상승한다. 도 4의 타이밍 차트에서는, 소스 전위 Vs의 상승분을 ΔV로 나타내고 있다.
이 소스 전위 Vs의 상승분 ΔV는, 결국, 캐패시터(18)에 전압이 보유된 구동 트랜지스터(12)의 게이트·소스 간의 전압 Vgs로부터 공제되고, 환언하면, 이 소스 전위 Vs의 상승분 ΔV는 캐패시터(18)에 충전된 전하를 방전하도록 작용하게 되므로, 부귀환을 초래하게 된다. 즉, 소스 전위 Vs의 상승분 ΔV는 부귀환의 양이 된다. 이때, 게이트·소스 간의 전압 Vgs는, Vsig－ΔV＋Vth가 된다. 이와 같이, 구동 트랜지스터(12)에 흐르는 드레인·소스 간의 전류 Ids를 해당 구동 트랜지스터(12)의 게이트 입력, 즉 게이트·소스 간의 전압 Vgs으로 부귀환함으로써, 구동 트랜지스터(12)의 이동도 μ의 변동을 보정하는 것이 가능하게 된다.
(발광 기간)
그 후, 시각 t7에서, 제1 수직 스캐너(31)로부터 출력되는 제1 주사 펄스(VSCAN1)가“L”레벨이 된다. 그것에 의해, 기록 트랜지스터(13)가 비도통 상태가 된다. 이와 같이, 이동도 보정기간이 종료하고, 발광 기간이 시작된다. 이 결과, 구동 트랜지스터(12)의 게이트가 데이터선(25)으로부터 비접속되고, 신호 전압 Vsig의 인가가 중지된다. 이와 같이, 구동 트랜지스터(12)의 게이트 전위 Vg가 상승 가능해져, 소스 전위 Vs와 함께 상승한다. 한편, 캐패시터(18)에 보유된 게이트·소스 간의 전압 Vgs는, Vsig－ΔV＋Vth의 값을 유지한다.
구동 트랜지스터(12)의 소스 전위 Vs의 상승에 수반해, 유기 EL 소자(11)의 역바이어스 상태가 해소된다. 이와 같이, 구동 트랜지스터(12)로부터 흐르는 드레인·소스 간의 전류 Ids에 의해, 유기 EL 소자(11)는 실제로 발광을 개시한다.
이 경우의 드레인·소스 간의 전류 Ids 대 게이트·소스 간의 전압 Vgs의 관계는, 상술한 식(1)의 Vgs에 Vsig－ΔV＋Vth를 대입함으로써 얻은, 이하의 식(3)에 의해 주어진다.
Ids = kμ(Vgs－Vth)2
= kμ(Vsig－ΔV)2　 ……(3)
상기의 식(3)에 있어서, k = (1/2)(W/L)Cox이다.
이 식(3)으로부터 분명한 것처럼, 구동 트랜지스터(12)의 임계값 전압 Vth의 항이 캔슬된다. 구동 트랜지스터(12)로부터 유기 EL 소자(11)로 공급되는 드레인·소스간의 전류 Ids는, 구동 트랜지스터(12)의 임계값 전압 Vth에 의존하지 않는다. 기본적으로, 드레인·소스 간의 전류 Ids는 입력신호전압 Vsig에 의해 결정된다. 환언하면, 유기 EL 소자(11)는, 구동 트랜지스터(12)의 임계값 전압 Vth의 변동이나 경시 변화의 영향을 받는 일없이, 입력신호전압 Vsig에 대응한 휘도로 발광한다.
또, 상기의 식(3)으로부터 분명한 것처럼, 입력신호전압 Vsig는, 구동 트랜지스터(12)의 게이트 입력으로의 드레인·소스 간의 전류 Ids의 부귀환에 의해 귀환량 ΔV로 보정된다. 이 귀환량 ΔV는, 식(3)의 계수부에 위치하는 이동도μ의 효 과를 상쇄하도록 작용한다. 따라서, 드레인·소스 간의 전류 Ids는, 실질적으로, 입력신호전압 Vsig에만 의존하게 된다. 즉, 유기 EL 소자(11)는, 구동 트랜지스터(12)의 임계값 전압 Vth뿐만 아니라, 구동 트랜지스터(12)의 이동도μ의 변동이나 경시 변화의 영향을 받는 일없이, 입력신호전압 Vsig에 대응한 휘도로 발광한다. 그 결과, 줄무늬(streaks)나 휘도 변동이 없는 균일한 화질을 얻을 수 있다.
마지막으로, 시각 t8에서, 제2 수직 스캐너(32)로부터 출력되는 제2 주사 펄스(VSCAN2)가“L”레벨에서“H”레벨로 천이하게 된다. 이렇게 함으로써, 스위칭 트랜지스터(15)가 비도통 상태가 된다. 이것에 의해, 전원 VDD로부터 구동 트랜지스터(12)로의 전류 공급이 차단되어 발광기간이 종료한다. 그 후, 시각 t9(t1)에서 다음의 필드로 진행해, 임계값 보정, 이동도 보정 및 발광 동작을 포함한 일련의 동작을 반복한다.
전류 구동형의 전기 광학 소자로서의 유기 EL 소자(11)를 포함한 화소 회로(10)를 매트릭스 형상으로 배치함으로써 형성된 액티브 매트릭스형 표시장치에 있어서는, 유기 EL 소자(11)의 발광 시간이 길어지면, 해당 유기 EL 소자(11)의 I－V 특성이 변화해 버린다. 그것 때문에, 유기 EL 소자(11)의 애노드 전극과 구동 트랜지스터(12)의 소스와의 접속 노드의 전위도 변화한다.
한편, 본 실시 예에 따른 액티브 매트릭스형 표시장치에서는, 구동 트랜지스터(12)의 게이트·소스 간의 전위 Vgs가 일정한 값으로 유지되기 때문에, 유기 EL 소자(11)에 흐르는 전류는 변화하지 않는다. 따라서, 유기 EL 소자(11)의 I－V 특성이 열화했다고 해도, 일정한 드레인·소스 간의 전류 Ids가 유기 EL 소자(11)에 계속 흐르기 때문에, 유기 EL 소자(11)의 발광 휘도가 변화하는 일은 없다(유기 EL 소자(11)의 특성 변동에 대한 보상 기능).
또, 입력신호전압 Vsig가 기록되기 전에 구동 트랜지스터(12)의 임계값 전압 Vth를 미리 캐패시터(18)에 보유해 둠으로써, 구동 트랜지스터(12)의 임계값 전압Vth를 캔슬(보정)하고, 화소마다 해당 임계값 전압 Vth의 변동이나 경시 변화의 영향을 받지 않는 일정한 드레인·소스 간의 전류 Ids를 유기 EL 소자(11)에 공급함으로써, 고화질의 표시 화상을 얻을 수 있다(구동 트랜지스터(12)의 Vth 변동에 대한 보상 기능).
게다가, 이동도 보정기간 t6－t7에 있어서, 드레인·소스 간의 전류 Ids를 구동 트랜지스터(12)의 게이트 입력으로 부귀환하고, 그 귀환량 ΔV에 의해 입력신호전압 Vsig를 보정함으로써, 구동 트랜지스터(12)의 드레인·소스 간의 전류 Ids의 이동도 μ에 대한 의존성을 제거하고, 입력신호전압 Vsig에만 의존하는 드레인·소스간의 전류 Ids를 유기 EL 소자(11)에 공급할 수가 있기 때문에, 구동 트랜지스터(12)의 이동도μ의 화소마다의 변동이나 경시 변화에 기인하는 줄무늬나 휘도 변동이 없는 균일한 화질의 표시 화상을 얻을 수 있다(구동 트랜지스터(12)의 이동도μ에 대한 보상 기능).
[화소 회로의 레이아웃]
다음에, 본 발명의 실시 예의 특징으로서의 화소 회로(10)의 레이아웃에 대해 설명한다.
(제1의 실시 예)
먼저, 유기 EL 소자(11)가 R(빨강), G(초록), B(파랑)의 각 빛을 발광하는 컬러 표시장치에 있어서, 각 색의 빛을 발광하는 유기 EL 소자(11)를 포함한 화소 회로(10)는, 동일 색의 화소 회로(10)가 스트라이프 형상으로 배열되어 있는 스트라이프 배열인 경우에 대해 제1의 실시 예로서 설명한다.
먼저, 도 1에 나타낸 바와 같이, 화소 회로(10)의 각각에 대해서는, 주사선 21~24가 화소 행의 화소의 배열 방향을 따라 배선되고 데이터선 25가 화소 열의 화소의 배열 방향에 따라 배선된다. 또, 전원 전위 VDD를 공급하는 전원선(도시하지 않음)이나, 전원 전위 V1, V2를 공급하는 전원선 26, 27 등의 복수의 전원선이 화소 열의 화소의 배열 방향을 따라 배선된다.
도 1에 나타낸 바와 같이, 동일한 화소 행에 있어서 좌우로 서로 인접하는 2개의 화소 회로(10, 10)를 쌍으로서 설정해서, 이들 2개의 화소 회로(10, 10)의 양측에 각각의 화소 회로(10, 10)에 대응한 2개의 데이터선(25, 25)이 배선된다. 도 1에 있어서의 제1 행의 제1 열 및 제2 열의 화소 회로 10)(1, 1) 및 10(1, 2)에 주목하면, 도 5에 나타낸 바와 같이, 화소 회로 10(1, 1) 및 10(1, 2)의 한 측에 제1 열의 데이터선 25－1이 배선되고, 화소 회로 10(1, 1) 및 10(1, 2)의 다른 한 측에 제2 열의 데이터선 25－2가 배선된다.
이와 같이, 화소 회로 10(1, 1), 10(1, 2)의 쌍의 양측에 데이타선 25－1 및 25－2를 배선함으로써, 도 5에서 분명한 바와 같이, 유기 EL 소자(11), 구동 트랜지스터(12), 기록 트랜지스터(13) 및 보정 회로(14)는, 필연적으로 화소 회로 10(1, 1) 및 10(1, 2) 간의 경계선 O에 대하여 좌우 대칭의 레이아웃 형상이 된다.
그 결과, 3행 4열의 스트라이프 배열의 화소 어레이부(20)에 있어서의 화소 회로(10)의 레이아웃 형상은, 도 6에 나타낸 바와 같이, 서로 인접하는 2개의 화소 열의 단위(쌍)마다 좌우 대칭이 된다. 덧붙여, 도 6에서는, 이해를 용이하게 하기 위해서, 화소 회로(10)의 레이아웃 형상을 간단히“F”의 문자를 이용해 나타내고 있다.
한편, 복수의 전원선 중에서, 전원의 전류 용량이 대략 서로 같은 2개의 전원선, 예를 들면 전원 전위 V1 및 V2를 공급하는 전원선 26 및 27에 대해서는, 도 7에 나타낸 바와 같이, 한편의 전원선 26을, 화소 회로 10(1, 1) 및 10(1, 3)가 속하는 각 화소 열(홀수 번째의 화소 열)에 배선한다. 다른 한편의 전원선 27을, 화소 회로 10(1, 2) 및 10(1, 4)이 속하는 각 화소 열(짝수 번째의 화소 열)에 배선한다. 이때, 전원선 26과 전원선 27과의 각 배선 패턴을, 홀수 번째의 화소 열과 짝수 번째의 화소 열과의 경계선 O에 대하여 좌우 대칭이 되도록 레이아웃한다. 전원선 26과 전원선 27을, 홀수 번째의 화소 열과 짝수 번째의 화소 열의 각 화소 회로(10)가 공용한다.
이 경우, 화소 회로(10)의 레이아웃 형상 및 전원선 26 및 27의 배선 패턴의 "좌우 대칭"이란, 좌우의 레이아웃 형상 및 배선 패턴이 완전하게 서로 일치하는 완전한 대칭뿐만 아니라, 다음과 같은 경우도 포함한다.
즉, 화소 회로(10)의 화소 계수 등은, 구동하는 색(RGB)에 따라 다른 경우가 있고, 이에 따라, 트랜지스터 12~17이나 캐패시터(18)의 사이즈가 다른 경우가 있다. 따라서, 트랜지스터 12~17 및 캐패시터(18)의 사이즈에 의해 구성이 결정되는 화소 회로(10)의 레이아웃 형상이 완전하게 좌우 대칭이 되지 않는 경우도 있다. 또, 전원선 26 및 27의 배선이나 그 배선에 수반하는 콘택트 홀 28 및 29 등에 대해서는, 전원 전위 V1, V2가 서로 다른 회로에 공급되기 때문에, 배선 패턴이 완전하게 좌우 대칭이 되지 않는 경우가 있다. 이러한 경우도, "좌우 대칭"의 개념에 포함되는 것으로 한다.
쌍을 이루는 화소 회로 10(1, 1) 및 10(1, 2)에 주목하면, 도 7로부터 분명한 바와 같이, 전원선 26 및 27의 배선의 콘택트 홀 28 및 29의 부분에서 좌우의 대칭성이 약간 붕괴되어 있지만, 이 화소 회로 10(1, 1) 및 10(1, 2)은 다음의 이유 1) 및 2)에 의해, 실제로 전기적으로는, 좌우 대칭의 레이아웃 형상을 갖는 화소 회로로서 취급될 수가 있다.
1) 전원선 26 및 27 간에 대칭성이 붕괴되어 있지만, 주사선 21~24 및 데이터선(25)과 비교해, 전압의 급등의 영향이 작기 때문이다.
2) 전원선 26 및 27의 배선 패턴을, 좌우 대칭이 되도록 레이아웃하고, 한편의 화소 회로(1, 1)에 있어서 회로 소자와 전원선 26과의 사이에 기생 용량 Cp1가 존재할 때, 레이아웃이 대략 대칭인 다른 한편의 화소 회로(1, 2)에 있어서 회로 소자와 전원선 27과의 사이에 존재하는 기생 용량 Cp2가 기생 용량 Cp1와 거의 같게 되기 때문이다.
덧붙여, 복수의 전원선 중, 전원선 26 및 27의 레이아웃에 대해 설명했다. 전원 전위 VDD를 공급하는 전원선에 대해서는, 이 전원 전위 VDD를 공급하는 전원선이 구동 트랜지스터(12)에 유기 EL 소자(11)를 구동하는 전류를 공급하므로, 전 원 전위 VDD를 공급하는 전원선의 배선이 전원선 26 및 27의 배선보다 굵다. 이 전원 전위 VDD를 공급하는 전원선의 배선을, 예를 들면, 홀수 번째의 화소 열과 짝수 번째의 화소 열과의 경계선 O 위에 레이아웃함으로써, 쌍을 이루는 화소 회로 10(1, 1) 및 10(1, 2)의 레이아웃의 대칭성을 유지할 수 있다.
상술한 것처럼, R, G, B의 각 색의 빛을 발광하는 유기 EL 소자(11)를 포함한 화소 회로(10)가 스트라이프 배열되는 유기 EL 표시장치에 있어서, 동일한 화소 행에서 좌우로 서로 인접한 2개의 화소 회로(10, 10)를 쌍으로서 설정한다. 이들 2개의 화소 회로(10, 10)를, 각각 화소 행의 화소 배열 방향(도면의 좌우 방향)에 있어서의 반대방향(좌측의 화소 회로에 대해서는 우측 방향, 우측의 화소 회로에 대해서는 좌측 방향)에서 보았을 때에, 유기 EL 소자(11) 및 회로 소자(12~18)의 레이아웃 형상이 대칭이 되도록 2개의 화소 회로(10, 10)를 형성한다. 전원선 26 및 27의 배선 패턴이 대칭이 되도록 전원선 26 및 27을 2개의 화소 회로(10, 10)에 배선함으로써, 쌍을 이루는 2개의 화소 회로(10, 10) 사이에 전원선 26 및 27을 공용하는 것이 가능하게 된다.
2개의 화소 회로(10, 10) 사이에서 전원선 26 및 27을 공용하거나, 구체적으로는, 전원선 26을 한편의 화소 회로에 배선하고, 전원선 27을 다른 한편의 전원 회로에 배선하며, 이들 전원선 26 및 27을 2개의 화소 회로(10, 10) 사이에서 공용한다. 따라서, 1화소 열마다(화소 회로(10)마다) 전원선의 배선수를 1개 삭감할 수 있다. 이렇게 함으로써, 그만큼 화소 회로(10)의 레이아웃 면적을 축소할 수 있다. 이것에 의해, 화소의 수를 증가시킬 수가 있기 때문에, 고정밀 표시 화상을 얻을 수 있다. 또, 유기 EL 소자(11) 및 회로 소자(12~18)의 레이아웃 형상이 2개의 화소 회로(10, 10) 사이에서 대칭이기 때문에, 레이아웃의 대칭성이 없어지는 영향에 의한 화질 열화가 발생하기 않는다. 따라서, 고화질의 유기 EL 표시장치의 실현이 가능하게 된다.
(제2의 실시 예)
다음에, R, G, B의 각 색의 빛을 발광하는 유기 EL 소자(11)를 포함한 화소 회로(10)의 인접한 화소 행이 1/2 화소 피치만큼 서로 어긋나 있고, R, G, B의 각 색이 삼각형으로 배열되어 있는 델타 배열을, 컬러 표시장치가 갖는 경우에 대해 제2의 실시 예로서 설명한다.
화소 어레이부(20)의 각 화소 회로(10)가 델타 배열인 경우에는, 도 8에 나타낸 바와 같이, 상하로 서로 인접하는 2개의 화소 행에 있어서 화소 회로의 레이아웃 형상을 반대방향으로 설정한다. 덧붙여, 도 8에 있어서도, 이해를 용이하게 하기 위해서, 도 6과 같이 화소 회로(10)의 레이아웃 형상을 간단히“F”의 문자로 나타내고 있다.
상하로 서로 인접하는 2개의 화소 행에 있어서 비스듬히 서로 인접하는 2개의 화소 회로를 쌍으로서 설정하거나, 구체적으로 R의 화소 회로와 B의 화소 회로를 쌍으로서 설정하고, G의 화소 회로와 R의 화소 회로를 쌍으로서 설정하며, B의 화소 회로와 G의 화소 회로를 쌍으로서 설정했을 때, 전원 전위 V1 및 V2를 공급하는 전원선 26 및 27을, 2개의 화소 회로 양쪽에 배선한다. 화소 행의 화소 배열 방향(도면의 좌우 방향)에 있어서의 반대방향에서 2개의 화소 회로를 보았을 때에 전 원선 26 및 27의 배선 패턴의 위치가 서로 반대가 된다.
구체적으로, 도 9에 나타낸 바와 같이, 상하로 서로 인접하는 2개의 화소 행에 있어서 비스듬히 서로 인접한 2개의 화소 회로 10A 및 10B를 쌍으로서 설정했을 때, 화소 회로 10A에 대해서는, 전원선 26 및 27을 배선한다. 도면의 우측 방향에서 화소 회로 10A를 보았을 때에는 전원선 26 및 27의 배선 패턴의 위치가 전원선 27 및 전원선 26의 순서로 배열된다. 화소 회로 10B를 도면의 좌측 방향에서 보았을 때에 전원선 26 및 27의 배선 패턴의 위치가 전원선 26 및 전원선 27의 순서로 배열된다.
이와 같이, R, G, B의 각 색의 빛을 발광하는 유기 EL 소자(11)를 포함한 화소 회로(10)가 델타 배열되는 유기 EL 표시장치에 있어서, 상하로 서로 인접하는 2개의 화소 행에서 비스듬히 서로 인접한 2개의 화소 회로 10A 및 10B를 쌍으로서 설정한다. 2개의 화소 회로 10A 및 10B를, 화소 행의 화소 배열 방향(도면의 좌우 방향)에 있어서의 반대방향(상부 화소 행의 화소 회로 10A에 대해서는 우측 방향, 하부 화소 행의 화소 회로 10B에 대해서는 좌측 방향)에서 보았을 때, 2개의 화소 회로 10A 및 10B를 형성할 수가 있다. 유기 EL 소자(11) 및 회로 소자(12~18)의 레이아웃 형상은 대칭이고, 2개의 화소 회로 10A 및 10B의 양쪽에 전원선 26, 27을 배선한다. 전원선 26 및 27의 배선 패턴은 대칭이다. 배선 패턴의 위치는 서로 대향하고 있다. 이와 같이, 전원선 26 및 27의 각 배선 패턴을 2개의 화소 회로 10A 및 10B간에 교체할 필요가 없기 때문에, 콘택트 홀의 수가 적고 배선의 수가 적은 화소 회로(10)를 형성할 수 있다.
덧붙여, 2개의 화소 회로 10A 및 10B를, 화소 행의 화소 배열 방향(도면의 좌우방향)에 있어서의 반대방향에서 보았을 때에, 유기 EL 소자(11) 및 회로 소자의 레이아웃 형상은 대칭이고, 전원선 26 및 27의 배선 패턴도 대칭이다. 이 경우, 도 10에 나타낸 바와 같이, 상기 반대방향에서 보았을 때의 전원선 26 및 27의 배선 패턴의 위치가 같으면, 2개의 화소 회로 10A 및 10B간에 전원선 26 및 27의 각 배선 패턴을 교체할 필요가 있다. 이 때문에, 그 교체를 위한 콘택트 홀 51, 52 및 배선 53이 화소 회로(10)마다 필요하게 되어, 그만큼 화소 회로(10)의 레이아웃 면적이 커진다.
다른 한편으로, 상기 반대방향에서 보았을 때의 전원선 26 및 27의 배선 패턴의 위치가 서로 대향하도록 전원선 26 및 27을 2개의 화소 회로 10A 및 10B의 양쪽에 배선함으로써, 배선 패턴의 교체를 위한 콘택트 홀 51, 52 및 배선 53이 불필요하게 된다. 그만큼 화소 회로(10)의 레이아웃 면적을 축소할 수가 있다. 이것에 의해, 스트라이프 배열의 경우와 같이, 고정밀 표시 화상을 얻을 수 있는 동시에, 레이아웃의 대칭성이 없어지는 영향에 의한 화질 열화가 발생하지 않기 때문에, 고화질의 유기 EL 표시장치의 실현이 가능하게 된다.
[화소 용량의 레이아웃］
계속해서, 화소 회로(10) 내에 설치되는 화소 용량의 레이아웃에 대해 설명한다. 여기서는, 화소 용량 Cpix의 예로서, 도 11에 나타낸 바와 같이, 화소 회로(10) 내의 신호선의 부위(이하, "노드 A"라고 기술), 예를 들면 유기 EL소자(11)의 애노드 전극에 일단이 접속되고, 직류 전원의 전원 전위 Vdc에 타단이 접속된 캐패시터 Csub를 설명하는 것으로 한다.
상술한 바와 같이, 유기 EL 소자(11)는 용량 Coled를 가지고 있다. 이 용량 Coled의 용량 값은 디바이스 구조로 결정되고, R, G, B에서 서로 다르다. 화소 회로(10)의 각각에서 유기 EL 소자(11)의 구동 조건을 같게 하기 위해서는, 각 화소 회로(10)에서의 용량 Coled의 용량값을 서로 같게 할 필요가 있다. 그 목적으로, 캐패시터 Csub가 설치되어 있다.
구체적으로, 캐소드 전극이 직류 전원의 전원 전위 VSS에 접속된 유기 EL 소자(11)의 애노드에, 캐패시터 Csub의 일단을 접속하고, 캐패시터 Csub의 타단을 전원전위 Vdc에 접속한다. 그것에 의해, 유기 EL 소자(11)의 용량 Coled과 캐패시터 Csub를 병렬로 접속한다. 캐패시터 Csub를 R, G, B마다 적당한 용량값으로 설정함으로써, 용량 Coled의 용량값을 각 화소 회로(10)에서 등가적으로 같게 하는 것이 가능하다.
이 캐패시터 Csub에 대표되는 화소 용량 Cpix를 레이아웃하는 레이아웃 방법에 대해서는, 이하에 제3 및 제4 실시 예로서 설명한다.
(제3의 실시 예)
제3 실시 예는, 상술한 제1 실시 예의 스트라이프 배열에 있어서, 동일한 화소 행에서 좌우로 인접한 2개의 화소 회로(10, 10)를 쌍으로서 설정하고, 이들 2개의 화소 회로(10, 10)를, 각각 화소 행의 화소 배열 방향에 있어서의 반대방향에서 보았을 때에, 유기 EL 소자(11) 및 회로 소자의 레이아웃 형상이 대칭이 되도록 2개의 화소 회로(10, 10)를 형성하는 것과 함께, 전원선 26 및 27의 배선 패턴이 대 칭이 되도록 전원선 26 및 27을 2개의 화소 회로(10, 10)에 배선한 레이아웃 구조를 전제로 하고 있다.
　도 12에 나타낸 바와 같이, 화소 용량 Cpix, 예를 들면 캐패시터 Csub를 화소 회로(10) 내에 레이아웃할 때, 캐패시터 Csub의 일단을 각 화소 회로(10)의 노드 A에 접속한 레이아웃 구조를 형성한다. 우측과 좌측에 쌍을 이루는 2개의 화소 회로의 한편에 있어서는 캐패시터 Csub의 타단을 전원선 26에 접속하고, 그 외의 화소 회로에 있어서는 캐패시터 Csub의 타단을 전원선 27에 접속한다.
이 경우, 전원선 26 및 27은 모두 직류 전원의 전원 전위 V1 및 V2를 공급하는 전원선이다. 따라서, 전원선 26 또는 27에 각 타단이 접속된 캐패시터 Csub를 캐패시터 Csub의 각각의 일단에서 보았을 때에, 캐패시터 Csub는 등가로 보인다. 즉, 한편의 화소 회로의 캐패시터 Csub가 노드 A와 전원선 26과의 사이에 접속되고, 그 외의 화소 회로의 캐패시터 Csub가 노드 A와 전원선 27과의 사이에 접속되어 있어도, 캐패시터 Csub는 모두 유기 EL 소자(11)의 용량 Coled과 병렬로 접속된다.
예를 들면, 캐패시터 Csub를 형성하는 전극의 사이즈를 R, G, B로 적당히 변경해서, 캐패시터 Csub의 용량값을 설정함으로써, 유기 EL 소자(11)의 용량(용량값) Coled를, 쌍을 이루는 2개의 화소 회로(10, 10)에서 등가적으로 서로 동일하게 하는 것이 가능하다. 덧붙여, 상술한 것처럼, 캐패시터 Csub의 용량값의 차이에 의한 사이즈의 차이는, 레이아웃 형상의 "좌우 대칭"의 개념에 포함된다.
게다가, 제1 실시 예의 스트라이프 배열의 레이아웃 구조에 있어서, 2개의 화소 회로(10,10)의 각각에 있어서 캐패시터 Csub의 타단을 같은 전원선 26(또는, 전원선 27)에 접속했을 경우, 도 13에 나타낸 바와 같이, 2개의 화소 회로(10, 10) 간에 전원선 26(또는, 전원선 27)의 배선 패턴을 교체할 필요가 있다. 이 때문에, 그 교체를 위한 콘택트 홀 61~62 및 배선 63이 화소 회로(10)마다 필요하게 된다.
다른 한편으로, 2개의 화소 회로(10, 10)의 한편에 있어서는 캐패시터 Csub의 타단을 전원선 26에 접속하고, 다른 화소 회로(10)에 있어서는 캐패시터 Csub의 타단을 전원선 27에 접속한 레이아웃 구조에 의해, 배선 패턴의 교체를 위한 콘택트 홀 61~62 및 배선 63이 불필요하게 된다. 그만큼 화소 회로(10)의 레이아웃 면적을 축소할 수가 있다. 이것에 의해, 제1 실시 예의 경우와 같이, 고정밀 표시 화상을 얻을 수 있는 동시에, 레이아웃의 대칭성이 없어지는 영향에 의한 화질 열화가 발생하기 때문에, 고화질의 유기 EL 표시장치의 실현이 가능하게 된다.
(제4의 실시 예)
제4의 실시 예는, 상술한 제2 실시 예의 델타 배열에 있어서 레이아웃 구조를 전제로 하고 있다. 상하로 인접한 2개의 화소 행에서 비스듬히 인접하는 2개의 화소 회로 10A 및 10B를 쌍으로서 설정한다. 2개의 화소 회로 10A 및 10B를 각각 화소 행의 화소 배열 방향에 있어서의 반대방향에서 보았을 때에, 유기 EL 소자(11) 및 회로 소자의 레이아웃 형상이 대칭이 되도록 2개의 화소 회로 10A 및 10B를 형성한다. 전원선 26 및 27의 배선 패턴이 대칭이 되도록, 또 배선 패턴의 위치가 서로 대향하도록 전원선 26 및 27을 2개의 화소 회로 10A 및 10B의 양쪽에 배선한다.
도 14에 나타낸 바와 같이, 화소 용량 Cpix, 예를 들면 캐패시터 Csub를 화소 회로(10) 내에 레이아웃할 때, 캐패시터 Csub의 일단을 화소 회로 10A 및 10B의 각각에 있어서 노드 A에 접속한 레이아웃 구조를 형성한다. 비스듬히 쌍을 이루는 2개의 화소 회로의 한편의 화소 회로 10A에 있어서 캐패시터 Csub의 타단을 전원선 26에 접속하고, 다른 한편의 화소 회로 10B에 있어서 캐패시터 Csub의 타단을 전원선 27에 접속한다. 캐패시터 Csub의 작용에 대해서는 제3 실시 예의 경우와 같다.
덧붙여서, 제2 실시 예의 델타 배열의 레이아웃 구조에 있어서는, 2개의 화소 회로 10A 및 10B의 각각에서 캐패시터 Csub의 타단을 같은 전원선 26(또는, 전원선 27)에 접속했을 경우, 도 15에 나타낸 바와 같이, 2개의 화소 회로 10A 및 10B 간에 전원선 26 및 27의 각 배선 패턴을 교체할 필요가 있다. 그 때문에, 그 교체를 위한 콘택트 홀 51, 52 및 배선 53이 화소 회로(10)마다 필요하게 되어, 그만큼 화소 회로(10)의 레이아웃 면적이 커진다.
다른 한편, 상기 반대방향에서 보았을 때의 전원선 26 및 27의 배선 패턴의 위치가 서로 대향하고 있다. 한편의 화소 회로 10A에 있어서 캐패시터 Csub의 타단을 전원선 26에 접속하고, 다른 한편의 화소 회로 10B에 있어서 캐패시터 Csub의 타단을 전원선 27에 접속한다. 배선 패턴의 교체를 위한 콘택트 홀 51, 52 및 배선 53이 불필요하기 때문에, 그만큼 화소 회로(10)의 레이아웃 면적을 축소할 수가 있다. 이것에 의해, 제2 실시 예의 경우와 같이, 고정밀 표시 화상을 얻을 수 있는 동시에, 레이아웃의 대칭성이 없어지는 영향에 의한 화질 열화가 없어, 고화질의 유기 EL 표시장치를 실현할 수 있다.
본 발명에 따른 실시 예를 화소 어레이부(20)에 적용한 경우를 예로 들어서 상기 실시 예에 대해 설명했다는 점에 유념한다. 도 1에 나타낸 바와 같이, 동일한 화소 행에서 서로 인접하는 2개의 화소 회로(10, 10)에 대해서, 좌측의 화소 열에 전원 전위 V1의 전원선 26을 배선하고, 우측의 화소 열에 전원 전위 V2의 전원선 27을 배선한다. 마찬가지로, 본 발명의 실시 예를 도 16에 나타낸 바와 같이 형성된 화소 어레이부(20)에 적용하는 것도 가능하다. 2개의 화소 열마다 좌측 화소 열과 우측 화소 열에 대한 전원선 26 및 27의 배선을 교대로 교체한다.
또, 상기 실시 예에 나타낸 화소 회로(10)는, 일례에 지나지 않고, 본 발명의 실시 예는 이 예에 한정되지 않는다. 즉, 본 발명의 실시 예는, 전기 광학 소자 및 해당 전기 광학 소자를 구동하는 구동 회로를 포함하고, 적어도 2개의 전원선, 즉 제1 전원선 및 제2 전원선에 의해 전원 전위가 공급되는 구성의 화소 회로가 매트릭스 형상으로 배치되는 표시장치 전반에 적용 가능하다.
또, 본 발명의 실시 예를, 3원색(R, G, B)의 색 배열을 갖는 컬러 표시장치에 적용했을 경우를 예로 들어 상기 실시 예에 대해서 설명했지만, 본 발명의 실시 예는 화소 회로의 레이아웃에 관한 것으로, 어떤 색 배열이든 사용해도 되고, 마찬가지로, 다른 원색의 색 배열이나, 보색을 사용한 색 배열(예를 들면, 옐로우, 시안, 마젠타, 그린의 4색)을 갖는 컬러 표시장치와 흑백 표시장치에도 본 발명의 실시 예가 적용 가능하다.
게다가, 화소 회로(10)의 전기 광학 소자로서 유기 EL 소자를 이용하는 유기 EL 표시장치에 본 발명의 실시 예를 적용했을 경우를 예로 들어 상기 실시 예에 대 해서 설명했지만, 본 발명의 실시 예는 이 적용 예에 한정되는 것은 아니고, 디바이스에 흐르는 전류값에 따라 발광 휘도가 변화하는 전류 구동형의 전기 광학 소자(발광소자)를 이용한 표시장치 전반에 적용 가능하다.
첨부된 특허청구범위 또는 그것의 균등물의 범주 내에 포함되어 있는 한에는 디자인 요구조건 및 다른 요인에 의존해서 다양한 변형, 조합, 서브 조합 및 변경이 발생한다는 것을, 본 발명이 속하는 기술분야의 당업자는 이해해야 한다.
도 1은 본 발명의 일 실시 예에 따른 액티브 매트릭스형 표시장치의 구성 예를 나타낸 블럭도이다.
도 2는 화소 회로의 기본 구성을 나타내는 회로도이다.
도 3은 화소 회로의 구체적인 예를 나타내는 회로도이다.
도 4는 제1~제4 주사 펄스의 타이밍 관계와, 구동 트랜지스터의 게이트 전위 및 소스 전위의 변화를 각각 나타낸 타이밍 파형도이다.
도 5는 쌍을 이루는 2개의 화소 회로의 레이아웃을 나타낸 도면이다.
도 6은 스트라이프 배열에 있어서의 각 화소 회로의 레이아웃 형상을 나타내는 도면이다.
도 7은 제1의 실시 예에 따른 2개의 전원선의 레이아웃 관계를 나타내는 도면이다.
도 8은 델타 배열에 있어서의 각 화소 회로의 레이아웃 형상을 나타내는 도면이다.
도 9는 제2의 실시 예에 따른 2개의 전원선의 레이아웃 관계를 나타내는 도면이다.
도 10은 델타 배열에 있어서의 2개의 전원선의 일반적인 레이아웃 관계를 나타내는 도면이다.
도 11은 화소 회로의 다른 구체적인 예를 나타내는 회로도이다.
도 12는 제3의 실시 예에 따른 2개의 전원선 및 화소 용량의 레이아웃 관계 를 나타내는 도면이다.
도 13은 스트라이프 배열에 있어서 화소 용량을 같은 전원선에 접속하는 경우의 레이아웃 관계를 나타내는 도면이다.
도 14는 제4의 실시 예에 따른 2개의 전원선 및 화소 용량의 레이아웃 관계를 나타내는 도면이다.
도 15는 델타 배열에 있어서 화소 용량을 같은 전원선에 접속하는 경우의 레이아웃 관계를 나타내는 도면이다.
도 16은 본 발명의 변형 예에 따른 액티브 매트릭스형 표시장치의 구성 예를 나타내는 블럭도이다.

Claims (9)

  1. 표시 휘도를 결정하는 전기 광학 소자 및 상기 전기 광학 소자를 구동하는 구동 회로를 포함한 화소 회로가 매트릭스 형상으로 배치되는 화소 어레이부와,
    상기 화소 어레이부의 화소 열의 화소 배열 방향을 따라 배선되고, 상기 화소 회로에 제1의 전원 전위를 공급하는 제1의 전원선과,
    상기 화소 어레이부의 화소 열의 화소 배열 방향을 따라 배선되고, 상기 화소 회로에 상기 제1의 전원 전위와 다른 제2의 전원 전위를 공급하는 제2의 전원선을 구비하고,
    상기 화소 회로의 배열이 스트라이프 배열이며,
    상기 화소 어레이부의 동일한 화소 행에 있어서 좌우로 인접한 2개의 화소 회로를 쌍으로서 설정하고,
    상기 2개의 화소 회로를 각각 상기 화소 어레이부의 화소 행의 화소 배열 방향에 있어서의 반대방향에서 보았을 때에, 배선 패턴이 상기 2개의 화소 회로의 경계선을 기준으로서 대칭이 되도록, 상기 제1의 전원선이 상기 2개의 화소 회로의 한편에 배선되고, 상기 제2의 전원선이 상기 2개의 화소 회로의 다른 한편에 배선되며, 또한, 상기 제1, 제2의 전원선이 상기 2개의 화소 회로 사이에 공용되는 것을 특징으로 하는 표시장치.
  2. 제 1항에 있어서,
    상기 화소 회로는,
    구동 트랜지스터의 소스와 상기 제1의 전원 전위와의 사이에 접속된 제1의 스위칭 트랜지스터와,
    상기 구동 트랜지스터의 게이트와 제2의 전원 전위와의 사이에 접속된 제2의 스위칭 트랜지스터와,
    상기 구동 트랜지스터의 게이트와 소스와의 사이에 접속된 캐패시터를 포함하는 것을 특징으로 하는 표시장치.
  3. 제 1항 또는 제 2항에 있어서,
    상기 화소 회로는, 상기 화소 회로내의 신호선 부위에 일단이 접속된 화소 용량을 갖고,
    상기 2개의 화소 회로에 있어서의 상기 화소 용량의 각 타단은, 상기 제1, 제2의 전원선에 각각 접속되어 있는 것을 특징으로 하는 표시장치.
  4. 표시 휘도를 결정하는 전기 광학 소자 및 상기 전기 광학 소자를 구동하는 구동 회로를 포함한 화소 회로가 매트릭스 형상으로 배치되는 화소 어레이부와,
    상기 화소 어레이부의 화소 열의 화소 배열 방향을 따라 배선되고, 상기 화소 회로에 제1의 전원 전위를 공급하는 제1의 전원선과,
    상기 화소 어레이부의 화소 열의 화소 배열 방향을 따라 배선되고, 상기 화소 회로에 상기 제1의 전원 전위와 다른 제2의 전원 전위를 공급하는 제2의 전원선을 구비하고,
    상기 화소 회로의 배열이 델타 배열이며,
    상기 화소 어레이부의 인접한 2개의 화소 행 사이에 있어서 비스듬히 인접한 2개의 화소 회로를 쌍으로서 설정하고,
    상기 제1, 제2의 전원선은, 상기 2개의 화소 회로를 각각 상기 화소 어레이부의 화소 행의 화소 배열 방향에 있어서의 반대방향에서 보았을 때에 배선 패턴의 위치가 서로 반대가 되도록 상기 2개의 화소 회로의 양쪽에 배선되어 있는 것을 특징으로 하는 표시장치.
  5. 제 4항에 있어서,
    상기 화소 회로는,
    구동 트랜지스터의 소스와 상기 제1의 전원 전위와의 사이에 접속된 제1의 스위칭 트랜지스터와,
    상기 구동 트랜지스터의 게이트와 제2의 전원 전위와의 사이에 접속된 제2의 스위칭 트랜지스터와,
    상기 구동 트랜지스터의 게이트와 소스와의 사이에 접속된 캐패시터를 포함하는 것을 특징으로 하는 표시장치.
  6. 제 4항 또는 제 5항에 있어서,
    상기 화소 회로는, 상기 화소 회로내의 신호선 부위에 일단이 접속된 화소 용량을 갖고,
    상기 2개의 화소 회로에 있어서의 상기 화소 용량의 각 타단은, 상기 제1, 제2의 전원선에 각각 접속되어 있는 것을 특징으로 하는 표시장치.
  7. 표시 휘도를 결정하는 전기 광학 소자 및 상기 전기 광학 소자를 구동하는 구동 회로를 포함한 화소 회로가 매트릭스 형상으로 배치되는 화소 어레이부와,
    상기 화소 어레이부의 화소 열의 화소 배열 방향을 따라 배선되고, 상기 화소 회로에 제1의 전원 전위를 공급하는 제1의 전원선과,
    상기 화소 어레이부의 화소 열의 화소 배열 방향을 따라 배선되고, 상기 화소 회로에 상기 제1의 전원 전위와 다른 제2의 전원 전위를 공급하는 제2의 전원선을 구비하고, 상기 화소 회로의 배열이 스트라이프 배열인 표시장치에 있어서의 화소 회로의 레이아웃 방법으로서,
    상기 화소 어레이부의 동일한 화소 행에 있어서 좌우로 인접한 2개의 화소 회로를 쌍으로서 설정하고,
    상기 2개의 화소 회로를 각각 상기 화소 어레이부의 화소 행의 화소 배열 방향에 있어서의 반대방향에서 보았을 때에, 배선 패턴이 상기 2개의 화소 회로의 경계선을 기준으로서 대칭이 되도록, 상기 제1의 전원선을 상기 2개의 화소 회로의 한편에 배선하고, 상기 제2의 전원선을 상기 2개의 화소 회로의 다른 한편에 배선하며, 또한, 상기 제1, 제2의 전원선을 상기 2개의 화소 회로 사이에 공용하도록 하는 것을 특징으로 하는 화소 회로의 레이아웃 방법.
  8. 표시 휘도를 결정하는 전기 광학 소자 및 상기 전기 광학 소자를 구동하는 구동 회로를 포함한 화소 회로가 매트릭스 형상으로 배치되는 화소 어레이부와,
    상기 화소 어레이부의 화소 열의 화소 배열 방향을 따라 배선되고, 상기 화소 회로에 제1의 전원 전위를 공급하는 제1의 전원선과,
    상기 화소 어레이부의 화소 열의 화소 배열 방향을 따라 배선되고, 상기 화소 회로에 상기 제1의 전원 전위와 다른 제2의 전원 전위를 공급하는 제2의 전원선을 구비하고, 상기 화소 회로의 배열이 델타 배열인 표시장치에 있어서의 화소 회로의 레이아웃 방법으로서,
    상기 화소 어레이부의 인접한 2개의 화소 행 사이에 있어서 비스듬히 인접한 2개의 화소 회로를 쌍으로서 설정하고,
    상기 2개의 화소 회로를 각각 상기 화소 어레이부의 화소 행의 화소 배열 방향에 있어서의 반대방향에서 보았을 때에, 배선 패턴의 위치가 서로 반대가 되도록 상기 제1, 제2의 전원선을 상기 2개의 화소 회로의 양쪽에 배선하는 것을 특징으로 하는 화소 회로의 레이아웃 방법.
  9. 삭제
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