以下、添付図面を参照して本発明の実施形態を説明する。本実施形態は本発明を実現するための一例に過ぎず、本発明の技術的範囲を限定するものではないことに注意すべきである。
[概要]
以下に開示するOLED(Organic Light-Emitting Diode)表示装置において、副画素の画素回路は、この副画素を選択する薄膜トランジスタ(TFT:Thin Film Transistor)と、この副画素に電流を供給する駆動TFTとを含む。画素回路内のTFTは、ポリシリコン(Poly-Si)のチャネルを含む、ポリシリコンTFTである。
TFTのポリシリコンは、いわゆる低温ポリシリコン(LTPS:Low Temperature Poly-Silicon)で構成されている。ポリシリコンからなるTFTの能動層は、アモルファスシリコン(a-Si)膜を細長い線状のパルスレーザ光でスキャンすることで結晶化(多結晶化)し、さらに、フォトリソグラフィやエッチングなどの処理を行うことで形成される。
結晶化のためのパルスレーザ装置は、一般に、エキシマレーザ装置であり、エキシマレーザアニール(ELA)装置とも呼ばれる。図1Aは、ELA装置からのパルスレーザ光50によるレーザアニールの様子を模式的に示している。パルスレーザ光50は、細長い線状であり、長手方向を長軸、短か手方向を短軸としたとき、短軸方向がスキャン方向に平行であり、長軸方向はスキャン方向に垂直である。図1Aにおける短軸幅53は、パルスレーザ光50の照射領域の短軸方向における寸法であり、長軸長さ55は、パルスレーザ光50の照射領域の長軸方向における寸法である。
ELA装置は、連続するパルスレーザ光が部分的に重なるように、照射位置を少しずつずらして、パルスレーザ光を繰り返しアモルファスシリコン膜47に照射する。ELA装置は、一般に、基板49をスライドすることで、照射位置を変化させる。アモルファスシリコン膜47が、パルスレーザ光により瞬間的に融解し、その後固化することで、結晶化される。細長いパルスレーザ光50をスキャンすることで、アモルファスシリコン膜47全体を結晶化できるが、微視的に見た場合、パルスレーザ光50の短軸方向の端部が照射された痕跡が結晶化されたポリシリコン膜40上に残る。そのため、ポリシリコン膜40は、パルスレーザ光のスキャンピッチ(照射ピッチ)に対応した周期的な特性変動を持つ。
さらに結晶化の過程を、図1B~図1Eを参照して説明する。図1Bは、線状パルスレーザ光の短軸方向のエネルギ分布を示すグラフである。図1Bにおいて、横軸は短軸方向の座標を示し、縦軸はエネルギ密度を示す。線状パルスレーザ光の短軸方向のエネルギ分布は、図1Bのように模式的には理想的な矩形(図中の破線501)で表現されるが、実際にはその端部では有限の傾斜を持っている(図中の実線502)。
パルスレーザ光50によるポリシリコン膜40の結晶化の過程を、図1C、図1Dにより説明する。図1C、図1Dでは基板49を固定し、パルスレーザ光50の照射位置が左方向(図面矢印方向)へ移動するように表現している。まず図1Cは、任意のsショット目が照射された状態である。s-1ショット目以前の痕跡については記載を省略している。スキャン方向前方(図の左側)のシリコン膜はアモルファス状態(符号47r参照)であり、sショット目のパルスレーザ光50が照射された範囲Crs_Sが結晶化される。パルスレーザ光50の第1領域が照射される領域Crs41では均等な結晶化が行われる。パルスレーザ光50の第1領域は、図1Bにおいて、パルスレーザ光における中央のエネルギ密度が平坦な領域(すなわち、エネルギ密度が最も大きい領域)に相当する。
一方、パルスレーザ光50の第2領域が照射される領域Crs42では、領域Crs41と異なった結晶化状態となる。パルスレーザ光50の第2領域は、図1Bにおいて、パルスレーザ光における、前方端のエネルギ密度が傾斜を持って減少している領域に相当する。また、パルスレーザ光50の第3領域が照射される領域Crs43では、ポリシリコン膜40は十分に結晶化されない。パルスレーザ光50の第3領域は、図1Bにおいて、最前方で結晶化のしきい値以下のエネルギに低下していく領域に相当する。そのさらに前方(図の左側)ではポリシリコン膜40はアモルファス状態(符号47r参照)のままとなる。このようにして、ポリシリコン膜40上にsショット目前縁にパルスレーザ光を照射した痕跡が残る。
次に、図1Dで同位置のs+1ショット目の状態を説明する。ELAはパルスレーザ光50を一部重ねながらずらして照射していく。すなわち、図1Dでは、s+1ショット目のパルスレーザ光50が照射された範囲Crs_S+1が結晶化される。スキャン方向前縁ではsショット目と同様な現象が起きる。sショット目で形成された照射痕の端部は、s+1ショット目のパルスレーザ光50の第1領域が照射される。しかし、レーザビーム光によるプロセスは、被加工物で光のエネルギが吸収されて熱となることで生じる現象である。照射エネルギは均一であったとしても、被加工物の側の光学的な特性が異なると、結果的に生じる熱エネルギに差が生じる。
図1Dの場合、ポリシリコン膜40の結晶状態によって光学的特性に差がある。一般にELAで用いるパルスレーザ光の波長の吸収率は、アモルファス状態の方が多結晶状態(ポリシリコン)に比べて高い。したがって、sショット目でスキャン方向前縁に形成された痕跡、すなわち結晶化状態の違う領域はs+1ショット目で均質化しきれず残存する。s+2ショット目以降でも同様にこの結晶化状態の差は均質化しきれず、結果的にポリシリコン膜40には周期的に結晶化状態の異なる領域が形成される。このようなポリシリコン膜40上にTFTを形成した場合、どの領域にTFTが形成されるかにより、ポリシリコン膜40の結晶化状態の差によって、トランジスタ特性に差異を生じる可能性がある。
パルスレーザ光の照射位置はパルスの周波数とスキャン速度で決まる等しい間隔で周期的に存在する。その照射位置をたとえば、パルスレーザ光のスキャンの進行方向の短軸端と定義した場合、画素回路内のTFTは、その照射位置を基準とする相対的な位置に応じて、TFT特性の微妙な差を持ち得る。
図1Eは、パルスレーザ光の照射周期(空間的な周期)に応じた特性変動を有するポリシリコン膜40と、TFTのチャネル45との位置関係の例を、模式的に示している。図1Eの例において、照射パルスレーザ光のスキャン方向51と、TFTのチャネル45のチャネル長Lの方向とが、平行となるように、TFTが配置されている。線状パルスレーザ光の短軸方向が、スキャン方向51と平行であり、長軸方向はスキャン方向51と垂直である。
例えば、パルスレーザ光の照射領域のスキャン方向51における寸法(線状パルスレーザ光の短軸幅53)は数百μmであり、スキャンピッチ52は、数十μmである。スキャンピッチ52は、繰り返し照射されるパルスレーザ光の1ステップの移動距離(照射間隔)を示す。線状パルスレーザ光の長軸の寸法(長軸長さ55)は、一般に、表示領域の当該長軸に平行な方向の寸法よりも大きい。
図1Eの例においては、特性変動の1周期に対応するポリシリコン膜40の領域は、説明のため、便宜的に三つの領域41、42、43に区分して表現されている。領域41は前述の結晶化過程の説明において、パルスレーザ光のエネルギが平坦な領域のみが照射された領域。領域42と領域43がパルスレーザ光のスキャン方向前縁が照射された近傍であり、領域42がエネルギが低下している領域、領域43が結晶化のしきい値の境界領域をイメージしている。ただし、実際には、図のような明確な境界線で区分できるものではなく、ポリシリコン膜40の特性は領域41から領域42、領域43の領域で連続的に変化する。
領域41、42、及び43は、この順序で、パルスレーザ光の照射位置(スキャンピッチ52で決まる位置)と同期して、スキャン方向51において周期的に配列されている。連続する三つの領域41、42及び43のスキャン方向51における合計寸法が、スキャンピッチ52に一致する。
TFTのチャネル45の特性は、ポリシリコン膜40からチャネル長Lに相当する範囲の特性を抽出し平均化した特性と略一致する、と考えられる。図1Eの例においては、チャネル45を構成する三つの領域41、42、43の面積比が同一のチャネル45は、略同一の特性を有すると考えられる。
OLED素子は自発光であり、電流駆動される点が液晶素子との大きな違いである。液晶表示装置では、スイッチとして動作する画素選択TFTにより画素に所定の電圧を充電したのちにスイッチ(選択TFT)をOFFにして電圧を保持すればよい。すなわち、表示は、画素外部から与えられ、充電された電圧で決まる。
一方で、OLED表示装置では、液晶表示装置と同様に画素の外部から与えられた電圧を保持するが、その電圧で画素駆動TFTを動作させて、OLED素子に流れる電流を制御する。同じ電圧でTFTを動作させても、TFTのトランジスタ特性に違いがあると、流れる電流は異なってしまう。すなわち、画素回路のうちで駆動TFTのトランジスタ特性がOLED素子の発光に対する影響が最も大きい。
そのため、OLED表示装置の画素回路は、一般に、輝度制御のため駆動TFTを飽和領域で動作するように設計される。また、ポリシリコンTFTに存在するkink効果を回避して、飽和特性を安定化させるために、駆動TFTは、長いチャネル長を有するように設計される。長いチャネル長を前述のパルスレーザ光のスキャン方向と平行に配置することで、ポリシリコン膜の周期的特性変動を平均化する。この平均化により、駆動TFTは、ポリシリコン膜40の周期的特性変動の影響を受けにくくなる。
したがって、画素回路間での、駆動TFTのチャネルの特性差を小さくすることが重要である。特に、同一色の副画素の画素回路の間で、駆動TFTのチャネルの特性差を小さくすることが重要である。
本開示の一態様において、同一色又は全色の複数の画素回路に含まれる駆動TFTのチャネルは、パルスレーザ光のスキャン方向において、パルスレーザ光の照射周期(空間的周期)における実質的に同一の位相の位置に配置されている。この状態を実空間の座標で説明すると、ポリシリコン膜には前述のようにパルスレーザ光によって周期的な特性分布が形成されている。パルスレーザ光の照射位置を仮に短軸方向(スキャン方向と同じ)の前縁で定義すると、各照射位置を基準にして同じ特性分布のパターンが等間隔(スキャンピッチ)で形成されていることになる。
一方TFTのチャネルの位置を、仮にパルスレーザ光のスキャン方向前方のチャネル端で定義する。「チャネルをパルスレーザ光の照射周期の同一位相の位置に配置する」ということは、チャネルの位置とその最近傍のパルスレーザ光の照射位置の距離が、どの駆動TFTのチャネルにおいても同一になるということである。これら駆動TFTのチャネルは、同一形状及び同一の向きを有するからチャネルを構成するポリシリコンの特性のパターンは一致する。このため、同一色の画素の駆動TFTの特性を一致させることができる。
上述のように、画素回路において、パルスレーザ光の照射位置を基準にして、駆動TFTを同じ位置に配置する、言い換えれば、パルスレーザ光のスキャンピッチに対して等価な位置(同一位相の位置)に駆動TFTを配置する。これにより、シリコン膜の結晶化のためのレーザアニールにより発生し得る表示ムラを効果的に低減することができる。
駆動TFTのチャネルを照射周期における同一位相の位置に配置することは、チャネルが屈曲形状を有している場合に特に効果的である。チャネルが、スキャン方向において直線状であり、さらに、その長さ(スキャン方向における寸法)がスキャンピッチの整数倍である場合、チャネルを構成するポリシリコンの平均特性は実質的に同一である。図1Eの例において、チャネルの長さLをスキャンピッチ52の整数倍にすると、チャネルが異なる位相の位置にあってもチャネルを構成する三つの領域41、42、43の面積比は同じになる。
しかし、チャネルが屈曲している場合、パルスレーザ光の照射周期における異なる位相の位置に配置されているチャネルは、三つの領域41、42、43の異なる面積比を持ち得る。三つの領域41、42、43の面積比が異なるチャネルは、上述のように、異なる特性を有する。上述のように、駆動TFTのチャネルを、パルスレーザ光のスキャン方向において、パルスレーザ光の照射周期における同一位相の位置に配置することで、任意のチャネル形状のチャネルに同一の特性パターンを持たせることができる。
本開示の他の態様において、同一色又は全色の複数の画素回路に含まれる駆動TFTのチャネルは、チャネルの配置位置の違いによるチャネル特性の相違を小さくするため、特定の形状を有する。より具体的には、チャネルは、特定の屈曲形状を有し、さらに、パルスレーザ光のスキャン方向に沿ったその寸法が、パルスレーザ光のスキャンピッチの整数倍である。チャネルは、パルスレーザ光の照射周期における異なる位相の領域の割合の差が小さくなるように、特定の屈曲形状を有している。特定の屈曲形状の詳細は後述する。
チャネルが上記特定の屈曲形状及び寸法を有することで、異なる位置に配置されたチャネル間のチャネル特性の差異を小さくすることができる。当該チャネルは、パルスレーザ光の照射周期における同一位相の位置に配置されている必要はない。
当該チャネルは、パルスレーザ光の照射周期における同一位相の位置に配置されてもよい。これにより、異なる位置に配置されているチャネル間の特性の違いをさらに小さくすることができる。または、上記特定の屈曲形状を有し、パルスレーザ光のスキャン方向に沿ったその寸法がパルスレーザ光のスキャンピッチの整数倍と異なるチャネルを、パルスレーザ光の照射周期における同一位相の位置に配置してもよい。これにより、チャネル位置のゆらぎによるチャネル特性の違いを小さくすることができる。
以下において、図面を参照して実施形態を具体的に説明する。各図において共通の構成については同一の参照符号が付されている。説明をわかりやすくするため、図示した物の寸法、形状については、誇張して記載している場合もある。
<実施形態1>
[全体構成]
図2は、OLED表示装置10の構成例を模式的に示す。OLED表示装置10は、OLED素子が形成されるTFT(Thin Film Transistor)基板100と、有機発光素子を封止する封止基板200と、TFT基板100と封止基板200とを接合する接合部(ガラスフリットシール部)300を含んで構成されている。TFT基板100と封止基板200との間には、例えば、乾燥空気が封入されており、接合部300により封止されている。
TFT基板100の表示領域125の外側のカソード電極形成領域114の周囲に、走査ドライバ131、エミッションドライバ132、保護回路133、ドライバIC134、デマルチプレクサ136が配置されている。ドライバIC134は、FPC(Flexible Printed Circuit)135を介して外部の機器と接続される。
走査ドライバ131はTFT基板100の走査線を駆動する。エミッションドライバ132は、エミッション制御線を駆動して、各画素の発光期間を制御する。ドライバIC134は、例えば、異方性導電フィルム(ACF:Anisotropic Conductive Film)を用いて実装される。
ドライバIC134は、走査ドライバ131及びエミッションドライバ132に電源及びタイミング信号(制御信号)を与える。さらに、ドライバIC134は、デマルチプレクサ136に、電源及びデータ信号を与える。
デマルチプレクサ136は、ドライバIC134の一つのピンの出力を、d本(dは2以上の整数)のデータ線に順次出力する。デマルチプレクサ136は、ドライバIC134からのデータ信号の出力先データ線を、走査期間内にd回切り替えることで、ドライバIC134の出力ピン数のd倍のデータ線を駆動する。
[回路構成]
基板100上には、複数の副画素のアノード電極にそれぞれ供給する電流を制御する複数の画素回路が形成されている。図3Aは、画素回路の構成例を示す。各画素回路は、駆動トランジスタT1と、選択トランジスタT2と、エミッショントランジスタT3と、保持容量C1とを含む。画素回路は、OLED素子E1の発光を制御する。トランジスタは、TFTである。
選択トランジスタT2は副画素を選択するスイッチである。選択トランジスタT2はpチャネル型TFTであり、ゲート端子は、走査線106に接続されている。ソース端子は、データ線105に接続されている。ドレイン端子は、駆動トランジスタT1のゲート端子に接続されている。
駆動トランジスタT1はOLED素子E1の駆動用のトランジスタ(駆動TFT)である。駆動トランジスタT1はpチャネル型TFTであり、そのゲート端子は選択トランジスタT2のドレイン端子に接続されている。駆動トランジスタT1のソース端子は電源線108(Vdd)に接続されている。ドレイン端子は、エミッショントランジスタT3のソース端子に接続されている。駆動トランジスタT1のゲート端子とソース端子との間に保持容量C1が形成されている。
エミッショントランジスタT3は、OLED素子E1への駆動電流の供給と停止を制御するスイッチである。エミッショントランジスタT3はpチャネル型TFTであり、ゲート端子はエミッション制御線107に接続されている。エミッショントランジスタT3のソース端子は駆動トランジスタT1のドレイン端子に接続されている。エミッショントランジスタT3のドレイン端子は、OLED素子E1に接続されている。
次に、画素回路の動作を説明する。走査ドライバ131が走査線106に選択パルスを出力し、選択トランジスタT2をオン状態にする。データ線105を介してドライバIC134から供給されたデータ電圧は、保持容量C1に格納される。保持容量C1は、格納された電圧を、1フレーム期間を通じて保持する。保持電圧によって、駆動トランジスタT1のコンダクタンスがアナログ的に変化し、駆動トランジスタT1は、発光階調に対応した順バイアス電流をOLED素子E1に供給する。
エミッショントランジスタT3は、駆動電流の供給経路上に位置する。エミッションドライバ132は、エミッション制御線107に制御信号を出力して、エミッショントランジスタT3のオンオフを制御する。エミッショントランジスタT3がオン状態のとき、駆動電流がOLED素子E1に供給される。エミッショントランジスタT3がオフ状態のとき、この供給が停止される。エミッショントランジスタT3のオンオフを制御することにより、1フィールド周期内の点灯期間(デューティ比)を制御することができる。
図3Bは、画素回路の他の構成例を示す。当該画素回路は、図3AのエミッショントランジスタT3に代えて、リセットトランジスタT4を有する。リセットトランジスタT4は、基準電圧供給線110とOLED素子E1のアノードとの電気的接続を制御する。リセットトランジスタT4のゲートにリセット制御線109からリセット制御信号が供給されることによりこの制御が行われる。
リセットトランジスタT4は、様々な目的で使用することができる。リセットトランジスタT4は、例えば、OLED素子E1間のリーク電流によるクロストークを抑制するために、一旦、OLED素子E1のアノード電極を黒信号レベル以下の十分低い電圧にリセットする目的で使用しても良い。
他にも、リセットトランジスタT4は、駆動トランジスタT1の特性を測定する目的で使用してもよい。例えば、駆動トランジスタT1を飽和領域、リセットトランジスタT4を線形領域で動作するようにバイアス条件を選んで、電源線108(Vdd)から基準電圧供給線110(Vref)に流れる電流を測定すれば、駆動トランジスタT1の電圧・電流変換特性を正確に測定することができる。副画素間の駆動トランジスタT1の電圧・電流変換特性の違いを補償するデータ信号を外部回路で生成すれば、均一性の高い表示画像を実現できる。
一方、駆動トランジスタT1をオフ状態にしてリセットトランジスタT4をリニア領域で動作させ、OLED素子E1を発光させる電圧を基準電圧供給線110から印加すれば、OLED素子E1の電圧・電流特性を正確に測定することができる。例えば、長時間の使用によってOLED素子E1が劣化した場合にも、その劣化量を補償するデータ信号を外部回路で生成すれば、長寿命化を実現できる。
図3A及び3Bの画素回路は例であって、画素回路は他の回路構成を有してよい。図3A及び3Bの画素回路はpチャネル型TFTを使用しているが、画素回路はnチャネル型TFTを使用してもよい。以上説明した画素回路は、例えば駆動トランジスタの閾値のばらつきを補償して画質劣化を抑制するために設けられている。本明細書で説明するトランジスタの特性差を抑制する技術的手段により、画素回路により十分抑制されなかった表示ムラを抑制することができる。
[画素構造]
次に、画素回路及び発光素子の構造の概略を説明する。図4は、OLED表示装置10の駆動TFTを含む部分の断面構造を模式的に示す。OLED表示装置10は、TFT基板100と、TFT基板100に対向する封止基板200とを含む。また、以下の説明において、上下は、図面における上下を示す。
OLED表示装置10は、絶縁基板151と、絶縁基板151と対向する封止構造部とを含む。封止構造部の一例は、可撓性又は不撓性の封止基板200である。封止構造部は、例えば、薄膜封止(TFE:Thin Film Encapsulation)構造であってもよい。
OLED表示装置10は、絶縁基板151と封止構造部との間に配置された、下部電極(例えば、アノード電極162)と、上部電極(例えば、カソード電極166)と、複数の有機発光膜165とを含む。
カソード電極166とアノード電極162との間に、有機発光膜165が配置されている。複数のアノード電極162は、同一面上(例えば、平坦化膜161の上)に配置され、1つのアノード電極162の上に1つの有機発光膜165が配置されている。図4の例において、一つの副画素のカソード電極166は、連続する導体膜の一部である。
OLED表示装置10は、封止構造部に向かって立ち上がる複数のスペーサ(Post Spacer:PS)164と、それぞれが複数のスイッチを含む複数の画素回路とを有する。複数の画素回路の各々は、絶縁基板151とアノード電極162との間に形成され、複数のアノード電極162の各々に供給する電流を制御する。
図4は、トップエミッション型(OLED素子)の画素構造の例である。トップエミッション型の画素構造は、光が出射する側(図面上側)に、複数の画素に共通のカソード電極166が配置される。カソード電極166は、表示領域125の全面を完全に覆う形状を有する。トップエミッション型の画素構造の特徴は、アノード電極162は光を反射し、カソード電極166は光透過性をもっていることである。これにより、有機発光膜165からの光を封止構造部に向けて出射させる構成となっている。
トップエミッション型では、光を絶縁基板151側に取り出すボトムエミッション型と比べて、光取出しのための透過領域を画素領域内に設ける必要がないため、発光部を画素回路や配線の上にも形成することができるといった、画素回路のレイアウトにおいて高い自由度を有する。
トップエミッション型の画素構造により、後述するように、駆動TFT(のチャネル)を、シリコンのレーザアニールのためのパルスレーザ光の照射位置に応じた所望の位置に容易に配置することができる。なお、ボトムエミッション型の画素構造は、透明アノード電極と反射カソード電極を有し、絶縁基板151を介して外部に光を出射する。本開示のTFTレイアウトは、ボトムエミッション型の画素構造にも適用できる。
副画素は、フルカラーOLED表示装置において一般に、赤、緑、又は青のいずれかの色を表示する。赤、緑、及び青の副画素により一つの主画素が構成される。複数の薄膜トランジスタを含む画素回路は、対応するOLED素子の発光を制御する。OLED素子は、下部電極であるアノード電極、有機発光層、及び上部電極であるカソード電極で構成される。
絶縁基板151は、例えばガラス又は樹脂で形成されており、不撓性又は可撓性基板である。絶縁基板の上には第1絶縁膜152を介して、ポリシリコン層が存在し、ポリシリコン層にはTFTのトランジスタ特性をもたらすチャネル155が、のちにゲート電極157が形成される位置に存在する。その両端には上部の配線層と電気的に接続をとるために高濃度不純物がドープされたソース・ドレイン領域168,169が存在する。
チャネル155とソース・ドレイン領域168,169の間には、低濃度の不純物をドープされたLDD(Lightly Doped Drain)を形成する場合もある。なお、LDDについては、煩雑になるため図示を省略している。ポリシリコン層の上には、ゲート絶縁膜156を介して、ゲート電極157が形成されている。ゲート電極157の層上に層間絶縁膜158が形成されている。
表示領域125内において、層間絶縁膜158上にソース電極159、ドレイン電極160が形成されている。ソース電極159、ドレイン電極160は、例えば、高融点金属又はその合金で形成される。ソース電極159、ドレイン電極160は、層間絶縁膜158およびゲート絶縁膜156に形成されたコンタクトホール170,171を介してポリシリコン層のソース・ドレイン領域168,169に接続されている。
ソース電極159、ドレイン電極160の上に、絶縁性の平坦化膜161が形成される。絶縁性の平坦化膜161の上に、アノード電極162が形成されている。アノード電極162は、平坦化膜161のコンタクトホールに形成されたコンタクト部によってドレイン電極160に接続されている。画素回路のTFTは、アノード電極162の下側に形成されている。
アノード電極162の上に、OLED素子を分離する絶縁性の画素定義層(Pixel Defining Layer:PDL)163が形成されている。OLED素子は、画素定義層163の開口167に形成されている。絶縁性のスペーサ164は、2つのアノード電極162の間における、画素定義層163の面上に形成され、OLED素子と封止基板200との間隔を維持する。
アノード電極162の上に、有機発光膜165が形成されている。有機発光膜165は、画素定義層163の開口167及びその周囲において、画素定義層163に付着している。有機発光膜165の上にカソード電極166が形成されている。カソード電極166は、光透過性を有する電極である。カソード電極166は、有機発光膜165からの可視光の一部を透過させる。画素定義層163の開口167に形成された、アノード電極162、有機発光膜165及びカソード電極166の積層膜が、OLED素子を構成する。なお、カソード電極166の上には、不図示のキャップ層が形成されてもよい。
[製造方法]
次に、OLED表示装置10の製造方法の一例を説明する。OLED表示装置10の製造は、まず、絶縁基板151上に、CVD(Chemical Vapor Deposition)等によって例えばシリコン窒化物を堆積して、第1絶縁膜152を形成する。次に、公知の低温ポリシリコンTFT製造技術を用いて、チャネル155を含む層(ポリシシリコン層)を形成する。具体的には、例えばCVD法によってアモルファスシリコンを堆積し、図1Aを参照して説明したELAにより結晶化して、ポリシリコン膜を形成する。ポリシリコン膜は島状に加工され、ソース電極159、ドレイン電極160と接続するためのソース・ドレイン領域168、169には高濃度に不純物をドープして低抵抗化する。同様に低抵抗化したポリシリコン層は表示領域125内において要素間の接続にも利用できる。
次に、チャネル155を含むポリシリコン層上に、CVD法等によって、例えばシリコン酸化膜を付着してゲート絶縁膜156を形成する。更に、スパッタ法等により金属材料を堆積し、パターニングを行って、ゲート電極157を含む金属層を形成する。
金属層は、ゲート電極157の他、例えば、保持容量電極、走査線106、エミッション制御線を含む。金属層として、例えばMo、W、Nb、MoW、MoNb、Al、Nd、Ti、Cu、Cu合金、Al合金、Ag、Ag合金からなる群より選択される一つの物質で単一層を形成する、又は、配線抵抗を減少させるために低抵抗物質であるMo、Cu、AlまたはAgから選択された1又は複数材料の2層構造またはそれ以上の多重構造を形成してもよい。
次に、ゲート電極157の形成前に高濃度不純物をドーピングしておいたソース・ドレイン領域168、169には、ゲート電極157との間にオフセット領域をもうけておく。このポリシリコン膜に、ゲート電極157をマスクとして追加不純物ドーピングを施してソース・ドレイン領域168、169とゲート電極直下のチャネル155の間に低濃度不純物層を形成する。その結果、TFTがLDD(Lightly Doped Drain)構造となる。次に、CVD法等によって、例えばシリコン酸化膜等を堆積して層間絶縁膜158を形成する。
層間絶縁膜158及びゲート絶縁膜156に、異方性エッチングを行い、コンタクトホールを開口する。ソース電極159、ドレイン電極160とソース・ドレイン領域168、169とを接続するコンタクトホール170,171が、層間絶縁膜158及びゲート絶縁膜156に形成される。
次に、スパッタ法等によって、例えば、Ti/Al/Ti等の導電膜を堆積し、パターニングを行って、金属層を形成する。金属層は、ソース電極159、ドレイン電極160及びコンタクトホール170,171の内側を含む。この他に同じ層で、データ線105や電源線108等も形成される。
次に、感光性の有機材料を堆積し、平坦化膜161を形成する。露光、現像によってTFTのソース電極159、ドレイン電極160に接続するためのコンタクトホールを開口する。コンタクトホール172を形成した平坦化膜161上に、アノード電極162を形成する。アノード電極162は、ITO、IZO、ZnO、In2O3等の透明膜、Ag、Mg、Al、Pt、Pd、Au、Ni、Nd、Ir、Cr等の金属又はこれらの金属を含む合金の反射膜、前記した透明膜の3層を含む。なお、アノード電極162の3層構成は、一例であり2層でもよい。アノード電極162は、コンタクトホール172を介して、ドレイン電極160と接続される。
次に、スピンコート法等によって、例えば感光性の有機樹脂膜を堆積し、パターニングを行って画素定義層163を形成する。パターニングにより画素定義層163には開口167が形成され、各副画素のアノード電極162が形成された開口167の底で露出する。画素定義層163の開口167の側面は順テーパである。画素定義層163により、各副画素の発光領域が分離される。さらに、スピンコート法等によって、例えば感光性の有機樹脂膜を堆積し、パターニングを行って、画素定義層163上にスペーサ164を形成する。
次に、画素定義層163を形成した絶縁基板151に対して有機発光材料を付着して有機発光膜165を成膜する。RGBの色毎に、有機発光材料を成膜して、アノード電極162上に、有機発光膜165を形成する。有機発光膜165の成膜は、メタルマスクを使用して、画素に対応する位置に有機発光材料を蒸着させる。有機発光膜165は、下層側から、例えば、正孔注入層、正孔輸送層、発光層、電子輸送層、電子注入層によって構成される。有機発光膜165の積層構造は設計により決められる。
次に、画素定義層163、スペーサ164及び有機発光膜165(画素定義層163の開口における)が露出したTFT基板100に対して、カソード電極166のための金属材料を付着する。一つの副画素の有機発光膜165上に付着した金属材料部は、画素定義層163の開口領域においてこの副画素のカソード電極166として機能する。
カソード電極166の層は、例えば、Al、Mg等の金属又はこれらの金属を含む合金を蒸着して、形成する。カソード電極166の抵抗が高く発光輝度の均一性が損なわれる場合には、さらに、ITO、IZO、ZnOまたはIn2O3などの透明電極形成用の材料で補助電極層を追加する。
[駆動TFTレイアウト]
以下において、複数の画素回路の駆動トランジスタT1の表示領域内でのレイアウトの例を説明する。特に、駆動TFTのチャネルの位置と、ポリシリコン生成のためのELAパルスレーザ光の照射位置との間の、関係を詳細に説明する。説明の容易のため、図5に示す画素回路構成を有する画素の例を説明する。図5の画素回路は、図3Aに示す画素回路から、エミッショントランジスタT3及びエミッション制御線を省略した構成を有する。以下の説明は、図3A又は図3Bに示すような、他の画素回路構成にも適用することができる。
図6は、図5に示す回路構成を有する画素回路の要素レイアウト例の平面図である。画素回路は、駆動トランジスタT1、選択トランジスタT2、及び、駆動トランジスタT1のための保持容量C1を含む。各TFTの能動層はポリシリコン膜である。ゲート電極157と重なる領域がチャネル155である。
チャネル155の両端は(場合によっては低濃度不純物のLDD領域を挟んで)ソース電極159およびドレイン電極160と電気的接続をするために、高濃度の不純物がドープされた、ソース・ドレイン領域168,169となっている。走査線106及び保持容量C1の下部電極は、ゲート電極157と同じ金属層(下部金属層)に形成されている。データ線105、電源線108、及び保持容量C1の上部電極は、ソース電極159及びドレイン電極160と同じ金属層(上部金属層)に形成されている。
駆動トランジスタT1のソース電極159は、コンタクトホール170を介して、電源線108とポリシリコン層のソース領域168を相互接続する。ドレイン電極160は、コンタクトホール171を介して、アノード電極162(図5において不図示)とポリシリコン層のドレイン領域169とを相互接続する。
チャネル155は、駆動トランジスタT1のポリシリコン膜の、平面視においてゲート電極157と重なる部分である。図6の例において、チャネル155は直線状であって、データ線105又は電源線108が延びる方向(図6における上下方向)に平行に延びている。
図6に示す例において、駆動トランジスタT1のチャネル長は40μm、チャネル幅は4μmである。データ線105又は電源線108が延びる方向(図6における上下方向)にける画素ピッチPPIXは、103.5μmである。後述するように、ELA装置のパルスレーザ光のスキャン方向は、当該画素ピッチの方向に平行である。なお、図6に示す画素要素のレイアウト及び数値は単なる一例であり、他の構成及びサイズの画素に対して、本開示の特徴を適用することができる。
以下の説明において、全ての副画素の駆動トランジスタT1のチャネル155は、設計上、同一の形状(サイズを含む)及び同一の向きを有しており、同一のチャネル長及びチャネル幅を有する。他の例において、異なる色の画素の駆動トランジスタT1のチャネル155は、異なる形状を有していてもよい。なお、製造上のばらつきにより、わずかながら、各副画素のチャネル155の形状、向きは、長さ、幅が異なる場合がある。
図7は、パルスレーザ光50のスキャン方向51に配列されている画素140、画素内の駆動トランジスタT1のチャネル155、及び、パルスレーザ光50の連続する照射位置56、の位置関係を模式的に示している。画素140の示す1、2・・・nの矩形は、それぞれが画素ピッチPPIXで配置された個々の画素の専有面積を模式的に示している。例えば、隣接する発光領域の中間となる境界線を画定する矩形が対応する。なお、図7~図17において、特に断りがなければ、副画素を画素と略記している。
照射位置56は、各パルスレーザ光の照射領域の短軸方向における特定の位置、例えば、パルスレーザ光のスキャンの進行方向の短軸端である。照射位置56は、パルスレーザ光50のスキャンピッチPELAを定義することができる任意の位置でよい。
画素140それぞれの画素回路に含まれる駆動トランジスタT1のチャネル155は、パルスレーザ光のスキャン方向51において、パルスレーザ光の照射周期(位置的周期)における同一位相の位置に配置されている。図7の例において、各チャネル155の図における上側端が、照射位置56と一致している。隣接する画素のチャネル間距離は、スキャンピッチPELAの整数倍である。
スキャン方向51において異なる位置にあるチャネル155を照射周期における同一位相の位置に配置することで、チャネル155それぞれを構成するポリシリコンの特性の変動パターンは一致し、駆動トランジスタT1の特性を一致させることができる。
上述のように、パルスレーザ光の照射位置を基準にして、チャネル155を同じ位置に配置する、言い換えれば、パルスレーザ光のスキャンピッチに対して等価な位置にチャネル155を配置する。これにより、ポリシリコン膜生成のためのレーザアニールにより発生し得る表示ムラを効果的に低減することができる。
通常、スキャンピッチは、画素ピッチより小さい。異なる画素回路において駆動TFTがその画素の専有面積に対して相対的に同一位置に配置されている場合、スキャン方向に隣接する画素の駆動TFTの位置は、スキャンピッチで画素ピッチを割った剰余の分だけずれた位置にある。チャネル155の位置をパルスレーザ光の周期的照射位置56に合わせて決定する。この配置の決定は、表示領域全体で条件が満たされる必要があるが、一部の画素ユニットを定義して、その範囲内で条件が満たされるようにすれば、表示領域全体に簡単に展開が可能となる。
図7では、連続するn個の画素140が、パルスレーザ光50のスキャン方向51に一列に配列されている。nは、自然数である。n個の画素140は、一つの画素ユニットを構成し、画素ユニットのスキャン方向51におけるサイズは、PUNITである。PUNIT=n×PPIX=N×PELAの関係が成立している。Nは自然数であり、PUNIT内のパルスレーザ光の照射回数(ELA周期数)を示す。図7の例においては、スキャンピッチPELAは、画素ピッチPPIXよりも小さく、Nがnよりも大きい。
複数の画素ユニットが、マトリクス状に配列されて、表示領域125を構成する。したがって、画素ユニットにおける駆動トランジスタT1のチャネル位置のパターンが、スキャン方向において繰り返される。また、PUNIT=n×PPIX=N×PELAの関係が成立しているため、画素ユニットを構成する画素140と照射位置56と関係が、スキャン方向51において、繰り返される。このように、画素ユニットの画素回路レイアウトを決定することで、表示領域125全体の画素回路レイアウトを効率的に設計できる。
スキャンピッチPELAは、ELA装置において設定可能な値である必要がある。一般のELA装置は、μm単位における整数値を設定可能である。また、小数点以下の数字を含むスキャンピッチPELAを設定可能なELA装置においても、スキャンピッチPELAを整数値、あるいは小数点以下の桁数を不用意に増やさない単純な値に設定することで、ハードウエア精度による誤動作の蓋然性を低減できる。
OLED表示装置10の設計及び製造においては、例えば、与えられた画素ピッチPPIXに対して、N×PELA=n×PPIXの関係を満たす、N、n及びPELAを決定する。これらが決まると、画素ユニットにおける画素140それぞれにおいて、駆動トランジスタT1(のチャネル155)の位置を、照射周期における同一位相となるように決定する。
本例において、画素ピッチPPIXは、103.5μmである。図8は、N×PELA=n×PPIXの関係を満たす、N、n及びPELAの組の例を示している。例えば、異なるnにおいてn×PPIX=PUNITを計算し、それぞれの値を例えばいわゆる素因数分解することで、所望の整数のPELAを効率的に見つけることができる。
例えば画素ユニットの画素数n=2の場合、PUNIT=n×PPIXは207である。この値を素因数分解は、32×23と表わされる。したがって、設定可能なPELAは、3、9、23、69、207である。たとえば、PELAが20μm近傍の値であることが好ましい場合、PELAとして23μmが選択される。このときのELA周期数Nは、9である。同様に、画素数n=4の場合、20μm近傍のPELAの値は18μmであり、画素数n=14の場合、20μm近傍のPELAの値は21μmである。それぞれのELA周期数Nは、23と69である。
以下において、上記数値に従う三つのレイアウト例を説明する。図9は、画素ピッチPPIXが103.5μm、スキャンピッチPELAが18μm、画素ユニットの画素数nが4、ELA周期数Nが23の、レイアウトを示す。図10は、当該レイアウトを規定する数値を示す。
画素ユニットは、四つの画素140A~140Dで構成されている。画素140Aと画素140Bの駆動トランジスタT1のチャネル155間の距離(TFT間距離)は、スキャンピッチPELAの6倍(6×PELA)である。画素140Bと画素140Cの駆動トランジスタT1のチャネル155間の距離は、スキャンピッチPELAの6倍である。画素140Cと画素140Dの駆動トランジスタT1のチャネル155間の距離はスキャンピッチPELAの6倍である。画素140Dと次の画素ユニットの画素の駆動トランジスタT1のチャネル155間の距離は、スキャンピッチPELAの5倍(5×PELA)である。
図10における累積距離は、画素140Aから該当画素までの画素ピッチPPIXの総和を示す。また、図10における相対位置は、画素140A~140Dにおけるチャネル155(駆動トランジスタT1)の画素回路内相対位置を示す。図11に示すように、画素140Aにおけるチャネル155の画素回路内位置を基準位置と定義する。また、ある画素のELA周期数及びTFT間距離は この画素からスキャン方向に隣接する他の画素までの値である。なお、図11は、実際に横に並んだ画素アレイを示すのではなく、図9に示した縦に並んだ画素アレイに含まれる複数の画素を個別に横に並べた状態を示している。
画素140Bのチャネル155の相対位置は、基準位置から、スキャン方向51において、4.5μmだけずれている。画素140C及び140Dのチャネル155の相対位置は、それぞれ、基準位置から、スキャン方向51において、9.0μm及び13.5μmだけずれている。
図12は、画素ピッチPPIXが103.5μm、スキャンピッチPELAが23μm、画素ユニットの画素数nが2、ELA周期数Nが9の、レイアウトを示す。図13は、当該レイアウトを規定する数値を示す。
画素ユニットは、二つの画素240A及び240Bで構成されている。画素240Aと画素240Bの駆動トランジスタT1のチャネル155間の距離(TFT間距離)は、スキャンピッチPELAの5倍である。画素240Bと次の画素ユニットの画素の駆動トランジスタT1のチャネル155間の距離は、スキャンピッチPELAの4倍である。隣接する画素のチャネル間距離は、スキャンピッチPELAの整数倍であり、その差の最大値はスキャンピッチPELAの1倍である。
図13における累積距離は、画素240Aから該当画素までの画素ピッチPPIXの総和を示す。また、図13における相対位置は、画素240A及び240Bにおけるチャネル155(駆動トランジスタT1)の画素回路内相対位置を示す。図14に示すように、画素240Aにおけるチャネル155の画素回路内位置を基準位置と定義する。また、ある画素のELA周期数及びTFT間距離は、この画素からスキャン方向に隣接する他の画素までの値である。画素240Bのチャネル155の相対位置は、基準位置から、スキャン方向51において、11.5μmだけずれている。なお、図14は、実際に横に並んだ画素アレイを示すのではなく、図12に示した縦に並んだ画素アレイに含まれる複数の画素を個別に横に並べた状態を示している。
図15は、画素ピッチPPIXが103.5μm、スキャンピッチPELAが21μm、画素ユニットの画素数nが14、ELA周期数Nが69の、レイアウトを示す。図16は、当該レイアウトを規定する数値を示す。
画素ユニットは、14画素340A~340Nで構成されている。隣接画素の駆動トランジスタT1のチャネル155間の距離(TFT間距離)は、画素340Nと次の画素ユニットの画素と間のみスキャンピッチPELAの4倍であり、他の隣接画素間においてスキャンピッチPELAの5倍である。
図16における累積距離は、画素340Aから該当画素までの画素ピッチPPIXの総和を示す。また、図16における相対位置は、画素340A~340Nにおけるチャネル155(駆動トランジスタT1)の画素回路内相対位置を示す。図17に示すように、画素340Aにおけるチャネル155の画素回路内位置を基準位置と定義する。画素340B~画素340Nのチャネル155の相対位置は、図16に示す通りである。図17は、画素340A~340Nから画素340Aと画素340Nとを選択して、それらのチャネル155の相対位置を示す。また、ある画素のELA周期数及びTFT間距離は この画素からスキャン方向に隣接する他の画素までの値である。
上述のように、画素回路内での駆動トランジスタT1の位置を決定することで、異なる画素回路のチャネル155の位置の照射位置に対する位相を同一にすることができる。また、隣接する画素のチャネル間距離は、スキャンピッチPELAの整数倍であり、上述の説明においては、その差の最大値は1スキャンピッチPELAである。チャネル間距離の差を小さくすることで、画素回路構造の設計をより容易にすることができる。
ただし、本発明による作用・効果は、隣接する画素のチャネル間距離が、スキャンピッチPELAの整数倍であれば得られる。その最大差がスキャンピッチPELAの1倍を越えていても、画素回路構造の設計が可能であれば同様の効果が得られる。
なお、上述の説明においては、図10、図13、図16の相対位置の値が0及び正の数値となるような画素の配置順で表示してある。同じ画素配置であっても、基準となる画素を変えると、相対位置の値に負の数値が現れるが、これらはすべて同じ画素配置である。
チャネル位置がELA照射周期における同一位相であれば、チャネルの形状によらず、チャネルの特性を同一にすることができる。しかし、実際の製造においては、チャネル位置が設計位置からわずかにずれることがある。チャネルが直線形状であって、スキャン方向の寸法がスキャンピッチの整数倍であれば、チャネル位置が設計位置からわずかにずれても、チャネル間の特性の変化を小さくすることができる。
上記例において、画素回路は、平面視において、その画素回路が駆動する副画素の区画内に配置されている。しかし、画素回路の占める区画は、該当する副画素の発光領域の占める区画と平面視において重なっていなくてもよい。特にトップエミッション型では画素回路と副画素の発光領域の配置の自由度は高く、隣接する副画素間で、画素回路の区画と画素の発光領域の区画がまたがるように配置されていても構わない。副画素の発光領域の占める区画内に、この副画素と異なる副画素の画素回路が配置されていても構わない。異なる表示色の副画素が異なる要素レイアウトの画素回路を有してもよく、同一表示色の副画素が異なる要素レイアウトの画素回路を有してもよい。例えば、仮想軸に対して対称な構造を有する画素回路が存在してもよい。
表示領域125において、すべての画素の駆動TFTのチャネル位置はELAの照射周期に対して位相が一致している必要はない。例えば、同一色の画素の駆動TFTでチャネル位置のELAの照射周期に対する位相が一致していれば、異なる色の画素の駆動TFTでチャネル位置のELAの照射周期に対する位相が異なっていてもよい。
駆動TFTのチャネルの上記レイアウトは、駆動TFTと異なるトランジスタに対して適用してもよく、OLED表示装置と異なる種類の表示装置のトランジスタに適用してもよい。他にも、上記レイアウトを、イメージセンサ等の、マトリクス状にTFTが配置された装置のトランジスタに適用してもよい。また、ポリシリコントランジスタと異なる種類のトランジスタであって、パルスレーザ光によりアニールされるトランジスタに適用してもよい。例えばパルスレーザ光でアニールされる酸化物半導体トランジスタに適用してもよい。
<実施形態2>
[屈曲チャネル]
以下において、屈曲形状を有するチャネルを含む駆動TFTを説明する。以下において実施形態1との相違点を主に説明する。実施形態1において説明したチャネル形状及びチャネル位置を除く説明は、実施形態2に適用することができる。
表示装置の高精細化に伴い、チャネル長Lの長い駆動TFTを小さい領域に配置するため、屈曲形状を有するチャネルが使用されている。図18は、屈曲形状を有するチャネル551と、パルスレーザ光の照射位置56との、位置関係の例を模式的に示す。指示の容易のため、図18において、チャネルを囲む破線矩形が符号551で指示されている。このチャネルの指示方法は、以下の他の図においても使用されている。
屈曲形状を有するチャネル551は、スキャン方向51に延びる部分と、スキャン方向51に垂直な方向に延びる部分とが交互に連結されて構成されている。チャネル551はチャネル長さL及びチャネル幅Wを有する。
後述するように、チャネルが屈曲形状を有している場合、スキャン方向51におけるチャネルサイズLBがスキャンピッチPELAの整数倍であったとしても、チャネル位置の照射周期に対する位相が異なっている場合、チャネル内の異なる特性の領域の割合が異なり得る。そのため、個々の駆動TFTが異なる特性を示し得る。
以下において、いくつかの屈曲チャネル形状の例を説明する。図19は、屈曲形状を有するチャネル551A、及び、スキャン方向51における位置に対するチャネル551Aの占有面積の分布559Aを示す。チャネル551Aはチャネル長さL、チャネル幅W、及びスキャン方向51におけるチャネルサイズLB1を有する。
分布559Aは、スキャン方向51における各位置における、スキャン方向51に垂直な方向での、チャネル551A(の占有領域)の長さの和を示す。言い換えれば、スキャン方向51の各位置においてスキャン方向51に垂直に延びる仮想線が、チャネル551Aと重なる部分の長さの和を示す。
図19のチャネル551Aは、分布559Aの形状を見てわかるように、スキャン方向51における位置によって、長さの和(又は面積)が大きく変化する。図19では分布559Aのピーク560はちょうど照射位置56を示す線を含む位置に2箇所存在する。ELAの照射周期に対する位相の異なるチャネルでは、このピーク560の位置も変化する。つまり、各副画素のチャネルにおいて異なる特性を有する領域の割合が大きく異なる。異なるチャネルのチャネル位置のELAの照射周期に対する位相が一致している場合、上述のように、それらは同一のチャネル特性を示すことができる。しかし、位相がずれると、それらのチャネル特性が大きな違いを見せ得る。
図20は、他の屈曲形状を有するチャネル551B、及び、スキャン方向51における位置に対するチャネル551Bの占有面積の分布559Bを示す。チャネル551Bはチャネル長さL、チャネル幅W、及びスキャン方向51におけるチャネルサイズLB2を有する。
分布559Bが示すように、チャネル551Bは、スキャン方向51における位置に対して、長さの和(又は面積)が一定である。つまり、スキャン方向51における全ての位置の長さ和が同一の値である。したがって、チャネルサイズLBがスキャンピッチPELAの整数倍であれば、異なるTFTでのチャネル内で異なる特性を有する領域の割合の差が小さくなる、又は、実質的に差がなくなる。
なお、図20では、屈曲した形状のチャネルを持つトランジスタの特性は電流の向きにかかわらず、チャネル素片の位相に対応した個々の特性を総合したものとして、記述している。かかる記述が可能な理由については、実施形態2の最後に説明する。
図21は、図20に示すチャネル551Bの形状の詳細を説明するための図である。チャネル551Bは複数の矩形を組み合わせた形状であり、電流パスに沿った直線部分で一定のチャネル幅Wを有する。チャネル長L(図20参照)は、電流パスの中心線に沿ってチャネル端556及び557の間で定義される。チャネル551Bは、スキャン方向51に沿った第1方向に延びる第1方向延在部553A、553B及び553Cと、スキャン方向51に垂直な第2方向に延びる第2方向延在部554A及び554Bとで構成されている。
図21において、スキャン方向51は図面の上から下に向かう方向である。以下において、第1方向をスキャン方向と同じ符号51で示す。第2方向は図面の右から左又は左から右に向かう方向である。以下において、第2方向は図面の左から右に向かう方向54とする。
チャネル551Bにおいて、第1方向延在部と第2方向延在部とが交互に連結されている。具体的には、第1方向延在部553A、第2方向延在部554A、第1方向延在部553B、第2方向延在部554B、及び第1方向延在部553Cの順で、これらは連結されている。
第2方向延在部のそれぞれは、その両端の少なくとも一方において、第1方向延在部の第1方向における端部の第1方向に沿った側に連結されている。具体的には、第2方向延在部554Aは、その両端それぞれにおいて、第1方向延在部553A及び553Bに連結されている。
第2方向延在部554Aの左側端及び右側端は、それぞれ、図21における第1方向延在部553A及び553Bの下側端部に連結されている。さらに、第2方向延在部554Aは、第1方向延在部553A及び553Bの、第1方向51に沿った側、つまり、図21における第1方向延在部553Aの右側及び第1方向延在部553Bの左側に連結されている。
第2方向延在部554Bは、その両端それぞれにおいて、第1方向延在部553B及び553Cに連結されている。第2方向延在部554Bの左側端及び右側端は、それぞれ、第1方向延在部553B及び553Cの上側端部に連結されている。さらに、第2方向延在部554Bは、第1方向延在部553B右側及び第1方向延在部553Cの左側に連結されている。
第2方向延在部554A及び554Bそれぞれにおいて、中央を第2方向54に端から端まで延びる直線状の仮想線を定義することができる。第1方向51における位置P1は、第2方向延在部554Aの仮想線VLAの位置である。第2方向延在部554Aの仮想線VLAは、長さLHAを有する。第1方向51における位置P2は、第2方向延在部554Bの仮想線VLBの位置である。第2方向延在部554Bの仮想線VLBは、長さLHBを有する。
第1方向における第2方向延在部の仮想線の位置で、第2方向における第1方向延在部の本数とそのチャネル幅Wの積及び仮想線の長さLH*の和TLが、各仮想線の位置で同一の値である。なお、LH*のアスタリスク*は、いわゆるワイルドカードであり、何も無いこと又は1以上の文字列を示す。具体的には、第2方向延在部554Aの仮想線VLAの位置P1において、二つの第1方向延在部553A及び553Bが存在する。また、仮想線VLAの長さはLHAである。したがって、長さの和TLは、2W+LHAである。
さらに、第2方向延在部554Bの仮想線VLBの位置P2において、二つの第1方向延在部553B及び553Cが存在する。また、仮想線VLBの長さはLHBである。したがって、長さの和TLは、2W+LHBである。ここで、長さLHAと長さLHBとは等しい。すなわち、位置P1、P2において長さの和TLは同じ値である。
第2方向に延びる直線状の仮想線が第2方向延在部と重ならない第1方向における任意位置において、上記仮想線が重なる第1方向延在部の本数とそのチャネル幅Wの積が、一定になる。例えば、第1方向51における位置P3において、第2方向延在部は存在しない。この位置P3に、第1方向延在部553A、553B、及び553Cが存在する。したがって、第1方向延在部の本数とそのチャネル幅Wとの積は3Wである。図21の例において、LHA、LHB及びWの値は同一である。すなわち、位置P1,P2,P3のいずれにおいてもその長さの和TLは3Wとなり同じ値である。
チャネル長Lを画定するチャネル端556及び557は、第1方向におけるチャネルサイズLB2を画定するチャネル551Bの上下端の内側に位置している。より具体的には、チャネル端556の第1方向51における位置は、第2方向延在部554Bの下端の位置に一致している。また、チャネル端557の第1方向51における位置は、第2方向延在部554Aの上端の位置に一致している。第1方向延在部553A及び553Cの第1方向における長さは等しい。第1方向延在部553Bの長さは、チャネル幅Wの分だけ第1方向延在部553A及び553Cより長い。
図22は、他のチャネル形状の例を示す。チャネル551Cは、電流パスに沿った直線部分で一定のチャネル幅Wを有する。チャネル長Lは、電流パスの中央部に沿ってチャネル端566及び567の間で定義される。なお、電流パスの中央部は、電流パスの中心及びその中心から一定の幅も含む。チャネル551Cは、スキャン方向51に沿った第1方向51に延びる第1方向延在部563A、563B及び563Cと、スキャン方向51に垂直な第2方向54に延びる第2方向延在部564A及び564Bとで構成されている。
図21を参照して説明したチャネル561Bの全てのコーナは直角である。一方、チャネル561Cは、コーナに平面視において曲線部(R)を有する。Rを有するコーナを具体的に挙げると、第1方向延在部563Aの左下、第1方向延在部563Bの右下と左上、及び第1方向延在部563Cの右上、これらのコーナは、それぞれ外Rである。また、第2方向延在部564Aの左上及び右上、並びに、第2方向延在部564Bの左下及び右下、これらは、それぞれ内Rである。
このため、チャネル551Cは、スキャン方向51における位置に対して、長さの和(又は面積)が完全に一定ではない。しかし、チャネル551Bと同様に、下記の構成を有することで、チャネル内で特性が異なる領域の割合の差を小さくし、スキャン方向51における位置に対して、長さの和(又は面積)が実質的一定と見做すことができる。
チャネル551Cにおいて、第1方向延在部563A、第2方向延在部564A、第1方向延在部563B、第2方向延在部564B、及び第1方向延在部563Cの順で、これらは連結されている。
第2方向延在部564Aは、その両端それぞれにおいて、第1方向延在部563A及び563Bに連結されている。第2方向延在部564Aの左側端及び右側端は、それぞれ、第1方向延在部563A及び563Bの下側端部に連結されている。さらに、第2方向延在部564Aは、第1方向延在部563A及び563Bの、第1方向51に沿った側、つまり、第1方向延在部563Aの右側及び第1方向延在部563Bの左側に連結されている。
第2方向延在部564Bは、その両端それぞれにおいて、第1方向延在部563B及び563Cに連結されている。第2方向延在部564Bの左側端及び右側端は、それぞれ、第1方向延在部563B及び563Cの上側端部に連結されている。さらに、第2方向延在部564Bは、第1方向延在部563B右側及び第1方向延在部563Cの左側に連結されている。
第2方向延在部564A及び564Bそれぞれにおいて、中央を第2方向54に端から端まで延びる直線状の仮想線を定義することができる。第1方向51における位置P1は、第2方向延在部564Aの仮想線VLAの位置である。第2方向延在部564Aの仮想線VLAは、長さLHAを有する。第1方向51における位置P2は、第2方向延在部564Bの仮想線VLBの位置である。第2方向延在部564Bの仮想線VLBは、長さLHBを有する。
第2方向延在部564Aの仮想線VLAの位置P1において、二つの第1方向延在部563A及び563Bが存在する。また、仮想線VLAの長さはLHAである。したがって、長さの和TLは、2W+LHAである。また、第2方向延在部564Bの仮想線VLBの位置P2において、二つの第1方向延在部563B及び563Cが存在する。また、仮想線VLBの長さはLHBである。したがって、長さの和TLは、2W+LHBである。ここで、長さLHAと長さLHBとは等しい。すなわち、位置P1、P2において長さの和TLは同じ値である。
第1方向51における位置P3において、第2方向延在部は存在しない。この位置P3に、第1方向延在部563A、563B、及び563Cが存在する。したがって、第1方向延在部の本数とそのチャネル幅との積は3Wである。LHA、LHB及びWの値は同一である。すなわち、位置P1,P2,P3のいずれにおいてもその長さの和TLは3Wとなり同じ値である。第2方向に延びる直線状の仮想線が第2方向延在部と重ならない第1方向における他の位置においても、仮想線が重なる第1方向延在部の本数とそのチャネル幅の積が、3Wである。
チャネル長Lを画定するチャネル端566及び567は、第1方向におけるチャネルサイズLB3を画定するチャネル551Cの上下端の内側に位置している。より具体的には、チャネル端566の第1方向51における位置は、第2方向延在部564Bの直線部の下端の位置に一致している。第2方向延在部564Bの直線部の下端の位置は、第2方向延在部564Bのチャネル幅Wを画定する位置である。
また、チャネル端567の第1方向51における位置は、第2方向延在部564Aの直線部の上端の位置に一致している。第2方向延在部564Aの直線部の上端の位置は、第2方向延在部564Aのチャネル幅Wを画定する位置である。第1方向延在部563A及び563Cの第1方向における長さは等しい。第1方向延在部563Bの長さは、チャネル幅Wだけ第1方向延在部563A及び563Cより長い。
図23は、コーナに平面視において曲線部(R)を有するチャネル551Cとすべてのコーナが直角であるチャネル551Bとの関係を示す。図23は、チャネル551Cを実線で示し、チャネル551Bを破線で示し、それらを重ねて示している。図23において、チャネル幅W及びチャネル長Lは共通である。
図23から理解されるように、チャネル551Cのチャネル幅Wを画定する端面(端辺)を直線的に延長した仮想端面を想定して得られる形状は、チャネル551Bの形状に一致する。具体的には、第1方向51に沿って延びる端面571及び572は、下側に延ばされる。第2方向54に沿って延びる端面573、574及び577、578は、左右両側に延ばされる。第1方向51に沿って延びる端面575及び576は、上下両側に延ばされる。第1方向51に沿って延びる端面579及び580は、上側に延ばされる。
このように形成された仮想端面で囲まれる形状は、チャネル551Bのチャネル形状と一致する。つまり、当該仮想形状は、スキャン方向(第1方向)51における位置に対して、長さの和(又は面積)が完全に一定である。つまり、当該仮想形状において、スキャン方向(第1方向)51において区分した部分の面積が完全に均等である。このような形状を有するチャネル551Cは、チャネル内の異なる特性を有する領域の割合の差異を効果的に小さくすることができる。
図24は、他のチャネル形状の例を示す。チャネル551Dは、上記チャネル551B及び551Cよりも多くの、第1方向延在部及び第2方向延在部を含む。チャネル551Dは、チャネル551Bと同様に、全てのコーナは直角であり、スキャン方向(第1方向)51における位置に対して、長さの和(又は面積)が完全に一定である。
チャネル551Dは、一定のチャネル幅Wを有する。チャネル長Lは、チャネル端586及び587の間で定義される。チャネル551Dは、スキャン方向51に沿った第1方向51に延びる第1方向延在部583A~583Dと、スキャン方向51に垂直な第2方向54に延びる第2方向延在部584A~584Eとで構成されている。
チャネル551Dにおいて、第2方向延在部584A、第1方向延在部583A、第2方向延在部584B、第1方向延在部583B、第2方向延在部584C、第1方向延在部583C、第2方向延在部584D、第1方向延在部583D、及び第2方向延在部584Eの順で、これらは連結されている。
第2方向延在部584Aは、一端のみにおいて、第1方向延在部に連結されている。具体的には、第2方向延在部584Aの右側端は、第1方向延在部583Aの下側端部に連結されている。さらに、第2方向延在部584Aは、第1方向延在部583Aの、第1方向51に沿った側、つまり、第1方向延在部583Aの左側に連結されている。
第2方向延在部584Bは、その両端それぞれにおいて、第1方向延在部583A及び583Bに連結されている。第2方向延在部584Bの左側端及び右側端は、それぞれ、第1方向延在部583A及び583Bの上側端部に連結されている。さらに、第2方向延在部584Bは、第1方向延在部583Aの右側及び第1方向延在部583Bの左側に連結されている。
第2方向延在部584Cは、その両端それぞれにおいて、第1方向延在部583B及び583Cに連結されている。第2方向延在部584Cの左側端及び右側端は、それぞれ、第1方向延在部583B及び583Cの下側端部に連結されている。さらに、第2方向延在部584Cは、第1方向延在部583Bの右側及び第1方向延在部583Cの左側に連結されている。
第2方向延在部584Dは、その両端それぞれにおいて、第1方向延在部583C及び583Dに連結されている。第2方向延在部584Dの左側端及び右側端は、それぞれ、第1方向延在部583C及び583Dの上側端部に連結されている。さらに、第2方向延在部584Dは、第1方向延在部583Cの右側及び第1方向延在部583Dの左側に連結されている。
第2方向延在部584Eは、一端のみにおいて、第1方向延在部に連結されている。具体的には、第2方向延在部584Eの左側端は、第1方向延在部583Dの下側端部に連結されている。さらに、第2方向延在部584Eは、第1方向延在部583Dの、第1方向51に沿った側、つまり、第1方向延在部583Dの右側に連結されている。
第2方向延在部584A~584Eそれぞれにおいて、中央を第2方向54に端から端まで延びる直線状の仮想線を定義することができる。第1方向51における位置P1は、第2方向延在部584Aの仮想線VLAの位置である。第2方向延在部584Aの仮想線VLAは、長さLHAを有する。
第1方向51における位置P2は、第2方向延在部584Bの仮想線VLBの位置である。第2方向延在部584Bの仮想線VLBは、長さLHBを有する。第1方向51における位置P3は、第2方向延在部584Cの仮想線VLCの位置である。第2方向延在部584Cの仮想線VLCは、長さLHCを有する。第1方向51における位置P4は、第2方向延在部584Dの仮想線VLDの位置である。第2方向延在部584Dの仮想線VLDは、長さLHDを有する。第2方向延在部584Eの仮想線VLEの位置は、仮想線VLCと同じく位置P3である。第2方向延在部584Eの仮想線VLEは、長さLHEを有する。
第2方向延在部584Aの仮想線VLAの位置P1において、四つの第1方向延在部583A~583Dが存在する。また、仮想線VLAの長さはLHAである。したがって、長さの和TLは、4W+LHAである。第2方向延在部584Bの仮想線VLBの位置P2において、四つの第1方向延在部583A~583Dが存在する。また、仮想線VLBの長さはLHBである。したがって、長さの和TLは、4W+LHBである。
位置P3において、二つの第2方向延在部584C及び584E、並びに、三つの第1方向延在部583B、583C及び583Dが存在する。第2方向延在部584C及び584Eの仮想線VLC及VLEの長さは、それぞれ、LHC及びLHEである。したがって、長さの和TLは、3W+LHC+LHEである。第2方向延在部584Dの仮想線VLDの位置P4において、二つの第1方向延在部583C及び583Dが存在する。また、仮想線VLDの長さはLHDである。したがって、長さの和TLは、2W+LHDである。
図24のチャネル551Dにおいて、長さLHA、LHB、LHC及びLHEは、チャネル幅Wに等しい。また、長さLHDは、チャネル幅Wの3倍である。したがって、全ての位置P1~P4における長さの和TLは5Wであり同一である。なお、第2方向54に延びる仮想線は、第1方向51におけるいずれの位置においても、チャネル551Dの第2方向延在部に重なる。つまり、第2方向54にチャネル551Dを見た場合、第1方向51におけるいずれの位置においても第2方向延在部が存在する。
図20を参照して、チャネル551Bのスキャン方向51におけるチャネルサイズLB2は、パルスレーザ光50のスキャンピッチPELAの整数倍である。この構成により、チャネル551Bがスキャン方向51においていずれの位相位置に存在していても、同一のチャネル特性を示すことができる。
上述のように、チャネル551Bは、スキャン方向51における位置に対して一定の長さの和TLを有している。したがって、チャネル551Bのスキャン方向51におけるチャネルサイズLB2がスキャンピッチPELAの整数倍である場合、チャネル551Bが含む全ての位相の面積は同一である。このため、全てのチャネル551Bの間で、特性が異なる領域の割合は同一である。したがって、チャネルサイズLB2がスキャンピッチPELAの整数倍である場合、チャネル551Bの位置に関わらず、チャネル特性を一定に維持することができる。
同様の説明が、図24を参照して説明した屈曲形状を有するチャネル551Dに対しても適用することができる。図22を参照して説明したチャネル551Cは、コーナに平面視において曲線部(R)を有しているため、上述のように、スキャン方向51における位置での長さの和(面積)が完全に均等ではない。しかし、上記構成を有するチャネル551Dは、スキャン方向51におけるチャネルサイズLB4がスキャンピッチPELAの整数倍である場合、配置位置に拠らず、同様のチャネル特性を示すことができる。
他の構成例は、上記屈曲形状を有するチャネル551B、551C又は551Dに、スキャンピッチPELAの整数倍のチャネルサイズLBを持たせると共に、チャネル位置のELAの照射周期に対する位相が一致するように配置する。これにより、チャネル間の特性をより均等にすることができる。
他の構成例は、上記屈曲形状を有するチャネル551B、551C又は551Dに、スキャンピッチPELAの整数倍と異なるチャネルサイズLBを持たせると共に、チャネル位置のELAの照射周期に対する位相が一致するように配置する。
実施形態2において、同一色画素の駆動TFTのチャネル位置は、ELA照射周期における同一位相である。そのため、任意の屈曲形状を有するチャネルのチャネル特性を、配置位置に係わらず、一定に維持することができる。しかし、実際のチャネル位置は、設計位置に対するゆらぎ(ずれ)を有し得る。上述のように、チャネルが異なる特性を有する領域の割合の差が小さい屈曲形状を有する場合、チャネル位置が設計位置からわずかにずれても、チャネル間の特性の変化を小さくすることができる。このような屈曲チャネルは、スキャンピッチPELAの整数倍とは異なるチャネルサイズを有していてよい。
ここで、図20で説明したように、屈曲した形状のチャネルを持つトランジスタの特性は電流の向きにかかわらず、チャネル素片の位相に対応した個々の特性を総合したものとして、記述できる理由を説明する。
チャネル幅とチャネル長がいずれもWであるテスト用トランジスタを密集して配置して実験を行った。このWは、図20で説明したWに相当する。テスト用トランジスタは、平行型のテスト用トランジスタ(以下、平行型と略記する)と、垂直型のテスト用トランジスタ(以下、垂直型と略記する)の2種類である。平行型は、トランジスタのチャネル長さの方向すなわち電流の流れる方向をスキャン方向に対して平行に配置したトランジスタである。一方、垂直型は、トランジスタのチャネル長さの方向すなわち電流の流れる方向をスキャン方向に対して垂直に配置したトランジスタである。
平行型と垂直型とを例えば一つの組として、複数の組を基板上に配置した。一つの組において、平行型と垂直型とは近接した位置に配置されている。そして、この複数の組の各々において、平行型と垂直型とは、少しずつ異なる位置に配置され、さらに、パルスレーザ光の照射周期における異なる位相に配置されている。
このように配置されたテスト用トランジスタの特性を測定して、そのトランジスタが配置された位相に対応して測定した特性を整理して、平行型と垂直型とを比較した。この比較により、特性そのものが同等でありかつ、特性が位相に対して変化する様子も同等であることが確認された。すなわち、画素回路を形成するトランジスタ相当のチャネル幅をもつトランジスタでは、チャネル長さをチャネル幅相当に分割した個々のチャネル素片(言い換えれば、チャネルの断片)はその電流方向がELAのスキャン方向に対して平行でも垂直でも同様(言い換えれば、実質的に同等)な特性を持っているといえる。
したがって、図20で説明したように、屈曲した形状のチャネルを持つトランジスタの特性は電流の向きにかかわらず、チャネル素片の位相に対応した個々の特性を総合したものとして、記述することができるのである。
以上、本開示の実施形態を説明したが、本開示が上記の実施形態に限定されるものではない。当業者であれば、上記の実施形態の各要素を、本開示の範囲において容易に変更、追加、変換することが可能である。ある実施形態の構成の一部を他の実施形態の構成に置き換えることが可能であり、ある実施形態の構成に他の実施形態の構成を加えることも可能である。